DE2555297A1

DE2555297A1 - Digitalschaltung mit feldeffekttransistoren

Info

Publication number: DE2555297A1
Application number: DE19752555297
Authority: DE
Inventors: Iii Frederick Buckley; Jun Malcolm Kenneth Creamer; Gerald Aberdeen Miller; Vincent Anthony Scotto
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1974-12-20
Filing date: 1975-12-09
Publication date: 1976-07-01
Also published as: CA1047608A; US3986041A; US4074150A; JPS5178163A; FR2295646A1; US4074151A; GB1528936A; US3986043A; JPS5320371B2; FR2295646B1; DE2555297C2

Description

Böblingen, den 8. Dezember 1975 mö-fr

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504

Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: EN 974 009/010

Digitalschaltung mit Feldeffekttransistoren

Die Erfindung betrifft eine Digitalschaltung mit Feldeffekttransistoren, umfassend eine eingangsseitige Teilschaltung, vorzugsweise ein aus vielen, zumindest gruppenweise parallel zueinander angeordneten Feldeffekttransistoren aufgebautes Logikoder Speichernetzwerk, an deren zusammengefaßtem Ausgang eine große Kapazität wirksam ist.

Beim Entwurf von Digitalschaltungen, insbesondere solchen in integrierter Schaltungstechnik mit hoher Packungsdichte, besteht das Problem, hohe Arbeitsgeschwindigkeiten bei Logikoder Speichernetzen zu erzielen, bei denen parallel zum Signalausgang eine große Kapazität wirksam ist. Beispielsweise werden in der Regel hohe Stromsignale am Ausgangsknoten von Verknüpfungsnetzwerken verlangt, die intern viele zumindest gruppenweise parallel geschaltete Feldeffekttransistoren aufweisen, um die mit dieser Parallelschaltung verbundenen hohen Kapazitäten am gemeinsamen Verbindungspunkt signalabhängig ausreichend schnell und sicher umschalten zu können, so daß diese Signalausgänge bzw. die entsprechenden Spannungspegel weitere nachgeschaltete Teilschaltungen treiben können. Als Kapazitäten kommen dabei z.B. die Source- bzw. Drain-Kapazitäten der FET-Zonen in Betracht. Insbesondere bei Teilschaltungen, in denen logische Verknüpfungen oder ähnliche Funktionen einfach durch unmittelbares Verbinden der Leiterzüge (DOT-ODER-Funktion) realisiert werden, tritt die geschilderte Problematik besonders in

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ORIGINAL INSPECTED

den Vordergrund. Legt man die Schaltung dann aber auf große Signal ströme aus, resultiert daraus eine beträchtliche Schaltungsverlustleistung, die wiederum den ständigen Bestrebungen nach höherei Packungsdichte zuwiderläuft. Arbeitet man mit demgegenüber geringeren Signalströmen, erhöhen sich die Schaltzeiten und Stufenverzögerungen in unerwünschter Weise.

Es ist Aufgabe der Erfindung, eine Schaltung anzugeben, mit der Schaltungen der genannten Art, die an ihrem zusammengefaßten Ausgang eine große Kapazität darstellen, dennoch unter Vermeidung der genannten Nachteile einsetzbar sind. Dabei soll die Erfindung sich auf die vielseitigsten Formen von Tei!schaltungen, bei denen die geschilderte Problematik auftreten kann, anwendbar sein.

Diese Aufgabe wird erfindungsgemäß durch die im Patentanspruch 1 gekennzeichneten Maßnahmen gelöst. Zusammengefaßt basiert die Erfindung dabei auf der Plazierung des Summenknotens eines gegengekoppelten Verstärkers mit einem Parallel-Element im Rückkopplungspfad an den Ausgangsknoten einer Signalquelle, zu der parallel eine große Kapazität wirksam ist. Der Verstärker mit Parallel-Gegenkopplung bietet dem Signalstrom einen niederohmigen Leitungsweg in der gewünschten Richtung an der vorzugsweise durch die Source-Kapazitäten dargestellten großen Kapazität vorbei in den Verstärkereingang. Als Schaltungsmittel für die Parallel-Gegenkopplung ist ein Widerstand oder eine Anordnung von aktiven Feldeffekt-Transistoren vorgesehen. Im letzteren, t|f^||£_; FaIl kann durch die nichtlineare Strom-Spannungs-Charakteristik ein Ausgleich etwa variierender Verstärkungsfaktoren bezüglich des Verstärkerausgangs vorgenommen werden. Dadurch'erfolgt eine Vereinheitlichung der im ungünstigsten Fall auftretenden Streuungen der Schaltverzögerungen. Die Erfindung sieht ferner Anwendungen im Zusammenhang mit einer Anzahl neuer

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Teilschaltungen vor als da sind DOT-ODER-Verknüfungsnetze, Verknüpfungsschaltungen mit wahlweise wahren oder komplementären Verknüpfungsergebis, EXKLUSIV-ODER-Schaltungen, sogenannte komplexe logische Verknüpfungen, Speicheranordnungen und schnelle Zwischenchip-Empfänger.

Die Erfindung wird im folgenden anhand von Ausführungs- und Anwendungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.

Es zeigen:

Fig. 1

ein verallgemeinertes prinzipielles Schaltbild eines parallel zu einer Signalquelle vorgesehenen Verstärkers mit Parallel-Rückkopplung ?

Fig. 2

ein erstes Ausführungsbeispiel für die Ausbildung der Rückkopplung bei dem FET-Verstärker;

Fig. 3a

Fig. 3b

Fig. 4

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eine weitere Ausführungsform für die Rückkopplung mit aktiven Bauelementen gemäß der Erfindung;

eine Darstellung der übertragungscharakteristik für die aktiven Rückkoppelelemente in Fig. 3a;

die Gegenüberstellung verschiedener Ausführungsformen derselben Verknüpfung nach zwei erfindungsgemäßen Versionen (Fig. 4a und 4b) im Vergleich zu einer konventionellen Schaltungsauslegung (Fig. 4c);

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Fign. 5 und 6 weitere Anwendungsbeispiele der Erfindung,

in denen wahlweise die wahren oder komplementären Verknüpfungsergebnisse ohne schaltungsmäßigen Mehraufwand erzielbar sind;

Fig. 7 weitere vorteilhafte Anwendungsbeispiele

der Erfindung im Rahmen einer sogenannten komplexen Logik;

Fign. 8 und 9 Anwendungsbeispiele der Erfindung auf Verknüpf ungsnetzwerke, die ihrerseits FET mit je nach gewünschter logischer Eingangsbewertung unterschiedlicher Polarität verwenden sowie ein daraus gebildetes EXKLUSIV·- ODER-Glied,

Fig. 10 die Anwendung der Erfindung im Zusammenhang

mit einer Speicheranordnung;

Fig. 11 die strukturelle Ausbildung des Rückkopplungs

Widerstandes zusammen mit den übrigen Elementen des FET-Verstärkers und

Fign. 12, 13 und 14 Ausführungsformen eines schnellen Zwischenchip-Empfängers unter Anwendung der Erfindung

Die CMOS-Schaltkreistechnik benutzt auf demselben Silizium-Substrat sowohl P-Kanal als auch N-Kanal FET. Für die folgende Beschreibung von Ausführungsbeispielen der Erfindung soll angenommen werden, daß beide vom Anreieherungstyp sind, d.h. die Gate-Spannung muß zur Herstellung des Leitzustandes in der Richtung erhöht werden, daß eine Oberflächeninversion eintritt. Ein FET vom Anreicherungstyp ist normalerweise (d.h. im spannungslosen Zustand) nicht leitend.

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In vielen Anwendungsfällen hochintegrierter Digitalschaltkreise mit hoher Leitungsfähigkeit besteht das Erfordernis, schnell einen relativ kleinen Signalstrom i zu ziehen, der parallel zu einer großen Source-Kapazität C erscheint. Zwei übliche Beispiele für dieses Erfordernis sind die Bitleitungs -Empfängerschaltkreise in Speicheranordnungen sowie große DOT-ODER-Konfigurationen in digitalen Logiksystemen. Die vorliegende Erfindung basiert dabei auf dem Prinzip, daß der Summenknoten 5 eines gegengekoppelten Verstärkers 6 mit einer Parallel-Rückkopplung am Ausgangsknoten einer Signalquelle 2 plaziert wird, zu der parallel eine große Kapazität 4 entsprechend der Darstellung in Fig. 1 liegt. Der Verstärker mit Parallel-Gegenkopplung bietet dem (Source-)Strom i einen niederohmigen Pfad in der gewünschten Richtung an der (Source-)Kapazität 4 vorbei in den Verstärkereingang 5. Die Eingangsimpedanz R am Summenknoten 5 kann dadurch herabgesetzt werden, daß die Vorwärts-Verstärkung des Verstärkers 6 erhöht wird, bis für einen gegebenen Wert der Kapazität 4 die Instabilitätsgrenze für die negative Rückkopplung erreicht ist.

In Fig. 2 ist die Ausbildung des CMOS-Verstärkers mit Parallelwiderstand gezeigt. Die Signalstromquelle 2 und die Kapazität dienen als Eingang für den CMOS-Verstärker mit Parallelwiderstand, der den P-Kanal FET 12 mit dem dazu in Reihe geschalteten N-Kanal FET 14 zwischen den beiden Betriebsspannungswerten -V und -V umfaßt. Der Rückkopplungswiderstand 10 vom Wert R verbindet den Schaltungspunkt zwischen dem FET 12 und dem FET 14 mit dem Eingangsknoten des Verstärkers. Wegen der negativen Rückkopplungswirkung des Widerstandes 10 bleibt die Spannung e über der Stromsignalquelle 2 im wesentlichen konstant auf dem Schwellenspannungswert E_T des von den FET 12 und 14 gebildeten Verstärkers. Die Ausgangsspannung beträgt im wesentlichen V_Q = E_T ■+ jR, wobei j der in Fig. 2 eingezeichnete Strom und

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R der Widerstandswert des Widerstandes 10 bedeuten.

Der CMOS-Verstärker mit Parallelwiderstand ist in dem in Fig. 4a dargestellten DOT-ODER-Glied mit 4 UND-Gliedern am Eingang dargestellt. Ein N-Kanal FET 32 dient als Stromquelle zur Lieferung eines konstanten Stromes i mit etwa dem halben Wert des Stromes j, wenn die Eingangsbedingungen für ein UND-Glied, z.B. A1, B1, C1 und D1 in Fig. 4a erfüllt sind.

Statt des Elements 32 kann auch eine andere Stromquelle Verwendung finden. Wenn die Eingangsbedingungen für die N UND-Glieder erfüllt sind (d.h. A_±, B/, C_± und D_± sind positiv für i = 1, ... , N), beträgt der Strom j = 2 χ N χ i und die Spannung am Verbindungspunkt der FET 12 und 14 beträgt V_Q = E_T + 2 χ N χ i χ : Dabei stellen R den Widerstandswert des Widerstandes 10 und N die Anzahl der erfüllten UND-Glieder dar. Bei N = 1 (z.B. in Form des Eingangsdecoders für die Bitleitungsselektion) ergeben sich Ausgangsspannungen V₀ zwischen den Werten E™ + 2 χ i χ R. Bei großen Konfigurationen von DOT-ODER-Gliedern kann der Wert für j = 2N χ i so groß werden, daß der Verstärker aus den FET 12 und 14 sowie dem Widerstand 10 in Sättigung gerät und somit i nicht mehr langer konstant bleibt. Dieser Effekt kann dadurch unterdrück werden, daß man den Widerstand 10 stark nichtlinear macht. Ein einfacher CMOS-Inverter mit dem P-Kanal FET 24 und dem N-Kanal FET 26 wird an den Ausgang des CMOS-Verstärkers mit Parallelwiderstand entsprechend Fig. 4a angeschaltet. Der im Falle N = 1 zu erwartende Spannungspegel V_Q = 2 χ i χ R wird dabei so groß ausgelegt, daß entweder der N-Kanal oder der P-Kanal FET ..ausgeschaltet ist, so daß große Ströme zwischen den +V und -V · Betriebsspannungsquellen ausgeschaltet sind. Der aus den FET 24 und 26 bestehende Inverter stellt dabei wieder den normalen Spannungshub her, der aus der Differenz zwischen der oberen Betriebsspannung +V und der unteren Betriebsspannung -V besteht.

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Die große Kapazität am Ausgang eines DOT~ODER-Systems wird dabei umgangen durch den über einen Parallelwiderstand gegengekoppelten Verstärker, so daß die Leistungsfähigkeit einer solchen logischen Funktion mit höherer Geschwindigkeit bezogen auf die Leistungsaufnahme erhalten wird.

Einige der Vorteile des Einsatzes eines derartigen CMOS-Verstärkers am Ausgang einer hochintegierten Logikschaltung mit großer Parallelkapazität sind in Fig. 4a illustriert. Kleine Signalströme innerhalb des Verknüfungsnetzwerkes v/erden schnell an den Z-Ausgang geleitet. Das wird durch eine Verringerung der Eingangsimpedanz am Ausgangsknoten des Verknüpfungsnetzes erreicht. Darüber hinaus wird durch die lineare Vorspannung die gewöhnliche Obergangsverzögerung ausgeschaltet, wenn der Eingangs strom ansteigt und die Spannung am besagten Schaltungsknoten sich der Schwellenspannung annähert. In Fig. 4a wird für beide logischen Ausgangszustände die Knotenspannung sehr nah bei der Schwellenspannung für die Verstärker und Inverterstufen gehalten. Die Trennung des Verknüpfungsnetzwerkes von den zugehörigen Treiberschaltungen gestattet es, die logischen Eingangselemente entsprechend den Eingängen A., B- usw. mit minimaler Größe auszulegen. Daraus resultiert eine nahezu 1Ofache Verringerung der Eingangskapazität an den Gate-Elektroden dieser Bauelemente bzw. eine 1Ofache Zunahme hinsichtlich der Anzahl der möglichen Ausgänge pro Einheit (fan-out).

Beim Einsatz eines CMOS-Verstärkers der beschriebenen Art mit einem Parallel-Widerstand ergeben sich aus dem Vergleich zu konventionellen CMOS-Logikschaltkreisen eine Anzahl besonderer Eigenschaften. Die in den Fign. 4a und 4c dargestellten Verknüpfungsnetzwerke führen jeweils dieselbe logische Verknüpfung eines DOT-ODER-Gliedes mit vier UND-Gliedern am Eingang aus. Fig. 4c illustriert dabei einen konventionellen Schaltungsentwurf. Durch Einsatz eines CMOS-Verstärkers mit Parallelwiderstand kann die Anzahl von Schaltelementen, die zur Durchführung der

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logischen Funktion erforderlich ist,- um den Faktor 2 verglichen mit der Schaltung nach Fig. 4c reduziert werden. Darüber hinaus weist jeder Feldeffekttransistor in Fig. 4a nur etwa 1/10 der Größe der entsprechenden Feldeffekttransistoren in Fig. 4c auf. Dadurch wird viel Schaltungsfläche eingespart und die Eingangskapazität reduziert. Zusätzlich fällt die komplexe und Platzaufwendige Verdrahtung innerhalb einer Einzelstufe und der aus dem NAND-Gliedern in Fig. 4c bestehenden Gesamtschaltung völlig weg. Die in den Fign. 4a und 4c gezeigten Netzwerke weisen im wesentlichen dieselbe Schaltkreisverzögerung für die Bildung der ODER-Verknüpfung aus vier UND-Eingängen auf. Es gilt ferner, daß eine Ausdehnung der in Fig. 4a gezeigten Funktion auf 8 bzw. 16 Eingänge die Schaltverzögerung nur um 20% bzw. 25% erhöht, ohne daß die Verlustleistung dabei ansteigt. Die im umgünstigsten Fall erforderliche Erholzeit aus dem Sättigungszustand nimmt vom 1^fachen der Schaltkreisverzögerung bei einer ODER-Funktion mit 4 Eingängen lediglich auf das 2fache der Schaltverzögerung bei der ODER-Verknüpfung mit 16 Eingängen zu. Eine entsprechende Ausweitung der Schaltung von Fig. 4c auf ein entsprechendes ODER-Verknüpfungssystem mit 16 Eingängen unter Verwendung von UND-Gliedern mit 4 Eingängen würde die Verlustleistungsaufnahme mehr als vervierfachen und die Schaltverzögerung um 50% erhöhen.

In Fig. 3a ist ein weiteres Ausführungsbeispiel der Erfindung dargestellt, das einen CMOS-Verstärker mit einem parallel geschalteten aktiven Element im Rückkopplungszweig benutzt. Die Signalquelle 2 sowie die parallel dazu angeordnete Kapazität 4 sind mit dem Eingangsknoten 5 des aus den FET 16, 18, 20 und 22 aufgebauten CMOS-Verstärkers verbunden. Zwischen die Betriebsspannungsanschlüsse +V und -V sind in Reihe der P-Kanal FET 20 mit dem N-Kanal FET 22 eingeschaltet,- wobei der Verbindungspunkt den Ausgang 7 darstellt. Zwischen den Eingangsknoten 5 des Verstärkers und dessen Ausgangsknoten 7 sind parallel zuein-

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ander der N-Kanal FET 16 (T1) und der P-Kanal FET 18 (T2) eingeschaltet. Diese sind als Lastelemente so vorgespannt/ daß sie für den Verstärker einen aktiven Parallel-Rückkopplungspfad
darstellen. Das Substrat von T1 ist dabei auf einem relativ
niedrigen und das von T2 auf eine» relativ hohen Potential
vorgespannt. Die in Fig. 3b dargestellten Kurven der übertragungscharakteristik beschreiben vollständig die Arbeitsweise
des in Fig. 3a dargestellen CMOS-Verstärkers mit einem aktiven Parallelelement. Die Schaltkreis-übertragungscharakteristik
kann so standardisiert werden, daß durch die in Fig. 3b dargestellen Kurven bzw. die zugehörige Tabelle alle Anforderungen hinsichtlich der Eingangsströme und Ausgangsspannungen erfüllt werden. Wenn der Eingangsstrom i beispielsweise + 0,2 mA betrüge und die gewünschte Ausgangsspannung + 2V, würde die Kurve 3 zu wählen sein, woraus sich als Breiten-/Längenverhältnis W/L für T1 und T2 die in der Tabelle enthaltenen Werte ergeben. Wenn
der Eingangsstrom +0,2 bis -0,1 mA betrüge und noch ein Spannungshub vom + 2V erforderlich wäre, würden diese Bedingungen durch die Kurve 1 im zweiten Quadranten sowie durch die Kurve 3 im
vierten Quadranten der übertragungscharakteristik nach Fig. 3b erfüllt werden. Daraus ergäbe sich als Wert W1/L1 = R₃₁ für T1 sowie W2/L2 = R₁₂ für T2.

Für ein vorgegebenes W/L-Verhältnis für T1 und T2 kann die übertragungscharakteristik für Fig. 3b so erzeugt werden, daß man
verschiedene Eingangsströme an den Knoten 5 in Fig. 3a liefert und die Ausgangsspannung am Knoten 7 mißt. Die gesamte Kurvenschaar kann dann durch Wiederholung dieses Vorgangs für die
verschiedensten W/L-Verhältnisse für T1 und T2 zusammengestellt

werden. R-J₁/ ^R21' ^R31' ^R41 ^{un(ä R}51 ^bezieiien sich dabei auf die W/L-Verhältnisse für T1, wobei jeder Wert jeweils größer ist als der letzte Wert davor (z.B. ist R₅₁ größer als R₄₁ usw.). In
gleicher Weise beziehen sich die Angaben R₁₂, R₃₃, R₃₃, R₄₃ und R₅₂ auf die W/L-Verhältnisse für T2, wobei auch da wieder
jeder nächste Wert größer ist als der vorhergehende (z.B. R_RO

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ist größer als R₄₉ usw.). Wenn es erwünscht ist, daß der Schaltkreis von Fig. 3a die übertragungscharakteristik entsprechend der Kurve 1 aufweist, gilt als W/L-Verhältnis für T1 bzw. T2 jeweils der Wert R₁₁ bzw. R₁₂. Die Flexibilität der in Fig. 3a gezeigten Rückkoppelanordnung mit T1 und T2 erlaubt die Anwendung jeder gewünschten Korabination von Kurven nach Fig. 3b. Es kann beispielsweise die Kurve 1 im zweiten Quadranten entsprechend dem R₁₁ -Wert für T1 zusammen mit der Kurve 5 im vierten Quadranten entsprechend dem R₅₂~Wert von T2 verwendet werden usw. Das Koordinatensystem der Darstellung von Fig.3b weist bezüglich der Abszisse die Einheiten Volt und bezüglich der Ordinate die Einheiten mA auf.

Die Vorteile eines solchen CMOS-Verstärkers mit einem aktiven Parallel-Element liegen darin, daß umfangreiche NAND- und DOT-NOR-Funktionen möglich sind und zwar wegen der Fähigkeit der Parallelstufe, die Source-Kapazität in ihrem Einfluß herunter zu setzen und die einzelnen NAND- und NOR-Elemente kleiner auszulegen, woraus sich eine Verringerung der Eingangsbelastung und damit der Halbleiterfläche bei integrierter Ausführung ergibt. Darüber hinaus geht bei Speicheranwendungen der Lesevorgang der Bitleitungen schneller, da die Kapazität der damit verbundenen Spurce-Gebiete nicht mehr in dem Maße ins Gewicht fällt. Die Verwendung von aktiven FET im Rückkopplungspfad anstelle von Widerständen hält den Herstellungsprozeß einfach und verbessert die Schalteigenschaften, weil die relative Gleichheit der gemeinsam hergestellten Elemente (tracking) ausgenutzt werden kann. Dadurch können die unerwünschten Veränderungen der Ausgangsspannung aufgrund der ungleichen Verstärkungseigenschaften der einzelnen Bauelemente ausgeglichen werden. Dieser "tracking-"Effekt kann wie folgt erklärt werden. Am Ausgangsanschluß 7 des Verstärkers liegt eine Signalspannung V = JxR vor. Der Signalstrom j ist proportional zur Verstärkung γ der FET-Elemente in der Logik

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für die Eingänge A₁, B₁ usw. Wenn für R FET entsprechend Fig. 3a benutzt werden, ist R umgekehrt proportional zum entsprechenden Verstärkungsfaktor γ _R. Damit ist V=JxR proportional zu y_t/ γ-. Wenn die letzteren beiden Werte entweder klein sind oder relativ gleich zueinander, bleibt dieses Verhältnis relativ konstant, weshalb V unabhängig von Verstärkungsschwankungen bleibt.

In Fig. 4b ist die zu Fig. 4a entsprechende Anwendung der zuletzt beschriebenen Ausführungsform der Erfindung gezeigt. Auch hier kann wieder der FET 34 durch eine andere Stromquelle ersetzt werden.

Anhand der Fign. 5a, 5b sowie 6a und. 6b soll kurz die Flexibilität der vorgeschlagenen Parallel-Logik (d.h. mit einem Parallel-Element im Ausgangsverstärker in Form eines Widerstandes oder eines aktiven Elementes) hinsichtlich der Herstellung der wahren und invertierten Verknüpfungsergebnisse erläutert. Ob am Ausgang die wahre oder invertierte Funktion erhalten wird, hängt dabei von der Bauelement-Anordnung relativ zu den Spannungsquellen ab. Besteht die Konstantstromquelle 36 entsprechend Fig. 5a aus einem N-Kanal FET, der mit der positiven Betriebsspannung +V verbunden ist, so daß der eigentliche Logik-Schaltungsteil seinen Strom von der negativen Spannungsquelle erhält, wird jeweils die komplementäre Form der jeweiligen Funktion am Ausgang erhalten. D.h. das Verknüpfungsergebnis lautet Z = AB+CD. Das ist für den Fall eines Parallel-Widerstandes im Rückkopplungspfad des CMOS-Verstärkerε in Fig. 5a und für den Fall einer FET-Kombination im Rückkopplungspfad in Fig. 6a dargestellt.

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Wenn im Gegensatz dazu die Konstantstromquelle 38 als P--Kanal FET entsprechend Fig. 5b und Fig. 6b ausgeführt ist, der mit der negativen Betriebsspannung -V verbunden ist, so daß der eigentliche Logik-Schaltungsteil seinen Strom von der positiven Spannung +V erhält, ergibt sich die Ausgangsfunktion in der nichtinvertierten Form, d.h. Z = AB+CD.

Der Vorteil dabei ist, daß der wahre sowie der komplementäre Funktionswert erzeugt werden kann, ohne eine Inverterstufe zu benötigen, die eine zusätzliche Zeitverzögerung sowie zusätzliche Bauelemente bedeuten würden. Mit anderen Worten kann durch die letztgenannten Maßnahmen, d.h. die Plazierung der Spannungsquellen UND-ODER- oder NAND/NOR-Logik realisiert werden und zwar mit derselben Anzahl von Bauelementen und derselben Stufenverzögerung. Die normalerweise große Ausgangskapazität an den direkten Ausgängen der einzelnen Logikschaltweise wird durch den erfindungsgemäß ausgestatteten CMOS-Verstärker in ihren Auswirkungen vernachlässigbar gemacht, so daß eine solche Logik mit hoher Geschwindigkeit und Leistungsfähigkeit bereitsteht.

Eine weitere Anwendungsmöglichkeit für die Erfindung bietet sich im Zusammenhang mit der sogenannten komplexen Logik, unter komplexer Logik soll dabei eine Kombination aus der klassischen digitalen Logik mit der Relaislogik verstanden werden. Diese Form der Logik erlaubt eine weitere Minimisierung der Anzahl Bauelemente, d.h. Feldeffektransistoren, um eine bestimmte logische Verknüpfung herzustellen. Eine solche geringere Bauelementanzahl bringt dabei auch geringere Verbindungsprobleme und eine geringere Belastung der Vorstufen mit sich.

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Fig. 7a illustriert den Einsatz des CMOS-Verstärkers mit Parallelwiderstand im Rückkopplungszweig in einem solchen komplexen logischen Verknüpfungsnetzwerk; entsprechend zeigt Fig. 7b den Einsatz des CMOS-Verstärkers mit einem aktiven Rückkopplungspfad. Fig. 7a zeigt, daß durch Hinzufügung der Verbindungsleitung 42 aus der Funktion Z = ABC+DEF die komplexe Verknüpfung entsprechend der Formel Z = A(BC+F) + DE (BC+F) entsteht. Diese Verbindungsleitung 42 liefert die ODER-Verknüpfung zwischen den Eingangsvariablen im Klammerausdruck. Die in Fig. 7a dargestellte Implementierung der komplexen logischen Verknüfung ist sowohl schneller als auch erfordert sie weniger Bauelemente als das üblicherweise der Fall wäre. Auch hier wird die normalerweise am Ausgang zu berücksichtigende hohe Kapazität durch den nachgeschalteten besonderen CMOS-Verstärker nach der Erfindung in ihren Auswirkungen so herabgesetzt, daß die Leistungsfähigkeit der logischen Verknüpfung bei hohen Geschwindigkeit erhöht ist.

Die Erfindung kann ferner mit Vorteil eingesetzt werden bei Verknüpfungsnetzwerken, bei denen die mit den Eingängen verbundenen Bauelemente unabhängig voneinander mit bestimmter Polarität ausgebildet werden. Die Polarität dieser Bauelemente legt dabei die vorzeichenmäßige Bedeutung im logischen Sinne für die betreffenden Eingangssignale fest. Mit anderen Worten bedeuten N-Typ Bauelemente, daß der wahre Wert des entsprechenden Signals in die logische Verknüpfung eingeht, während bei P~Typ Elementen das Komplement eingeht. Wenn demnach für eine Verknüpfungsfunktion die Komplementierung des in einer Vorstufe erzeugten Signals erforderlich ist, kann diese komplementäre Form durch Vorsehung eines P-Typ Bauelementes anstelle einer zusätzlichen Inverterstufe mit entsprechender Verzögerung realisiert werden.

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Ein weiterer Vorteil dieser Technik bietet sich, wenn zur Herstellung einer bestimmten Verknüpfung sowohl der wahre als auch der komplementäre Wert eines Eingangssignal gebraucht wird. In den Fign. 8a bzw. 8b ist wieder unter Einsatz der beiden Verstärkerversionen nach der Erfindung jeweils das Verknüpfungsnetzwerk zur Bereitstellung der Funktion Z = ABC + ADE dargestellt. Es soll darauf hingewiesen werden, daß dabei lediglich eine Zuleitung für das Α-Signal erforderlich ist, wobei der wahre Wert A durch den N~Kanal FET 46 und das zugehörige Komplement durch den P-Kanal FET 44 erzeugt wird. Dadurch wird die erforderliche Verdrahtung einfach gehalten. Festzuhalten ist weiterhin, daß bei einem Wechsel des Α-Signals die Verknüpfungsausdrücke ABC und ADE gleichermaßen beeinflußt werden, während das im Falle der Erzeugung von Ä mittels einer zusätzlichen Inverterstufe nicht der Fall wäre. Dann nämlich würde das invertierte Signal gegenüber dem wahren Signal eine zeitliche Verzögerung aufgrund der Inverterstufe aufweisen, so daß jeder Signalübergang in einen Fehlerwert der resultierenden Funktion Z für die Übergangszeit resultieren würde.

In den Fign. 9a und 9b ist ein EXKLUSIV-ODER-Glied mit zwei Ein- · gangen unter Verwendung der erfindungsgemäßen Schaltung in den beiden beschriebenen Versionen dargestellt. Es werden dort lediglich zwei Zuleitungen für die Signale A und B benötigt,wobei sich bei der Ableitung der invertierten Signale Ä und B keine zusätzlichen Verzögerungen ergeben.

Fig. 10 illustriert den Einsatz der Erfindung in den beiden beschriebenen Versionen bei einem Speicher mit wahlfreiem Zugriff unter anderem in der Bitleitungsschaltung 132, dem Logikteil des Ausgangsdecoders 142, in der Eingangsschaltung 120 und an weiteren Schaltungsstellen. Der Speicher weist beispielsweise eine 128 χ Organisation auf, wobei der Zugriff jeweils zu vier Worten gleichzeitig erfolgen kann. In der Eingangsschaltung 120 (vgl. Fig. 12)

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werden die Eingangsadressen auf den Leitungen 122 aufgespalten in ihre wahre sowie zusätzlich invertierte Form entsprechend den Leitungen 124 und 126, womit eine von 32 Wortleitungen 128 decodiert werden kann. Nimmt man für die Lese/Schreibleitung 13O an, daß sie sich im Lese-Modus befindet, fühlen 36 Bitleitungsschaltungen 132, die entsprechend der Erfindung ausgestattet sind, die Bitleitung 134 darauf hin ab, ob ein über die entsprechende Wortleitung selektierter Strom fließt, über zwei Ausgangsschal-· tungen 141 sowie den Ausgangsdecoder 142 werden die 36 Ausgänge dann weiter auf 9 aus 36 decodiert. Eine Chip-Auswahlleitung erlaubt das Zusammenfassen der Ausgänge 146. Beim Schreibvorgang wird die Schreibschaltung 148 aktiviert und die Leitungen 150 und 152 mit den wahren und komplementären Signalwerten treiben 9 von 36 Bitleitungspaaren 136 bzw. 134, die von der Ausgangsdecoderschaltung 142 selektiert sind. Beim Schreiben über die Bitleitung 134 wird die Bitleitungsschaltung 132 über den Schreib-Treiber 154 übertrieben. Die Eingangsschaltungen 120 sind im Detail in Fig. 12 noch einmal dargestellt. Die logischen Verknüpfungsglieder, z. B. 142, entsprechen den in Fig. 4a oder 4b gezeigten Beispielen. Die Bitleitungsschaltung 132 ist im Detail in den Fign. 2 bzw. 3a zu sehen. Der mit einem Parallelelement ausgestattete Verstärker im Bitleitungsempfänger 154 gewährleistet, daß schnell ein relativ kleines Stromsignal über die Bitleitung 124 aus einem Speicherelement im Speicherfeld gezogen werden, welcher Strom parallel mit einer großen Source-Kapazität, die an der Bitleitung wirksam ist, fließt.

In den Fign. 11a und 11b ist die strukturelle Ausbildung des CMOS-Verstärkers mit Parallelwiderstand illustriert. In das Substrat 74 sind der P-Typwiderstand 76, daß P-Typ Gebiet 78 und die P-Typ Source- und Drainzonen 87 und 86 für den späteren P-Kanal FET 12 diffundiert. Zur Ausbildung des N-Kanal FET werden dann in das P-Typ Gebiet 78 die N-Typ Source- und Drainzonen 80 und 82 eingebracht. Nach der Ausbildung von geeigneten Gate-Isolierschichten für die komplementären FET 12 und 14 werden iie Gate-Metallisierungen 85 und 92 zusammen mit den Metalli-

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sierungen 88, 90 und 94 für die Schaltungsverbindungen aufgebracht. In Fig. 11b ist ein Querschnitt entlang der in Fig. 11a gezeigten Schnittlinie dargestellt. Die Metallisierung 88 ist mit der +V Betriebsspannung verbunden und führt diese Spannung durch ein Kontaktloch an das P-Typ Diffusionsgebiet 86, das als Source für den P-Kanal FET 12 dient. Das P-Typ Diffusionsgebiet das als Drain des P-Kanal FET 12 dient, ist entsprechend über ein Kontaktloch mit der Metallisierung 94 verbunden. Diese Metallisierung 94 kontaktiert weiterhin das N-Typ Diffusionsgebiet 80, das als Drain des N-Kanal FET 14 dient. Das N-Typ Diffusionsgebiet 82, das die Source des N-Kanal FET 14 darstellt, ist über ein Kontaktloch an die Metallisierung 90 angeschlossen, die ihrerseits mit der unteren Betriebsspannung -V verbunden ist. Die Metallisierung 94 ist weiterhin mit der Metallisierung 83 verbunden, die den Signalausgang des Verstärkers darstellt. Schließlich ist die Metallisierung 94 über das Kontaktloch 77 an den diffundierten Widerstand 76 angeschlossen, der etwa 2k ft/ D beträgt. Das diffundierte Widerstandsgebiet 76, das als Widerstand 10 entsprechend Fig. 2 dient, ist mit seinem entgegengesetzten Ende über das Kontaktloch 79 mit der Metallisierung für das Eingangssignal 73 verbunden. Dieser Eingangsleiterzug führt sowohl auf die Gate-Elektrode 85 des P-Kanal FET 12 als auch auf die Gate-Elektrode 92 des N-Kanal Fet 14.

Anhand der Fign. 12, 13 und 14 werden im folgenden drei Ausführungsbeispiele für einen schnellen sogenannten MOS Zwischenchip-Empfänger beschrieben, bei denen erfindungsgemäß der CMOS-Verstärker in seinen beiden Versionen Anwendung findet. Mit dem in diesen Fign. dargestellten Schaltungstyp werden die im Zusammenhang mit der Zwischenverbindung von MOS-Teilschaltungen auftretenden Geschwindigkelts~/Verlustleistungsprobleme gelöst.

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Normalerweise werden Signalleitungen zur Ausschaltung von Reflexionen und zur Verbesserung der übertragungsgeschwindigkeit in bestimmter Weise abgeschlossen. Die aus einer hohen Packungsdichte resultierende kleine Übertragungsimpedanz solcher Signalleitungen (Zo < 0,1 kß) erfordern kleine Signalspannungshübe Vi, um die Leistung klein zu halten. (Die gesamte Übertragungsverlustleistung ergibt sich dabei aus dem Reihenstrom Vi/Zo multipliziert mit der gesamten Spannungsdifferenz über der Treiberschaltung und dem Abschlußwiderstand.) Die Größe der Signalspannung muß jedoch einen Summenwert aus Stör·- sowie Toleranzanteilen der Eingangsschwelle überschreiten.

Kleine Signalspannungen erfordern höhere Verstärkungsfaktoren bei den Empfängerschaltkreisen, wenn man an deren Ausgang den gleichen Spannungshub bei vergleichbarer Schaltzeit erhalten will. Eine höhere Verstärkung kann meistens einfach mit größer dimensionierten Bauelementen erreicht werden, was jedoch zwangsläufig in größeren Kapazitätswerten resultiert, die wiederum die Geschwindigkeit nachteilig beeinflussen. Nach dem Stand der Technik kann allenfalls ein Kompromiß zwischen maximaler Schaltgeschwindigkeit und minimaler Verlustleistung erreicht werden. Der hier angegebene Empfängerschaltkreis minimisiert gleichzeitig die Unsicherheitsanteile bezüglich der Schwelle und reduziert den Effekt der Bauelement-Kapazität, so daß kleine Eingangsspannungshübe bei geringer Verlustleistung und hoher Schaltgeschwindigkeit zugelassen werden können. Die grundsätzliche. Ausbildung eines solchen schnellen MOS-Zwischenchip-Empfängers ist in Fig. 12 dargestellt. V₁, V₂, V₃ und Vjygp sind die Betriebsspannungen. Die Elemente Q1 und Q2 bilden einen Differenzverstärker, wobei Q3, Q4 und Q5 als Stromquellen dienen. Die Inverter 11 mit dem Parallelwiderstand R1 im Rückkopplungszweig bzw. 12 mit R2 bilden die besagten parallel-rückgekoppelten Stufen 100 bzw. 98. Für diese Stufen bieten sich die Ausbildungsmoglichkeiten nach den Fign. 2 bzw. 3a gleichermaßen an. Die Gate-Elektrode von Q1 kann beispielsweise über einen Leiterzug mit einer Signalquelle außerhalb des be-

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treffenden Chips verbunden sein, wobei am Gate von Q1 eine Abschlußimpedanz Zo wirksam ist. Wenn die Eingangsspannung V größer ist als ν_πτ,τ,, schaltet Q1 ein und Q2 aus. Der Strom i fließt in die Drain von Q1, und der Strom 1 = i-j fließt in die Inverterstufe 100 und bewirkt eine Ausgangsspannung Vo mit dem oberen Spannungspegel. Gleichzeitig bewirkt der Strom m = -k, daß Vo den unteren Spannungspegel annimmt. Ist die Eingangsspannung V kleiner als V-.-^, schaltet Q1 ab und Q2 ein, so daß die Ausgänge auf die komplementären Werte übergehen.

Wegen der durch den parallel-rückgekoppelten Verstärker 98 bzw. 100 gebotenen Möglichkeit, schnell einen kleinen Signalstrom von einem Ausgangsknoten zu ziehen, zu dem parallel ein großer Kapazitätswert wirksam ist, bleibt die Auswirkung der Bauelement-Kapazitäten von Q1, Q2, Q4 und Q5 minimal, so daß diese Bauelemente so groß wie im Hinblick auf eine ausreichende Verstärkung erforderlich ausgelegt werden können, ohne daß das Geschwindigkeitsverhalten des Schaltkreises dadurch nachteilig beeinflußt würde. Der Eingangsspannungshub ist dann lediglich durch den Storspannungsanteil sowie den Eingangsgleichwert V_Gg1 - V_Gg2 begrenzt.

Weiterhin ist festzustellen, daß in Fig. 12 die Elemente Q3, Q4 und Q5 durch eine andere Stromquelle ersetzbar sind. In gleicher Weise könnten Q1 und Q2 P-Kanal FET mit entsprechend umgepolter Betriebsspannung sein.

Zwei Alternativen für den schnellen MOS-Zwischenchip-Empfänger sind noch in den Fign. 13 und 14 dargestellt. Beide Schaltungen bieten einen höheren Verstärkungswert als nach Fig. 12, wobei das bereits oben angesprochene "tracking"-Erfordernis für die Stromquellen mit j = k = i/2 wegfallen kann. In Fig. 13 ist eine sogenannte Stromspiegelschaltung mit den Elementen a und b benutzt, wobei gilt V.> V^p >-V₃ sowie -V₂ > -V₃. Fig. 14 verwendet

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einen komplementären Differenzverstärker aus den Elementen r, s, χ und y, um höhere Verstärkungswerte zu erreichen, wobei
gilt: V > V > -V₄ sowie V > V₃ und ferner -V > -V₄. Als
Vorteile eines solchen schnellen Zwischenchip-Empfängers
können ein geringer Stromdifferenzv/ert (erlaubt gleichzeitigeres Schalten) und geringe Verlustleistungsaufnahme sowie eine
geringere Schaltgeschwindigkeit genannt werden. Dieser Empfän gerschaltkreis ist nur minimal beeinflußt von dem Eingangsspannungshüben oder der Bauelementgröße. Wegen der zu erwartenden höheren Empfindlichkeit von N-Kanal FET Schwellenspannungswerten gegenüber der Source-Substratspannung V__v sollten die

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Eingangselemente Q1 und Q2 isoliert sein, so daß ihre Substrate an der gemeinsamen Spannungsquelle V_gx=0 V liegen. Dadurch kann eine geringe Zunahme des Kapazitätswertes an diesem Schaltungspunkt verursacht werden.

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Claims

PATENTANSPRÜCHE

Digitalschaltung mit Feldeffekttransistoren umfassend eine eingangsseitige Teilschaltung, vorzugsweise ein aus vielen, zumindest gruppenweise parallel zueinander angeordneten Feldeffekttransistoren aufgebautes Logik- oder Speichernetzwerk, an deren zusammengefaßtem Ausgang eine große Kapazität wirksam ist, gekennzeichnet durch die Vorsehung eines mit dem zusammengefaßten Ausgang der Teilschaltung verbundenen FET-Verstärkers mit zwischen dessen Ausgang und Eingang angeordneten Schaltungsmitteln zur Parallel-Gegenkopplung derart, daß für den Signalstrom am Ausgang der Teilschaltung parallel zur dort wirksamen Kapazität ein demgegenüber niederohmiger Strompfad über den Verstärker bereitgestellt ist.

Digitalschaltung nach Anspruch 1, gekennzeichnet durch einen in CMOS-Technologie aufgebauten und insbesondere eine Inverterfunktion durchführenden Verstärker.

Digitalschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schaltungsmittel zur Parallel-Gegenkopplung des FET-Verstärkers aus einem zwischen dem Verbindungspunkt der zwei in Reihe zueinander geschalteten komplementären Feldeffekttransistoren und dem Verbindungspunkt der Gate-Elektroden dieser Feldeffekttransistoren eingeschalteten Widerstand bestehen.

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Digitalschaltung nach den Ansprüchen 1 oder 2, dadurch i gekennzeichnet, daß die Schaltungsmittel zur Parallel- j Gegenkopplung des Verstärkers aus aktiven Elementen, vorzugsweise ebenfalls aus komplementären FET bestehen, i

Digitalschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Schaltungsmittel zur Parallel-Gegenkopplung des Verstärkers aus zwei zueinander komplementären FET bestehen, deren Source- bzw. Drain-Anschlüsse jeweils miteinander und mit dem Eingang bzw. Ausgang des Verstärkers verbunden sind und deren Gate-Anschlüsse an einer festen Spannung, vorzugsweise der jeweiligen dem Leitzustand dieses FET zugeordneten Betriebsspannung liegen.

Digitalschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß mit dem Ausgang des gegengekoppelten Verstärkers eine weitere CMOS--Inverterstufe verbunden ist.

7. Digitalschaltung nach einem der vorhergehenen Ansprüche, dadurch gekennzeichnet, daß die eingangsseitige Teilschaltung ein logisches Verknüpfungsnetz ist, in dem Teilfunktionen, vorzugsweise in Reihe zueinander angeordnete FET einer UND-Gliederkette hinsichtlich ihrer Teilausgänge in einer DOT-ODER-Verknüpfung zusammengefaßt sind.

8. Digitalschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Teilschaltung aus parallel zueinander angeordneten Reihen von UND-Gliedern besteht, wobei mindestens ein Verbindungspunkt zweier Bauelemente in einer ÜND-Kette mit

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einem entsprechenden Verbindungspunkt in einer parallelen UND-Kette über eine Zwischenverbindung miteinander gekoppelt sind (Fig. 7).

9. Digitalschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Teilschaltung ein logisches Verknüpfungsnetz ist,- dessen die Eingangssignale empfangende FET je nach dem logischen Vorzeichen, mit dem dieses Eingangssignal in die resultierende Verknüpfung eingehen soll, aus P- oder N--Kanal-FET ausgebildet sind.

10. Digitalschaltung nach Anspruch 9, gekannzeichnet durch ein daraus aufgebautes EXKLUSIV-ODER-Glied (Fig. 9).

. 11. Digitalschaltung nach Anspruch 3, dadurch gekennzeichnet, daß der Parallel-Gegenkopplungswiderstand als '. diffundierter Wider stand ausgeführt ist.

12. Digitalschaltung nach Anspruch 11, dadurch gekennzeichnet, daß der diffundierte Parallel-Gegenkopplungswiderstand gleichzeitig mit den aktiven Zonen der FET des Verstärkers ausgebildet ist.

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