DE2607107C2

DE2607107C2 - Wortorganisiertes Speichersystem

Info

Publication number: DE2607107C2
Application number: DE2607107A
Authority: DE
Inventors: Thomas Harvey San Jose Calif. Morrin II; David Curtis van Los Gatos Calif. Voorhis
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1975-03-03
Filing date: 1976-02-21
Publication date: 1982-11-18
Also published as: IT1056805B; JPS5640861B2; FR2303341B1; CA1059642A; JPS51110944A; GB1505914A; US3995253A; FR2303341A1; DE2607107A1

Description

-ig-i/2P-j]//pq-pq[(i/p)//2])//2p), wenn t = 00;

KiJ₁Kt) =

h{i,j,k,t) = (2p[k-i/2p-j)//q]+p[k/pq] + [(k-i/2p-j)/q]//p-i//2p)//2pq, wenn / = 01; -(.i+p-p[k/pq])/2p-j]//pq-q[l//2p])//2pq, wenn t = 10;

Untergruppenelementes sperrt, die aber, wenn die Bedingung h(i, j, k, t)~&pq befriedigt ist, eine Ansteuerung des entsprechenden Speicherbereiches Jp, j, k, t) in dem Jt-ten Speichermodul durch die Adressierschaltung (7) gemäß folgender Beziehung zuläßt:

daß ferner eine Einstellschaltung (20,22,24) für den Zugriff eines Untergruppenelementes im k-ten Speichermodul vorgesehen ist, die, wenn die zuvor definierte F -nktion h(i,j, k, f^die Bedingung h(i,j, k, t)<pq befriedigt, den Zugriff m diesem Speichermodul für das Einspeichern oder Ausspeichern eines

KU.kt) = [i/2p]s+\f+Kk-iq-i/2p-j)//pq]q,vreant"00,

l{i,j,kt) = l(i/2p) + (.k-l/2p-j)//q]s+j/q, wenn t = 01,

/OMO = l(i+p-p[k/pq])/2p)s+[li/(k-[i/p-p(k/pq)]/2p-j)//q]/q,yfs_an t = leint

Die Erfindung betrifft ein wortorganisiertes Speichersystem nach dem Oberbegriff des Anspruchs 1.

Die Erfindung bezieht sich insbesondere auf ein wortorganisiertes Speichersystem für wahlfreien Zugriff, das für das selektive Extrahieren oder Erneuern von Informationsuntergruppen größerer Informationsgruppen geeignet ist, wie sie beispielsweise bei ¹^r Bildabtastung gewonnen werden.

Ein digitales Bild wird als eine zweidimensionale Anordnung von Bildpunkten verstanden, von denen jeder eine ganze Zahl oder einen Satz von Zahlen bildet. Die Bildmanipulation übernimmt im Idealfall die Möglichkeit der Speicherung einer Bildgruppe in einem Speicher und der gleichzeitigen Bearbeitung von ausgewählten Punktbündeln, wie etwa eine Folge von Punkten in einer Zeile oder Spalte der Gruppe und von Punkten innerhalb eines kleinen rechteckigen Bereiches, so Damit wird die Beschränkung auferlegt, daß der Speicher die Adressierung aller Punkte ifi einem Bündel in einem Speicherzyklus ermöglichen muß. Wenn eine gewünschte Kombination von Punkten in der Gruppe gleichzeitig von einem bit-adressierbaren Speicher adressiert werden könnte, dann wäre die Speicherung und der Abruf von Bündeln von Bildpunkten kein Problem. Da digitale Bilder jedoch große Gruppen bilden, sind nur wortorganisierte Speicher wirtschaftlich vertretbar. Ein konventioneller wortorganisierter Speicher enthält eine Anzahl von wahlfrei adressierbaren Wörtern oder Speicherstellen, von denen jedes Wort ein Bündel von Bildpunkten speichern kann. Die Zugriffseinrichtung dieses konventionellen Speichers muß jedoch verändert werden, um den Zugriff zu Bündeln von Bildpunkten zu gestatten, wenn die Punkte nicht alle in demselben Speicherwort stehen.

Ein Bild kann allgemein dargestellt werden durch eine M ■ /V-Gruppe /(*, *) von Bildpunkten, worin jeder Punkt I(i,j)iüT 0</<A/und 0<y<Neine ganze Zahl oder ein Satz von ganzen Zahlen (Informationsgruppe) ist, die die Farbe und Helligkeit eines Teiles des Bildes darstellen. Der Einfachheit halber kann die Erläuterung auf Schwarz/Weiß-Bilder eingeschränkt werden, für die I(i, j) ein einziges Informationsbit ist. Typischerweise stellt l(i,})~ 1 einen schwarzen Bildbereich und 1(1, j)—0 einen weißen Bereich dar.

Bilder werden im allgemeinen durch Abtasten von Bilddaten erzeugt, wie beispielsweise Unterlagen 8'/2 Zoll · 14ZoIl. Danach können sie gespeichert, auf einem Bildschirm betrachtet, übertragen oder gedruckt werden. Da die meisten Abtaster und Drucker ein Bild von oben nach unten und von links nach rechts verarbeiten,

werden Bilder normalerweise übertragen in der Zeilenhauptrolge: /(O₁0)₁ 7(0,I)₁ ..„ /(O₁ /V-I)₁ /(1,0),... /(M-I₁ N-I). Ein Speichersystem für Bildverarbeitung sollte daher wenigstens den gleichzeitigen Zugriff zu einer Anzahl benachbarter Bildpunkte auf einer Zeile von /(*, *) gestatten. Damit könnte das Bild oder ein Teilbild schnell in das Speichersystem und aus diesem übertragen werden, wobei viele Bildpunkte in jeder Zeile gleichzeitig übertragen werden.

Für Bildverarbeitungsoperationen, wie beispielsv/eise die Zeichenerkennung, muß ein Bild oder ein Teilbild um ein Vielfaches von 90° gedreht werden. Solche Drehungen werden durch ein Speichersystem stark vereinfacht, das den gleichzeitigen Zugriff zu einer Anzahl von nebeneinanderliegenden Punkten auf jeder Zeile oder Spalte der Bildgruppe /(*, *) gestattet Ein solches Speichersystem kann zum Drehen eines in Zeilenhduptfolge übertragenen Bildes um 90° gegen den Uhrzeigersinn benutzt werden, indem man erstens das Bild zeilenweise in den Speicher überträgt, beginnend mit der obersten Zeile und viele Bildpunkte in jeder Zeile gleichzeitig speichert und zweitens das Bild aus dem Speicher spaltenweise überträgt, beginnend mit der äußersten rechten Spalte und indem man viele Bildpunkte in jeder Spalte gleichzeitig abruft

Außerdem sollen rechteckige Blocks von Punkten innerhalb eines Bildes adressiert werden können, um eine andere Klasse der Bildverarbeitungsc lerationen, wie das Einschieben oder Herausziehen von Blocks und die Konturenverfolgung abwickeln zu können. Es kann z. B. erwünscht sein, alphanumerische Zeichen dem Bild aus einem gespeicherten Lexikon hinzuzufügen, wobe^: dieses Lexikon eine vordefinierte Bitgruppe für jedes Zeichen enthält Gleichzeitig kann es erwünscht sein. Zeichen oder andere rechteckige Blocks zu löschen oder auszugeben, die ein Bild bilden. Schließlich gehört zu Algorithmen für die Lokalisierung der Konturen von Objekten im Bild die Bewegung einer Positionsmarke von einem Bildpunkt zu einem anderen, entlang einer Grenze. D¹? Konturenverfolgungsalgorithmen verlangen den schnellen Zugriff zu einem Bildpunkt und mehreren nächsten Nachbarn, die zusammen einen Block von Bildpunkten bilden.

Typischerweise enthält ein wortorganisierter Randomspeicher mehrere Speichermoduln, von denen jeder ein Speicher mit mehreren wahifrei adressierbaren Speicherzellen ist Obwohl jede Zelle einen Bildpunkt speichern kann, der ein Informationsbit umfaßt, kann nur eine Zelle in einem Modul zu einer gegebenen Zeit zum Lesen oder Einsprichern adressiert werden. Der Zugriffsmechanismus eines konventionellen wortorganisierten nandomspeichers liefert eine Zellenadresse an alle Speichermoduln, so daß die /-te Zelle in einem Modul nur in Verbindung mit der Men Zeile aller andern Moduln adressiert werden kann. Diese Zellen bilden zusammen das /-te Wort des Speichers. Ein konventioneller wortorganisierter Randomspeicher gibt somit Zugriff zu einem Bündel von Bildpunkten nur dann, wenn sie alle in demselben Speicherwort gespeichert sind. Eine geeignete Modifikation der Zugriffseinrichtung für einen wortorganisierten Speicher kann jedoch den Zugriff zu jedem gewünschten Bündel von Bildpunkten gestatten, vorausgesetzt, daß jeder Modul höchstens einen Punkt im Bündel speichert.

Zur Erhöhung der Geschwindigkeit, zumindest des Auslesevorgangs bei Bildspeichern, ist bereits ein Verarbeitungssystem beschrieben worden (vgl. US-PS 35 31 775), das ein zweidimensionales Feld von Bildinformation gleichzeitig mit nur einer Speicheradresse auszulesen gestattet Hierbei ist der gesamte Speicherraum auf mehrere Speichermodule verteilt, in deren sich jeweils Teile der Bildinformation befinden. Da dieses System jedoch nicht hinsichtlich der Zahl der erforderlichen Speichermodule und hinsichtlich der Ansteuerung dieser Module optimiert ist, ergeben sich Nachteile hinsichtlich des Aufwands an Registern und Ansteuerschaltungen sowie der Zuverlässigkeit solcher Systeme.

Wie bereits erwähnt wurde, ist ein Speichersystem erwünscht und »auch schon vorgeschlagen worden (DE-PS 25 49 336), das gleichzeitigen Zugriff zu horizontalen Folgen, vertikalen Folgen und rechteckigen Blocks von Bildpunkten gestattet Wenn die horizontalen und vertikalen Folgen pq Bildpunkte enthalten und die Abmessungen des gewünschten Blocks von Bildpunkten ρ · q sind, dann wird ein Speichersystem mit wenigstens pq Speichermoduln benötigt Außerdem muß ein Verteilungsverfahren für die Bildpunkte einer Bildgruppe. /(*, *) unter den Speichermoduln entwickelt werden, da^ die pq Elemente einer jeden Untergruppe 1 · pq.pq · 1 oder ρ · ^von /(*, *) in verschiedene Moduln setzt. In dem Zusammenhang muß eine Adressierschaltung entwikkelt werden, die die gleichzeitige Adressierung dieser Untergruppen gestattet und die ihre Elemente in einer passenden Ordnung anordnet, wie beispielsweise der Zeilenhauptordnung.

Aus Gründen der Wirtschaftlichkeit soll schließlich noch die Anzahl der Speichermoduln im Speichersystem auf ein Minimum begrenzt werden. Wie gesagt wurde, sind wenigstens ρ · q Moduln erforderlich, da jede der gewünschten Untergruppen pq Bildpunkte enthält Außerdem kann gezeigt werden, daß ein Speichersystem mit nur pq Speichermoduln nicht ausreicht, um alle Untergruppen 1 · pq, pq ■ 1 und ρ · q einer Bildgruppe /('. *) adressieren zu können, da keine Verteilung der Bildpunkte in /(*, *) unter pq Speichermoduln die pq Elemente aller dieser Untergruppen in verschiedene Speichermoduln setzt Daher sind wenigstens zwei pq Speichermoduln erforderlich, da die zur Adressierung gespeicherter Untergruppen erforderliche Schaltung recht kompliziert ist, wenn nicht p, q und die Anzahl von Speichermoduln alles Potenzen vci 2 sind. Die vorliegende Erfindung zeigt ein Speichersystem mit genau 2 pq Speichermoduln, das den Zugriff zu allen gewünschten Untergruppen von /(*, *) gestattet Insbesondere ist Zugriff vorgesehen zu allen Untergruppen 1 ■ pq, allen Untergruppen pq · 1 und allen Untergruppen ρ · q. Von Nachteil ist hier die relativ hohe Zahl von Speichermoduln.

Die Aufgabe der vorliegenden Erfindung ist also eine Vemesserung von Speichersystemen für die Bildverarbeitung hinsichtlich der Zahl der erforderlichen Speichermodule und der dazu notwendigen Adressensteuerung.

Gelöst wird diese Aufgabe durch die im Hauptanspruch genannte" Merkmale.

Eine vorteilhafte Weiterbildung des Gegenstandes der Erfindung ist dem Unteranspruch zu entnehmen.

Durch die Erfindung wird im wesentliche» der Vorteil erzielt, daß die Zahl der Speichermodule optimal klein gewählt werden kann, so daß hinsichtlich des Aufwands Einsparungen möglich sind.

Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand der Zeichnungen näher beschrieben.

Es zeigt

Fig. 1 ein Blockschaltbild des Aufbaus eines modifizierten wortorganisierten Speichers,

Fig.2A und 2B Darstellungen der Modulzuordnung und Adreßzuordnung für den Fall p=q=4, r=4 und S=S,

Fig.3 ein Blockschaltbild der Adreß-, Steuer- und Einschaltung nach F i g. 1,

F i g. 4 ein Blockschaltbild der Sektionslogik in F i g. 3,

Fig.5 bis 8 Darstellungen des Aufbaus und der Arithmetik von Globallogik, Zeilenlogik, Spailtenlogik und Modullogik der in F i g. 4 gezeigten entsprechenden Funktionselemente,

Fig.9 bis 15 Darstellungen der Logik für die Leitwegsteuerung in F i g. 1 und

Fig. 16 ein Blockschaltbild der Einschalnlogik in Fig. 3.

F i g. 1 zeigt den Aufbau eines modifizierten wortorganisierten Randomspeichers (Speicher mit wahlfreiem Zugriff). Das Gerät enthält zwei pq Speichermoduln 21, 23,25. Jeder Modul kann rs/2 Bildpunkte speichern, d. h., daß jeder Modul rs/2 Informationsbits speichert. Die Adreß-, Steuer- und Einschaltung 7 gestattet, jede rp ■ sq (oder kleinere) Bildgruppe /(*, *) in diesen Moduln zu speichern und jede Untergruppe 1 · pq, pq ■ 1 oder ρ ■ q von /(*, *) zu adressieren. Ein Datenregister 39 ist vorgesehen, um jede dieser Untergruppe mit ρ ■ q Elementen vor der Speicherung oder nach dem Abruf der Bildinformation aus den Speichermoduln festzuhalten. Weiterhin sind Permutatoren 47 und 49 vorhanden, bei denen es sich im allgemeinen um Spezialschaltungen zur Umordnung von Daten handelt. Im Ausführungsbeispiel leiten die Permutatoren 47 und 49 Elemente der Untergruppen von und zu den entsprechenden Speichermoduln zur Steuerung und zum Abruf. Die Permutatoren werden durch die Adreß-. Steuer- und Einschaltung 7 gesteuert und sind mit ihr über die Bahn 15 verbunden.

Wenn eine bestimmte Untergruppe im Speichersystem gespeichert werden soll, wird mit dem Inhalt der Register 1, 3 und 5 die Form der Untergruppe und die Koordinaten (i.j)der oberen linken Ecke der Gruppe als Referenzpunkt oder Basisadresse bestimmt. Die zwei f-Bits im Register 1 werden ά!εο auf einen der Werte i=00. f=01 oder i= 10 gesetzt, um anzuzeigen, ob die Untergruppe die Form 1 · pq oder pq ■ 1 oder ρ ■ q hat Die i- und /Register 3 und 5 werden so gesetzt, daß sie die Koordinaten des obersten linken Elementes i(i,j)der Untergruppe angeben. Die Untergruppe selbst wird in das Datenregister 39 in Zeilenhauptordnung so gesetzt daß I(i, j) in der äußersten linken Position des Registers so steht Die Untergruppenelemente werden dem Permutator 47 über die Leitungen 41, 43 und 45 zugeführt Basierend auf den Werten von t, i und j veranlaßt der Steuerteil der Adreß-, Steuer- und Einschaltung 7 den Permutator 47 dazu, jedes Element der Untergruppe über die entsprechenden Gegenleitungen 27,211 und 35 an den Modul zu leiten, in dem das Element zu speichern ist Der Adreßteil der Adreß-, Steuer- und Einschaltung 7 errechnet die Lage innerhalb des Moduls. Die Adressen werden den Moduln über die Leitungen 9,11 und 13 zugeleitet Der Einschaltteil der Adreß-, Steuer- und Einschaltung 7 liefert Einschaltsignale an die pq Speichermoduln, die die Untergruppe speichern sollen. Außerdem liefert der Einschaltteil auch Abschaltsignale an diejenigen pq Speichermoduln, die die Elemente der Untergruppe nicht speichern sollen. Diese Ein- und Abschaltsignale werden über die Leitungen 10, 12 und 14 an die UND-Glieder 20,22 und 24 geleitet, die zu den entsprechenden Speichermoduln 21₍ 23 und 25 gehören. Schließlich sorgt ein Schreibsignal auf den Leitungen 19 von einer externen Lese/Schreibsteuerung 17 dafür, daß die pq Elemente der Untergruppe gleichzeitig in den eingeschalteten pq Speichermoduln gespeichert werden.

Wenn eine bestimmte Untergruppe aus dem Speichersystem abgerufen werden soll, werden die Register t, i und j gemäß obiger Beschreibung so eingestellt, daß sie die Form der Untergruppe angeben und das oberste linke Element bezeichnen. Der Einschaltteil der Adreß-, Steuer- und Einschaltung 7 schaltet diejenigen pq Speichermoduln, die Elemente der gewünschten Untergruppe enthalten, ein und er schaltet diejenigen pq Speichermoduln ab, die kein Element der gewünschten Untergruppe enthalten. Der Adreßteil der Adreß-, Steuer- und Einschaltung 7 errechnet mit den Werten von t, i und j für jeden eingeschalteten Speichermodul die Lage des einzigen Elementes der Untergruppe, das er enthält. Nachdem die Berechnungen ausgeführt sind, werden mit einem Lesesignal von der Lese/Schreibsteuerung 17 auf den Leitungen 19 die pq Elemente der zu holenden Untergruppe von den eingeschalteten Moduln geholt und über die Leitungen 29,33 und 37 dem Permutator 49 zugeführt. Der Steuerteil der Adreß-, Steuer- und Einschaltung 7 veranlaßt den Permutator 49 zur Ordnung der Elemente der Untergruppe in Zeilenhauptordnung und zur Übertragung an das Datenregister 39 über die Leitungen 51,53 und 55.

Sobald eine Untergruppe 1 ■ pq.pq ■ 1 oder ρ ■ qvon ][*.') aus dem Speichersystem zu holen oder in dieses zu speichern ist muß der Einschaltteil der Adreß-, Steuer- und Einschaltung 7 für 0<k<2pq einen bool'schen Wert ((I j, k, t) errechnen, der angibt, ob das Ar-te Speichermodul ein Element der Untergruppe liefern oder aufnehmen soll. Der Adreßteil der Adreß-. Steuer- und Einschaltung 7 muß für it im Bereich 0<Ar<2/?<7die Lage l(i.j, k, f^des eindeutigen Elementes e(i, j, k. t), das entweder im Jt-ten Speichermodul enthalten sein oder dahin gesetzt werden muß, der Speichergruppe errechnen. Der Steuerteil der Adreß-, Steuer- und Einschaltung 7 muß zusammen mit den Permutatoren 47 und 49 dafür sorgen, daß das Element e(i, j, k, f' in die entsprechende Position im Register 39 geleitet oder von dort abgerufen wird. Die Tabelle 1 faßt die Berechnungen und die Leitmuster zusammen, die für den Zugriff zu einer Untergruppe erforderlich sind, deren oberstes linkes Element der Bildpunkt Iß j) ist Die Berechnungen der Einschaltfunktion iß j, k, t) und der Adreßfunktion Iß j, k, t) fordern die vorherige Berechnung der beiden Hilfsfunktionen gß, j, k, t) und h(i, j, k, t). Die Lehmusterspezifikation gibt an, welche der p<7-Positionen d(G), d(k%..., d(pq— 1) des Datenregisters 39 das Element eß j, k, t) liefern oder empfangen soll.

Tabelle 1

Form der
Untergruppe

Erforderliche Berechnungen

IXpq

pqXl

g(U,M)=(k-iq-i/2p-j)//pq

h (U, k. t) = (pq [k/pq] + g(i,j, k, t) - pq [(i/p)//2])//2 pq

f(iJ,k₎t)=l-h(L,__,., .„

l(U_iM)=[i/2p]s+D + g(iJ,k,0]/q efr,j,k,t)4-»d[h(ij,k,t)1

g(U,k,t)=(k-i/2p-j)//pq

h (iJ, M) = (2 P [g (U, k, t)//q] + ρ (k/pq) + g (iJ, k, t)/q - i//2)//2 pq

f(U,M)=l-h(iJ,M)/pq

DXa

e(Li.k.t)=(k-[i+D-u(k/Da)1/2D-i)//Da h(i,j,k,t)=(pq[k/pq] + g(i,j,k,t)-q[i//2p]j//2pq

1 (i J, k, t) = [(i + ρ - ρ [k/pq])/2 p] s + ö + g O₁ j, k, t)//q]/q e (i,j, M) <->d[h(i,j,

In den Fig.3 bis 16 is', eine Schaltung zur Implementierung der obigen Beiechnungen gezeigt, die nachfolgend beschrieben wird. Andere Schaltungen, die beispielsweise auf einer Tabellensuche basieren, können dieselben Funktionen natürlich ebenso übernehmen.

Die oben notierten Berechnungen und Leitmuster ba.'.eren auf einer vorgegebenen Verteilung von Bildpunkten unter den zwei pq Speichermoduln. Vor der Beschreibung der vorgezogenen Ausführungsbeispiele wird zuerst die gewählte Verteilungsstrategie beschrieben.

Wenn das in F i g. 1 gezeigte Speichersystem die Bildgruppe /(*, *) speichern soll, dann muß für jeden Bildpunkt Iß j) bestimmt werden, welcher der 2pq Speichermoduln 21, 23 oder 25 den Bildpunkt Iß j) speichern soll. Wenn nach Darstellung in F i g. 1 den

Speichermoduln die Speichermodulnummern 0, 1

2pq-1 zugeteilt werden, läßt sich die Verteilung der Bildpunkte unter den Speichermoduln durch Spezifikation einer Modulzuordnungsfunktion Mß j) mit ganzzahligen Werten und der folgenden Charakteristik beschreiben:

Für ganze Zahlen / und j im Bereich 0 < i< rp und 0<y<sq liegt der Wert von M(Ij)im Bereich zwischen 0<Mßj)<2pq.

Jeder Bildpunkt Iß j) wird dann im Mß //-ten Speichermodul gespeichert

,_ Wenn das in F i g. 1 gezeigte Speichersystem die Bildgruppe /(*, *) so speichern soll, daß pq Bildpunkte in einer 1 · pq Untergruppe von /(*, *) gleichzeitig adressiert werden können, dann müssen diese Bildpunk

Ai(6,5)

te in verschiedenen Speichermoduln gespeichert werden, weil nur eine Speicherzelle eines jeden Speichermoduls wahlfrei zu einem Zeitpunkt adressierbar ist. Wenn das in F i g. 1 gezeigte Speichersystem den gleichzeitigen Zugriff zu pq Bildpunkten in einer pq · 1 Untergruppe von /(*, *) oder in einer ρ · q Untergruppe von /(*, *) ermöglichen soll, dann müssen in ähnlicher Weise auch diese Bildpunkte in verschiedenen Speichermoduln gespeichert werden.

Es konnte beobachtet werden, daß die pq Bildpunkte einer jeden Untergruppe 1 · pq, pq · 1 und ρ · q in verschiedenen Speichermoduln gespeichert werden, wenn die Modulzuordnungsfunktion Mß,j)a\e Form

25

30

35 annimmt, wobei »/« den Quotienten und »//« den Res» der ganzzahligen Division bezeichnet. Damit wäre die gleichzeitige Adressierung der pq Bildpunkte in den gewünschten Untergruppen möglich.
Die Modulzuordnungsfunktion

M(U)=pq[(i/p)//2]+ßq+i/2p+jppq

ist in F i g. 2A für den Fall gezeigt, daß p= 9—4, r=4 und s= 8 ist Die Dezimalstelle in dery-ten Position der /-ten Zeile einer Gruppe von 32 · 32 in F i g. 2A bezeichnet den Speichermodul Mß, j) zum Speichern des Bildpunktes Iß, j). Die eingekreiste Eintragung in der fünften Position der sechsten Zeile, beispielsweise die 29, zeigt an, daß der Bildpunkt /(6, 5) im 29sten Speichermodul zu speichern ist Das kann errechnet werden als

55

4-4 K6/4V/2] + [6 · 4 + 67(2 · 4) +5]//(4 · 4) 16 KD//2] + (24+0+5)//16 = 16+13 =

Aus F i g. 2A läßt sich ohne weiteres entnehmen, daß die pg=16 Bildpunkte in einer Untergruppe 1 · pq—1-16 in verschiedenen Speichermoduln gespeichert sind. Die 16 Elemente große Horizontalfolge, die in Fig.2A angegeben ist, zeigt z.B, daß die Bildpunkte /(6,13), /(6,14),..., /(6,28) entsprechend in den Speichermoduln 21 bis 31, 16, 17, 18, 19 und 20 gespeichert sind. Außerdem ist aus Fig.2A zu ersehen, daß die pg=16 Elemente einer Untergruppe pq · 1 = 16 · 1 in verschiedenen Speichermoduln gespeichert sind. Die angegebene vertikale Folge zeigt z.B, daß die Bildpunkte 7(10, 5), /(H, 5),... /(25, 5)

entsprechend in den Speichermoduln 14,2,22,26,30,18, 7, 11, 15, 3, 23, 27, 31, 19, 8 und 12 gespeichert sind. Schließlich ist aus Fig.2A zu ersehen, daß die ρςτ= 16 Bildpunkte in einer ρ · q—4 · 4 Untergruppe in verschiedenen Speichermoduln gespeichert sind. Der in F i g. 2A angegebene 4 · 4 Block bezeichnet beispielsweise die Speichermodulzuordnungen für die Bildpunkte in der Untergruppe 4 · 4, deren oberes linkes Element der Bildpunkt /(10,13) ist.

Die obige Modulzuordnungsfunktion M(i, j) ordnet rs/2 Bildpunkte jedem pq Speichermodul zu, ohne Spezifikation der Zellenlage, in der sie zu speichern sind. Es wurde beobachtet, daß die Bildpunkte einfach in der Stelle A(L j) des Speichermoduls M(L j) gespeichert werden können, wenn eine solche Funktion sich entsprechend zu der Form A(L j)— (U2p)+(j/q) wandelt, worin illp und j/qganzzahlige Quotienten sind.

Die Adreßzuordnungsfunktion A(i,j)\st in F i g. 2B für den Faii geneigt, daß p=t/=4, r=4 und S=S ist. Die dezimale ganze Zahl innerhalb jedes Blockes 2p ■ <7=8 · 4 gibt die Adresse der entsprechenden 2pq=32 Bildpunkte an. Die fünfte Position auf der zehnten Seite fällt beispielsweise in den 4 · 4 Block mit der Bezeichnung: dezimal 9. Das besagt, daß der Bildpunkt /(10,5) in der neunten Zelle des Speichermoduls M(IO, 5) gespeichert ist. Das läßt sich errechnen als /V/.y>=/l(10,5)=[10/(2 . 4)j8 + (5/4)=(l)8 + (l) = 9.

F i g. 3 zeigt einen Überblick über die Adreß-, Steuer- und Einschaltung 7, die in F i g. 1 gezeigt ist. Nach Darstellung in Fig. 3 sind die 2pq Speichermoduln 21, 23 und 25 in zwei Gruppen von pq Moduln angeordnet. Die Adreß-, Steuer- und Einschaltung 7 umfaßt: Eine globale Logik 61, eine Einschaltlogik 63 und zwei Sektionslogikkomponenten 65 und 67.

Die globale Logik 31 arbeitet aufgrund der Untergruppenformbezeichnung f im Register 1 und der Untergruppen-Startbedingungen / und j in den Registern 3 und 5 und errechnet die Größen P, R 1, Cl, RO und CO. Die Größe P wird über die Leitungen 15 zur Steuerung der Einschaltlogik 63 und zur Steuerung der Permutatoren 47 und 49 geleitet. Die Größen R 0 und CO werden über die Leitungen 75 und 77 an die Sektionslogik 65 und die Größen R1 und C1 über die Leitungen 71 und 73 an die Sektionslogik 67 geleitet

Die Einschaltlogik 63 arbeitet aufgrund der durch die globale Logik 61 errechneten und auf die Leitungen 15 gegebenen Größe P und leitet pq »Einschalteinsen« an die pq Speichermoduln, welche die: durch die Werte in den Registern 1, 3 und 5 beschriebene Untergruppe empfangen oder liefern sollen. Die Einschaltlogik 63 feitet außerdem pq »Abschaltnullen« an diejenigen pq Speichermoduln, die die Untergruppenelemente nicht liefern oder empfangen sollen. Diese »Einschalteinsen« und »Ausschaltnullen« werden über die Leitungen 10,12 und 14 an die UND-Glieder 20,22 und 24 geführt, die zu den entsprechenden Speichermoduln 21, 23 und 25 gehören.

Die Sektionslogikkomponenten 65 und 67 arbeiten aufgrund der durch die globale Logik errechneten und über die Leitungen 71, 73, 75 und 77 geleiteten Werte. Diese Sektionslogikkomponenten errechnen Zellenadressen für ihre zugehörigen Speichermoduln. Insbesondere wird die Adresse l(i, j, k, t) für den i-ten Speichermodul errechnet. Die Zellenadressen werden über die Leitungen 9,11 und 13 an die entsprechenden Speichermoduln geliefert

F i g. 4 gibt einen Überblick über die Sektionslogik 65. Die vein ihr bedienten pq Speichermoduln sind in ρ Zeilen von je σ Moduln angeordnet. Die Sektionslogik umfaßt: ρ identische Zeilenlogikkomponenten 81, 83 und 84, eine für jede Zeile von Speichermoduln, q identische Spahenlogikkomponenten 87,89 und 91, eine für jede Spalte von Speichermoduln und pq identische Modullogikkomponenten 93, 95 und 97, eine für jeden Speichermodul.

Jede Zeilenlogik 81,83 und 85 arbeitet aufgrund einer festen Zeilenbezeichnungszahl und aufgrund der Größe R 0, errechnet durch die globale Logik 61 j und errechnet die für die Berechnung der Zelladressen für die Speichermoduln in der zugehörigen Modulzeile benutzte Adreßinformation. Diese Adreßinformation wird über die Leitungei 82, 84 und 86 an die mit diesen Speichermoduln verbundenen Modullogikkomponenten gegeben.

Jede der Spaltenlogikkomponenten 87, 89 und 90 arbeitet aufgrund einer festen Spaltenbezeichnungszahl und aufgrund dzr Größe CO, errechnet durch die globale Logik 61, und errechnet die Adreßinformation für die Berechnung der Zelladressen für die Speichermoduln in den zugehörigen Spaltenmoduln. Diese Adreßinformation wird über die Leitungen 88,90 und 92 an die mit diesen Speichermoduln verbundenen Modullogikkomponenten gegeben.

Jede der Modullogikkomponenten 93, 95 und 97 arbeitet mit einer von einer der Zeilenlogikkomponenten 81, 83 oder 85 und mit einer der von einer der Spaltenlogikkomponenten 87, 89 oder 91 gelieferten Adreßinformation und errechnet eine Zelladresse. Insbesondere errechnet die zum /r-ten Speichermodul gehörende Modullogik die Zelladresse 1(L j, k, t). Die Zelladressen werden an die entsprechenden Speichermoduln über die Leitungen 9,11 und 98 geleitet

Die Sektionslogik 67 in F i g. 3 unterscheidet sich von der in F i g. 4 gezeigten Sektionslogik 65 nur dadurch, daß die Sektionslogik 67 mit den Größen R 1 und Cl von der globalen Logik 61 arbeitet und Zelladressen für die Speichermoduln pq, pq+\, .... und 2pq—\ errechnet

Die Fig.5 bis 8 zeigen die detaillieren logischen Ausführungen der globalen Logik 61, eine der Zeilenlogikkomponenten 81,83 oder 85, eine Spaltenlogik 87,89 oder 91 oder eine Modullogik 93,95 oder 97. Die Arbeitsweise einer jeden Logik wird algebraisch und anhand eines Schaltungsbeispiels beschrieben. Die algebraischen Beschreibungen fassen die Eingänge und Ausgänge von und zu jeder Logik sowie die von ihr durchgeführten Berechnungen zusammen. Diese algebraischen Beschreibungen gelten für jede Kombination der Konstruktionsparameter p, q, r und 5. Die Schaltungsbeispiele sind spezifisch für den Fall, daß p—q=4, r=4 und 5=8 ist

F i g. 5 zeigt im Detail die Beschreibung der globalen Logik 61. Die Eingänge sind die Untergruppen-Formbezeichnung (und die Untergruppen-Anfangskoordinaten / und j. Die Ausgänge von dieser Schaltung sind die Größen P, Ri, Ci, RO und CO. Wie in Fig.5 gezeigt umfaßt jede dieser Größen ein Signalbündel. P besteht aus den Werten m 2, f 01, m 1 und m0,Ri besteht aus den Werten ί00,/0 und u 1, Cl besteht aus den Werten f 01, χ l.y'O und ν 1, R 0 besteht aus den Werten 100,y 0 und uO und CO besteht aus den Werten ί 01, xOJ0 und v0. Jeder dieser Werte wird entsprechend den in F i g. 5 gelieferten Formeln berechnet

Die ersten drei von der globalen Logik berechneten Werte sind die Größen f 00, ί 01 und 110. Die Größe f 00 ist ein boolescher Wert, der echt ist, wenn der Eingang t

den Wert (=00 hat. Das kann symbolisch geschrieben werden als ί 00 = EQ (t, 00). Die Größe 100 wird auf der Leitung 515 durch das UND-Glied 509 gegeben, daä mit den Invertern 501 und 503 zusammenarbeitet. In ähnlicher Weise wird die Größe (01 =£(?(f,01) auf die Leitung 517 durch das UND-Glied 511 und den Inverter 505 gegeben. Die Größe ί10 = £(2(7,10) wird durch das UND-Glied 513! und den Inverter 507 auf die Leitung 519 gegeben.

Die nächsten beiden, von der globalen Logik zu errechnenden Werte sind die Größen x\=i/2p und iO = i//2p, d.h., x\ und /0 sind entsprechend der Quotient bzw. der Rest, die sich aus der ganzzahligen Division von /durch 2p ergeben. Da die Bildkoordinate / eine binär codierte ganze Zahl ist und p=4 und 2p= 8 in dem in F i g. 5 gezeigten Beispiel sind, wird die 0 gerade durch die wertniedersten drei Bits von / und χ 1 durch die übrigen Bits von /gebildet. Die Größen /0 und χ 1 werden entsprechend auf die Leitungen 521 und 523 geleitet.

Die näciisteri beiden von der globalen Logik zu errechnenden Werte sind die Größen /2 =/0/p und /1 =/0//p. Da /0 der vorher errechnete binär codierte Wert auf den Leitungen 521 und p=4 für die Schaltung in Fig.2 ist, ist /2 gerade das werthöchste Bit von /0, und /1 sind die beiden wertniedrigsten Bits von /0. Die Größen /1 und /2 werden entsprechend auf die Leitungen 525 und 527 gegeben.

Ein anderer zu errechnender Wert ist die Größe A-O = X 1 + f 10 · /2. Das UND-Glied 529 arbeitet mit den vorher errechneten booleschen Variablen ί10 und /2, die entsprechend auf den Leitungen 519 und 527 erscheinen. Die Ausgabe vom UND-Glied 529 ist der Wert f 10 ■ /2, der auf der Leitung 531 an den Halbaddierer 533 geleitet wird. Die andere Eingabe zum Halbaddicrer 533 ist die auf den Leitungen 523 erscheinende, vorher errechnete Größe x\. Die Ausgabe vom Halbaddierer 533 ist somit die gewünschte Größe χ 0 = x 1 +ί10 · /2, die auf die Leitungen 535 gegeben wird.

Die nächsten von der globalen Logik zu errechnenden beiden Werte sind die Größen yO=j/q und jO=j//q. Da die Bildcoordinate / eine binär codierte ganze Zahl ist und da ςτ=4 ist für das in Fi g. 5 gezeigte Schaltungsbeispiel, sind /0 die beiden wertniedersten Bits von j und y 0 die übrigen Bits von/ Die Größen/0 undyO werden entsprechend auf die Leitungen 539 und 537 geleitet.

Ein anderer von der globalen Logik zu errechnender Wert ist die Größe

= (00 · /2 · p<7+f01 · /

/0 · q.

Diese Größe wird durch die UND-Glieder 541,543 und 547, die in Verbindung mit den ODER-Gliedern 549 und 551 arbeiten, auf die Leitungen 553 gegeben. Wenn die vorher berechnete Größe f00 den boole'schen Wert i00 = l hat dann muß die Eingabemenge den Wert i=00 haben, und somit erfüllen die vorher errechneten Größen f 01 und f 10 die Gleichungen ί01 = 113=0. Der auf der Leitung 519 erscheinende Wert f 10=0 sperrt die UND-Glieder 541, so daß die Leitungen 542 den Wert 0 führen. In ähnlicher Weise sperrt der auf der Leitung 517 erscheinende Wert (01=0 die UND-Glieder 543, so daß die Leitungen 544 ebenfalls den Wert 0 führen. Die wertniedersten vier Leitungen aus den Leitungen 533, die durch die Leitungen 542,544 und das ODER-Glied 551 gespeist werden, sind somit alle 0. Die werthöchste Leitung 553 führt den Wert 100 · /2, der von der Leitung 548 durch das UND-Glied 547 geliefert Und durch das ODER-Glied 549 übertragen wird. Da diese Leitung das werthöchste Bit von ml enthält, ergibt sich für ml der Wert m2=(00 · /2 · pq. Wenn andeterseits die Größe (01 den Wert (01 = 1 hat, dann ist natürlich (=01 und (0O=(IO = O. Ir diesem Fall sperrt der Wert (00 = 0 das UND-Glied 547, so daß auf der Leitung 548 eine 0 erscheint, und der Wert (10=0 sperrt die UND-Glieder 541, so daß auf den Leitungen

ίο 542 eine 0 erscheint. Der auf den Leitungen 553 erscheinende Wert ist somit der Wert /n2=(0l · /0, der von den UND-Gliedern 543 und dem ODER-Glied 551 geliefert wird. Wenn r10=0 ist, dann ist schließlich (=10 und (0O=(Ol=O, so daß die Ausgänge von den UND-Gliedern 543 und 547 Null sind. Die werthöchsten drei Leitungen von den Leitungen 553 führen somit den Wert (10 · /0, der von den UND-Gliedern 541, dem ODER-Glied 549 und dem ODER-Glied 551 geliefert wird. Der resultierende Wert auf den Leitungen 553 entspricht dem Wert m 2= (10 · /0 ■ q.

Der nächste von der globalen Logik zu berechnende Wert ist die Größe

/π 1 = (x 1 +/+ 100 · / 1 · qyipq.

Für das Schaltungsbeispiel in F i g. 5 gilt p= <7=4, so daß m 1 von den wertniedersten vier Bits der Summe der vorher errechneten Größe x\, die auf den Leitungen 523 erscheint, dem Schaltungseingang / und der Größe ί 00 · /1 · q gebildet wird. Hier sind ί 00 und /1 vorher errechnete Größen, die auf der Leitung 515 bzw. 525 erscheinen. Die Größe (00 ·/1 wird durch die UND-Glieder 545 berechnet und auf die Leitungen 546 gegeben. Der Addierer 557 und der Halbaddierer 555 addieren χ 1 und /und liefern die wertniedersten beiden Bits ihrer Summe auf die Leitungen 558 und die beiden werthöchsten Bits auf die Leitungen 556. Dann erhöht der Addierer 563 die werthohen Bits der Summe auf den Leitungen 558 um die auf den Leitungen 546 erscheinende Größe (00 · /1 und beeinflußt so die Addition von ί 00 · /1 ■ q zur Summe von χ 1 und /. Die resultierende Größe

m 1 =(xl+j+ (00 · /1 · q)//pq

wird auf die Leitungen 564 und 558 gegeben. Ein anderer, durch die globale Logik zu errechnender Wert ist die Größe

m0=(x0+/+ (00 · /1 · q)llpq.

Die Errechnung von m0 läuft sehr eng parallel zur vorher beschriebenen Errechnung von m 1. Der Addierer 561, der Halbaddierer 559 und der Addierer 565 liefern

m0=(i0 +/+ ί00 - /1 · q)llpq

auf die Leitungen 566 und 562.

Die von der globalen Logik zu errechnenden letzten vier Werte sind die Größen u\=m\/q, v\=m\llq, u0=m0/gund v0=m0//q. Für das Schaltungsbeispiel in Fig.5 sind diese vier Größen jeweils die beiden werthöchsten Bits des auf den Leitungen 564 erscheinenden Wertes m 1, die beiden wertniedrigsten Bits von m 1 auf den Leitungen 558, die beiden werthöchsten Bits auf den Leitungen 66 und die beiden wertniedrigsten Bits von m 0 auf den Leitungen 562.

In F i g. 6 ist eine der Zeilenlogikkomponenten 81,83 oder S5 der Fig.4 im einzelnen gezeigt Insbesondere wird die zu der u-ten Zeile der Speichermoduln gehörende Zeilenlogik beschrieben, wobei u im Bereich

0<u<p liegt Die Eingänge für diese Zeilenlogik sind die Zetlenbezeichnungszahl u und das Signalbündel R 0. RO umfaßt die Werte /00, yu und eu, die von der globalen Logik 61 errechnet wurden. Die Ausgänge der Zeilenlogik umfassen die Werte /00, yu und eu, die entsprechend den Formen in Fig.6 errechnet sind. Diese Werte bilden die Adresseninformation zur Berechnung der Zellenadressen für Speichermoduln in der u-ten Modulzeile.

Der erste, durch die Zeilenlogik zu errechnende Wert ist die Größe z=(u-u0)llp. In dem Schaltungsbeispiel in F i g. 5 subtrahieren die Inverter 601 und Addierer 603 u 0 von u entsprechend der bekannten Beziehungen für binäre Arithmetik u —u0=u+17Ö"+l. Die wertniedersten zwei Ausgabebits auf den Leitungen 605 vom Addierer 603 bilden die Größe z= (u - uo)//p.

Der nächste, durch die Zeilenlogik zu errechnende Wert ist die Größe

yu=y0-/00+/00 · z.

Ds /00 eine boole'sche Veränderliche ist., liefern die Inverter 607, Halbaddierer 609 und Inverter 611 die Größe y— /00 an die Leitungen 61Z Die UND-Glieder 613 arbeiten mit dem Eingangswert / 00 und der vorher errechneten Größe ζ und liefern die Größe / 00 · ζ auf die Leitungen 614. Somit liefern der Addierer 617 und der Halbaddierer 615 die Größe yu=y- /00+/00 · ζ an die Leitungen 618.

Der letzte, durch die Zeilenlogik zu berechnende Wert ist die Größe eu=EQ{z.0). Das heißt, eu ist eine boole'sche Veränderliche mit dem Wert eu= 1, wenn z=0 ist und mit eu=0, wenn ζφΟ ist In Fig.6 bestimmen das ODER-Glied 619 und der Inverter 621, ob z=0 ist und liefern das Signal eu=£(? (z;0) an die Leitung 622.

F i g. 7 zeigt ein Ausführungsbeispiel einer Spaltenlogik 87,89 oder 91. wie sie in F i g. 4 gezeigt sind. Die zu der v-ten Spalte der Speichermoduln gehörende Spaltenlogik wird besonders erläutert; dabei liegt ν im Bereich OiK/ Die Eingangssignale zu dieser Spaltenlogik sind die Spaltenbezeichnungszahl ν und das Signalbündel CO. CO umfaßt die Werte /01, x0. j0 und v0, die von der globalen Logik 61 errechnet wurden. Die Ausgänge von der Spaltenlogik umfassen die Werte 1 ν 1, 1 ν 2, xv und / 01, errechnet nach den in F i g. 7 angegebenen Formeln. Diese Werte umfassen die Adreßinformation, die für die Berechnung der Zellenadressen für Speichermpduln auf der v-ten Modulspalte benutzt wird.

Der erste von der Spaltenlogikkomponente zu berechnende Wert ist die Größe

χ ν= χ 0 + / 01 [("ν - ν 0)//q\

Der Inverter 625 und der Addierer 627 subtrahieren den Wert v0 von v. Die wertniedersten zwei Ausgangsbits auf den Leitungen 628 vom Addierer 627 bilden die Größe (v-v0)//<7. Somit liefern das UND-Glied 629 und der Addierer 631 die Größe

xv=x0+t0\[(v-v0)llq]

an die Leitungen 632,

Der nächste Von der Spaltenlogik zu berechnende Wert ist die Boolesche Veränderliche lv\=*LT(v, vO), d.h., IvI = I, wenn v<v0 während IvI=O, Wenn v> v0 ist. Der Inverter 633 arbeitet mit dem Übertrag vom Addierer 627 zur Berechnung IvI = LT (V- VO) = LTCv, v0). Dieser Wert wird auf die Leitung 634 gegeben.

Der letzte, durch die Spaltenlogik zu berechnende Wert ist die Boolesche Veränderliche

\v2 = LT&v-x0y/q.jQ].

Der Inverter 635 und der Addierer 637 in Fig.7 subtrahieren x0 von V und liefern die beiden wertniedersten Bits dieser Differenz, nämlich [ν- χ oyiq an die Leitung 638 und an 64t. Der Addierer 641 und der Inverter 639 subtrahieren J 0 von der Größe

ίο \y-x0yiq. Schließlich arbeitet der Inverter 645 mit dem Übertrag vom Addierer 651 zur Errechnung von

Die Größe 1 ν 2 wird auf die Leitung 46 geleitet.

Fig.8 zeigt eine detaillierte Ausführung einer Modullogik 93, 95 oder 97, die im Prinzip in Fig.4 gezeigt ist Insbesondere wird die zum A:-ten Speichermodul gehörende Modullogik beschrieben, wobei k im Bereich zwischen 0<k<pq liegt Die Eingänge zu dieser Schaltung umfassen die Größen / 00, yu und eu, die von der u-ten Zeilenlogik geliefert werden, u und k sind in Beziehung gesetzt duich die Formel u=k/q. Weitere Eingänge zur Modullogik sind die Größen IvI, Iv 2, ArO und /01, geliefert von der v-ten Spaltenlogik.

wobei ν zu k nach der Formel v= k//q in Beziehung gesetzt ist

Das einzige Ausgangssignal der Modullogik ist die Zellenadresse l(i. j, k, t), errechnet nach den in F i g. 8 gegebenen Formeln. Diese Zellenadresse wird an den Α-ten Speichermodul gegeben. Die Kombinationslogik im fc-ten Speichermodul spricht auf die Zellenadresse l(i, j, k. t) an und kann nach einem der zahlreichen bekannten Verfahren zugeschnitten werden, z. B. dem Verfahren, das beschrieben ist in »Logical Design for Digital Computers« von Montgomery Phister. Verlag John Wiley and Sons. New York, 1958.

Der erste, durch die Modullogik zu errechnende Wert ist die Größe yk^yu + p ■ /00 · IvI · eu+zOO · 1 ν 1 + / 01 · 1 ν 2. Diese Größe wird in F i g. 8 durch den Addierer 661, den Halbaddierer 663 und den Addierer 665 errechnet und auf die Leitungen 666 gegeben. Die Boolesche Größe /00 · IvI · eu wird durch das UND-Glied 651 errechnet und auf der Leitung 652 an den Addierer 661 geleitet. Der Addierer 661 addiert p=4mal diese boolesche Größe auf der Leitung 652 zu yu durch Addition der booleschen Größe auf der Leitung 652 zu dem werthöchsten Bit von yu. Die beiden booleschen Größen /00 · IvI und /01 ■ 1v2 werden durch den Inverter 655 und das UND-Glied 659 bzw. den Inverter 653 und das UND-Glied 657 errechnet. Diese beiden booleschen Werte werden zum wertniedersten Bit von yu durch den Addierer 665 addiert.

Der letzte, durch die Modullogik, die zum ür-ten Speichermodul gehört, zu errechnende Wert ist die Zellenadresse l(i. j, k. I)= xv ■ s+yk. Für die in Fig.8 gezeigte Schaltung gilt s=8 und yk<8, so daß l(i,j, k. t) durch einfaches Nebeneinandersetzen der vorher errechneten Werte xv und yk. die auf der Leitung 664 bzw. 666 erscheinen, erreicht werden kann. Die Zellenadresse l(i.j, k, t) wird an den j(r-ten Speichermodul über die Leitungen 668 geleitet.

Die F ί g. 9 bis 15 beschreiben die Leitwegsteüerung 8 in Fig, L Diese Leitwegsteuerung enthält die Permutatoren 47 und 49, die die Bildpunkte einer Untergruppe 1 · pq.pq - 1 oder ρ · q zwischen dem Däteriregister 39 und den Speichermodüln 21, 23 und 25 übertragen. Die Leitwegsteuerung wird gesteuert durch das Signalbün* del P auf den Leitungen 15 durch die globale Logik 61

der Adreß-, Steuer- und Einschaltung 7, wie sie in den F i g. 3 und 5 gezeigt ist.

F i g. 9 gibt einen Überblick über den Permutator P1, der Untergruppenpunkte vom Register 39 an die entsprechenden Speichermoduln 21, 23 und 25 leitet Die algebraische Beschreibung der Arbeitsweise des Permutators Pi gilt für jede Kombination von Konstruktionsparametern p+q; der Schaltungsaufbau ist für den Fall, daß p= q=4 ist, spezifisch.

Nach Darstellung in Fig.9 umfaßt der Permutator Pl vier separate Permutatoren, drei veränderliche Rechtsdrehungspermutatoren 801, 805 und 807 und einen Spezialpermutator 803. Diese vier Permutatoren werden durch die Werte m% fOl, m\ und m0 gesteuert, die entsprechend auf den Leitungen 809,811, 813 und 815 erscheinen. Diese vier Werte bilden zusammen das Signalbündel P von der globalen Logik 61 der Adreß-, Steuer- und Einschaltung 7, wie sie in den F i g. 1,3 und 5 gezeigt ist

F i g. 10 zeigt eine Ausführungsform für den in F i g. 9 gezeigten veränderlichen Rechtsdrehungspermutator SOi mit 32 Eingängen. Dieser Permutator hat 32 Dateneingänge auf den Leitungen 800, einen Steuereingang auf den Leitungen 809 und 32 Datenausgänge auf den Leitungen 802. Die Reihenfolge der Eingangsbildpunkte auf den Leitungen 800 wird um eine Anzahl von Positionen nach rechts gedreht, die gleich dem binären Steuerwert ml auf den Leitungen 809 ist, und die gedrehte Reihenfolge von Punkten wird auf die Leitungen 802 ausgegeben. Die Schaltung in Fig. 10 benutzt für die gewünschte Drehung fünf einfache Permutatoren 821, 823, 825, 827 und 829. Jeder dieser einfachen Peimutatoren reagiert auf ein Einzelbit des Steusrwertes m 2 auf den Leitungen 809 durch Drehung seines Eingangssignals um einen festen Betrag, wenn das Steuerbit eine 1 ist und durch Nichtdrehung, wenn das Steuerbit eine 0 ist. Der Permutator 821 reagiert beispielsweise auf das über die Leitung 810 gelieferte wertniedrigste Steuerbit durch Drehen seines Eingangssignals um eine Position nach rechts, wenn das Steuerbit eine 1 ist und dadurch, daß er seine Eingangssignale nicht dreht, wenn das Steuerbit eine 0 ist In jedem Fall werden die gedrehten oder nicht gedrehten Eingangssignale durch den Permutator 821 auf die Leitungen 822 gegeben.

F i g. 11 zeigt ein Ausführungsbeispiel für den in Fig. 10 dargestellten Permutator 821. Die Dateneingänge auf den Leitungen 800 werden ohne Drehung an die UND-Glieder 833 geleitet. Diese Dateneingänge werden außerdem um eine Position nach rechts gedreht und an die UND-Glieder 831 geleitet. Wenn das auf der Leitung 810 erscheinende Steuerbit eine »0« ist, dann werden die UND-Glieder 831 gesperrt, und der Inverter 835 lief ;rt ein Einschaltsignal auf die Leitung 836 zu den UND-Gliedern 833. Die Dateneingänge auf den Leitungen 800 werden somit ohne Drehung an die Ausgangsleitungen 822 über die UND-Glieder 833 und die ODER-Glieder 837 weitergeleitet. Wenn umgekehrt das auf der Leitung 810 erscheinende Steuerbit eine »1« ist, dann werden die UND-Glieder 831 eingeschaltet und der Inverter 835 liefert ein Sperrsignal über die Leitung 836 an die UND-Glieder 833, Die Dateneingänge auf den Leitungen 800 werden somit in gedrehter Form auf die Ausgangsleitungen 822 gegeben, und zwar über die UND-Glieder 831 Und die ODER-Glieder 837. Pig. 12 zeigt ein Ausführungsbeispiel des Spezialper* imitators 51, der in Fig.9 mit der Nummer 803 bezeichnet ist. Dieser Permutator hat 32 Dateneingänge d'(0), d'(\), .., £/'(31) auf den Leitungen 802, ein Steuerbit f 01 auf der Leitung 811 und 32 Datenausgänge e'(0), e'(l),.,., e'(31) auf den Leitungen 804. Wie in F i g. 9 gezeigt, können die durch den Spezialpermutator 51 auf die Leitungen 804 gegebenen Ausgänge beschrieben werden durch die Relation

e'(k)=m ■ d'(k)+tO\ ■ d'(2p[k//q]+k/q),

0<k<2pq, d. h., wenn der Steuereingang f 01 eine »0« to ist so daß sein Komplement i01 eine »1« ist dann ist der Jt-te Ausgang e'(k) gleich dem i-ten Eingang d'(k). In Fig. 12 sperrt der Steuereingang f01=0 auf der Leitung 811 die UND-Glieder 841, und der Inverter 845 schaltet die UND-Glieder 843 ein. Die auf den Leitungen 802 erscheinenden EingangssigEale werden in unveränderter Reihenfolge über die UND-Glieder 843 und die ODER-Glieder 847 auf die Ausgangsleitungen 804 geleitet Wenn umgekehrt der Steuereingang f 01 auf der Leitung 811 eine »1« ist dann wird der k-te Ausgang e'(k) zum Eingang d'(2p[k//q]+k/q). In Fig. 12 schaltet die Steuervariable f01 = 1 die UND-'"Mieder 841 sin unci wird vom 'nvs^ri**r S^S ζιϊ^ϊ ^πργγρπ der UND-Glieder 843 benutzt Der Eingang

d'(2p [k//q] + Wq)= d'{8k//4] + k/4)

wird somit zum Ausgang e'(k) über die UND-Glieder 841 und die ODER-Glieder 847 geführt.

F i g. 13 zeigt eine Ausführungsform für den veränderlichen rechtsdrehenden Permutator 807, der in F i g. 9 dargestellt ist. Dieser Permutator hat 16 Dateneingänge auf den Leitungen 806, einen Steuereingang auf den Leitungen 815 und 16 Dateneingänge auf den Leitungen 808. Die Reihenfolge des Bildpunkteeingangs auf der Leitung 806 wird nach rechts um eine Anzahl von Positionen gedreht, die gleich dem binären Steuerwert m0 auf den Leitungen 815 ist Die gedrehte Punktreihenfolge ist dann die Ausgabe auf den Leitungen 808. Die in F i g. 3 gezeigte Schaltung benutzt vier einfache Permutatoren 851,853,855 und 857, um die gewünschte Drehung zu errechnen. Jeder dieser einfachen Permutatoren spricht auf ein Bit des Steuerwertes m0 auf den Leitungen 815 an, indem er seinen Eingang um einen festen Betrag dreht, wenn das Steuerbit eine 1 ist, und indem er den Eingang nicht dreht, wenn das Steuerbit eine »0« ist. Der Permutator 851 spricht z. B. auf das wertniederste Steuerbit auf der Leitung 816 an, indem er seine Eingangssignalkombination um eine Position nach rechts dreht, wenn das Steuerbit eine 1 ist, und indem er nicht dreht, wenn das Steuerbit eine 0 ist. In jedem Fall wird die gedrehte oder nicht gedrehte "iingangssignalkombination vom Permutator 851 auf die Leitungen 852 gegeben. Die Permutatoren 851, 853, 855 und 857 sind im wesentlicher kleine Versionen der in Fig. 10 gezeigten Permutatoren 821, 823, 825 und 827, deren Aufbau in F i g. 11 dargestellt ist.

Der in F i g. 9 benötigte letzte Permutator 805 ist mit dem in F i g. 13 gezeigten Permutator 807 identisch.

Fig. 14 zeigt eine Übersicht über den Permutator P 2, der die von den Speichermoduln 21, 23 und 25 adressierten Untergruppenpunkte an die entsprechenden Positionen des Datenregisters 39 leitet. Die Arbeitsweise des Permutators P 2 wird algebraisch anhand eines Schaltungsbeispiels beschrieben. Die algebraische Beschreibung paßt für jede Kombination der Parameter ρ und q, die Schaltung ist jedoch für den Fall ρ =<?=4 ausgelegt.

Nach Darstellung in Fig. 14 umfaßt der Permutator P 2 vier separate Permutatoren, drei veränderliche

linksdrehende Permutatoren 901,905 und 907 und einen Spezialpermutator 903. Diese Permutatoren werden durch die Werte m2, ί01, ml und mO gesteuert, die jeweils auf den Leitungen 909, 911, 913 und 915 erscheinen.. Diese vier Werte bilden zusammen das Signalbündel P₁ das von der globalen Logik 61 der Adreß-, Steuer- und Einschaltung 7 geliefert wird, die in den F i g. 1,3 und 5 dargestellt ist

Die veränderlichen linksdrehenden Permutatoren 901, 905 und 907 sind einfache umgekehrte Versionen der durch die Fig. 10, 11 und 13 beschriebenen veränderlichen rechtsdrehenden Permutatoren. Der Spezialpermutator 52, der in Fig. 14 mit der Nummer 903 bezeichnet ist, ist in F i g. 15 dargestellt Nach dieser Darstellung sind die durch den Spezialpermutator 52 auf die Leitungen 902 gegebenen Ausgangssignale d'ffl), d'(\), ..., tf'(31) eine von zwei Permutationen der Eingangssignale e'(0), e'(l), .., e'(31), die an die Leitungen 904 angelegt wurden. Wenn der auf der Leitung 911 erscheinende Steuereingang f 01 eine »0« ist dann sind ale Ausgangssignale mit den Eingangssignalen identisch. Diese Identität wird erreicht durch die in Fig. 15 gezeigte Schaltung, da der Steuereingang i01=0 die UND-Glieder 941 sperrt und der Inverter 945 daraufhin die UND-Glieder 943 einschaltet, so daß die Eingangssignale durch die UND-Glieder 943 und die ODER-Glieder 947 übertragen werden. Wenn umgekehrt der Steuereingang i01 eine »1« ist, dann ist die durch den Spezialpermutator 52 erreichte Permutation beschrieben durch die Beziehung

d'(k)=e'(q\k//2p] + k/p), 0<k<2pq.

In Fig. 15 schaltet die Steuervariable f01 = l die UND-Glieder &41 ein und wird vom Inverter 945 dazu benutzt, die UND-Glieder 943 zu sperren. Die Eingabe

e'(q [k//2p] + kl2p)=* e'(4[*//8] + k/8

wird somit über die UND-Glieder 941 und die ODER-Glieder 947 zum Ausgang d'(k) geführt.

Fig. 16 gibt einen Oberblick über die Einschaitlogik 63, die in Fig.3 gezeigt ist Diese Schaltung ist ein Permutator, der dem durch die Fig.9 bis 13 beschriebenen Permutator Pl identisch ist Nach Darstellung in Fig. 16 empfängt die Einschaltlogik als Eingang pt?= 16 einschaltende Einsen und pq=\6 abschaltende Nullen. Diese über die Leitungen 999 gelieferten Eingangssignal werden durch die Einschaitlogik auf die Leitungen 10, 12,.... 14 und vod dort zu den UND-Gliedern 20,22,..., 24, gemäß Darstellung in Fig.3, geleitet Die einschaltenden Einsen und die abschaltenden Nullen schalten somit die pq Speichermoduln ein, die Untergruppenelemente liefern oder empfangen sollen und schalten diejenigen pq Speicher-

moduln ab, die Untergruppenelemente nicht liefern oder empfangen sollen. Nach Darstellung in Fig. 16 wird die Einschaltlogik gesteuert durch die Werte m2, 101, m 1 und m 01, die entsprechend auf den Leitungen 991, 993, 995 und 997 erscheinen. Diese vier Werte bilden zusammen das Signalbündel P, das von der globalen Logik 61 der Adreß-, Steuer- und Einschaltung 7, naCn i^arstcnung in den F ι g. I₁3 und 5, geliefert wird.

Es wurde also ein Speicherzugriffsverfahren und

-gerät beschrieben, das den Zugriff zu jeder Untergruppe 1 · pq, pq ■ 1 oder ρ ■ q innerhalb einer Bildgruppe der Größe rp ■ sq gestattet, die in einem wortorganisierten Randomspeicher gespeichert ist, wenn die Daten entsprechend den oben beschriebenen vorgegebenen Relationen verteilt und adressiert werden. Das die Verteilungs- und Zugriffsfunktionen implementierende Speichergerät braucht im wesentlichen nur zwei pq Speichermoduln, drei 2pq Elementpermutatoren und die zugehörige Adreßberechnungsschaltung, um den Zugriff zu den Untergruppen zu ermöglichen. Das

Speichersystem kann außerdem durch einfache Wiederholung so erweitert werden, daß Grauskala- oder Farbbilder verarbeitet werden können, von denen jeder Bildpunkt η Speicherbits erfordert. Auch andere Gruppenanordnungen können verarbeitet werden.

Hierzu 15 Blatt Zeichnungen

Claims

Patentansprüche:

1. Wortorganisiertes Speichersystem für wahlfreien Zugriff zur Ein- und Ausspeicherung in nur einem Speicherzyldus von pq Informationsgruppen Ip₁ j) in der Form von 1 · pq-, pq · 1- oder ρ ■ g-Untergruppen einer rp ■ i^-Übergruppe, wobei jede der ρ ■ g-Informationsgruppen Ip, j) einen Booleschen Wert annimmt, wenn OS i<rp und Q^j< sq gilt, mit einem aus Speichermoduln mit der Zugriffsfunktion Mp, j) aufgebauten Speicher zur Speicherung der Informationsgruppen und mit einer Adressensteuerung, die jede Informationsgruppe zum Ein- und Ausspeichern an der Speicherstelle Ap, j) des Mp, j]}-ten Speichermoduls adressiert, dadurch gekennzeichnet, daß der Speicher für die Speicherung von rpsq Informationsgruppen aus 2pq Speichermoduln (21, 23, 25; Fig. 1) besteht, wobei jeder Speichermodul rs/2 Informationsgruppen in ebensoviel Speicherbereichen aufnehmen kann und nur ein Speicherbereich in jedem Speichermodul zu einem betrachteten Zeitpunkt adressierbar ist und daß die Adressensteuerung (7, 39, 47, 49) folgende Beziehung berücksichtigt:

A(iJ)=(i/2p)s+(j/q)und

M(i)pqi(i/p)//2] +(iq+i/2p+jV/pq

und wobei »/« einen ganzzahligen Quotienten und »//« einen ganzzahligen Rest bezeichnen.

Z Wortorganisiertes Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß bei einer Untergruppenform f=00 für 1 · pq, bei i=01 für pq ■ 1 und bei f= 10 für ρ ■ q eine Leitwegsteuerung (8,15; Fig. 1) die zu übertragenden Elemente einer Untergruppe zwischen dem Jt-ten Speichermodul und dem h (i, j, k, i/ten Bereich eines die Daten aufnehmenden Registers (39) überträgt, v/obei k im Bereich 0<k<pq liegt und die Funktion h p, j, k, t) jeweils durch folgende Beziehung gegeben ist: