DE2613692A1 - Bistabiler feldeffekttransistor - Google Patents

Bistabiler feldeffekttransistor

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DE2613692A1
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Description

Amtliches Aktenzeichen:
Aktenzeichen der Anmelderin:
Neuanmeldung
FI 974 067
Bistabiler Feldeffekttransistor
Die Erfindung betrifft einen bistabilen Feldeffekttransistor, der sich besonders gut für eine Herstellung in hochintegrierter Schaltungstechnik eignet und sich insbesondere für Speicher hoher Dichte, als Torschaltung arbeitende Verriegelungsschaltung, als astabiler, monostabiler oder bistabiler Schaltkreis, als Amplitudendetektor und außerdem zur Verwendung in Schwingschaltungen zur Erzeugung kleiner, aber linearer Signale eignet.
Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETS) oder Feldeffekttransistoren mit isolierter Gate-Elektrode (IGFETs) sind allgemein bekannt. In diesem Zusammenhang wird auf einen Aufsatz mit dem Titel: "Metal-Oxide-Semiconductor Technology" von William C. Hittinger, in Scientific American, August 1973, Seiten 48 bis 57 verwiesen. Dort sind zahlreiche Patente, veröffentlichte Aufsätze und Texte angegeben, in denen die Theorie, Herstellungsverfahren und Schaltungen unter Verwendung von MOSFETS und IGFETs angegeben sind. Ein solches Buch ist beispielsweise unter dem Titel 11MOSFET in Circuit Design" von Robert H. Crawford (Texas Instruments Electronis Series) bei McGraw Hill, 1967 mit einem Copyright von Texas Instruments
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ORlGfNAL INSPECTED
Incorporated, erschienen. Ein anderes Buch von E. James Angelo,. Jr, "Electronics: BJTS, FETs, and Microcircuits" ist in McGraw-Hill Electrical and* Electronic Engineering Series, bei McGraw-HiIl 1969 erschienen.
Ein MOSFET oder IGFET besteht im allgemeinen aus einem ersten Halbleiterbereich, in dem Source- und Drain-Zonen entgegengesetzten Leitungstyps vorgesehen sind. Zwischen Source- und Drain-Zonen besteht eine Kanalzone. Die Leitfähigkeit des Kanals ist entsprechend den an einer Gate-Elektrode angelegten Petentialen steuerbar, wobei die Gate-Elektrode mit dem Kanal über eine Isolierschicht, die auf der Oberseite des Kanals niedergeschlagen ist, kapazitiv gekoppelt ist. MOS-Transistoren finden ein wachsendes Interesse, insbesondere wegen ihres im Vergleich zu bipolaren Transistoren hohen Eingangswiderstands und außerdem, weil eine große Anzahl solcher Elemente in wirtschaftlicher Weise in einem einzigen Halbleiterkörper untergebracht werden kann, wenn das Anwendungsgebiet die Verwendung von MOS-Transistoren erfordert.
In der am 22, April 1969 ausgegebenen US-Patentschrift 3 440 sind integrierte komplementäre MOS-Transistorstrukturen und Verfahren zu ihrer Herstellung angegeben.
Das am 27. Mai 1969 ausgebene US-Patent 3 447 046 ist auf integrierte, komplementäre MOS-Transistorstrukturen und Verfahren zu deren Herstellung gerichtet. Das US-Patent 3 447 046 ist eng mit dem Gegenstand des US-Patentes 3 440 503 verwandt. In der US-Patentschrift 3 447 046 sind komplementäre MOS-Transistoren offenbart, die eine Ausdiffusion durch eine epitaxial aufgewachsene Schicht zur Bildung einer Zone offenbaren, in der eines der Transistoreiemente angeordnet ist, wobei die epitaxial aufgewachsene Schicht vom entgegengesetzten Leitungstyp ist wie das ursprüngliche Substrat und mit einem Isolierbereich, der ebenfalls durch Ausdiffusion entstehen kann, der sich durch die epitaxiale Schicht nach dem Substrat erstreckt.
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Vorzugsweise werden die ausdiffundierten Bereiche mit einem langsam diffundierenden Störelement, wie z.B. Aresen, gebildet.
Die am 17. Juni 1969 ausgegebene US-Patentschrift 3 450 961 ist auf Halbleitervorrichtungen mit einer Zone mit Abschnitten unterschiedlicher Tiefe und Konzentration gerichtet. In dieser Patentschrift sind Halbleitervorrichtungen, wie z.B. MOS-Transistoren mit einer P-leitenden Zone offenbart, die Abschnitte unterschiedlicher Tiefe und unterschiedlicher Störelementkonzentration enthält, die sich insbesondere als Basiszone von bipolaren Transistoren und als Kanalbereich von MOS-Transistoren eignet. Solche Strukturen sind insbesondere für komplementäre MOS-Transistorstrukturen geeignet. Das in dieser Patentschrift offenbarte Verfahren verwendet die differentielie Wirkung verschiedener Arten von Isolierschichten über einer einzigen diffundierten P-leitenden Zone.
Die am 12. August 1969 ausgegebene US-Patentschrift 3 461 ist auf aus komplementären MOS-Transistoren bestehende integrierte Schaltungen gerichtet, bei denen eine Inversionsschicht durch Beschießung mit Ionen gebildet ist. In dieser Patentschrift ist ein Verfahren zum Herstellen eines komplementären Paares von MOS-Transistoren in einem einzigen Halbleitersubstratkörper eines Leitungstyps aus Silicium in der Weise offenbart, daß zunächst in dem Halbleiterkörper eine Zone entgegengesetzten Leitungstyps gebildet wird und daß man dann in den Bereichen unterschiedlichen Leitungstyps jeweils Transistoren mit entgegengesetzt leitenden Source- und Drainzonen bildet, wobei jeder dieser Transistoren über der Gate-Elektrode aus Siliciumdioxid bestehende Isolierschichten aufweist. Nach Bildung der Siliciumdioxidschichten wird dann der Halbleiterkörper in reinem trockenem Sauerstoff auf Zimmertemperatur abgekühlt,Außerdem wird in dem MOS-Transistor eine Inversionsschicht dadurch hergestellt, daß man die Isolierschicht der Gate-Elektrode mit einer Ionenentladung bombar-
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diert und damit in der Isolierschicht Akzeptorstellen einbaut.
Die am 30. September 1969 ausgegebene US-Patentschrift Nr. 3 390 betrifft integrierte, gegensinnig gerichtete Dioden, wodurch ein Durchschlag des MIS-Gate-Dielektrikums verhindert wird. In dieser Patentschrift enthält das dem Schutz dienende Bauelement (die gegensinnig gepolten Dioden) eine Struktur, die allgemein der eines Metallisolator-Halbleiters (MIS) entspricht, wobei jedoch zwischen Source- und Drainzonen und unter Bildung eines PS-Überganges mit diesen Zonen eine zusätzliche Zone des entgegengesetzten Leitungstyps zu den Source- und Drain-Zonen angeordnet ist, die stärker dotiert ist als das darunterliegende Material. Eine der Source- und Drain-Zonen des Schutz-Bauelementes ist mit der Gate-Elektrode verbunden, so daß Eingangssignale die Source- und Drain-Zonen und die zusätzlichen Zonen als ein Paar von gegensinnig gepolten Dioden ansehen, die eine wirksame Haltefunktion für Signale beider Polaritäten darstellen.
Die am 17. April 1973 ausgegebene US-Patentschrift 3 728 695 ist auf eine Speicheranordnung mit MOS-Transistoren für wahlfreien Zugriff gerichtet. Die dort gezeigte Speicheranordnung verwendet MOS-Transistoren mit nicht fest angeschlossener Gate-Elektrode als Speicherelemente. Jedes Speicherelement enthält ein Substrat eines ersten Leitungstyps und zwei auf Abstand stehenden Zonen des entgegengesetzten Leitungstyp. Eine nicht angeschlossene Gate-Elektrode ist zwischen den beiden auf Abstand stehenden Zonen angebracht und von dem Substrat durch eine Schicht aus Siliciumoxid vollständig isoliert. Eine zweite und eine dritte Gate-Elektrode sind oberhalb dieser nicht angeschlossenen Gate-Elektroden angeordnet und von dieser durch eine Schicht aus Siliciumoxid isoliert. Die auf Abstand stehenden Zonen der Halbleitervorrichtung, nämlich die Source- und Drain-Zone und die zweite und dritte Gate-Elektrode sind mit den X- und Y-Leitungen und mit einer ge-
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meinsamen Erdleitung oder anderen gemeinsamen Leitungen der Anordnung verbunden. Durch Anlegen der geeigneten Spannungen an die Leitungen der Speicheranordnung läßt sich eine Ladung selektiv auf die nicht angeschlossenen Gate-Elektroden aufbringen und von diesen nicht angeschlossenen Gate-Elektroden der Speicherelemente in der Anordnung wieder entladen, so daß sich die Anordnung mit Einsen und Nullen programmieren läßt. Durch Anlegen entsprechender Spannungen an die Speicheranordnung läßt sich die in der Anordnung eingespeicherte Information lesen.
Die US-Patentschrift 3 744 036 vom 3. Juli 1973 ist auf eine elektrisch programmierbare Festviertspeicheranordnung gerichtet, die Metalloxid-Halbleitervorrichtungen mit nicht angeschlossener Gate-Elektrode als Speicherelemente verwendet. Die nicht angeschlossene Gate-Elektrode eines Speicherelements wird durch Lawineninjektion negativ geladen. Ein Feldeffekttransistor ist zur Bildung einer Speicherzelle mit dem Speicherelement gekoppelt. Eine Mehrzahl solcher Zellen bildet eine Speicheranordnung. Die Gate-Elektrode des Feldeffekttransistors ist mit der X-Leitung der Speicheranordnung verbunden und eine der anderen Klemmen dieses Transistors ist mit der Y-Leitung der Anordnung verbunden. Die Anordnung wird elektrisch durch Anlegen der Information an die X- und Y-Leitungen der Speicheranordnung programmiert.
Außerdem sind in einem Aufsatz von Dov Frohman-Bentchkowsky in Electronics, am 10. Mai 1971 auf Seiten 91 bis 95 weitere Elemente mit einer Metalloxid-Siliciumstruktur mit Lawineninjektion in einer nicht angeschlossenen Gate-Elektrode offenbart.
Die am 20. November 1973 ausgegebene US-Patentschrift 3 774 offenbart die Struktur eines Metalloxid-Siliciumspeicherelements mit Lawineninjektion in eine nicht vorgespannte Gate-Elektrode, wobei dieses Speicherelement in der Weise abge-
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wandelt ist, daß ini Siliciurasubstrat mindestens eine diffundierte Zone vorgesehen ist, die von den Gate- und Drain-Elektroden des Transistors isoliert und von einer gegenüber dem Substrat entgegengesetzten Leitungstyp ist, wobei diese Zone in der Kachbarschaft des Kanalbereichs zwischen Gate- und Drain-Elektrode angeordnet ist. Mindestens ein Bereich des Substrats in der Nachbarschaft des Kanalbereichs ist ebenso von der Gate- und Drain-Elektrode isoliert, wobei die vergrabene Gate-Elektrode für die Lawineninjektion des Metalloxid-Silicium-Transistors teilweise diese isolierten Bereiche überlappt und eine zweite Gate-Elektrode auf der Oberfläche der dielektrischen Schicht der Metalloxid-Siliciumstruktur in der Weise vorgesehen ist, daß sie oberhalb des Silicium-Gates liegt und dieses vollständig überlappt.
Die am 26. Februar 1974 ausgegebene US-Patentschrift 3 794 offenbart ein Halbleitersubstrat mit einer Quelle für Feldeffektladungen für eine Ladungsinjektion in das Substrat und eine Feldeffekttransistorschaltung, die zwischen dem Substrat und einer Bezugsspannungsguelle eingeschaltet ist und auf die Höhe der Aufladung des Substrats in der Weise anspricht, daß die Vorspannung des Substrats auf einem gewünschten Pegel festgehalten wird. Durch Steuerung der an die Feldeffekttransistorschaltung angelegten Gate-Spannung und die Anzahl und Anordnung der Transistoren in der Schaltung läßt sich die Substratvorspannung auf einem Wert festhalten, der größer als gleich der oder kleiner als die Schwellwertspannung des Transistors ist.
Ferner sei auf einen Aufsatz mit dem Titel "Negativ Resistance in FETs: An Aid or An Ailment" (negativer Widerstand in FETs: eine Hilfe oder ein Kachteil) von Carl David Todd, in Electronics, Band 38, Kr. 15, vom 26. Juli 1965, Seiten 57 bis 61, verwiesen. In diesem Aufsatz wird die Erscheinung besprochen, daß Veränderungen in der inneren Temperatur in einem Siliciumfeldeffekttransistor mit hoher Sperrspannung einen
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negativen Widerstand hervorrufen können. Die Größe des negativen Widerstands hängt weitgehend von drei Faktoren ab: Die Größe des Drain-Stroms und dessen Änderung mit der Temperatur und der thermische Widerstand zwischen innenliegendem Drain und Umgebung. Damit ein FET einen spannungsstabilen negativen Widerstand aufweisen kann, muß sein Drainstrom einen negativen Temperaturkoeffizienten haben und dieser Koeffizient muß so groß sein, daß entsprechende Änderungen des Drain-Stroms mit der Temperatur wirklich von Bedeutung sind. Außerdem muß der thermische Widerstand zwischen dem Drain-Übergang und der Umgebung hoch sein. Für eine bestimmte Absperrspannung ist der Temperaturkoeffizient des Drain-Stroms des Feldeffekttransistors das Ergebnis zweier entgegengesetzter Einflüsse und kann entweder positiv oder negativ sein. Ein Einfluß tritt bei konstanter Drain-Spannung auf: Der Drain-Strom neigt dazu, mit zunehmender Temperatur kleiner zu werden, da der spezifische Widerstand des Siliciummaterials in dem Kanal einen positiven Temperaturkoeffizienten besitzt. Die gegenläufige Wirkung ist eine Zunahme des Drain-Stroms, die durch eine Veränderung in der Breite einer thermisch erzeugten Verarmungsschicht in dem PN-Übergang zwischen Gate und Kanal hervorgerrufen wird. Diese Veränderung wird durch eine Änderung in der Absperrspannung bewirkt, die wiederum ein Ergebnis thermischer Veränderungen in dem Kontaktpotential zwischen Gate und Kanal ist. Bei einer Veränderung in der Breite des Gate-Kanal-Übergangs erwartet man eine Zunahme des Drain-Stromes mit zunehmender Temperatur.
Halbleiterspeicheranordnungen finden in der Technik allgemein große Beachtung. Sie haben gegenüber den übrigen Speichervorrichtungen gemäß dem Stand der Technik, wie z.B. Magnetkernspeichern, zahlreiche Vorteile, indem sie zum Betrieb wesentlich weniger Leistung benötigen und weil in einem gegebenen Volumen eine wesentlich größere Informationsmenge gespeichert werden kann. Bei den bisher bekannten Halbeiterspeicheranordnungen gibt es solche, bei denen Information in einem Kon-
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densator, beispielsweise in einer Streukapazität gespeichert wird und die gespeicherte Information periodisch neu eingespeichert werden muß. Ferner sind auch schon Halbleiterspeicheranordnungen unter Verwendung von MOS-Transistoren mit einer nicht vorgespannten Gate-Elektrode als Speicherelement bekannt, ebenso wie die Verwendung eines MOS-Transistors als Speicherelement mit Lawineninjektion in eine nicht vorgespannte Gate-Elektrode. Weiterhin sind im Stand der Technik Speicheranordnungen unter Verwendung bistabiler Kippschaltungen oder deren äquivalente Schaltungen für die Speicherung von Information bekanntgeworden.
Gemäß der Erfindung wird ein bistabiler MOSFET mit Stromvervielfachung geschaffen, wobei die bistabilen Eigenschaften der Halbleitervorrichtung im wesentlichenr wenn nicht ausschließlich auf die Stromvervielfachungswirkung einer relativ hohen Dotierung oder Störelementkonzentration des Substrats zurückzuführen ist. Die Länge des Kanals und die Dicke der Gate-Oxidschicht sind von untergeordneter oder geringer Bedeutung für die bistabilen Eigenschaften der Vorrichtung. Die Stromvervielfachung ist in der Technik an sich bekannt. Die bei Pft-Dioden auftretende Stromvervielfachung kann dabei wie folgt definiert werden: Die Theorie der Lawinenvervielfachung findet sich in dem Buch: "Physical Electronics and Circuit Model of Transistors" (Semiconductor Electronics Committee, Band 2), von Paul E. Gray und andere, Copyright 1964 bei Jahn Wiley Inc. Der folgende Abschnitt ist den Seiten 65 und 66 dieses Buches entnommen.
"4.4.1 Theorie der Lawinenvervielfachung. Lawinenvervielfachung tritt dann auf, wenn das elektrische Feld in einer Raumladungsschicht so groß ist, daß die diese Zone durchfließenden Ladungsträger eine so hohe Energie annehmen, daß bei ihren Zusammenstößen mit dem Kristallgitter entsprechende kovalente Bindungen zerstört werden. Jeder solcher ionsierende Zusammenstoß erzeugt eine Fehlstelle una ein Elektron, die bei-
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de durch das angelegte Feld beschleunigt werden, wobei die Möglichkeit besteht, aaß diese einen weiteren ionisierenden Zusammenstoß verursachen, bevor sie den Raumladungsbereich verlassen. Vernachlässigt man aie Rekombination in der Schicht, aann tragen alle Ladungsträger zu aem gesamten Leckstrom bei.
Der Gesaratstrom innerhalb der Raumladungszone ergibt sich dann aus der Multiplikation eines primären Ladungsträgerstroms, der einen Teil der Zone oder die gesamte Zone durchfließt. In Germaniumdioden, wie z.B. in dem im Kapitel 3 beschriebenen idealisierten Modell einer Diode, entsteht der Primärstrom außerhalb des Raumladungsbereichs, Für viele Siliciumdioden wird der größte Teil des Primärstroms durch eine Stromerzeugung innerhalb des Bereichs geliefert. Ist der Primärstrora gleich Ift, dann beträgt der gesamte Leckstrom I0M, wobei M ein Multiplikator ist, dessen Wert davon abhängt, wie oft die Ladungsträger ionisierende Zusammenstöße haben. Soll dabei I = I0M einen endli-
chen Wert behalten, dann muß auch M endlich sein und die durchschnittliche Rate, mit der ein durch Ionisationszusammenstoß erzeugtes, aus Defektelektron und Elektron bestehendes Ladungsträgerpaar ein weiteres Ladungsträgerpaar erzeugt, muß im Sinne der folgenden Beschreibung kleiner sein als 1.
Der Mechanismus einer Lawinenvervielfachung soll unter Betrachtung einer Diode beschrieben werden, bei der fast der ganze Sättigungsstrom aus Fehlstellen besteht, die einem η-leitenden Bereich entstammen (N >> N2.) . Im Durchschnitt erzeugt jede, aus einem n-leitenden Bereich kommende Fehlstelle P.,, Paare von Fehlstellen
1h
und Elektronen beim Durchlaufen einer Raumladungszone. Jedes sekundäre Fehlstellen-Elektronpaar erzeugt im Durchschnitt P2 zusätzliche Ladungsträgerpaare, deren
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jedes wiederum im Durchschnitt P„ weitere Ladungsträgerpaare erzeugt undsofort. Demnach ist der Gesamtstrom: t
Γ 2 3-7
I = I H+P (1+p +p z+p J ) (4.4)
ο L. in / / ζ _j
Die Reihe P1, (1 + P + P 2 + ρ 3+...) konvergiert (weil P2 < 1), so daß
M = i = i4"P1h"P2 (N » Nn) (4.5a)
X8 1-P A v wird.
Ein ähnlicher Multiplikationsfaktor, gegeben durch
M = 1 + P1e "P2 (Nn >> N,) (4.5b)
1 - P2 D A
kann für Dioden berechnet werden, wenn N >> N und die durch den Sättigungsstrom gelieferten primären Ladungsträger Elektronen sind, die aus einem p-leitenden Bereich stammen. In jedem Fall geht M gegen unendlich, wenn P2 gegen eins geht.
Die Lawinendurchspruchsspannung eines Übergangs wird
mit -V be:
a
lieh wird.
mit -V bezeichnet, d.h. die Spannung, bei der M unend-
Es sei weiterhin auf das Buch " Physics of Semiconductor Devices" von S. M. Sze verwiesen, das 1969 bei John Wiley and Sons, Inc. erschienen ist« In diesem Buch sei insbesondere auf die theoretische Diskussion und die Figur auf den Seiten 120, 121, 562 und 563 verwiesen.
Ganz kurz gefaßt kann also der Ausdruck "MuItipiikatianswirkung", wie er hier verwendet wird, definiert werden als eine Zunahme des durch einen Halbleiter fließenden Stromes, welche auf erhöhte Ladungsträgeraktivität zurückzuführen ist. Für jeden MOSFET (unter Verwendung der Nomenklatur bei der oben
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gegebenen Definition der Vervielfachungswirkung) stellt der PN-Übergang, in dem die Multiplikation oder Vervielfachung eintritt, die den Drain umgebende Verarmungszone dar. Dabei ist der Primärstrom im wesentlichen der Kanalstrom und jede Erzeugung von Ladungsträgerpaaren ergibt einen Strom (Fehlstellen für einen n-Kanal-MOSFET, Elektronen für einen P-Kanal-MOSFET), der in das Substrat hineinfließt. Für MOSFETs gemäß dem Stand der Technik, bei denen die Dotierung des Substrats mäßig oder
— 16 ^
klein ist (d.h. in der Größenordnung von 10 Atomen/cm oder weniger) ist der Wert von M so klein, daß sich nur vernachlässigbare Substratströme ergeben.
Für einen bistabilen MOSFET mit Stromvervielfachung gemäß der Erfindung wird der Wert von M durch hohe Dotierung des Substrats groß gemacht, woraus sich ein Substratstroiu ergibt, der mit der Größe des Kanalstroms vergleichbar sein kann, und es ist dieser erhöhte Substratstrom, der die ausgeprägte negative Widerstandskennlinie erzeugt, die ein Merkmal der vorliegenden Erfindung ist. Es sei insbesondere darauf verwiesen, daß sich eine bistabile Arbeitsweise bei Drain-Spannungen ergibt, die wesentlich unter der Lawinendurchbruchsspannung liegen, d.h., obgleich M ziemlich groß ist, so bleibt es doch endlich, so daß die Halbleitervorrichtung mit Stromvervielfachung, jedoch nicht mit Lawinendurchbruch arbeitet.
Gemäß der Erfindung wird ein neuartiger Feldeffekttransistor geschaffen, der die negativen Widerstandseigenschaften eines Zweipols zeigt, die in ähnlicher Weise bei einer Tunneldiode zu finden sind. Anders als bei der Tunneldiode kann die negative Widerstandskennlinie der Halbleitervorrichtung gemäß der Erfindung durch Vorspannungssteuerung von außen leicht beeinflußt werden, so daß sich ein weiter Bereich für die Schwingungserzeugung oder für bistabile Eigenschaften ergibt. Die negative Widerstandskennlinie wird durch eine neuartige Betriebsart erreicht, bei der die Multiplikationswirkung der Elektronen-Löcherpaare ausgenutzt und durch eine ungewöhnlich hohe
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Dotierung des Substrats und entsprechende Vorspannung noch erhöht wird.
Die Kennlinie eier Halbleitervorrichtung gemäß der Erfindung weist einen durch die Vorspannung gesteuerten, negativen Widerstandbereich für kleine Signale auf. Die Halbleitervorrichtung hat dabei die Eigenschaft, daß ihre U-I-Kennlinie über einen einstellbaren Bereich eine negative Steigung besitzt.
Eine bistabile Arbeitsweise läßt sich also mit einer Halbleitervorrichtung gemäß der Erfindung allein erreichen.
Die Vorrichtung gemäß der Erfindung läßt sich leicht durch bekannte Verfahren eier Halbleiterherstellung in hochintegrierter Schaltungstechnik herstellen.
Die bistabile Vorrichtung gemäß der Erfindung hat im ausgeschalteten Zustand eine Verlustleistung von 0 und im eingeschalteten Zustand eine Verlustleistung, die auf weniger als 1 Mikrowatt einstellbar ist.
Die Erfindung wird nunmehr anhand von Ausführungsbeispielen in Verbindung mit den beigefügten Zeichnungen im einzelnen beschrieben. Die als schutzfähig erachteten Merkmale der Erfindung sind in den Patentansprüchen im einzelnen angegeben.
In den Zeichnungen zeigt:
Fig. 1 eine Querschnittsansicht einer erfindungsge-
inäß aufgebauten Halbleitervorrichtung;
Fign. 2+3 eine Querschnittsansicht einer bevorzugten
Ausführungsform der Erfindung, wobei Fig. 2 die Halbleitervorrichtung im ausgeschalteten Zustand und Fig. 3 die Kalbleitervorrichtung im eingeschalteten Zustand darstellt. Selbst-
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verständlich ist die bevorzugte Ausführungsform der Erfindung gemäß Fig. 2 und 3 nicht auf die Verwendung von handbetätigter Schaltern S1 und S„ und eines diskreten Widerstandes R1. beschränkt, wie sie zur Erläuterung der Erfindung dargestellt sind;
Fig. 4A in sehr stark vereinfachter Form eine schematische Ausführungsform der Erfindung. Dabei muß Fig. 4A im Zusammenhang mit
Fig. 4B betrachtet werden, die die nichtlineare Kennlinie einer gemäß der Erfindung aufgebauten Halbleitervorrichtung zeigt. Dabei ist Fig.
4B eine Kennlinie, bei der I über V aufge-
' PP^ tragen ist, wobei der erste und der zweite
stabile Zustand besonders gekennzeichnet sind.
Fign. 5A, B + C zeigen einen Ausschnitt aus einer Anordnung
von Halbleiterspeicherzellen unter Verwendung von je einer Halbleitervorrichtung gemäß der Erfindung für jede Speicherzelle. Dabei ist Fig. 5A eine Draufsicht auf diesen Abschnitt einer Halbleiteranordnung von Speicherzellen Fig. 5B eine erste Schnittansicht längs der Linie 5B-5B in Fig. 5A und Fig. 5C eine zweite Schnittansicht längs der Linie 5C-5C in Fig. 5A und
Fig. 6 zeigt eins weitere Schnittansicht einer Vor
richtung gemäß der Erfindung,
In Fig. 1 ist eine Querschnittsansicht einer bevorzugten Ausführungsform einer Halbleitervorrichtung gemäß der Erfindung dargestellt. Die gezeigte Struktur ist leicht als fc-Kanal FET erkennbar, die im Anreicherungsmodus arbeitet, wobei das Sub-
FI 974 067 609fU 3/0*766
strat hochdotiert ist. Das Substrat 1 besteht aus P-leitendem Silicium, dessen Dotierungskonzentration gleich oder größer als 5 χ 10 Atome/cm ist. Eine bevorzugte Dotierungskonzentration mit P-leitenden Atomen, wie z.B. Bor im Substrat 1 beträgt angenähert 7 χ 10 Atome/cm .
Es sei in diesem Zusammenhang darauf hingewiesen, daß übliche FET-Halbleitervorrichtungen wegen ihrer relativ geringen Dotierung im Substrat, selbst wenn sie in der neuartigen Weise der bevorzugten Ausführungsforni der Erfindung vorgespannt sind, den durch erhöhte Multiplikation oder Stromvervielfachung erzeugten negativen Widerstand und bistabiles Verhalten nicht aufweisen werden. Bevor die Drain-Spannung eines gewöhnlichen FET so hoch gemacht werden kann, daß in dem Verarmungsbereich der Drain-Zone jenseits des Kanalendes eine merkliche Vervielfachung der Ladungsträger auftritt, findet ein Lawinendurchbruch zwischen Drain und Substrat statt. Dieser vorzeitige Durchschlag wird durch eine an der Kante der Drain-Zone in der Nähe des Gates erfolgende Verstärkung des elektrischen Feldes hervorgerufen, das auf das im Gate-Dielektrikum vorhandene Gate-Drain-Feld zurückzuführen ist (vergl. z.B. Seite 563, Fign. 37 und 38 des oben erwähnten Buches von Sze) sowie durch eine Feldverstärkung in der Nähe der Drain-Zone, die sich aus einer Krümmung der Drain-Diffusion ergibt (vergl, z.B. Seite 121f Fig. 29 des obengenannten Buches von Sze). Das hohe Dotierungsniveau des Substrats in der bevorzugten Ausführungsform der Erfindung vermeidet diesen vorzeitigen Durchschlag dadurch, daß das Feld in der Verarmungszone der Drain-Zone primär eine Funktion der Dotierung des Substrats ist. D.h., dieses Feld ist relativ unabhängig von der verzerrenden Wirkung der Nachbarschaft von Gate und Drain und der Krümmung der Drain-Diffusion.
In Fig. 1 dient die ^+-leitende Zone 2 im Substrat 1 als Source-Zone. Die Source-Zone 2 ist vorzugsweise mit Arsenato-
20 3 raen mit einer Konzentration von 10 Atomen/cm dotiert. Die
FI 974 067
609843/0766
^+-leitende Zone 3 im Substrat 1 arbeitet als Drain-Zone. Die Drain-Zone 3 weist vorzugsweise eine Dotierung mit Arsenatomen
20 3 mit einer Konzentation von 10 Atomen/cm auf. Eine Siliciumdioxidschicht 5 liegt oberhalb der oberen ebenen Oberfläche des Substrats 1 in Fig. 1. Die SiO -Schicht 5 weist üurchbrüche auf, durch die eine elektrisch leitende Verbindung mit dem Substrat 1, der Source-Zone 2 und der Drain-Zone 3 hergestellt ist. Das Substrat 1 ist dabei über einen metallischen Kontak 1A und eine Leitung 1B mit einem Bezugspotential (Masse) verbunden. Die Source-Zone 2 ist über einen metallischen Kontakt 2A, eine Leitung 2B und eine Leitung 1B mit dem Bezugspotential (Masse) verbunden. Die Drain-Zone 3 ist über einen metallischen Kontakt 3A und eine Leitung 3B mit einem Drain-Potential V verbunden.
In Fig. 1 besteht die Schicht 5 aus Isoliermaterial und besteht dabei aus zwei Bereichen von sehr stark unterschiedlicher Dicke. Diese Bereiche sind der Gate- und der Feldbereich. In der bevorzugten Ausführungsform verwenden beide zusammen die Schicht 5 bildenden Bereiche SiO als dielektrisches Material, obgleich auch andere Isoliermaterialien, beispielsweise Si_N. oder Siliciumoxynidridverbindungen) verwendet werden könnten. Die Gate-Zone in Fig. 1 ist die D oberhalb der Kanalzone liegende SiO2~Schicht, die unterhalb der Gate-Elektrode 4 liegt. Die Gate-Elektrode 4 hat einen Abstand d.. von der Oberfläche des Kanals, wobei in diesem Fall der Ausdruck Kanal als die Zone definiert sei, die sich von der Source-Zone nach der Drain-Zone erstreckt und in Fig. 1 eine mit d„ bezeichnete Längsabmessung aufweist. In der bevorzugten Ausführungsform beträgt die Abmessung d1 ungefähr 500 Ä. Der Feldbereich in Fig. 1 besteht aus dem Teil der Schicht 5, der nicht durch die Gate-Zone definiert ist. Die Dicke des Feldbereiches ist mit der Dimension d_ bezeichnet. In der bevorzugten Ausführungsform beträgt die Abmessung d3 6000 Ä und das Dielektrikum ist SiO».
Fi 974 O67 6098 4 3/0766
Die metallische Gate-Elektrode 4 hat praktisch die gleichen Längenabmessungen wie die Kanalzone. D.h., daß die Gate-Elektrode angenähert die gleiche Länge hat wie die Abmessung d , wobei α« (auch als L-effektiv bezeichnet) vorzugsweise 0,00127 mm beträgt.
Die Gate-Elektrode 4 ist über eine Leitung 4B mit einer Potentialquelle V für das Gate-Potential verbunden.
Die Arbeitsweise der bevorzugten Ausführungsform der Erfindung wird anhand der in Fig. 1 dargestellten Struktur erläutert und die folgenden Vorspannungspotentiale werden dabei angelegt. Das Substrat 1 und die Source-Zone 2 sind gemeinsam mit Erde verbunden. Die Drain-Zone 3 ist an einem posiviten Potential (V ) von etwa 8,0 Volt angeschlossen. Die Gate-Elektrode 4 ist an einem positiven Potential (V_) von etwa +1,5 Volt angeschlossen. Es sei darauf hingewiesen, daß mit einer Gate-Spannung von V = +1,5 Volt die Schwellwertspannung V Der Kalbleitervorrichtung überschritten ist. Unter diesen Betriebsbedingungen ist die Halbleitervorrichtung von Fig. 1 eingeschaltet. Die Halbleitervorrichtung gemäß Fig. 1 kann im eingeschalteten Zustand etwa so betrachtet werden, wie ein im Anreicherungsmodus betriebener N-Kanal-FET bei gesperrtem Kanal. Die bistabile Natur dieses Feldeffekttransistors geht im wesentlichen auf die Vervielfachungswirkung eines hohen Drain-Verarmungsfeldes zurück, das auf die relativ hohe Dotierungskonzentration des Substrats zurückzuführen ist. Die Länge des Kanalbereichs oder die Dicke der Gate-Oxidschicht ist dabei von geringerer Bedeutung. Die hohe Störelementkonzentration im Substrat in Verbindung mit einer (relativ hohen) ausreichenden Drain-Spannung erzeugt in der sich ergebenden Drain-Verarmungszone 7 zwischen dem Ende des Kanals 6 und der Drain-Zone 3 ein elektrisches Feld, das so stark ist, daß eine Vervielfachung der Ladungsträger eintreten kann. Man sieht, daß im eingeschalteten Zustand die in Fig. 1 dargestellte Halbleitervorrichtung einen Kanal 6 aufweist, der sich von
FI 974 067 6 0 9 R A 3 / Π 7 G ß
der Source-Zone 2 mit abnehmender Querschnittsfläche auf die Drain-Zone 3 hin erstreckt. Aus Fig. 1 erkennt man auch, daß sich der Kanal 6 von der Source-Zone 2 nach der Drain-Verarmungszone 7 erstreckt, die innerhalb des Substrats 1 im wesentlichen die Drain-Zone 3 umfaßt. Wie Fig. 1 zeigt, beträgt die Seitenabmessung der Drain-Verarmungszone 7 d. und der Kanal 6 hat eine Länge von im wesentlichen (d - d ) = 0,000889 mm. Die Vervielfacherwirkung tritt bei einer Gate-Oxidschicht mit einer Dicke im Bereich zwischen 500 und 1800 A ein, wenn die Kanallänge (d - Q4) im Bereich zwischen 0,000889 und 0,0114 mm liegt und die Kanalbreite gleich etwa 0,0381 mm ist. D.h., wenn T die Dicke der Gate-Oxidschicht und L ff die effektive Kanallänge ist. Dies läßt sich wie folgt zusammenfassen:
T = 500 + 1800 S,
ox
wobei Leff = 0,00127 -+· 0,0118 ram ist.
Die Vervielfachung der Ladungsträger wird dadurch erreicht, daß einer wesentlichen Anzahl von Kanalelektronen, wenn sie unter den Einfluß des starken Verarmungsfeldes der Drain-Zone geraten, eine ausreichend hohe kinetische Energie erteilt wird. Bei einem Zusammenstoß mit dem Siliciumgitter erzeugen diese Elektronen aus Elektronen und Löchern bestehende Ladung str ag er paare. Die so erzeugten Elektronen werden als zusätzlicher Drain-Strom (I) vom Drain 3 eingefangen und die Löcher werden durch das relative negative Substrat als ein Substratstrom abgeleitet, der als Multiplikationsstrom (I ,. ) definiert ist. Es sei darauf verwiesen, daß I ,. gleich dem Source-Strom oder größer als der Source-Strom (I5) sein kann. In der in Fig. 1 dargestellten Ausführungsform hat der Drain-Strom (I) eine Größe von etwa 10 Mikroampere, der Source-Strom I0 eine Größe in der Größenordnung von 5 Mikroampere und der durch Ladungsträgervervielfachung erzeugte Strom im Substrat hat eine Größe in aer Größenordnung von 5 Mikroampere. Daraus ergibt sich sofort die folgende Beziehung zwischen Drain-Strom, Source-Strom und vervielfachtem Strom;
FI 974 067
6 0 9 8 /; ] / Π 7 6 B
1D 1S + Xmult /
Für die Untersuchung, wie diese Vervielfachungswirkung zur Erzielung einer bistabilen Vorrichtung ausgenutzt wird, sei auf Fig. 2 verwiesen, in der die Halbleitervorrichtung im ausgeschalteten Zustand dargestellt ist. Man sieht, daß das Substrat über einen Vorspannungswiderstand (R ) auf eine Substratvorspannung von -5,0 Volt gebracht ist. Diese Substratvorspannung wird dazu verwendet, die Schwellwertspannung der Halbleitervorrichtung bis über die Gate-Spannung von 1,5 Volt anzuheben und dadurch die Halbleitervorrichtung zu sperren.
Zur Erläuterung, wie die Halbleitervorrichtung eingeschaltet und gesperrt wird, sind zwei normalerweise offene Schalter S und S„ in Fig, 2 eingezeichnet, wobei jeweils nur einer dieser beiden Schalter geschlossen sein kann. Der Schalter S1 überbrückt den Vorspannungswiderstand R_ für das Substrat. Wenn S_ offen und S1 geschlossen ist, dann ist der Vorspannungswiderstand RL überbrückt und am Substrat 1 liegen -0,5 Volt. Ist S1 offen und S2 geschlossen, dann ist das Substrat 1 zusammen mit der Source-Zone 2 am Bezugspotential (Masse) angeschlossen.
Wird der Schalter S1 geschlossen, dann nimmt das Substratpotential auf -5 Volt ab und die Schwellwertspannung (V ) der in Fig. 2 dargestellten Vorrichtung wird bis über die Gate-Spannung (V ) angehoben, so daß die Halbleitervorrichtung gesperrt wird. Im Sperrzustand ist der üblicherweise fließende Kanalstrom null. Im Sperrzustand dieser Halbleitervorrichtung treten jedoch über den übergang zwischen Source 2 und Substrat 1 und den übergang zwischen Drain 3 und Substrat 1 zwei außergewöhnlich schache Leckströme auf. Diese Leckströme sind in Fig. 2 dargestellt und sind jeweils mit I7.„ (Drain-Leckstrom) und I... „ (Source-Leckstrora) bezeichnet. Die Summe dieser Leckströme fließt durch den Vorspannungswiderstand R des Substrats und bewirkt eine Verringerung der Substratvorspannung. Diese Verringerung der Substratvorspannung könnte wieder zum Einschalten
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der Halbleitervorrichtung führen, wenn der Viert des Widerstandes K nicht niedrig genug gewählt ist. Ein geeigneter Widerstandswert für RL liegt ira Bereich zwischen 1 und 10 Megohm. (Vorzugsweise soll R^ = 1 Megohm sein).
In Fig. 2 ist bei gesperrter Halbleitervorrichtung die Summe
-9 der Leckströme I__ + Iro kleiner als 10 Ampere.
JjD JjO
—9
Wenn also ΙΤΤΛ + ITO << 10 Ampere und R_ im Bereich von
JjJj JjD Jj
wird 1 Megohm bis 10 Megohm liegt,
dann
also '1LD + 1L5) X (R11) - 0 Volt.
Wenn V
V
P		 = -5,0 + ^LD + 1LS ] *1 , dann wird
« -5,0 Volt,
Es wird nunmehr auf Fig. 3 bezug genommen. Die in Fig. 3 im Einzustand dargestellte Halbleitervorrichtung ist lediglich die in Fig. 2 dargestellte Halbleitervorrichtung im Sperrzustand nach einem augenblicklichen Schließen des Schalters S3. Dieses augenblickliche Schließen des Schalters S2 verbindet kurzzeitig das Substrat zusammen mit der Source mit Erdpotential. Die kurzzeitige Herabsetzung der Substratvorspannung auf null Volt entsperrt die Halbleitervorrichtung. Wenn die Halbleitervorrichtung entsperrt ist, erzeugt eine wesentliche Anzahl von Kanalelektronen beim Eindringen in die Verarmungszone der Drain-Zone Elektronen-Löcherpaare, woraus sich ein relativ hoher, durch Stromvervielfachung entstehender Substratstrom (I ,. ) ergibt. Tatsächlich ist nach einem kurzzeitigen Schließen des Schalters S1 der durch Stromvervielfachung fließende Substratstrom groß genug, um die wirksame Substratvorspannung geringfügig positiv zu machen, wenn dieser Strom durch den Vorspannungswiderstand RL des Substrats fließt; Dabei ist (I , ) (R_) größer als 5 Volt. Aus der vorange-
IUUJ-U. Jj
gangenen Beschreibung und der Erläuterung des Sperrzustandes Fi 974 067 609843/0766
erkennt man, daß es zum Ausschalten oder Sperren der Halbleitervorrichtung genügt, wenn der Schalter S1 kurzzeitig geschlossen wird. Die Wirkung eines kurzzeitigen Schließens des Schalters S ist stärker als die Wirkung von I , . , so daß die
I IUU .Lt ·
Substratvorspannung effektiv wieder auf -5,0 Volt geht. Bei einer Substratvorspannung von -5,0 Volt wird der im Kanal 6 fließende Strom zu null.
Aus der vorangegangenen Beschreibung und Erläuterung der Arbeitsweise der Halbleitervorrichtung im Ein- und Auszustand erkennt man, daß das an der Klemme 1' (Fign, 2 und 3) auftretende Potential dann nahe bei -5,0 Volt liegt, wenn die Halbleitervorrichtung gesperrt ist und nahe bei 0 Volt liegt, wenn die Halbleitervorrichtung eingeschaltet ist.
Die V -I -Kennlinie der in Fign. 1,2 und 3 dargestellten
P P
Halbleitervorrichtung
Dazu wird auf Fign. 4A und 4B verwiesen. In Fig. 4A ist die Struktur der Halbleitervorrichtung einschließlich der angelegten Potentiale zusammen mit einigen Erläuterungen schematisch dargestellt. Fig. 4B zeigt die V /I -Kennlinie mit den
ρ' ρ
Bereichen negativen Widerstandes und den zwei stabilen Zuständen (Ein bzw. Aus) der Halbleitervorrichtung, Wenn V (Vorspannung des Substrats) bei -5 Volt liegt, dann ist die Halbleitervorrichtung gesperrt und die Spannung über dem Substratvorspannungswiderstand (R ) von 1 Megohm ist ungefähr null Volt und der der Halbleitervorrichtung zugeführte Eingangsstrom (I ) ist ebenfalls null. Bei Ansteigen von V in positiver Richtung nimmt I durch RL so lange linear zu, bis die Halbleitervorrichtung eingeschaltet und der Substratstrom
(I -I4. ) erzeugt wird. Sobald I , , stärker wird als der muJLt· J mult.
durch R1. fließende Strom, dann wird die Halbleitervorrichtung zur Stromquelle statt zur Stromsenke. Diese Stromumkehr ergibt einen negativen Abschnitt in der Widerstandskennlinie. Steigt
V, über null Volt an, dann wird die Halbleitervorrichtung b
wieder zu einer Stromsenke, wenn der P/N-Übergang zwischen Fi 974 067 609843/0766
Substrat und Source in Durchlaßrichtung vorgespannt ist. Es sei darauf verwiesen, daß es auf der in Fig. 4B dargestellten Stromspannungskennlinie der Halbleitervorrichtung zwei Punkte gibt, bei der die Vorrichtung keinen Strom zieht (I = 0). Diese Punkte sind die zwei spannungstabilen Zustände (angenähert V = -5,0 Volt und V = +0,5 Volt). Dies sind die zuvor mit Aus und Ein bezeichneten stabilen Zustände.
Einsatz als Speicherzelle
Die Halbleitervorrichtung gemäß der Erfindung, wie sie bis jetzt beschrieben worden ist, eignet sich ganz besonders als Speicherzelle in einer in integrierter Ealbleitertechnik aufgebauten Speicheranordnung.
Fig. 5A zeigt dabei eine Draufsicht auf eine einzige Speicherzelle einer Speicheranordnung unter Verwendung einer größeren Anzahl von Halbleitervorrichtungen gemäß der Erfindung. Fig. 5B ist eine Schnittansicht der in Fig. 5A gezeigten Vorrichtung längs der Linie 5B-5B. Fig. 5C ist eine Schnittansicht der in Fig. 5A gezeigten Halbleitervorrichtung längs der Linie 5C-5C. Man sieht dabei, daß eine P-leitende Zone als P-leitendes Substrat der Speicherzelle dient. D.h., daß das P-leitende Substrat 1 in den Fign, 1, 2 und 3 nunmehr eine P-leitende Zone in einem N-leitenden Substrat ist, was die Herstellung einer integrierten Schaltung durch an sich bekannte Verfahren wesentlich erleichtert. Ferner dient das N-leitende Substrat als gemeinsame Source-Zone für jede der bistabilen Vorrichtungen oder Speicherzellen der Anordnung. Der Anschluß an eine +1,5 Volt-Spannungsquelle für die Gate-Spannung wurde dadurch ersetzt, daß die Dicke der Gate-Oxidschicht erhöht und das Gate (4) unmittelbar an die Drain-Spannungsquelle von +8 Volt angeschlossen wurde. Ein erster P-Kanal-FET (Fig. 5A) dient als Vorspannungswiderstand (R-.) für die P-leitende Zone. Ein zweiter P-Kanal-FET (Fig. 5A) dient als kurzzeitig zu schließender Schalter, durch den die Spannung an der P-leitenden Zone der bistabilen Vorrichtung der Speicherzelle in den Ein-
Fi 974 067 609 84 3/0766
und Äuszustand gesteuert werden kann. Der zweite P-Kaihal-FET ' wird durch eine auf der Wortleitung liegende Spannung von 0,0 bzw. -5,0 Volt aus- bzw. eingeschaltet und der dadurch für die P-leitende Zone der bistabilen Vorrichtung der Speicherzelle herbeigeführte Ein- bzw. Äuszustand wird dadurch bestimmt, daß auf der Bitleitung eine Spannung von 0 bzw. -5 Volt liegt.
Fig. 5A zeigt also eine einzige Speicherzelle, die dabei Teil einer Speicheranordnung sein soll, in der viele aus mehreren Bits bestehende Worte einspeicherbar sind. Für diese Erläuterung sollen die Informationszustände 1 und 0 willkürlich durch den Ein- bzw. Äuszustand der bistabilen Zelle definiert sein. Der Änfangszustand, bevor ein Wortspeicherplatz zum Einschreiben oder Lesen von Informationsbits ausgewählt wird, ist wie folgt: Alle der Spannungsversorgung dienenden Leitungen liegen auf 8,0 Volt, alle eine Vorspannung führenden Leitungen liegen auf -5,0 Volt und alle Wortleitungen liegen zeitweise auf 0,0 Volt. Die Bitleitungspotentiale sind dabei unwichtig, da die auf 0,0 Volt liegenden Wortleitungen tatsächlich alle bistabilen Halbleitervorrichtungen von allen Bitleitungen abtrennen. Zum Schreiben oder Lesen von Informationen entspricht jede Bitleitung der Speicheranordnung einem bestimmten Bitspeicherplatz in der ein Wort bildenden Bitfolge. Zum Einspeichern eines bestimmten, aus mehreren Bits bestehenden Wortes in die Speicheranordnung wird an jede betroffene Bitleitung durch äußere Schaltungen eine Spannung von 0,0 Volt für eine 1 und von -5,0 Volt für eine 0 angelegt. Für den gewünschten Wortspeicherplatz wird das Potential der entsprechenden Wortleitung kurzzeitig an -5,0 Volt angelegt, so daß alle zweiten P-Kanal-FETs für dieses Wort eingeschaltet werden. Somit sind die bistabilen Zellen entsprechend den Informationsbits 1 und 0, d.h. durch die entsprechenden Bitleitungspotentiale in die entsprechenden Ein- und Auszustände eingestellt. Wenn nunmehr die Wortleitung am Ende des kurzzeitig angelegten Potentials von -5,0 Volt wieder auf 0,0 Volt gebracht wird, dann behalten die bistabilen Zellen die durch die Bits des zu speicherenden Wortes bestimmten Zu-
Fi 974 067 6 0 9 8 4 3/0766
stände bei.
Zum Auslesen einer zuvor in einem Speicherplatz für ein Wort eingespeicherten Information werden die Bitleitungen an Empfangsschaltungen angeschlossen, die spannungs- oder stromempfindlich sind. Die Wortleitung des gewünschten Speicherplatzes wird ausgewählt und kurzzeitig an -5,0 Volt gelegt, so daß die zweiten P-Kanal-FETs dieses Worts (wie bei einem Schreibvorgang) eingeschaltet werden. Der Ein- bzw. Auszustand jeder bistabilen Zelle in dem gewünschten Wort bestimmt dabei unverwechselbar das seiner Bitleitung aufgedrückte Signal. Da die angeschlossenen Schaltungen nunmehr die Bitfolgeinformation, die in dem gewünschten Wortspeicherplatz eingespeichert war, wiedergeben, wird die Wortleitung wieder auf ihr ursprüngliches Potential von 0,0 Volt zurückgeführt.
Anschließend sollen in zusammenfassender Form die wichtigsten Merkmale, Anforderungen und Bedingungen für die Durchführung der Erfindung im einzelnen dargelegt werden.
Fig. 1
Für eine Verbesserung der Stromvervielfachung sind folgende Eigenschaften erwünscht.
1, Hohe Konzentration der Dotierung des Substrats (gleich oder größer als 5 χ 10 Atome/cm , vorzugsweise 7 χ 1O16 Atome/cm3).
2. Ausreichend hohe Drain-Spannung, die mit dem Merkmal
1 in der Weise zusammenwirkt, daß sich in der Verarmungszone der Drain-Zone ein hohes, in seitlicher Richtung erstreckendes elektrisches Feld entsteht, das sich bis über die Spitze des Kanals hinaus erstreckt.
FI 974 067 6 0 9 8 O / 0 7 6 6
Fig. 2
Wenn die erfindungsgemäß aufgebaute Halbleitervorrichtung gesperrt ist, dann sind die folgenden Bedingungen gegeben: 1. VG< V (Wegen der Substratvorspannung von -5 Volt (V ) wird kein Kanal gebildet.
2. ΙΤΤΛ, es ist am Drainübergang ein Leckstrom vorhanden
J-IlJ
der jedoch sehr klein ist.
3. ITO, am Source-übergang existiert ein Leckstrom, der jedoch sehr klein ist.
4. ITri + l__ « 10~9 Ampere
IAJ IjO
(I„ + I__) (R1.) =0 Volt, wobei R_ = 1 Megohm Vp = "5 + (ILD + 1LS*(RL>
V * -5,0 Volt
Fig. 3
Ist die Halbleitervorrichtung gemäß der Erfindung eingeschaltet, dann gelten die folgenden Bedingungens
1. V_ > V_ (Es bildet sich ein Kanal, da die Substrat-
Ca 1
vorspannung V null Volt beträgt,
2. I , , ein Multiplicationsstrom von relativ beträchtlicher Stärke fließt in das Substrat. Der Multiplikationsstrom ist dabei gleich oder größer als der Source-Strom. Der Multiplikationsstrom ist sehr viel größer oder stärker als die Summe von I^ und ILg.
3. I ,. (R-) = 5,0 Volt (wenn RT = 1 Megohm)
mult. L L
Vp = -5 + Xmult. (RL>
V +0,5 Volt (durch den Source-Substratübergang
begrenzt).
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Fign. 4A und 4B
Die erfindungsgemäß aufgebaute und betriebene Halbleitervorrichtung weist in ihrer Widerstandskennlinie einen sehr gut definierten Bereich negativen Widerstandes und zwei diskrete und stabile elektrische Zustände auf.
Fign. 5ä, B und C
Die erfindungsgemäß aufgebaute und betriebene Halbleitervorrichtung eignet sich insbesondere als Speicherzelle in einer hochintegrierten Halbleiterspeicheranordnung.
Der Leitungstyp der Halbleiteranordnung gemäß der Erfindung wurde als N-Kanal beschrieben. Selbstverständlich könnte es genausogut eine P-Kanal-Vorrichtung sein, wie sie beispielsweise in Fig. 6 dargestellt ist, wobei natürlich entsprechende Änderungen in den Polaritäten der Vorspannungen vorzunehmen wären. Für Fig. 6 gelten alle Abmessungen der Fig. 1, jedoch ist das Substrat in Fig. 6 N-leitend, die Source- und Drain-Diffusionszonen sind P-leitend, die Polarität jeder Vorspannung ist der in Fig. 1 gezeigten Polarität entgegengesetzt und alle Ströme fließen in gegenüber Fig. 1 entgegengesetzten Richtungen. Die N-Kanal-Vorrichtung in Fig. 1 wird an sich einer P-Kanal-Ausführungsform von Fig. 6 vorgezogen, da im Drain-Verarmungsbereich die mittlere freie Wegstrecke der Elektronen größer ist (N-Kanalstrom), Für eine gleich große Dotierung und Größe der Vorspannung ergibt die größere mittlere freie Weglänge des Elektronenstroms im Kanal eine noch ausgeprägteres Vervielfachungswirkung .
FI 974 067
6 0 9 8 A 3 / 0 7 G 6

Claims (3)

PATENTANSPRÜCHE
1.} Bistabile Halbleiterspeicherzelle, vorzugsweise für monolithische integrierte Halbleiterspeicheranordnungen, dadurch gekennzeichnet, daß die Speicherzelle als Speicherelement einen mit einem relativ hoch dotierten Substrat (1) versehenen Feldeffekttransistor (2, 3, 4, 6) enthält, der durch seine Vorspannungen zwischen zwei stabilen Zuständen (Fig. 4B) umschaltbar ist.
2. Halbleiterspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die Stromspannungskennlinie (Fig. 4B) des Feldeffekttransistors einen Äst mit einer negativen Steigung aufweist und durch entsprechende Vorspannungen von einen stabilen Zustand über den negativen Ast der Widerstandslinie in den zweiten stabilen Zustand und umgekehrt umsteuerbar ist.
3. Halbleiterspeicherzelle nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß der Feldeffekttransistor ein N-Kanal-FET ist, dessen Source-Zone, Kanalzone mit Gate-Elektrode und Drain-Zone auf bzw. in einem pleitenden Substrat vorgesehen sind, dessen Störelementkonzentration etwa 5 χ 10 bis 7 χ 10 Atome/cm beträgt ,
daß an der Drain-Zone ein Potential von etwa +8 Volt und an der kapazitiv mit der Kanalzone gekoppelten Gate-Elektrode (4) ein Potential von +1,5 Volt liegen, daß an der Source-Zone (2) ein Potential von etwa 0 Volt liegt und das Substrat über einen Widerstand (RL) mit einem Potential von -5 Volt verbunden ist und daß der Feldeffekttransistor durch kurzzeitiges Anlegen eines Potentials von 0 Volt bzw. von -5 Volt an dem Substrat in seinem ersten bzw. zweiten stabilen Zustand einstellbar ist.
Fi 974 067 6 0 9 8 4 3/0766
DE19762613692 1975-04-07 1976-03-31 Bistabiler feldeffekttransistor Withdrawn DE2613692A1 (de)

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