DE2628473B2

DE2628473B2 - Digitales Faltungsfilter

Info

Publication number: DE2628473B2
Application number: DE2628473A
Authority: DE
Inventors: Anthony Philadelphia Pa. Mattei (V.St.A.)
Original assignee: Aeronutronic Ford Corp
Current assignee: Space Systems Loral LLC
Priority date: 1975-06-27
Filing date: 1976-06-25
Publication date: 1979-01-11
Also published as: DE2628473A1; NL7606990A; JPS524144A; US3980873A; DE2628473C3; GB1534199A; CA1057365A

Description

Die Erfindung bezieht sich auf ein digitales Faltungsfilter zum Filtern einer Serie von elektrischen Binärzahlsignalen, von denen jedes die Amplitude einer Abtastprobe eines elektrischen Analogsignals darstellt, von dem mit vorgegebener Frequenz Abtastproben genommen werden, die der Eingangsstufe eines Schieberegisters zugeführt, dem Schieberegister entnommen und ir.it gespeicherten Bewertungsziffern multipliziert und nachfolgend akkumuliert werden.

Im allgemeinen benötigen alle elektronischen Nachrichtenübertragungssysteme das Filtern der in dem Nachrichtenübertragungssystem auftretenden elektrischen Schwingungsformen. Mit Ausnahme der Fälle, in denen es erwünscht ist, vorher eingeführte Verzerrungen eines Signals mit einem einen nichtlinearen Phasengang aufweisenden Filterentzerrer zu beseitigen, ist es allgemein erwünscht, ein ideales Filter zu schaffen, bei dem das elektrische Eingangssignal über den interessierenden Durchlaßbereich am Ausgang des Filters mit einer Amplitude erscheint, die konstant ist und mit einer Phasenverschiebung, die eine lineare Funktion des Frequenzinhaltes des elektrischen Eingangssignals ist. In der Praxis ist ein Filter, das das Eingangssignal nicht unter Erzeugung von Amplitudenverzerrungen dämpft, sehr schwierig, wenn nicht sogar überhaupt nicht zu erzielen. Ein Filter mit einer linearen Phasenverschiebung und in wünschenswerter Weise steilen Flanken an den oberen und unteren Grenzfrequenzen des Durchlaßbereiches kann jedoch erzielt werden.

Das i:i dem vorstehenden Absatz beschriebene ideale Filter kann sehr weitgehend in Form eines digitalen Faltungsfilters angenähert werden. Bei einem Filter dieser Art (US-PS 36 39 848) wird ein elektrisches Analogsignal mit einer vorgegebenen Frequenz abgetastet, um elektrische Binärzahl-Signale zu erzeugen, die die Amplituden der Abtastproben des elektrischen Analogsignals darstellen. In einer Weise, die einem Transversalfilter, wie es in Analog-Filtersystemen verwendet wird, sinngemäß entspricht, werden die die Abtastproben-Amplituden darstellenden elektrischen Binärzahlsignale mit Bewertungsziffern multipliziert, die in einem Speicher gespeichert sind und die sinngemäß den Anzapfungsbewertungen eines Transversalfilters in einem Analogsystem entsprechen. Für jede am Eingang des Digitalfilters dargebotene Abtastprobe wird ein elektrisches Binärzahl-Ausgangssignal erzeugt. Dieses elektrische Binärzahl-Ausgangssignal weist eine Amplitude auf, die durch die Summation der Produkte bestimmt ist, die durch die Multiplikation vorhergehender Abtastprobenwerte mit den in dem Speicher gespeicherten Bewertungsziffern erzeugt wurden.

Bei einem digitalen Filter der vorstehend beschriebenen Art wird die Filteroperation unter Verwendung einer vorgegebenen Anzahl von elektrischen Binärzahl-

Eingangssignalen durchgeführt, die Abtastproben des elektrischen Analogsignals darstellen. Üblicherweise werden diese Binärzahl-Abtastprobenwerte in einem Schieberegister gespeichert, dessen Inhalt durch die Einführung einer neuen Abtastprobe erneuert wird, wenn diese am Filtereingang erscheint Wenn der neue Abtastprobenwert in das Schieberegister eingeführt wird, wird der älteste der gespeicherten Abtastprobenwerte gelöscht Bei einem eine lineare Phasenverschiebung aufweisenden Digitalfilter sind die in dem Speicher gespeicherten Bewertungsziffern notwendigerweise symmetrisch um einen Mittelwert, wenn eine ungerade Anzahl von Bewertungsziffern verwendet wird. Wenn eine geradzahlige Anzahl von Bewertungsziffern verwendet wird, sind diese symmetrisch in der Hinsicht, daß für jede Bewertungsziffer eine zweite und entsprechende Bewertungsziffer existiert die von dem Digitalfilter verwendet wird. Die Symmetrie der Bewertungsziffern kann geradzahlig oder ungeradzahlig sein. Für eine geradzahlige Symmetrie existiert für jede Bewertungsziffer h=f(A) eine entsprechende Bewertungsziffer h=f(-A). Für eine ungeradzahlige Symmetrie existiert für jeds Beweriungsziffer h=f(—A) eine entsprechende Bewertungsziffer -h=f(-A).

Der Erfindung liegt die Aufgabe zugrunde, ein digitales Faltungsfilter der eingangs genannten Art zu schaffen, bei der die Anzahl der Multiplikationen von elektrischen Binärzahlsignalen verringert ist so daß entweder die Anzahl der in der elektronische Schaltung erforderlichen Multiplizierer oder die erforderliche Rechenzeit verringert wird. Auf diese Weise soll der Umfang der elektronischen Schaltungen sowie der Betriebsleistungsbedarf des elektronischen Systems verringert werden, und gleichzeitig soll die Anzahl der Filter-Bewertungsziffern, die in dem Filter-Speicher gespeichert werden müssen, oder die Anzahl der Logik-Steuerelemente verringert werden, die zur Auswahl der Bewertungsziffern erforderlich sind.

Diese Aufgabe wird durch die im Patentanspruch 1 angegebene Erfindung gelöst.

Weitere vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Erfindungsgemäß wird ein digitales Faltungsfilter zum Filtern einer Serie von elektrischen Binärzahl-Signalen geschaffen, das die Symmetrie der Bewertungsziffern in einem digitalen einen linearen Phasengang aufweisenden Faltungsfilter verwendet Durch die erfindungsgemäße Ausgestaltung des digitalen Faltungsfilters kann die Anzahl der Multiplikationen von elektrischen Binärzahl-Signalen, wie sie bei bekannten Faltungsfiltern erforderlich war, verringert werden, so daß entweder die erforderliche Anzahl der Multiplizierer der elektronischen Schaltung oder die erforderliche Berechnungszeit verringert wird. Weiterhin werden durch die erfindungsgemäße Ausgestaltung die Anforderungen an die elektronischen Schaltkreise verringert und der Leistungsbedarf des elektronischen Systems wird verkleinert. Schließlich kann die Anzahl der Filter-Bewertungsziffern, die in dem Filterspeicher gespeichert werden müssen, verringert werden, oder es kann die Anzahl der logischen Steuerelemente verringert werden, die dazu benötigt werden, die Bewertungsziffern auszuwählen.

Jedes in dem digitalen Faltungsfilter gefilterte elektrische Binärzahl-Signal stellt die Größe einer Abtastprobe eines elektrischen Analogsignals dar, das mit einer vorgegebenen Frequenz abgetastet wird. Das

digitale Faltungsfilter umfaßt ein Vorwärts-Rückwärts-Schieberegister mit einer Eingangsstufe, der die Serie von elektrischen Binärzahlsignalen zugeführt wird, und mit einer Ausgangsstufe, die mit der Eingangsstufe gekoppelt ist um ein Verschieben der elektrischen Binärzahlsignale von der Eingangsstufe zur Ausgangsstufe zu ermöglichen. Ein zweites Teilregister ist mit einer Eingangsstufe mit der Ausgangsstufe des Vorwärts-Rückwärts-Schieberegisters gekoppelt um ein Verschieben der elektrischen Binärzahl-Signale in der Ausgangsstufe des Vorwärts-Rückwärts-Schieberegisters in Richtung auf oder in die Eingangsstufe des zweiten Teilregisters zu ermöglichen. Die Ausgangsstufe des zweiten Teilregisters ist mit seiner Eingangsstufe gekoppelt um ein Verschieben der elektrischen Binärzahl-Signale in der Ausgangsstufe des zweiten Yeilregisters in Richtung auf oder in die Eingangsstufe dieses zweiten Teilregisters zu ermöglichen. Es sind Einrichtungen vorgesehen, die ein elektrisches Binärzahl-Signal in der Eingangsstufe des Vorwärts-Rückwärts-Schieberegisters mit einem elektrischen Binärzahl-Signal in der Ausgangsstufe des zweiten Teilregisters kombinieren.

Die Stufen des Vorwärts-Rückwärts-Schieberegisters und des zweiten Teilregisters werden fortschreitend durch die elektrischen Binärzahlsignale gefüllt, die Abtastproben-Größen darstellen, und die seriell der Eingangsstufe des Vorwärts-Rückwärts- Schieberegisters zugeführt werden. Obwohl die Filterung der Eingangs-Abtastprobensignale unmittelbar erfolgt sind die verschiedenen Stufen der Schieberegister erst dann mit Abtastproben-Größen darstellenden elektrischen Binärzahl-Signalen gefüllt, wenn eine Anzahl von Abtastproben, die gleich der Anzahl der verwendeten Registerstufen ist, am Eingang des Vorwärts-Rückwärts-Schiebereigsters erschienen ist. Sobald dies eingetreten ist, bewirkt jedes einen Abtastwert darstellende Binärzahl-Eingangssignal, das dem Eingang des Vorwärts-Rückwärts-Schieberegisters zugeführt wird, daß alle gespeicherten elektrischen Binärzahl-Signale in ein benachbartes Register verschoben werden und daß das elektrische Binärzahl-Signal in der Ausgangsstufe des zweiten Teilregisters gelöscht wird.

Während dos Zeitintervalls zwischen dem Auftreten aufeinanderfolgender Abtastprobenamplituden darstellender elektrischer Binärzahsignale, die an der Eingangsstufe des Vorwärts-Rückwärts-Schiebregisters erscheinen, werden die in dem Schieberegister gespeicherten elektrischen Binärzahl-Signale in einer fortschreitend umlaufenden Weise verschoben. Jedes in der Eingangsstufe des Vorwärts-Rückwärts-Schieberegisters erscheinende elektrische Binärzahl-Signal wird mit dem elektrischen Binärzahl-Signal kombiniert, das gleichzeitig in der Ausgangsstufe des zweiten Teilregisters auftritt.

Diese arithmetische Kombination wird für jede Verschiebung der Register gebildet und das resultierende elektrische Binärzahl-Signal, das nach jeder Verschiebung auftritt, wird mit einer von einem Speicher ausgewählten Bewertungsziffer multipliziert. Jedes elektrische Binärzahl-Signal wird so oft in den Registern verschoben, wie es benötigt, damit es zu seiner ursprünglichen Stufe zurückkehrt, während die Produkte, die durch jede Multiplikation einer Bewertungsziffer und eines resultierenden elektrischen Binärzahlsignals von der Kombinationsschaltung summiert werden, um am Ende der Faltung eine Ausgangsamplitude zu erzeugen, die gleich der Summe der Produkte ist. Wenn

eine zentrale Bewertungsziffer verwendet wird, kann ein diese zentrale Bewertungsziffer verwendendes Produkt mit den anderen Produkten zu irgendeinem Zeitpunkt zwischen dem Auftreten der aufeinanderfolgenden Abtastprobenwerte an der Eingangsstufe des Vorwärts-Rückwärts-Schieberegisters summiert werden.

Die Erfindung wird im folgenden anhand von in der Zeichnung dargestellten Ausführungsbeispielen noch näher erläutert.

In der Zeichnung zeigt

Fig. 1 ein schematisches Schaltbild eines bekannten Faltungsfilters,

F i g. 2 ein elektrisches Schaltbild einer Ausführungsform des digitalen, eine lineare Phasenverschiebung aufweisenden Faitungsfihers,

Fig.3 ein elektrisches Schaltbild eines Vorwärts-Rückwärts-Schieberegister, Wählgatters und zweiten Teilregisters, wie sie in Blockschaltbildform in F i g. 2 dargestellt sind,

F i g. 4 ein ausführliches Schaltbild einer bevorzugten Ausführungsform eines Vorwärts-Rückwärts-Schieberegisters, das weniger ausführlich in den F i g. 2 und 3 gezeigt ist,

F i g. 5 ein ausführliches elektrisches Schaltbild eines im Handel erhältlichen Vorwärts-Schiebregisters mit einem Wählgatter als integralen Teil hiervon.

Ein Blockschaltbild eines bekannten digitalen Faltungsfilters ist in F i g. 1 dargestellt. Dieses allgemein mit der Bezugsziffer 10 bezeichnete Faltungsfilter weist einen Eingang 12 auf, dem elektrische Binärzahl-Signale zugeführt werden, die die Amplituden von Abtastproben eines elektrischen Analogsignals darstellen. Diese Abtastproben χ werden dem Eingang 12 seriell zugeführt, d. h. unter bestimmten Zeitabständen, und zwar auf Grund der Abtastung des Analogsignals mit einer vorgegebenen Frequenz.

Der Eingang 12 ist mit einem Wählgatter 14 verbunden, das einen zweiten Eingang 16 aufweist, dem Signale von der Ausgangsstufe x_m eines typischerweise nur in einer Richtung betriebenen Schieberegisters 18 zugeführt werden. Die Ausgangsstufe X_n, ist mit ihrer Ausgangsleitung 20 weiterhin mit einem Multiplizierer 22 verbunden. Das Schieberegister 18 weist (m+ I)StU-fen auf, die mit xo bis x_m bezeichnet sind und elektrische Binärzahi-Signale in jeder dieser Stufen können fortschreitend von links nach rechts gemäß F i g. 1 verschoben werden.

Ein zweites Schieberegister 24 weist Stufen h_m bis Λο auf, und zwar wiederum insgesamt fm+l)Stufen. Der Ausgang 26 der Stufe Λο ist mit dem Multiplizierer 22 verbunden und liefert weiterhin einen Eingang 28 an die Stufe h_m

Die Schaltung gem. F i g. 1 ist eine digitale Schaltungsausführung eines Faitungsfihers, die die durch die folgende Gleichung festgelegten Berechnungen ausführt:

worin yic die Ausgangsabtastprobe ist, die (m+1) vergangenen Abtastproben der Eingangsabtastproben χ entspricht. Für jede neue Abtastprobe χ wird ein neuer entsprechender Wert y* mit der Schaltung nach F i g. 1 unter Verwendung des Summierverfahrens berechnet, das durch die oben angegebene Gleichung (1) festgelegt istin der Schaltung nach F i g. 1 sei angenommen, daß jede der Stufen xo bis x_m des Schieberegisters 18 ein elektrisches Binärzahl-Signal enthält, das einer vorhergehenden Abtastprobe χ des zu filternden Einganges entspricht. Die Eingangsabtastproben χ treten zunächst in die xo-Eingangsstufe ein und werden auf Grund der Zuführung von Taktimpulsen CP an das Schieberegister 18 fortschreitend von einer Stufe zur nächsten links nach rechts verschoben. Während des Intervalls ίο zwischen dem Auftreten von Eingangsabtastproben am Eingang 12 des Wählgatters 14 ist das Wählgatter derart geschaltet, daß sein Eingang 16 mit der Eingangsstufe X₀ des Schieberegisters 18 verbunden ist. Taktimpulse CP werden an der Leitung 30 an beide Schieberegister 18 und 24 zugeführt. Ein erster Taktimpuls bewirkt, daß die elektrischen Binärzahi-Signale in den Stufen x_m und Λο in den Multiplizierer 22 verschoben werden, um ein Produkt x_mha zu erzeugen. Zu diesem Zeitpunkt wird das von der Xm-Stufe des Schieberegisters 18 zum Multiplizierer verschobene elektrische Binärzahlsignal über die Eingangsleitung 16 und das Wählgatter 14 zur Xo-Stufe verschoben und das sich vorher in der Xo-Stufe befindliche elektrische Binärzahlsignal wird zur Xi-Stufe verschoben. Weiterhin wird das elektrische Binärzahlsignal, das sich in der Stufe x_m- \ befand, in die Stufe x_m verschoben. In ähnlicher Weise wird das eine Filterbewertungsziffer darstellende elektrische Binärzahlsignal in der Λο-Stufe in den Multiplizierer 22 und über den Eingang 28 in die A_m-Stufe verschoben, und zwar «ι nach der Verschiebung des vorher in der A_m-Stufe befindlichen elektrischen Binärzahl-Signals in die Λ/η-1-Stufe.

Aufeinanderfolgend der Leitung 30 zugeführte Taktimpulse ergeben eine Verschiebung der clektri-J5 sehen Binärzahl-Signale von links nach rechts in den Registern 18 und 24. Entsprechend erzeugt der Multiplizierer die Produkte hox_m h\x_m-\ ... usw. Für jeden Taktimpuls an der Leitung 30 wird ein derartiges Produkt in dem Multiplizierer 22 gebildet und als ein Eingang 32 einem Addierer 34 zugeführt. Der Addierer 34 weist eine Rückführungsleitung 36 auf, die mit dem Ausgang 38 verbunden ist, so daß der Addierer als Akkumulator wirkt, um die Summe der Produkte zu speichern, die am Ausgang 32 des Multiplizierers 22 erscheinen. Die Produkte werden akkumuliert, bis das elektrische Binärzahl-Signal x_m das ursprünglich in der Xm-Stufe des Schieberegisters 18 gespeichert war, die jiö-Stufe durchlaufen hat und zur *m-Stufe zurückgekehrt ist. In gleicher Weise wurde dann das elektrische so Binärzahl-Signal Ab, das zu Anfang in der Λο-Stufe des Schieberegisters 24 gespeichert war, durch die A_m-Stufe hindurch verschoben und zur Stufe A₀ zurückgeführt. Die Bewertungsziffern in dem Register 24 stehen dann zur erneuten Verwendung zur Verfügung. Die Aus- gangsabtastprobe yt, die an der Ausgangsleitung 38 des Addierers 34 erscheint, ist ein elektrisches Binärzahl-SignaL das den Wert einer einzigen Ausgangsabtastprobe von dem Faltungsfilter 10 darstellt und (m+l) vorhergehenden Abtastproben des Einganges χ entspricht

Bei einem eine lineare Phasenverschiebung aufweisenden Faltungsfilter sind die Bewertungsziffern in dem Schieberegister 24 symmetrisch. Für eine ungeradzahlige Symmetrie ist m eine gerade Zahl und das Schieberegister 24 weist (m+1) Stufen auf. Die mittlere Stufe würde mit hmn bezeichnet und würde typischerweise eine Bewertungsziffer von 1 aufweisen. Die Bewertungsziffern in den der mittleren Stufe benach-

harten Stufen würden gleich sein und die Bewertungsziffer in der zweiten Stufe nach links von der mittleren Stufe würde die gleiche sein wie die Bewertungsziffer in der zweiten Stufe nach rechts von der mittleren Stufe usw. Daher ist es möglich, erfindungsgemäß die Anzahl der Multiplikationen dadurch zu verringern, daß die anfänglich in den Stufen xo und x_m befindlichen elektrischen Binärzahlsignale durch Addition oder Subtraktion miteinander kombiniert werden und daß das Ergebnis mit der Bewertungsziffer A₀ multipliziert wird, um ein erstes Produkt zu erzeugen, worauf durch Kombination der elektrischen Binärzahlsignale x\ und x_m-1 und durch Multiplikation des Ergebnisses mit h\ ein zweites Produkt erzeugt wird, usw., wobei diese Produkte in dem Addierer 34 summiert werden, um den Abtastprobenwert J^jals Filterausgang zu gewinnen.

Nachdem eine Abtastprobe yk gebildet wurde, wird der Addierer 34 gelöscht und ein neues elektrisches Binärzahl-Eingangssignal erscheint am Eingang 12 des Wählgatters, das dieses Eingangssignal der *₀-Stufe zuführt, um in diese ein neues elektrisches Binärzahl-Signal einzugeben. Das vorher in der Ausgangsstufe x_m gespeicherte elektrische Binärzahlsignal wird vernichtet, und eine neue Abtastprobe yk wird durch die vorstehend beschriebene Faltungstechnik erzeugt.

Erfindungsgemäß wird ein digitales eine lineare Phasenverschiebung aufweisendes Faltungsfilter geschaffen, um elektrische Binärzahlsignale yk zu bestimmen, die (m+\) vorhergehenden Abtastproben eines elektrischen Binärzahlsignals entsprechen, das Abtastproben eines elektrischen Analogsignals darstellt. Die Signale yk werden unter Verwendung entweder einer ungeradzahligen oder geradzahligen Anzahl von Filter-Bewertungsziffern mit einer entwder geraden oder ungeraden Symmetrie der Bewertungsziffern entsprechend der folgenden Gleichungen berechnet:

Für eine gerade Zahl von Bewertungsziffern (m ungerade) und eine geradzahlige Symmetrie gilt:

Λ -Σ

(2)

Λ =Σ Μ*,-

= Σ h,iX_m.,-X_t)

(3)

(4)

Für eine ungerade Anzahl von Bewertungsziffern (m gerade) und eine geradzahlige Symmetrie gilt:

= Kß X_ml2 +Σ Μ*.'

(5)

Für eine ungerade Anzahl von Bewertungsziffern (m gerade) und eine ungeradzahlige Symmetrie gilt:

Λ =

m/2 +Σ h,{X, =

10

15

20

25

jo

35

Für eine gerade Zahl von Bewertungsziffern (m ungerade) und eine ungeradzahlige Symmetrie gilt:

50

55

60

65

(6)

Die schematisch in Fig.2 dargestellte Schaltung kann die elektronischen digitalen Berechnungen durchführen, die durch die vorstehenden Gleichungen 2,3 und 4 festgelegt sind, und sie kann in einfacher Weise in der nachfolgend beschriebenen Weise abgeändert werden, daß sie die digitalen Berechnungen durchführt, die durch die Gleichungen 5,6 und 7 festgelegt sind.

Bei der in F i g. 2 dargestellten Ausführungsform der Schaltung werden Abtastproben eines elektrischen Analogsignals darstellende elektrische Binärzahl-Signa-Ie an einem Eingang 42 einem Vorwärts-Rückwärts-Schieberegister 44 mit einem Steuereingang CTL zugeführt Das Schieberegister 44 weist Stufen X₀ bis X(m-1)/2 auf. Jede dieser Stufen speichert eine vorhergehende Abtastprobe eines elektrischen Binärzahlsignals x, wobei die Stufe Xo den letzten oder neuesten Abtastprobenwert χ speichert und die Stufe X(_m-\)ii die (m— l)/2te vergangene Abtastprobe der Abtastprobe χ speichert Das der Steuerleitung zugeführte Signal bestimmt, ob die in den Stufen gespeicherten elektrischen Binärzahlsignale von links nach rechts oder von rechts nach links verschoben werden. Wenn das Vorwärts-Rückwärts-Schieberegister 44 eine Verschiebung von rechts nach links ausführt, werden die fortschreitend aus der Ao-Stufe herausverschobenen elektrischen Binärzahlsignale über die Leitung 48 zur Stufe X(m-\)i2 verschoben, um die gespeicherten Zahlen in Umlauf zu bringen oder zu falten. Weiterhin werden sie während dieser Verschiebungsvorgänge einem Addierer-Subtrahierer 58 als Eingangssignal A zugeführt. Wenn das Vorwärts-Rückwärts-Schieberegister 44 einen Schiebevorgang von links nach rechts ausführt, tritt ein neuer Abtastprobenwert χ in die ΛΌ-Stufe ein und das in der Af_m_iy₂-Stufe gespeicherte elektrische Binärzahlsignal wird aus dem Register 44 über die Leitung 46 und in ein Wählgatter 50 verschoben. Das Wählgatter 50 weist eine Steuerleitung CTL und eine Ausgangsleitung 52 auf. Die Ausgangsleitung 52 ist während der Verschiebung von links nach rechts in dem Vorwärts-Rückwärts-Schieberegister 44 mit der Leitung 46 verbunden und das elektrische Binärzahl-Signal wird daher in die A^₁₇₊iy2-Eingangsstufe eines vorzugsweise nur in einer Richtung betriebenen zweiten Teilregisters 54 verschoben.

Dieses zweite Teilregister 54 weist Stufen X(_m+ ,y₂ bis X_n, sowie eine Ausgangsleitung 56 auf, die mit der AOrStufe und mit einem zweiten Eingang der Addier-/ Subtrahierschaltung 58 verbunden ist An diesem Eingang erscheinen elektrische Binärzahl-Signale B.

Die Addier-ZSubtrahierschaltung 58 weist einen Ausgang 60 auf, der einen Eingang für einen Multiplizierer 62 bildet Ein Adressenzähler 64, der durch Taktimpulse CP gesteuert wird, erzeugt eine Ausgangsadresse an der Leitung 66, die einem programmierbaren Festwertspeicher 68 für die Bewertungsziffern zugeführt wird. Die Bewertungsziffer Λ an der Ausgangsleitung 70 des Speichers 68 bildet einen zweiten Eingang für den Multiplizierer 6Z Die von dem Multiplizierer 62 erzeugten Produkte werden über eine Ausgangsleitung 72 einem Addierer 74 zugeführt, der einen Ausgang 76 aufweist, an dem die elektrischen Binärzahl-Signale y_k erscheinen. Eine Leitung 78

verbindet die Ausgangsleitung 76 mit einem Eingang des Addierers 74, so daß der Addierer 74 als Akkumulator geschaltet ist, der jede Ausgangsbinärzahl an der Leitung 76 mit den elektrischen Binärzahl-Signalen summiert, die an seinem Eingang 72 auftreten. Am Ende einer Brechnung eines Abtastprobenwertes yk wird der Addierer 74 gelöscht oder zurückgesetzt.

In der folgenden Beschreibung der Betriebsweise der Ausführungsform der Schaltung nach F i g. 2 wird angenommen, daß die Schaltung die durch die Gleichung (2) festgelegten digitalen Berechnungen durchführt und daß die Addier-/Subtrahierschaltung 58 so geschaltet ist, daß sie die elektrischen Binärzahl-Signale A und B in einem arithmetischen Additionsvorgang kombiniert Weiterhin ist angenommen, daß zumindest (m+l) vorhergehende Abtastproben des Signals χ aufgetreten sind, so daß alle Stufen des Vorwärts-Rückwärts-Schieberegisters 44 und des in einer Richtung betriebenen zweiten Teilregisters 54 elektrische Binärzahl-Signal enthalten.

Bei Auftreten einer neuen Abtastprobe χ an der Leitung 42 wird diese Abtastprobe in die ΛΌ-Stufe des Vorwärts-Rückwärts-Schieberegisters 44 eingeführt und alle vorher in diesem Register gespeicherten elektrischen Binärzahl-Signale werden von links nach rechts verschoben. Das vorher in der X(m-iy2-Stufe gespeicherte elektrische Binärzahl-Signal wird in die X(m+ i)/2-Stufe des zweiten Teilregisters 54 verschoben. Das vorher in der Am-Stufe des Teilregisters 54 gespeicherte elektrische Binärzahl-Signal wird vernich- w tet.

Nach dieser Eingabe einer neuen Abtastprobe in das Vorwärts-Rückwärts-Schieberegister 44 und der Verschiebung der vorhergehenden Signale von links nach rechts und während des Intervalls zwischen dieser r> neuen Abtastprobe und der nächsten Abtastprobe wird das Signal an den Steuerleitungen CTL so geändert, daß der Ausgang 52 des Wählgatters 50 mit der Leitung 56 verbunden ist und das Vorwärts-Rückwärts-Schieberegister 44 so eingestellt ist, daß es von rechts nach links verschiebt Jeder den Schieberegistern 44 und 45 zugeführte Taktimpuls CP bewirkt eine Verschiebung, die die Summation und Multiplikation gemäß der vorstehenden Gleichung (2) durchführt In dieser Hinsicht bezeichnen die Indizes für die Symbole h und χ α ϊ in der Gleichung (2) den Binärzahl-Signalinhalt der mit den entsprechenden Indizes bezeichneten Stufen der Schieberegister 44 und 54 zu dem Zeitpunkt unmittelbar nach der Eingabe eines neuen Abtastprobenwertes χ von der Leitung 12 in das Vorwärts-Rückwärts-Schieberegister 44. Wenn das Vorwärts-Rückwärts-Schieberegister 44 so eingestellt ist daß es von rechts nach links verschiebt so ist las Register weiterhin so eingestellt daß es das Signal in der Stufe X₀ in die Stufe X(_m~ iy2 über die Leitung 48 verschiebt

Wenn das Vorwärts-Rückwärts-Schieberegister so eingestellt ist daß es von rechts nach links verschiebt so überträgt der nächste Taktimpuls das in der Stufe X₀ gespeicherte elektrische Binärzahlsignal in den Addierer 58 als Eingang A und das in der Stufe X_n, t>o gespeicherte elektrische Binärzahlsignal wird als Eingang B dem Addierer 58 zugeführt An der Leitung 60 wird die Summe (Xo+X_nJ erzeugt und als ein Eingang dem Multiplizierer 62 zugeführt

Das allgemein mit der Bezugsziffer 40 bezeichnete digitale Faltungsfilter kann eine Vielzahl von Filteroperationen einfach dadurch durchführen, daß unterschiedliche Sätze von Bewertungsziffern h verwendet werden, die an der Ausgangsleitung 70 des Speichers 68 erscheinen. Der Satz von Bewertungsziffern Λ, die aus dem Speicher 68 ausgewählt werden, wird durch den Adressenzähler 64 bestimmt Die an der Ausgangsleitung 66 dieses Zählers nach der Eingabe einer neuen Abtastprobe χ in das Schieberegister 44 auftretende Adresse ist eine Startadresse, die einem Satz von Bewertungsziffern oder Konstanten h zugeordnet ist. Die Startadresse bestimmt die Bewertungsziffer A₀, die von dem Speicher ausgewählt wird und jeder darauffolgende dem Zähler 64 zugeführte Taktimpuls ändert die an der Leitung 66 erscheinende Adresse und erzeugt Bewertungsziffern h\, Λ2 usw. an der Ausgangsleitung 70 des Speichers.

Wenn die Summe (X₀+ X_n,) an der Ausgangsleitung 60 des Addierers 58 erscheint, die Bewertungsziffer ha an der Leitung 70 und bildet einen zweiten Eingang für den Multiplizierer 62. Das Produkt A₀ (Xo+Xm) erscheint dann an der Ausgangsleitung 72 des Multiplizierers und wird in dem Addierer 74 akkumuliert.

Bei Auftreten des nächsten Taktimpulses CPwird das Vorwärts-Rückwärts-Schieberegister 44 von rechts nach links verschoben und das in einer Richtung betriebene Schieberegister wird von links nach rechts verschoben, so daß die Eingangssignale A und B des Addierers jeweils X_x und X_m-\ sind. Diese Werte werden kombiniert, um die Summe (X_x +X_n,-1) zu erzeugen, die an der Ausgangsleitung 60 des Addierers 58 erscheint und in dem Multiplizierer 62 mit der Bewertungsziffer h_x multipliziert wird, die dem Speicher 68 entnommen wird. Das resultierende Produkt h_x(X_x+Xm-\) wird in dem Addierer 74 mit dem vorhergehenden Produkt hafXo + X_n,) akkumuliert Der Vorgang wird fortgesetzt, bis das Produkt Af_n,-iy2 (X(m-\y2 +X(H₁₊W) gebildet und mit den anderen Produkten in dem Addierer 78 akkumuliert wird. Das Ergebnis ist ein Abtastprobenwert yt, ein gefilterter elektrischer Binärzahl-Signalabtastprobenwert, der den (m+1) vorhergehenden Abtastproben der Eingangsabtastproben χ entspricht und an der Ausgangsleitung 76 erscheint.

Wenn die Schaltung nach F i g. 2 als Faltungsfilter für eine ungerade Symmetrie der Bewertungsziffern verwendet werden soll, wie dies in den Gleichungen 3,4, 6 und 7 festgelegt ist so kann die Addier-/Subtrahierschaltung 58 als Subtrahierschaltung verwendet werden. Weiterhin müssen, wenn die durch die Gleichungen (5), (6) und (7) festgelegten Berechnungen digital durchgeführt werden sollen, Vorkehrungen in der Schaltung getroffen werden, um den Ausdruck hm/2 in diesen Gleichungen mit den Produkten zu summieren, die während der in den vorstehenden Absätzen beschriebenen Faltungsschritten akkumuliert wurden. Zu diesem Zweck kann ein Satz von ß-Flipflop-Schaltungen oder anderen Speicherregistereinrichtungen in die Leitung 46 eingefügt werden, um das elektrische Binärzahl-Signal XmTi zu speichern. Wenn die Bewertungsziffer hmn 1 ist wie dies normalerweise der Fall ist, so ist kein Multiplizierer erforderlich und das elektrische Binärzahl-Signal Xmn kann in dem Addierer 74 zu irgendeinem Zeitpunkt während des Intervalls zwischen ankommenden Abtastprobenwerten χ akkumuliert werden.

In F i g. 3 ist ein ausführliches elektrisches Schaltbild der Verbindungen des Vorwärts-Rückwärts-Schieberegisters 44 und des zweiten Teilregisters 54 nach F i g. 2 gezeigt Wie dies in F i g. 3 gezeigt ist, ist angenommen,

daß die elektrischen Binärzahl-Signale χ 10 Bit pro Abtastprobe oder Wort aufweisen, so daß jede Abtastprobe χ Bits aufweist, die die Potenzen von 2 von 2° bis 2⁹ darstellen, die den Eingangsleitungen der Schaltung nach F i g. 3 zugeführt werden, die entsprechend dieser Potenzen bezeichnet sind und zusammen als Leitung 42 bezeichnet sind.

Jedes Bit der Eingangsabtastproben χ wird jeweils einem der Schieberegister 44a bis 44y zugeführt Die Ausgänge 46a bis 46/der Vorwärts-Rückwärts-Schieberegister 44a bis 44y werden den vorzugsweise in einer Richtung betriebenen zweiten Teilregistern 44a bis 44/ zugeführt, die jeweils aus einer Hälfte einer integrierten Schaltung vom Typ AM 9328 sein können, wobei diese integrierte Schaltung zwei Schieberegister enthält und r, im Handel von der Fa. Advanced Micro Devices, Ine, Sunnyvale/California, erhältlich ist Das Schieberegister vom Typ AM 9328 ist ein zweifaches 8-Bit-Schiebregister, so daß fünf integrierte Schaltungen für die Wortlänge von 10 Bit erforderlich sind.

In Fig.4 ist ein ausführliches Schaltbild eines zweifachen 8-Bit-Vorwärts-Rückwärts-Schieberegisters dargestellt Fünf dieser Zweifach-Vorwärts-Rückwärts-Schiebregister sind für die gerätemäßige Ausführung gem. Fig.3 erforderlich, wobei ein Zweifach-Schieberegister für jeweils zwei Bits des Binärzahl-Eingangssignals 42 erforderlich ist In F i g. 4 entsprechen die Eingangs- und Ausgangsindizes a und b jeweils den Eingängen und Ausgängen der Schiebregister 44a und 44b gemäß F i g. 3. jo

Wenn der Steuerleitung CTL eine logische 1 zugeführt wird, verschieben die Vorwärts-Rückwärts-Schieberegister von links nach rechts während bei Anlegen einer logischen 0 an die Steuerleitung CTL eine Verschiebung von rechts nach links erfolgt

Die Flipflopschaltungen weisen einen Eingang Rl, und einen Ausgang RO, auf. Bei Auftreten eines Taktimpulses an dem CP-Eingang der Schieberegister wird ein an dem /?/_a-Eingang auftretendes Datenbit in eine RS-Flipflopschaltung X₀, eingegeben, und das vorher hierin enthaltene Datenbit wird nach rechts verschoben, d. h. in das Xu-Flipfiop. In gleicher Weise wird ein Datenbit am Ä/i-Eingang in das Xo&-Flipflop eingegeben, und die Datenbits in den verschiedenen Flipflops werden nach rechts verschoben. Die Datenbits in den Xt, und *7i,-Flipflop-Schaltungen werden jeweils über Ausgangsleitungen RO, und ROb den in einer Richtung betriebenen zweiten Teilregistern 54a und 54b zugeführt Diese Leitungen RO, und ROb entsprechen jeweils den Leitungen 46a und 466gemäß F i g. 3.

Wenn die Steuerleitung CTL auf einen logischen Nullzustand gebracht ist, werden die an den Ll₁ und L/4-Eingängen der Flipflopschaltungen x_la und A7* auftretenden Datenbits in diese eingegeben und die vorher in diesen Flipflop-Schaltungen enthaltenen Bits werden nach links verschoben. Die aus den xo_a und XoirFIipflop-Schaltungen herausverschobenen Bits sind jeweils die Datenbit-Eingänge, die an den Eingangsanschlüssen LI₃ und LIb erscheinen, und zwar auf Grund der Verbindung der LO_a- und Z/a-Anschlüsse über die Leitung 48a und der Verbindung der LOb- und L/fc-Anschlüsse über die Leitung 486. Daher werden während der Verschiebung von rechts nach links die Datenbits von einem Ende eines Schieberegisters zum anderen in Umlauf gebracht.

Die Vorwärts-Rückwärts-Schieberegister 44a bis 44/ können durch eine integrierte Schaltung vom Typ SN 74 198 der Fa. Texas Instruments ersetzt werden, die ein 8-Bit-Vorwärts-Rückwärts-Schieberegister ist. Diese im Handel erhältliche integrierte Schaltung oder von anderen Herstellern zur Verfügung stehende äquivalente Schaltungen weisen parallele Eingänge und Ausgänge auf, ein Merkmal, das bei der vorliegenden gerätemäßigen Ausführung nicht erforderlich ist.

Bei den in einer Richtung betriebenen zweiten Teilregistern 54a bis 54y bestimmt das Steuerleitungssignal CTi, das den Eingängen Ds sowie den Betriebsarten-Steuereingängen MC der Vorwärts-Rückwärts-Schieberegister 44a bis 44/ zugeführt wird, ob das am Eingangsanschluß D\ oder am Eingangsanschluß Db erscheinende Datenbit in die ΑΌ-Stufe des Schiebregisters eingegeben wird. Wenn das Steuersignal CTL einen logischen 1-Zustand aufweist, wird das am Eingang D\ erscheinende Datenbit in das Schiebregister eingegeben. Wenn das Steuersignal CTL einen logischen Null-Zustand aufweist, so wird das an dem Db-Eingang auftretende Datenbit in das Schieberegister eingegeben.

Bezüglich der Vorwärts-Rückwärts-Schieberegister 44a bis 44/ werden die Datenbits des elektrischen Signals A an der gemeinsamen Verbindung zwischen den LI- und LO-Anschlüssen gewonnen. Die Daienbits des elektrischen Signals B werden an der gemeinsamen Verbindung der Q7 und D₀-Anschlüsse der zweiten Teilregister 54a bis 54j abgenommen. Selbstverständlich werden die elektrischen Signale A und B als Eingänge der AddierVSubtrahierschaltung 58 zugeführt, in der die Signale A und B kombiniert werden, wie dies durch die Berechnungen vorgeschrieben ist die entsprechend der Gleichungen (2) bis (7) durchgeführt werden.

Hierzu 3 Blatt Zeiclinurmcn

Claims

Patentansprüche:

1. Digitales FaltungsFilter zum Filtern einer Serie von elektrischen Binärzahlsignalen, von denen jedes die Amplitude einer Abtastprobe eines elektrischen Analogsignals darstellt, von dem mit vorgegebener Frequenz Abtastproben genommen werden, die der Eingangsstufe eines Schieberegisters zugeführt, dem Schieberegister entnommen und mit gespeicherten Bewertungsziffern multipliziert und nachfolgend akkumuliert werden, dadurch gekennzeichnet, daß das Schieberegister in zwei Teilregister aufgeteilt ist, von denen das erste als Vorwärts-Rückwärts-Schieberegister (44) ausgebildet ist, dessen Ausgangsstufe (X(niy2) mit der Eingangsstufe (Xo) gekoppelt ist, um das Verschieben eines elektrischen Binärzahlsignals in der Eingangsstufe in Richtung auf die oder in die Ausgangsstufe zu ermöglichen, daß die Eingangsstufe (X(_m + ty2) des zweiten Teilregisters (54) mit der Ausgangsstufe (X(m-m) des Vorwärts-Rückwärts-Schieberegisters (44) während der Zuführung der Abtastproben gekoppelt ist, um ein Verschieben eines elektrischen Binärzahl-Signals in der Ausgangsstufe des Vor- 2> wärts-Rückwärts-Schieberegisters in Richtung auf die oder in die Eingangsstufe des zweiten Teilregisters (54) zu ermöglichen, wobei die Ausgangsstufe (X_m) des zweiten Teilregisters (54) mit seiner Eingangsstufe (Xfm+tyi) gekoppelt ist, um ein jo Verschieben eines elektrischen Binärzahlsignals in der Ausgangsstufe des zweiten Teilregisters (54) in Richtung auf die ober in die Eingangsstufe dieses Teilregisters zu ermöglichen, daß Einrichtungen (58) zur Kombination des elektrischen Binärzahlsignals, π das sich zu einem bestimmten Zeitpunkt in der Eingangsstufe des Vorwärts-Rückwärts-Schieberegisters (44) befindet, mit dem elektrischen Binärzahlsignal vorgesehen sind, daß sich zum gleichen Zeitpunkt in der Ausgangsstufe des zweiten m> Teilregisters (54) befindet, und daß das Ausgangssignal der Kombinationseinrichtungen (58) einem Eingang der Multiplikationseinrichtungen (62) zugeführt wird.

2. Digitales Faltungsfilter nach Anspruch 1, 4^r> dadurch gekennzeichnet, daß das zweite Teilregister (54) eine Eingangsstufe und eine Ausgangsstufe aufweist und daß Koppeleinrichtungen (50) vorgesehen sind, die bei Auftreten eines die Größe einer Abtastprobe des elektrischen Analogsignals darstel- ■>< > !enden elektrischen Binärzahlsignals eine Verschiebung eines elektrischen Binärzahlsignals von dem Vorwärts-Rückwärts-Schieberegisters (54) in die Eingangsstufe des zweiten Teilregisters (54) bewirken und die während des Intervalls zwischen v> aufeinanderfolgenden, die Größen von Abtastproben des elektrischen Analogsignals darstellenden elektrischen Binärzahlsignalen eine Verschiebung von elektrischen Binärzahlsignalen in den Stufen des zweiten Teilregisters (54) in einer Richtung von wi deren Eingangsstufe zur Ausgangsstufe bewirken, wobei die elektrischen Binärzahlsignale in der Ausgangsstufe des zweiten Teilregisters zur Eingangsstufe dieses Registers verschoben werden.

3. Digitales Faltungsfilter nach Anspruch 2, t>^r> dadurch gekennzeichnet, daß die Koppeleinrichtungen durch ein Wahlgatter (50) mit einem ersten Eingang, der direkt oder indirekt mit der Ausgangsstufe des Vorwärts-Rückwärts-Schieberegisters (44) verbunden ist, mit einem zweiten Eingang, der mit der Ausgangsstufe des zweiten Teilregisters (54) verbunden ist und mit einem Ausgang gebildet ist, der mit der Eingangsstufe des zweiten Teilregisters (54) verbunden ist, und daß entweder der erste Eingang oder der zweite Eingang mit dem Ausgang des Wählgatters (50) verbunden ist