DE2635592A1

DE2635592A1 - Multiprozessor-abrufsystem

Info

Publication number: DE2635592A1
Application number: DE19762635592
Authority: DE
Inventors: Jun Geoffrey Probert
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1975-08-08
Filing date: 1976-08-07
Publication date: 1977-02-17
Also published as: US4034347A; DE2635592C2; JPS5438031B2; CA1077593A; FR2320604B1; FR2320604A1; JPS5221736A

Description

BLUMBACH . WESER · BERGEN · KRAMER ZWIRNER · HIRSCH

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN 2 ß 3 5 5 9

Postadresse München: Patentconsult 8 München 60 Radeckestraße 43 Telefon (089) 883403/883604 Telex 05-212313 Postadresse Wiesbaden: Patentconsull 42 Wiesbaden Sonnenberger Straße 43 Telefon (06121)562943/561998 Telex-04-186237

Western Electric Company

Incorporated
New York, N.Y. 10007, USA Probert, G.JR.

Mu I ti prozessor-Abrufsystem

Die Erfindung betrifft eine Schaltungsanordnung zum Abruf von Prozessor- und Speicheranforderungen in einer Multiprozessoranlage mit einer Vielzahl von Prozessoren, wenigstens einem Speicher, der eine Vielzahl getrennt adressierbarer Abschnitte besitzt, und einem Zeitmultiplex-Sammelleitungsnetzwerk, das jeden Prozessor mit jedem Speicherabschnitt verbindet.

Ganz allgemein müssen in Multiprozessoranlagen mehrere Rechner miteinander um einen Zugriff zu einem Hauptspeicher konkurrieren, da dieser im allgemeinen immer jeweils nur einen Rechner gleichzeitig bedienen kann. Ein Verfahren zur Verringerung der Schwierigkeiten bei einem solchen gleichzeitigen Zugriff besteht darin, den Hauptspeicher

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München: Kramer · Dr. Westr · Hirsch —Wiesbaden? Blumbach ■ Dr. Bergen ■ Zwirner

mit einer Anzahl von getrennten, unabhängigen und verhältnismäßig kleinen Speicherabschnitten auszustatten. Ein zentraler Wähler kann dann jeden Speicherabschnitt mit jedem Rechner entsprechend den Zugriffswünschen des Rechners verbinden.

Um die Hlussion eines einzigen Speichers zu erzeugen, wird durch eine Adressenverschachtelung jede sequentielle Adresse einem anderen Speicherabschnitt zugeordnet. Wenn jeder Speicherabschnitt unabhängig betrieben wird, werden Störungen zwischen den Rechnern, die den Speicher ansprechen, wesentlich verringert. Es läßt sich leicht zeigen, daß mit größer werdender Zahl von Speicherabschnitten die Wahrscheinlichkeit wächst, daß ein anfordernder Rechner einen Zugriff zu einem bestimmten Speicherabschnitt erhält. Die Adressenverschachtelung und das Vorsehen einer Vielzahl von Speicherabschnitten wird zum Teil auch bei der vorliegenden Erfindung benutzt.

Es sind verschiedene Versuche und Verfahren benutzt worden, um verschachtelte Speicherabschnitte mit den Rechnern zu verbinden. Bei einigen Lösungsversuchen bekannter Art wird eine Raumvielfach-Koppelanordnung mit einer ausreichend großen Zahl von festen Ver-

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bindungen vorgesehen, um einen Zugriff zwischen Jedem Rechner und jedem Speicherabschnitt zu ermöglichen. Bei solchen Anordnungen sind komplizierte Steuerschaltungen, gegebenenfalls unter Einschluß eines Steuerrechners, erforderlich, wn die Raumvielfach-Koppelanordnung zu steuern. Der Hauptvorteil eines Raumvielfach-Koppelverfahrens besteht darin, daß viele Rechner gleichzeitig unterschiedliche Speicherabschnitte benutzen können, wodurch Störungen zwischen den Rechnern vermieden werden- Das Raumvielfach-Koppelverfahren kann jedoch außerordentlich aufwendig werden und die Kosten für ein solches Koppelfeld steigen schnell mit der Anzahl von Rechnern und/feder Speicherabschnitten an.

Bei anderen Lösungsversuchen nach dem Stand der Technik wird eine Zeitmultiplex-Sammelleitung zur Verbindung der Rechner mit den Speicherabschnitten benutzt. Eine solche Lösung ist billig und die Kosten steigen nur unwesentlich mit zunehmender Zahl von Rechnern und Speicherabschnitten. Bei einer solchen Anordnung müssen jedoch logische Schnittstellenscbaltungen mit Decodieren) für jeden Rechner und für jeden Speicherabschnitt vorgesehen sein. Ein Hauptproblem bei Zeitmultiplexanordnungen besteht darin, daß die Leistungsfähigkeit der Anlage durch die Kapazität der

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-4-SaiTimeIleitung begrenzt ist, wenn Prozessoren hinzugefügt werden.

In Zeitmultiplex-Multiprozessoranlagen erfordert die Steuerung des Datenflusses von den Rechnern zu den Speicherabschnitten und umgekehrt ebenfalls komplizierte Steuerschaltungen. Dies trifft insbesondere dann zu, wenn mehrere Prozessoren gleichzeitig einen Zugriff zum gleichen Speicherabschnitt verlangen. Für die Zuordnung eines solchen Rechnerzugriffs sind verschiedene Lösungsmöglichkeiten nach Art eines Schiedsverfahrens angegeben worden.

Obwohl die bekannten Anordnungen für eine unparteiische Zuordnung von Rechneranforderungen befriedigend arbeiten, ist ihr Aufwand sowohl hinsichtlich der erforderlichen Bauteile als auch der Programme und der späteren Wartung insbesondere dann sehr hoch, wenn zusätzliche Rechner und Speicherabschnitte zu der Multiprozessoranlage hinzugefügt werden.

Bekannte Multiprozessoranlagen unter Verwendung einer Zeitmultiplex-Sammelleitung zur Verbindung einer Vielzahl von Rechnern mit einer Vielzahl von Speicherabschnitten und einer Zugriffssteuerung weisen

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komplizierte Steuerschaltungen auf und machen im allgemeinen einen zusätzlichen Rechner erforderlich der allein für die Steuerung des Zugriffs zu einem Zeirmultiplexnetzwerk vorgesehen ist.

Die Erfindung hat sich die Aufgabe gestellt, die Nachteile der bekannten Anlagen zu vermeiden. Zur Lösung der Aufgabe geht die Erfindung von einer Schaltungsanordnung der eingangs genannten Art aus und ist dadurch gekennzeichnet, daß die Schaltungsanordnung folgende Bauteile aufweist:

eine Zeitsteuerung zur Erzeugung einer Vielzahl von Zeitsteuerungssignalen,

eine erste Schaltung, die unter Ansprechen auf erste Zeitsteuerungssignale sequentiell alle Prozessoren abfragt, um festzustellen, ob ein Prozessor Zugriff zu irgendeinem angegebenen Abschnitt der Speicherabschnitte benötigt,

eine Prozessorschaltung, die bei Feststellung, daß der abgefragte Prozessor Zugriff zu einem Speicherabschnitt benötigt, den abgefragten Prozessor über das Sammelleitungsnetzwerk mit dem angegebenen Speicherabschnitt verbindet,
eine zweite Schaltung, die unter Ansprechen auf zweite Zeitsteuerungs-

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signale sequentiell alle Speicherabschnitte abfragt, um festzustellen, ob ^: ein Speicherabschnitt Zugriff zu irgendeinem angegebenen Prozessor benötigt,

eine Speicherschaltung, die bei Feststellung, daß der abgefragte Speicherabschnitt Zugriff zu einem Prozessor benötigt, den abgefragten Speicherabschnitt über das Sammelleitungsnetzwerk mit dem angegebenen Prozessor verbindet.

Die Erfindung läßt sich also in einer Multiprozessoranlage einsetzen, bei der identische mikroprogrammierte Prozessoren über eine Zeitmultiplex-Sammelleitung Zugriff zu einer Vielzahl von identischen Speicherabschnitten haben.

Entsprechend der Erfindung sind dann eine Rechnerabrufschaltung und eine getrennte Speicherabrufschaltung vorgesehen, um den Rechnerzugriff zu den Speicherabschnitten bzw. den Speicherzugriff zu den Rechnern zu steuern. Jede Abrufschaltung weist einen Binärzähler und einen Taktgeber zur Weiterschaltung des Zählers auf. Wenn der Binärzähier beispielsweise in der Rechnerabrufschaltung weitergeschaltet wird, so wird sequentiell jeder Rechner abgefragt, um festzustellen, ob er Zugriff zu

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einem Speicherabschnitt benötigt oder nicht. Wenn eine Speicheranforderung festgestellt wird, so liefert der Zähler zusätzliche Zeitsteuerungsimpulse, und dem anfordernden Rechner wird über die Zeitmultiplex-Sammelleitung Zugriff zu dem angeforderten Speicherabschnitt gegeben. Die Speicherabrufschaltung arbeitet auf ähnliche Weise.

Entsprechend der Erfindung wird demgemäß eine verbesserte Abruf- und Zeitsteuerungseinrichtung für einen Rechner geschaffen, der Zugriff zu einem von einer Vielzahl von Speicherabschnitten über eine Zeitmultiplex-Sammelleitung in einer Multiprozessoranlage wünscht.

Ein weiteres Merkmal der Erfindung besteht in der Schaffung von Einrichtungen in einem jeweils abgerufenen Rechner zur Übertragung von Informationen einschließlich einer Lese- oder Schreibanforderung an einen durch den abgerufenen Rechner angegebenen Speicherabschnitt.

DarUberhinaus wird eine verbesserte Abruf- und Zeitsteuerungsanordnung für einen Speicherabschnitt geschaffen, der Zugriff zu irgendeinem von einer Vielzahl von Rechnern über eine Zeitmultiplex-Sammelleitung in einer Multiprozessoranlage verlangt.

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Ein weiteres Merkmal sind Einrichtungen in einem abgerufenen Speicherabschnitt zur Übertragung von Informationen zu einem angegebenen Rechner aufgrund einer Lese- oder Schreibanforderung, die vorher von dem angegebenen Rechner angekommen ist.

Schließlich werden Einrichtungen einschließlich einer ersten Zeitsteuerungsanordnung vorgesehen, die durch einen Taktgeber und einen Binärzähler gesteuert werden, um einem anfordernden Rechner Zugriff zu irgendeinem von einer Vielzahl von Speicherabschnitten über eine Zeitmultiplex-Sammelleitung zu ermöglichen, sowie eine zweite Zeitsteuerungsanordnung mit einem Taktgeber und einem zweiten Zähler, die einem anfordernden Speicherabschnitt über eine Zeitmultiplex-Sammel leitung Zugriff zu irgendeinem von einer Vielzahl von Rechnern ermöglichen.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher beschrieben. Es zeigen:

Fig. 1 eine MuItiprozessoranlage nach einem Aus

führungsbeispiel der Erfindung;

Fig. 2 die logische Schnittstellenschaltung mit einem

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der in Fig. 1 gezeigten Vielzahl von Rechnern;

Fig. 3 die logische Schnittstellenschaltung mit einer

Vielzahl von Speicherabschnitten gemäß Fig. 1;

Fig. 4 die Zeitsteuerungs-Impulsfolgen zur Aktivierung

der logischen Schnittstellenschaltung gemäß Fig. 2;

Fig. 5 die Zeitsteuerungs-Impulsfolgen zur Aktivierung

der Schnittstellenschaltung nach Fig. 3.

In Fig. 1 ist das Blockschaltbild einer Multiprozessoranlage mit einer Vielzahl von Rechnereinheiten 10, einer Vielzahl von Speicherabschnitten 20 und einer Zeitsteuerungsschaltung 30 dargestellt.

Um die Erläuterung bei vollständiger Offenbarung der Erfindung soweit als möglich zu vereinfachen, sind nur drei Rechnereinheiten CO, Cl, Ci dargestellt. Darüberhinaus sind nur drei Speicherabschnitte MO, Ml, Mj gezeigt. In einer wirklichen Multiprozessoranlage kann jedoch eine größere

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Zahl solcher Rechner und Speicher verwendet werden. Beispielsweise kann eine typische Multiprozessoranlage nach der Erfindung sechzehn Rechnereinheiten 10 und sechzehn Speicherabschnitte 20 enthalten.

Die Arbeitsweise der in Rg. 1 dargestellten Anlage wird nur so weit beschrieben, wie es für ein vollständiges Verständnis der Erfindung erforderlich ist.

In bei Muitiprozessoren bekannter Art soll jede Rechnereinheit 10 in der Lage sein, einen Zugriff zu jedem Speicherabschnitt 20 zu erlangen_/ vorausgesetzt, daß der angeforderte Speicherabschnitt nicht gerade durch einen Zugriff einer anderen Rechnereinheit belegt ist. Entsprechend sollte jeder Speicherabschnitt 20 in der Lage sein, einen Zugriff zu jeder Rechnereinheit 10 zu erlangen, um dem anfordernden Rechner Daten von diesem Speicherabschnitt zu liefern. Entsprechend dem Ausführungsbeispiel der Erfindung wird daher ein Zugriff von jeder Rechnereinheit 10 zu jedem Speicherabschnitt 20 über die Zeitmultiplex-Speichersammelleitung 12 gegeben. Auf entsprechende Weise kann jeder Speicherabschnitt 20 Zugriff zu jeder Rechnereinheit 10 über die Zeitmultiplex-Rechnersammelleitung 16 erhalten. Die Speichersammelleitung 12 und

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die Rechnersammelleitung 16 ermöglichen die Übertragung von Informationen zur Identifizierung der anfordernden Rechnereinheit oder des Speicherabschnitts, der Adresse von Daten in dem angeforderten.Speicherabschnitt und gemischten Steuerkommandos. Die Daten werden dann zwischen den Rechnereinheiten 10 und den Speicherabschnitten 20 Über eine Zeitmultiplex-Datensammelleitung 14 ausgetauscht.

Das Ausführungsbeispiel der Erfindung verwendet identische Rechnereinheiten 10 und identische Speicherabschnitte 20.

Die Verwendung von Zeitmultiplex-Sammelleitungen 12, 14 und 16 zur Verbindung der Rechnereinheiten 10 mit den Speicherabschnitten 20 entspricht dem Stand der Technik. Bei Verwendung von ZeitmultiplexSammelleitungen in einer Multiprozessoranlage müssen die Kennzeichnungen für jede Rechnereinheit 10 und jeden Speicherabschnitt 20 erzeugt werden. Bei einem Ausführungsbeispiel der Erfindung mit sechzehn Rechnereinheiten 10 und sechzehn Speicherabschnitten 20 läßt sich die Kennzeichnung jeder Rechnereinheit oder jedes Speicherabschnittes eindeutig durch unterschiedliche Gruppierung von vier Binärziffern angeben. Daher müssen die Speichersammelleitung 12

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und die Rechnersammelleitung 16 eine Übertragungsmöglichkeit für die Kennzeichnung der Speicherabschnitte und der Rechnereinheiten besitzen. Die Kennzeichnung des Speicherabschnittes_/ zu dem ein Zugriff erfolgen soll, wird über die Adern MR der Speichersammelleitung 12 übertragen. Jedem Speicherabschnitt 20 ist ein Decodierer zugeordnet, der dauernd die auf den Adern MR der Sammelleitung 12 erscheinenden Daten analysiert. Wenn ein angeforderter Speicherabschnitt seinen Code auf den Adern MR feststellt, bearbeitet er die Anforderung. Auf entsprechende Weise wird, wenn ein Speicherabschnitt 20 einen Zugriff zu einer Rechnereinheit anfordert, die Kennzeichnung der Rechnereinheit über Adern CR der Rechnersammelleitung 16 übertragen. Jede Rechnereinheit 10 weist ebenfalls einen ihr zugeordneten Decodierer auf, der dauernd die auf den Adern CR erscheinende Information analysiert, um ihren Kennzeichnungscode festzustellen. Die vorstehend beschriebene Verwendung von Kennzeichnungscodierungen für jede Rechnereinheit 10 und jeden Speicherabschnitt 20 sowie entsprechenden Decodierern, die jeder Rechnereinheit 10 und jedem Speicherabschnitt 20 zugeordnet sind, entspricht dem Stand der Technik.

Wenn eine Rechnereinheit einen Zugriff zu einem Speicherabschnitt 20

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anfordert, müssen weitere Informationen dem Speicherabschnitt zugeführt werden. Die Kennzeichnung der Rechnereinheit, die den Zugriff anfordert, wird dem Speicherabschnitt über Adern CRM zugeführt. Diese Information bezüglich des anfordernden Rechners wird benötigt, wenn später der entsprechende Speicherabschnitt Daten, die aus der jeweiligen Adressenstelle gelesen worden sind, zu der anfordernden Rechnereinheit geben will. Die Kennzeichnung der anfordernden Rechnereinheit, die über die Adern CRM zu dem Speicherabschnitt gegeben worden sind, wird nachfolgend an die Adern CR der Sammelleitung 16 angelegt, so daß die anfordernde Rechnereinheit ihren Kennzeichnungscode erkennt, um Daten von dem angeforderten Speicherabschnitt über die Datensammefleitung 14 aufzunehmen.

Wenn die anfordernde Rechnereinheit Informationen aus dem Speicherabschnitt lesen will, muß sie nicht nur die Kennzeichnung des Speicherabschnittes über die Adern MR und ihre eigene Kennzeichnung über die Adern CRM aussenden, sondern außerdem die Adresse der Daten im Speicherabschnitt über Adern AD liefern. Darüberhinaus muß die Rechnereinheit angeben, ob diese Adresse zum Lesen von Daten aus der Adressenstelle oder zum Einschreiben von Daten in die Adressenstelle

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benutzt werden soll, und zwar durch Übertragung entsprechender Informationen auf der Lese/Schreibader RW. Die Adern RD und LFC werden zur Signalgabe benutzt. Das soll später noch beschrieben werden.

Wenn die Lese/Schreibader RW angibt, daß eine Schreiboperation stattfinden soll, nimmt der angeforderte Speicherabschnitt die in die angegebene Adressenstelle einzuschreibenden Daten über die Datensammelleitung 14 auf. Für diese Operation empfängt die anfordernde Rechnereinheit ihre eigene Kennzeichnung vom Speicher auf den Adern CR sowie eine Angabe vom Speicherabschnitt auf der Ader LDRC, daßder Speicherabschnitt bereit ist, die einzuschreibenden Daten vom Rechner aufzunehmen. Die anfordernde Rechnereinheit überträgt dann die in die angegebene Adressenstelle einzuschreibenden Daten über die Datensammelleitung zum Speicherabschnitt.

Bei der vorliegenden Erfindung wird eine Adressenverschachtelung benutzt, um die Illusion zu erzeugen, daß die Vielzahl von Rechnereinheiten 10 einen einzigen Hauptspeicher statt einer Vielzahl getrennter und diskreter Speicherabschnitte adressiert. Dieses Konzept ist bekannt.

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Es sei angenommen, daß die Rechnereinheit Ci mit einer nicht gezeigten peripheren Schaltung zur Verarbeitung von Informationssignalen zusammenarbeitet. Das Programm, dem die Rechnereinheit Ci folgen muß, ist in der Vielzahl von Speicherabschnitten 20 gespeichert, wobei jeder Speicherabschnitt unterschiedliche Abschnitte des Programms enthält. Wenn beispielsweise das Programm aus nur sechzehn Wörtern zusammengesetzt ist, so würde bei einer typischen Anlage mit sechzehn Speicherabschnitten jeder Abschnitt ein Programmwort enthalten. Wenn demgemäß die Rechnereinheit Ci ihre Programmliste abarbeitet, so kann sich das erste Programmwort im Speicherabschnitt MO befinden, während das sechzehnte Programmwort im Speicherabschnitt M15 liegen kann.

Die Zeitsteuerungsschaltung 30 steuert auf eine später noch genauer zu beschreibende Weise die Wechselwirkung zwischen den Rechnereinheiten 10 und den Speicherabschnitten 20. Die Zeitsteuerungsschaltung 30 enthält zwei getrennte und asynchrone Taktgeber 22 und 28, die je einen Abrufzähler 26 bzw. 32 weiterschalten. Der CL-Taktgeber 22 erzeugt Binärimpulse auf der Ader CLl für die Rechnerabrufschaltung 26, die beim vorliegenden Ausführungsbeispiel ein 4-Bit-Binärzähler ist, der kontinuierlich vom Taktgeber 22 über die Ader CLl weitergeschaltet wird,

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Die Größe des Zählers hängt ab von der Anzahl von Rechnereinheiten, beispielsweise könnte ein 3-Bit-Zähler maximal acht Rechnereinheiten bedienen. An den Ausgängen der Rechnerabrufschaltung 26 wird der oben erwähnte Rechnereinheiten-Kennzeichnungscode erzeugt, der den Speicherabschnitten 20 über die Adern CRM zugeführt wird. Außerdem wird der Code über die Adern CRM zu jeder anderen Rechnereinheit 10 übertragen .

Wenn die Rechnereabrufschaltung 26 von dem Binärwert 0 auf den Binärwert 15 weitergeschaltet wird, so wird jede der Rechnereinheiten 10 auf eine nachfolgend noch zu beschreibende Weise abgefragt, um festzustellen, ob eine Rechnereinheit Zugriff zu einem Speicherabschnitt verlangt, und dann wird die nächste Rechnereinheit abgefragt. Wenn diese Rechnereinheit einen Zugriff zu einem Speicherabschnitt wünscht, dann wird ihr Zugriff zu dem gewünschten Speicherabschnitt über die Speichersammelleitung 12 gegeben.

Auf entsprechende Weise gibt der ML-Taktgeber 28 binäre Zeitsteuerungsimpulse über die Ader MLl an eine 4-Bit-Speicherabrufschaltung 32. Diese fragt den Zustand jedes der Speicherabschnitte 20 ab, um fest-

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zustellen, ob einer der Abschnitte einen Zugriff zu einer anfordernden Rechnereinheit benötigt. Wenn ein Speicherabschnitt einen solchen Zugriff wünscht, wird der Zugriff zu der anfordernden Rechnereinheit über die Sammelleitung 16 ermöglicht. Man erkennt, daß der CL-Taktgeber 22 und der ML-Taktgeber 28 unabhängig voneinander arbeiten und daß für einen Speicherabschnitt die Möglichkeit besteht, Zugriff zu einer Rechnereinheit während des gleichen Zeitintervalls zu erlangen, zu dem eine andere Rechnereinheit Zugriff zu einem anderen Speicherabschnitt hat.

Es ergibt sich, daß entsprechend der Erfindung die Möglichkeit gegeben wird, daß eine Vielzahl von Rechnereinheiten 10 Zugriff zu einer Vielzahl von Speicherabschnitten 20 hat, während gleichzeitig die Vielzahl von Speicherabschnitten 20 unabhängig Zugriff zu der Vielzahl von Rechnereinheiten 10 besitzt, und zwar unter Überwachung einer Zeitsteuerungsschaltung 30, die ein Minimum von Bauteilen enthält.

ins einzelne gehende Erläuterung

Fig. 2 zeigt die Einzelheiten einer Rechnereinheit, beispielsweise der Rechnereinheit Ci, die den Rechner 100 und die zugeordnete logische

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-18-Schnittstellenschaltung enthält.

Gemäß Fig. 1 muß die logische Schnittstellenschaltung der Rechnereinheit Ci Steuerfunktionen für drei grundsätzliche Arbeitsvorgänge der Anlage durchführen. Der erste Arbeitsvorgang betrifft den Übergang zwischen der Rechnereinheit Ci und der Zeitsteuerungsschaltung 30 über die Adern SCY* und CRM. Der zweite und dritte Arbeitsvorgang betrifft Wechselwirkungen zwischen der Rechnereinheit Ci und einem angeforderten Speicherabschnitt, wenn Daten entweder aus dem Speicherabschnitt gelesen oder in den Speicherabschnitt eingeschrieben werden. Die letztgenannten beiden Arbeitsvorgänge machen eine Informationsübertragung über die Adern MR, AD₇ RW, DATA, RD, CR und LDRC erforderlich. Jeder dieser Arbeitsvorgänge wird in den nachfolgenden Abschnitten beschrieben.

Der erste Arbeitsvorgang oder die erste Wechselwirkung zwischen der Zeitsteuerungsschaltung 30 und der Rechnereinheit Ci findet statte wenn die Rechnereabrufschaltung 26 jede Rechnereinheit 10 abfragt, um festzustellen, ob irgendeine Einheit einen Zugriff zu irgendeinem Speicherabschnitt 20 benötigt. Wenn die Abrufschaltung 26 die Kennzeichnung oder den Code der Rechnereinheit Ci abgibt, so liefert der Komparator 50 (Fig. 2)

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ein Signal H auf der Ader 52, das die Gatter 54 und 56 vorbereitet.

Jeder Komparator ist entsprechend dem Code der Rechnereinheit fest verdrahtet, von der er Teil ist. Wenn demgemäß entsprechend Fig. 2 der Komparatur 50 seinen eigenen Code von der Rechnerabrufschaltung 26 über die Adern CRM aufnimmt, so stellt der Komparator mit Hilfe seiner internen Verdrahtung eine Übereinstimmung fest, die dazu führt, daß ein Ausgangssignal an die Ader 52 angelegt wird. Das Ansprechen der Schaltungen gemäß Fig. 2 auf dieses Ausgangssignal des Komparators auf der Ader 52 hängt von dem augenblicklichen Zustand der Schaltungen und insbesondere davon ab, ob der Rechner 100 einen Zugriff zu einem Speicherabschnitt verlangt hat oder nicht. Die alternativen Vorgänge, die dann in Abhängigkeit von dem Ausgangsimpuls.des Komparators ablaufen, werden in den nachfolgenden Abschnitten im einzelnen beschrieben.

Fig. 4 erläutert die zeitlichen Beziehungen zwischen den Ausgangssignalen CLI, CL2 und CL3 des Taktgebers 22 und dem Ausgangssignal des Komparators 50 dann, wenn der Komparator das Eintreffen seines eigenen Kennzeichnungscode von der Rechnerabrufschaltung 26 fest-

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stellt. Die Vorderflanke des impulses CU schaltet die Abrufschaltung 26 um eine Position weiter. Es sei angenommen, daß die Abrufschaltung 26 zu diesem Zeitpunkt die Kennzeichnung der in Fig. 2 gezeigten Rechnereinheit Ci angibt und an die Adern CRM anlegt. Dann erzeugt der Komparator 50 einen Ausgangsimpuls, der im wesentlichen mit der Vorderflanke des Impulses CLl zusammenfällt. Dieser Ausgangsimpuls des Komparators ist in Fig. 4 dargestellt und dauert bis zur Vorderflanke des nächsten Impulses CU . Zu diesem Zeitpunkt wird die Rechnerabrufschaltung 26 auf eine andere Position weitergeschaltet und gibt die Kennzeichnung einer anderen Rechnereinheit an.

Die Impulse CL2 und CL3 treten sequentiell nach dem Impuls CLl auf. Die Zeitdauer einer einzigen Folge dieser drei Impulse kann sich abhängig davon ändern, ob die adressierte Rechnereinheit zu diesem Zeitpunkt Zugriff zu einem Speicherabschnitt verlangt oder nicht. Wie in Fig. 4 für die erste Folge dieser drei Impulse CL- gezeigt, hat eine einzige Folge sowie das Ausgangssignal des Komparators 50 eine Dauer von 1.000 ns , wenn die adressierte Rechnereinheit Zugriff zu einem Speicherabschnitt wünscht. Eine Folge dieser Dauer wird entsprechend der Angabe in Fig. 4 "langer Zyklus" genannt. Eine Folge der drei

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Impulse CL- umfaßt nur 400 ns und wird "kurzer Zyklus" genannt, wenn die adressierte Speichereinheit zu diesem Zeitpunkt keinen Zugriff zu einem Speicherabschnitt verlangt. Die letzte Folge von Impulsen CL-in Fig. 4 zeigt einen kurzen Zyklus.

Wie nachfolgend noch im einzelnen beschrieben wird, bestimmt das Ansprechen des Gatters 56 auf das Ausgangssignal des Komparators auf der Ader 52, ob die Rechnerabrufschaltung 26 in einen langen oder einen kurzen Zyklus eintritt. Das Flipflop FF3 ist immer dann zurückgestellt, wenn die Rechnereinheit keine Bedienung anfordert. Zu diesem Zeitpunkt ist die zum unteren Eingang des Gatters 56 führende Ausgangsader 66 auf H, und das Eintreffen eines Komparator-Ausgangssignals am oberen Eingang des Gatters 56 schaltet das Gatter ein und bringt dessen Ausgang auf L. Dieses Signal L läuft dann über die Ader SCY zurück zum CL-Taktgeber22. Dieses Signal SCY* gibt dem CL-Taktgeber an, daß die adressierte Rechnereinheit im Augenblick keine Bedienung anfordert. Der CL-Takfgeber erzeugt dann einen kurzen Zyklus von 400 ns.

Alternativ ist das Flipflop FF3 immer dann im eingestellten Zustand und die Ader 66 auf L, wenn die Rechnereinheit eine Bedienung wünscht.

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In diesem Fall schaltet das Gaiier56 bei Empfang eines Komparatorausgangsimpulses nicht ein und die Ader SCY bleibt auf H. Dadurch wird der CL-Taktgeber 22 veranlaßt, einen langen Zyklus von Ausgangsimpulsen zu erzeugen, wie für den ersten Zyklus in Fig. 4 gezeigt.

Jedes Rechnerelement 1OQbeispielsweise das Rechnerei ement 100 in Fig. 2 für die Rechnereinheit Ci führt seine Arbeitsfunktionen unabhängig von der Zeitsteuerungsschaltung 30 in Fig. 1 aus und erzeugt Anforderungen für einen Zugriff zu einem Speicherabschnitt. Solche Anforderungen haben den Zweck, entweder vom Rechner gelieferte Informationen in den Speicherabschnitt einzuschreiben oder alternativ Informationen von dem angegebenen Speicherabschnitt zwecks Verwendung im Rechner aufzunehmen. Zur Durchführung ihrer verschiedenen Funktionen einschließlich der Anforderung eines Zugriffs zu einem angegebenen Speicherabschnitt erzeugt der Rechner die an der Unterseite des Blockes 100 in Fig. 2 dargestellten Zeitsteuerungsimpulse, wobei die Impulse in der Reihenfolge von links nach rechts, also in der Reihenfolge Tl, T2, WAIT und T3 erzeugt werden. Wie nachfolgend noch im einzelnen beschrieben wird, führt der Impuls Tl die höherstelligen acht Bits von der Sammelleitung 102 in das Register Rl und

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der Impuls T2 führt die niedrigerstelligen acht Bits von dieser Sammelleitung zum Register R2. Der Impuls T2 wird außerdem zur Vorbereitung an den oberen Eingang eines UND-Gatters 80 angelegt. Wenn zu diesem Zeitpunkt der Rechner 100 einen Zugriff zu einem Speicherabschnitt 20 verlangt, so erscheint ein Signal H auf der Ader 82, wodurch das Gatter 80 eingeschaltet wird. Dadurch wird über die Ader 76 das Flipflop FF2 eingestellt. Die Einstellung dieses Flipflops veranlaßt die Übertragung eines Signals H über die Ader 72 zur Vorbereitung des Gatters 70, so daß ein nachfolgender Taktimpuls CL3 von der Zeitsteuerungsschaltung 30 das Gatter 70 einschaltet und das Fiipflop FF3 über die Ader 68 voreinstellt. Diese Voreinstellung des Flipflops bringt die Ader 66 auf L und die Ader 64 auf H. Das Signal H auf der Ader 64 löscht das Flipflop FF2 und bereitet das Gatter 54 vor. Das Signal L auf der Ader hält das Gatter 56 im abgeschalteten Zustand.

Eine Teilzusammenfassung der vorhergehenden Erläuterung ergibt, daß der voreingestellte Zustand des Flipflops FF3 angibt, daß der Rechner 100 im Augenblick einen Zugriff zu einem Speicherabschnitt anfordert. Alternativ zeigt der Normalzustand des Flipflops FF3 an, daß der Rechner im Augenblick keinen Speicherzugriff wünscht. Der Einstellzustand des

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Flipflops bereitet das UND-Gatter 54 vor, so daß es auf einen nachfolgenden Komparator-Ausgangsimpuls auf der Ader 52 ansprechen kann. Der Normalzustand des Flipflops FF3 bereitet das UND-Gatter 56 vor, so daß es auf einen Komparator-Ausgangsimpuls auf der Ader 52 ansprechen kann, wenn die Rechnereinheit Ci durch die Rechnerabrufschaltung 26 adressiert wird.

Es sei zunächst angenommen, daß die Rechnereinheit Ci im Augenblick keinen Zugriff zu einem Speicherabschnitt anfordert, wenn sie durch die Rechnerabrufschaltung 26 adressiert wird. Dann befindet sich das Flipflop FF3 im Ruhezustand und das Gatter 56 ist durch das Signal H auf der Ader 66 vorbereitet. Der Komparator 50 stellt jetzt seinen Kennzeichnimgscode auf den Adern CRM fest und gibt ein Signal H

über die Ader 52 zum oberen Eingang des Gatters 56. Dadurch schalet tet das Gatter ein und gibt ein Signal L zur Ader SCY , die zum CL-Taktgeber 22 in Fig. 1 führt. Der Taktgeber wird dadurch veranlaßt, in seine Arbeitsweise "Kurzer Zyklus" einzutreten und dadurch entsprechend der Darstellung in Fig. 4 die Taktimpulse auf den Adern CL2 und CL3 abzukürzen. Auf diese Weise wird der CL-Taktgeber 22 schnell auf den Code der nächsten Rechnereinheit 10 weiterge-

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schaltet, so daß sie auf die gleiche Weise wie die Einheit Ci in Fig. abgefragt werden kann.

Es ist bekannt. Taktgeber mit der Möglichkeit von sowohl langen als auch kurzen Zyklen auszustatten.

Die Wechselwirkung zwischen der Zeitsteuerungsschaltung 30 und den Rechnereinheiten 10 erfordert entsprechend dem vorliegenden Ausführungsbeispiel der Erfindung nur fünf Adern: vier Adern werden für die Übertragung des Rechnerkennzeichnungscode auf den Adern CRM und eine Ader für die Rückübertragung des Signals "Kurzer Zyklus" auf der Ader SCY benötigt. Die Ader SCY wird normalerweise auf H gehalten, so daß der Ausgang des Gatters 56, der durch Verdrahtung eine ODER-Verknüpfung mit entsprechenden Ausgängen der übrigen Rechnereinheiten 10 bildet, beim Auftreten eines Signals "Keine Speicheranforderung" auf der Ader 66 und Feststellung der Rechnereinheitskennzeichnung auf der Ader 52 auf L geht.

Es sei als nächstes angenommen, daß der Rechner 100 einen Zugriff zu einem Speicherabschnitt anfordert, wenn er durch die Rechner-

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abrufsschaltung 26 adressiert wird. Das Flipflop FF3 befindet sich dann im voreingestellten Zustand, wie oben erläutert, so daß das Gatter 54 über die Ader 64 vorbereitet und das Gatter 56 über die Ader 66 ausgeschaltet ist. Das Gatter 56 hält demgemäß die Ader SCY auf H, wenn das Kompararor-Ausgangssignal über die Ader 52 ankommt. Dadurch wird der CL-Taktgeber veranlaßt, Zeitsteuerungsimpulse eines langen Zyklus auf die Adern CL2 und CL3 zu geben, wenn er den Code der Rechnereinheit Ci an die Ader CRM anlegt.

Außerdem ist, da sich das Flipflop FF3 im Augenblick im voreingestellten Zustand befindet, das Gatter 54 durch das Signal H auf der Ader 64 vorbereitet, so daß es beim nachfolgenden Auftreten des Kennzeichnungscode für die Rechnereinheit Ci auf den Adern CRM einschaltet und ein Signal H an die Ader 60 gibt. Dieses Signal bereitet die Gatter 112, 118 und 122 vor. Wie nachfolgend erläutert werden soll, liefert der Ausgang dieser Gatter den Kennzeichnungscode des angeforderten Speicherabschnitts über die Adern MR, die Adresse der Daten innerhalb dieses Speicherabschnittes über die Adern AD und ein Signal auf der Ader RW, das angibt, ob die jeweilige Speicheranforderung eine Lese- oder eine Schreibanforderung ist. Diese Informationen werden an

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die Sammelleitung 12 gegeben und beim nächsten Auftreten des Zeitsteuerungsimpulses CL2 vom CL-Taktgeber 22 am Eingang des Gatters 111 (Fig. 2) durch das Signal LFC in den Speicherabschnitt geführt. Die Zeitsteuerungsfolge für CL2 ist in Fig. 4 dargestellt. Das Ausgangssignal des Komparators 50 auf der Ader 52 läuft außerdem zum Takteingang des Flipflops FF3. Dadurch wird das Flipflop FF3 bei der Rückflanke des in Fig. 4 gezeigten Ausgangssignals des Komparators 50 gelöscht.

In teilweiser Zusammenfassung kann entsprechend der Erfindung jede der Rechnereinheiten 10 schnell abgefragt werden, um festzustellen, ob sie einen Zugriff zu irgendeinem Speicherabschnitt 20 benötigt oder nicht. Wenn eine Rechnereinheit 10 einen solchen Zugriff zu einem Speicherabschnitt 20 verlangt, dann wird der Rechnereinheit ein langer Zyklus von CL-Taktimpulsen zugeführt, damit die Rechnereinheit einen Zugriff zu dem angeforderten Speicherabschnitt über die Zeitmultiplex-Sammelleitung 12 durchführen kann. Es ergibt sich, daß dieser Zugriff ein besonders zugeordneter Zugriff ist und keine weitere Rechnereinheit 10 während dieser Zeit einen Zugriff zu dem Speicherabschnitt erlangen kann.

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Der zweite und dritte Arbeitsvorgang, den die logische Schnittstellenschaltung ausführt, treten nur auf, wenn der Rechner 100 einen Zugriff zu einem der Speicherabschnitte 20 für eine Lese- oder Schreiboperation verlangt. In diesem Fall stellt die Zeitsteuerungsschaltung 30 eine Speicheranforderung fest und versorgt die Rechnereinheit Ci mit den Taktimpulsen des langen Zyklus für CL2 und CL3. Die Lese-Operation soll zuerst erläutert werden. Sie beinhaltet ein zweistufiges Verfahren, das von den internen Zeitsteuerungssignalen Tl₇ T2, WAIT und T3 des Rechners 100 abhängt.

Vor der Voreinstellung des Flipflops FF3 zur Erzeugung einer Speicheranforderung lädt der Rechner 100 das Register Rl mit Daten, die er auf die Sammelleitung 102 (eine 8-Bit-Parallelsammelleitung) anlegt. Dies geschieht durch Aktivierung der Eingabeleitung 109 des Registers Rl während des Zustandes Tl. Während des Zustandes T2 nimmt das Register R2 Informationen von der Datensammelleitung 102 auf entsprechende Weise auf. Es sei darauf hingewiesen, daß die Datenübertragung vom Rechner 100 über die Datensammelleitung 102 auf übliche Weise erfolgt und für den Fachmann klar sein dürfte.

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Das Register Rl nimmt den Kennzeichnungscode für den angeforderten Speicherabschnitt in seinen höherstell igen vier Bits auf. Diese werden an die Gatter 118 angelegt. Die niedrigerstelligen vier Bits des Registers Rl werden an die Gatter 112 gegeben und mit den sechs höchststelligen Bits des Registers R2 kombiniert, um die Adresse der gewünschten Daten innerhalb des Speicherabschnittes zu bilden. Ein Bit im Register R2 wird zum Gatter 122 gegeben und gibt an, ob die Speicheranforderung eine Lese- oder Schreibanforderung ist.

Während der Zeitsteuerungsabschnitte Tl und T2 werden also die Register Rl und R2 mit Daten geladen, die über die Adern 110 bzw. 116 zu den Gattern 112, 118 und 122 zu übertragen sind. Die Register Rl und R2 sind herkömmliche 8-Bit-Binärregister.

Während des Zeitsteuerungsabschnittes T2 schaltet der Rechner 100 das Gatter 80 über die Ader 81 durch, um das Flipflop FF2 einzustellen. Ein Impuls des Flipflops FF2 und ein Impuls CL3 betätigen dann zusammen das UND-Gatter 70 zwecks Voreinstellung des Flipflops FF3, wodurch eine Speicheranforderung angegeben wird, wie oben erläutert. Die Betätigung des Gatters 80 bewirkt außerdem eine

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Rückstellung des Flipflops RFF. Dadurch geht dessen Ausgang Q auf L, und dieses Signal wird über die Ader 86 zum Eingang WAIT des Rechners 100 übertragen. Der Rechner 100 stellt den Zustand L auf der Ader 86 fest und geht in den Zeitsteuerungszustand WAIT. In diesem Zustand bleibt er, bis das Flipflop RFF bei Eintreffen von Daten aus dem adressierten Speicherabschnitt eingestellt wird.

Zusammengefaßt erzeugt also der Rechner 100 während der Zeitsteuerungszustände Tl und T2 die Kennzeichnung des Speicherabschnittes und die Adresse der Daten im Speicherabschnitt und gibt diese Informationen in die Register Rl und R2. Dann stellt der Rechner 100 das Flipflop FF3 ein, so daß beim nächsten Erscheinen seines Kennzeichnungscode auf der Ader CRM die Zeitsteuerungsschaltung 30 ein Speicheranforderungs-Signal vom Rechner Ci auf der Ader SCY aufnimmt. Der Rechner 100 bringt sich dann selbst in den Zustand WAIT. " ·

Nachfolgend stellt, wenn der Rechner 100 im Zustand WAIT ist und die zum Speicher zu übertragenden Informationen sich in den Registern Rl und R2 befinden, der Komparator 50 seinen Kennzeichnungscode auf der Ader CRM fest, wenn die Rechnereinheit Ci durch die Rechnerabruf-

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schaltung 26 abgerufen wird. Das Signal auf der Ader 52 betätigt das UND-Gatter 54, gibt ein Signal H auf die Ader 60 und führt mit Hilfe der Gatter 118, 112 und 122 den Inhalt der Register Rl und R2 über die Adern MR, AD_x RW und LFC zu dem angegebenen Speicherabschnitt. Das Signal LFC vom Gatter 111 tritt während der Taktzeit CL2 auf. Diese Signale veranlassen den Speicher, die zur Rückgabe der angeforderten Daten oder Informationen zum Rechner 100 erforderlichen Operationen durchzuführen. Der Rechner 100 bleibt im Zustand WAIT, bis die von ihm angeforderten Informationen durch den Speicher zurückgegeben worden sind.

Auf später noch zu beschreibende Weise nimmt der Speicherabschnitt 20 seinen Kennzeichnungscode über die Adern MR auf, die Adresse des Datenwortes über die Adern AD, ein Signal, das angibt, ob es sich um einen Lese- oder Schreibvorgang handelt, über die Ader RW sowie die Kennzeichnung des Rechners, von dem die Anforderung stammt, über die Adern CRM.

Wenn Daten von dem angeforderten Speicherabschnitt zu der anfordernden Rechnereinheit 10 übertragen werden, so wird die Kennzeichnung

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der Rechnereinheit Ci durch den Speicherabschnitt auf die Adern CR der Sammelleitung 16 gegeben und zum Komparator 90 übertragen, der ähnlich wie der Komparator 50 ausgebildet ist und ein Signal H auf der Ader 92 erzeugt, wenn sein Kennzeichnungscode festgestellt wird. Ein Signal H auf der Ader 92 bereitet das Gatter 98 vor, das dann durch ein Signal H auf der Ader LDRC von dem angeforderten Speicherabschniii- und ein Eingangssignal H auf der Lese/Schreibäder 120 betätigt wird. Ein Signal H auf der Ader 120 gibt an, daß eine Leseoperation stattfindet, während ein Signal L angibt, daß es sich um eine Schreiboperation handelt. Das Gatter 98 erzeugt dann ein Ausgangssignal H auf der Ader 99, die über das ODER-Gatter 154 zur Eingangsader 156 des Registers R3 führt.

Der Binärzustand der Ader 120 vom Register R2 steuert außerdem den Multiplexer 160. Eine Leseanzeige auf der Ader 120 (d.h., ein Signal H) veranlaßt den Multiplexer 160, Daten von der Datensammelleitung 14 aufzunehmen und in das Register R3 einzugeben. Eine Schreibanzeige (d.h., ein Signal L) auf der Ader 120 veranlaßt den Multiplexer 160, Daten von der Sammelleitung 102 aufzunehmen. Daher ist für das vorliegende Beispiel die Ader 120 auf H, und der Multiplexer

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160 nimmt die Daten von der Datensammelleitung 14 auf und gibt sie über die Ader 162 zum Register R3.

Zusammengefaßt liefert also der angeforderte Speicherabschnitt eine Angabe auf der Ader LDRC, daß er zur Übertragung von Daten über die Datensammelleitung 14 bereit ist und gibt außerdem den Kennzeichnungscode der Rechnereinheit Ci auf die Ader CR. Das Signal H auf der Ader LDRC betätigt das Gatter 98 und lädt das Register R3 mit den Daten auf der Sammelleitung 14 über den Multiplexer 160.

Der Ausgang 92 des Komparator 90 bereitet außerdem das Gatter 87 vor, das bei Eintreffen des LDRC-Signals das Flipflop RFF einstellt.

Durch die Einstellung dieses Flipflops wird angezeigt, daß die angeforderte Speicherinformation in das Register R3 geführt ist, so daß der Rechner 100 den Zeitsteuerungszustand WAIT verlassen und in den Zustand T3 eintreten kann. Dadurch können die Daten aus dem Register R3 über das Gatter 104 in den Rechner 100 geführt werden. Damit ist der Lesearbeitsvorgang zwischen der Rechnereinheit Ci und einem Speicherabschnitt 20 beendet.

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Der letzte Arbeitsvorgang, den die logische Schnittstellenschaltung der Rechnereinheit Ci durchführt, ist der Schreibarbeitsvorgang. Während der Zeitsteuerungszustände Tl und T2 werden, wie oben für den Lesevorgang erwähnt, die Register RI und R2 mit dem Kennzeichnungscode des Speicherabschnitts, der Adresse des zu lesenden oder einzuschreibenden Speicherwortes sowie einem Bit geladen, das angibt, ob der
Arbeitsvorgang ein Lese- oder ein Schreibvorgang ist. Außerdem wird das Flipflop FF3 voreingestellt, so daß die Zeitsteuerungsschaltung 30 die Speicheranforderung erkennen und bedienen kann.

Wenn der adressierte Speicherabschnitt 20 bereit ist, die in ihn einzuschreibenden Daten aufzunehmen, überträgt er den Kennzeichnungscode der anfordernden Rechnereinheit Ci über die Adern CR zum Komparator 90, woraufhin die Ader 92 auf H geht. Der Speicherabschnitt legt dann ein Signal H an die Ader LDRC, das zusammen mit dem Signal H auf der Ader 92 die Einstellung des Flipflops RFF veranlaßt.

Bei eingestelltem Flipflop RFF verläßt der Rechner den Zeitsteuerungszustand WAIT und tritt in den Zustand T3 ein. Das Zustandssignal T3
und das Schreib-Signal auf der Ader 120 betätigen zusammen das

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Gatter 150, das ein Signal H auf der Ader 152 erzeugt, um das Einführen der auf der Sammelleitung 162 erscheinenden Daten in das Register R3 zu veranlassen. Diese Informationen werden von der Sammelleitung 102 über den Multiplexer 160 empfangen.

Während der Rechner 100 sich weiterhin im Zustand T3 befindet, wird das Flipflop FF4 eingestellt, so daß das Gatter 134 nachfolgend durch ein Signal ML3 betätigt werden kann. Der in Fig. 1 gezeigte ML-Taktgeber 28 steuert jetzt die Übertragung von Daten aus dem Register R3 zu dem angeforderten Speicherabschnitt. Beim Auftreten des Zeitsteuerungsimpulses ML3 (gezeigt in Fig. 5) erzeugt das Gatter 134 ein Signal H auf der Ader 136, um das Flipflop FF5 einzustellen. Dann erscheint ein Signal H auf der Ader 142. Das nächste Auftreten der Kennzeichnung für die Rechnereinheit auf den Adern CR und das Signal LDRC vom Speicher veranlaßt die Betätigung des Gatters 94 und die Rückstellung des FJipflops FF4, um es für den nächsten Schreibvorgang vorzubereiten. Das Signal H auf der Ader 142 bereitet außerdem die Gatter 164 und 166 vor. Die einzuschreibende Information wird jetzt von der Rechnereinheit Ci über die Adern DATA zu dem angeforderten Speicherabschnitt geführt, da die Gatter 166 und 164 vorher durch das Ausgangssignal H

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auf der Ader 96 des Gatters 94 vorbereitet worden sind. Außerdem wird dem Speicher vom Gatter 164 über die Ader R3 ein Bereit-Signal zugeführt. Der Rechner 100 verläßt jetzt den Zeitsteuerungszustand T3 und setzt die normale Datenverarbeitung fort.

Ein typischer Speicherabschnitt Mj ist in Fig. 3 dargestellt und enthält einen Speicher 200, in den bzw. aus dem jede Rechnereinheit 10 Daten einschreiben bzw. lesen kann, sowie einen FIFO-Speicher 190, der Rechnereinheiten-Anforderungen speichert. Die dargestellte logische Schnittstellenschaltung kann drei verschiedene Arbeitsvorgänge oder Wechselwirkungen ausführen. Der erste Arbeitsvorgang tritt zwischen den Rechnereinheiten 10 und dem Speicherabschnitt Mj auf, wenn mehrere Rechnereinheiten Zugriff zum gleichen Speicherabschnitt anfordern. Diese Anforderungen werden im FIFO-Speicher 190 gespeichert und auf die Weise bedient, daß die zuerst eingegebene Anforderung zuerst ausgelesen wird, (ttrst-in Jirst-j3ut). Der zweite Arbeitsvorgang findet statt, wenn Daten aus dem Speicher 200 gelesen werden. Der dritte Arbeitsvorgang ergibt sich, wenn Daten in den Speicher 200 geschrieben werden. Jeder Arbeitsvorgang soll jetzt im einzelnen beschrieben werden.

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Wenn unter Bezugnahme auf Fig. 2 einer Rechnereinheit 10 durch die Zeitsteueiungsschaltung 30 ein Zugriff zu einem Speicherabschnitt 20 ermöglicht wird, so wird die Kennzeichnung des angeforderten Speicherabschnittes über die Adern MR der Sammelleitung 12, die Adresse der Daten im Speicher über die Adern AD der Sammelleitung 12 und eine Anzeige, ob die Information aus dem angeforderten Speicherabschnitt zu lesen oder in ihn einzuschreiben ist, über die Ader RW der Sammelleitung 12 übertragen. Außerdem wird die Kennzeichnung der anfordernden Rechnereinheit über die Adern CRM der Sammelleitung gegeben.

Wenn unter Bezugnahme auf Fig. 3 der Speicherabschnitt Mj seinen Kennzeichnungscode auf den Adern MR aufnimmt, gibt der Komparator 180 ein Ausgangssignal H auf die Ader 182, um die Kennzeichnung der anfordernden Rechnereinheit auf den Adern CRM über Gatter 184 zu den Eingängen des FIFO-Speichers 190 zu übertragen. Auf entsprechende Weise wird die auf den Adern AD erscheinende Adresse über Gatter 186 zum FIFO-Speicher 190 und die Lese-Schreibinformation von der Ader RW über ein Gatter 188 zum FIFO-Speicher 190 übertragen. Das nachfolgende Auftreten eines Signals auf der Ader LFC

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veranlaßt, wie oben erläutert, den Speicher 190, die angegebenen Informationen aufzunehmen. Der FIFO-Speicher 190 umfaßt zwei übliche Speicherelemente mit 32 Wörtern und 8 Bits.

Die Art der im Speicher 190 enthaltenen Daten ist in Fig. 3 angegeben, wobei die Bits 0 bis 10 die Adresse AD belegen, das Bit 11 das Lese/ Schreibbit RW ist und die Bits 12 bis 15 die Rechnerkennzeichnungsbits CR darstellen.

Beim.vorliegenden Ausführungsbeispiel besitzt der FIFO-Speicher 190 genügend Speicherraum, um Anforderungen von jeder der Rechnereinheiten 10 aufzunehmen. Wenn daher sechzehn Rechnereinheiten vorhanden sind, würden sechzehn Speicherstellen im Speicher 190 vorhanden sein. Wenn alle sechzehn Rechnereinheiten 10 gleichzeitig einen Zugriff zum Speicherabschnitt Mj fordern, so ergibt sich, daß dann jede dieser Anforderungen in der Reihenfolge der Aufnahme durch den FIFO-Speicher 190 gespeichert wird. In einem solchen Fall wird, wenn entsprechend Fig. 1 der CL-Taktgeber 22 die Rechnerabrufschaltung 26 weiterschaltet, die Anforderung von jeder Rechnereinheit 10 sequentiell in den FIFO-Speicher 190 gegeben.

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Μαη beachte, daß das Einspeichern in den FIFO-Speicher 190 unabhängig von den übrigen Vorgängen im Speicherabschnitt Mj stattfindet und aliein von der Zeitsteuerung des CL-Taktgebers 22 in der Zeitsteuerungsschaltung 30 abhängig ist.

Die übrigen Schnittstellenschaltungen in Fig. 3 betreffen allein die nächste Rechneranforderung, die zu bedienen ist. Dies ist die Rechneranforderung 191, die den unteren Teil des FIFO-Speichers 190 einnimmt. Wie in Fig. 3 gezeigt, wird die Kennzeichnung der Rechnereinheit CR, von dem die Speicheranforderung ausgeht, über Adern 196, Gatter 198 und die CR-Adern der Sammelleitung 16 zur anfordernden Rechnereinheit zurückübertragen, wenn die Gatter 198 nachfolgend durch die Ader 242 betätigt werden.

Die Adresse AD der Information im Speicher wird direkt über Adern 192 zum Adresseneingang AD des Speichers 200 übertragen. Das Lese/Schreibbit RW wird an mehrere Stellen gegeben, die nachfolgend genauer erläutert werden sollen.

Während einer Speicherleseoperation (d.h., wenn das Bit RW auf H ist),

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fUhrt ein ODER-Gatter 210 das Signal H auf der Ader 194 über die Ader 211 zum Start-Eingang des Speichers 200. Bei diesem Speicher handelt es sich um eine Ausführung bekannter Art.

Bei Beendigung der Speicherleseoperation aufgrund des Erscheinens der Adresseninformation auf den Adern 192 wird ein Signal DONE über die Ader 201 zum Gatter 236 übertragen. Dieses Signal veranlaßt in Kombination mit einem Signal H durch das Lese/Schreibbit RW auf der Ader 194 und der Feststellung durch den Komparator 202 des Speicherabschnittes Mj, daß der Kennzeichnungscode des Speicherabschnittes auf den Adern MRC eingetroffen ist {d.h., ein Signal H auf der Ader 204), das Gatter 236, ein Signal H auf die Ader 237 zu geben.

Wenn demgemäß der ML-Talctgeber 28 in Fig. 1 einen Zeltsteuerungs-Impuls auf der Ader MLI erzeugt, um die Speicherabrufschaltung 32 auf den Kennzeichnungscode für den Speicherabschnitt Mj weiferzuichalten, veranlaßt das Signal H des Komparator 202 das Gatter 236, ein Autgangssignal H über die Ader 237, das ODER-Gatter 240 und die Ader 242 weiterzuleiten, um den Kennzeichnungscode CR der fcechnerelnheit, von der die ieseanforderung stammt, über die Gatter 198

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und die Adern CR der Sammelleitung 16 abzugeben. Außerdem wird das Ausgangssignal H des Gatters 236 über die Ader 237 zum Gatter 222 übertragen, um die Weiterleitung der aus dem Speicher gelesenen Daten über die Adern 220, das Gatter 222 und die Datensammelleitung 14 zu ermöglichen. Schließlich veranlaßt die Betätigung des Gatters 236 die Vorbereitung des Gatters 224, das dann bei späterer Ansteuerung durch den Zeitsteuerungsimpuls ML2 vom ML-Taktgeber 28 ein Signa! H über die Ader 230, das ODER-Gatter 232 und die Ader LDRC zur anfordernden Rechnereinheit überträgt. Die zeitliche Folge der Impulse vom ML-Takfgeber 28 ist in Fig. 5 dargestellt. Die Aufnahme der Informationen CR, LDRC und DATA auf der Sammelleitung 16 durch die anfordernde Rechnereinheit bei einem Lesevorgang ist oben für die Rechnereinheit Ci analysiert worden.

Es sei darauf hingewiesen, daß die Speicherabrufschaltung 32 in Fig. I die erforderlichen Zeitsteuerungssignale über den Komparator 202 abgibt, um dem Speicherabschmft Mf einen speziell zugeordneten Zugriff über die Sammelleitung 16 zu der anfordernden Speichereinheit zu ermöglichen, und daß während dieser Zeitspanne kein anderer Speicherabschnttt 20 über die Sammelleitung 16 Zugriff zu irgendeiner

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Rechnereinheit hat. Die gerade beschriebene logische Schnittstellenschaltung führt die Lesefunktion aus und wartet dann, bis sie bei der Zeitmultiplex-Sammelleitung 16 an die Reihe kommt. Das wird durch das Erscheinen ihres Kennzeichnungscode im Komparator 202 angegeben.

Sobald die aus dem Speicher 200 gelesenen Daten an die Rechnereinheit gegeben sind, wird die nächste Einheit im FIFO-Speicher 190 auf übliche Weise zur Speicherposition 191 gegeben. Wenn die nächsteAnforderung ein Schreibvorgang ist, dann muß eine Information von der anfordernden Rechnereinheit zur Schnittstellenschaltung des Speicherabschnittes Mj übertragen werden, bevor die Schnittstellenschaltung irgendeine andere Arbeit tun kann. Wenn demgemäß das Bit RW auf L ist (d.h., einen Schreibvorgang angibt), so erscheint ein Signal L auf der Ader 194 und wird zu den invertierenden Eingängen der Gaffer 226 und 234 geführt. Beim nächsten Eintreffen des Kennzeichnungscode des Speicherabschniffs Mj im Komparator 202 wird ein Signal H auf der Ader 204 erzeugt, das zum Gatter 234 läuft und in Kombination mit dem Signal L auf der Ader 1,94 ein Signal H über die Ader 238 und das OD ER-Gatter 240 überträgt.

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so daß di· Gatter 198 den KennzeiGhnungscode CR der anfordernden Recbnereinheit von den Adern 196 über die Adern CR der Sammellei-

tune 16 übertragen können. Beim Erscheinen des Zeitsteuerungsimpulwi MU vom ML-Taktgeber 28 gibt das Gatter 226 ein Signal H über die Ader 228, das ODER-Gatter 232 und die Ader LDRC der Sammelleitung 16.

Wft cfcen bei der Erläuterung von flg. 2 erwähnt, wartet, wenn die Schnittstellenschaltung der Rechnereinheit Ci ein Schreibkommando verarbeitet, der Rechner 100 auf die Rückgabe eines Signals auf der Ader LDRC. Wenn ein Signal H auf der Ader LDRC In flg. 2 ankommt und 4er Komparator 90 den Kennzeichnungscode CR der Rechnereinheit feststellt, wird das Gatter 87 betätigt und gibt ein Signal H üb* 4\t Ader 89, um das RFf-flipflop 84 «inzustellen und den Rechner 100 aus dem Zeitsteuerungszustand WAIT zu bringen. Außerdem wird de» Gatter 94 durch das Signal H auf der Ader 92, das Signal H auf der Ader LDRC und das Signal L auf der Lese/Schretbader 120 betätigt. Das Gatter 94 veranlaßt dann die Gatter 164 und 166, das lerett-Signal auf der Ader RD und die in den Speicherabschnitt Mj einzuschreibenden Daten über die Adern DATA abzugeben.

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Entsprechend Fig. 3 wird beim Eintreffen eines Signals H auf der Bereit-Ader RD das Gatter 206 veranlaßt, ein Signal H über die Ader 208, das ODER-Gatter 210 und die Ader 211 zum Start-Eingang des Speichers 200 zu geben. Gleichzeitig werden die einzuschreibenden Daten von der Rechnereinheit über das betätigte Gatter 212 in das Register R4 übertragen. Dieses Register gibt die Daten direkt zum Dateneingang des Speichers 200. Demgemäß werden die im Register R4 stehenden Daten in die durch die Adresse AD auf den Adern 192 angegebene Speicherstelle eingeschrieben, und zwar beim Erscheinen des Start-Kommandos auf der Ader 211.

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Claims

BLUMBACH · WESER . BERGEN · KRAMER ZWIRNER · HIRSCH

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN 2635592

Postadresse München: Patentconsult 8 München 60 Radedcestraße 43 Telefon (089) 885603/883604 Telex 05-212313 Postadresse Wiesbaden: Patentconsult 62 Wiesbaden Sonnenberger Straße 43 Telefon (06121)562943/561998 Telex 04-186

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PATENTANSPRÜCHE

(Iy Schaltungsanordnung zum Abruf von Prozessor- und Speicheranforderungen in einer Multiprozessoranlage mjt einer Vielzahl von Prozessoren, wenigstens einem Speicher, der eine Vielzahl getrennt adressierbarer Abschnitte besitzt, und
einem Zeitmultiplex-Sammelleitungsnetzwerk, das jeden Prozessor mit jedem Speicherabschnitt verbindet,
dadurch gekennzleichnet,
daß die Schaltungsanordnung folgende Bauteile aufweist:
eine Zeitsteuerung (30) zur Erzeugung einer Vielzahl von Zeitsteuerungssignalen,

eine erste Schaltung (26), die unter Ansprechen auf erste Zeitsteuerungssignale sequentiell alle Prozessoren abfragt, um festzustellen, ob ein Prozessor Zugriff zu irgendeinem angegebenen

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München: Kramer · Dr. Weser · Hirsch — Wiesbaden: Blumbach · Dr. Bergen · Zwirner

Abschnitt der Speicherabschnitte benötigt, eine Prozessorschaltung, die bei Feststellung, daß der abgefragte Prozessor Zugriff zu einem Speicherabschnitt benötigt, den abgefragten Prozessor über das Sammelleitungsnetzwerk mit dem angegebenen Speicherabschnitt verbindet,

eine zweite Schaltung (32), die unter Ansprechen auf zweite Zeitsteuerungssignale sequentiell alle Speicherabschnitte abfragt, um festzustellen, ob ein Speicherabschnitt Zugriff zu irgendeinem angegebenen Prozessor benötigt,

eine Speicherschaltung, die bei Feststellung, daß der abgefragte Speicherabschnitt Zugriff zu einem Prozessor benötigt, den abgefragten Speicherabschnitt über das Sammelleitungsnetzwerk mit dem angegebenen Prozessor verbindet.
2. Schaltungsanordnung nach Anspruch 1,

dadurch gekennzeichnet, daß die erste Schaltung (26) unter Ansprechen auf die ersten Zeitsteuerungssignale eine Folge einer ersten Gruppe von Kennzeichnungscodierungen erzeugt, wobei jeder Code einem anderen Prozessor eindeutig zugeordnet ist, und jeden erzeugten Code an alle Prozessoren abgibt.

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3. Schaltungsanordnung nach Anspruch I₇
dadurch gekennzeichnet, daß die zweite Schaltung (32) unter Ansprechen auf zweite Zeitsteuerungssignale eine Folge einer zweiten Gruppe von Kennzeichnungscodierungen erzeugt, wobei jeder Code einem anderen Speicherabschnitt eindeutig zugeordnet ist, und jeden erzeugten Code an alle Speicherabschnitte abgibt.
4. Schaltungsanordnung nach Anspruch 1,
dadurch gekennzeichnet, daß die Zeitsteuerung (30) in Abhängigkeit davon, daß ein abgefragter Prozessor einen Zugriff zu einem der Speicherabschnitte benötigt_/ eine Gruppe von Steuersignalen langer Dauer an den abgefragten Prozessor gibt,

daß die Prozessorschaltung unter Ansprechen auf die Steuersignale langer Dauer die Übertragung von Signalen vom abgefragten Prozessor zum Speicherabschnitt steuert,

und daß die Zeitsteuerung in Abhängigkeit davon, daß ein abgefragter Prozessor keinen Zugriff zu einem der Speicherabschnitte benötigt, eine Gruppe von Steuersignalen kurzer Dauer an den abgefragten Prozessor gibt.

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