DE2648225C2

DE2648225C2 - Datenspeicherwerk

Info

Publication number: DE2648225C2
Application number: DE2648225A
Authority: DE
Inventors: Alexander Wilson High Bridge N.J. Young
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1976-05-21
Filing date: 1976-10-25
Publication date: 1982-05-27
Also published as: DE2648225A1; US4040029A; JPS52142929A; JPS5716427B2; JPS5843832B2; JPS57100675A

Description

Die vorliegende Erfindung geht aus von einem Datenspeicherwerk nach dem Oberbegriff des Patentanspruchs 1.

Bei Mikroprozessoren, die in einer bestimmten Einrichtung verwendet werden, ist das steuernde Programm gewöhnlich m Festwertspeichern (ROM-Speichern) gespeichert. Für die Speicherung des feststehenden Programms und der für das Programm benötigten konstanten Werte ist gewöhnlich mehr als nur ein einziges solches Speichermodul erforderlich. Zur Speicherung der in der Einrichtung benötigten veränderlichen Daten reicht im allgemeinen ein einziges Speichermodul mit freiem Zugriff aus. Durch die Verwendung mehrerer Module, die jeweils einen Datenblock speichern, wird für jedes Modul eine Blockdecodierung erforderlich. Das Erfordernis einer Blockdecodierung erhöht aber die Anzahl der Logikschaltwerke, die für die Realisierung einer vorgegebenen Einrichtung notwendig werden.

Ein Speicherwerk, das sowohl Festwert- als auch beliebig zugreifbare Speichermodule (ROM- bzw. RAM-Speicher) enthält, die außer Wortdecodierern jeweils eigene Blockadressendecodierer benötigen, ist z. B. aus der US-PS 38 21 715 bekannt.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein geeignetes Speicherwerk für Mikroprozessoren anzugeben, bei dem zur Ansteuerung der Spcicliermodule weniger Bauelemente erforderlich sind. Und bei dem die Funktion wenigstens eines Blockadressendecodierers durch eine bereits in den Speichermodulanordnungen vorhandene oder eine einfache zusätzliche Schaltung ausgeübt werden kann.

Diese Aufgabe wird durch ein wie eingangs bereits erwähntes Datenspeicherwerk gelöst, das durch die in dem kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gekennzeichnet ist.

Ein wesentlicher Vorteil der vorliegenden Erfindung

iü besteht darin, daß ein oder mehrere Blockadressendecodierer nicht erforderlich sind. Vielmehr wird deren Funktion von einer in den Speichermodulanordnungen bereits vorhandene oder von einer leicht aufzubauenden ODER-Schaltung übernommen.

Durch die verminderte Anzahl der erforderlichen Schaltungselemente ist ein erfindungsgemäßes Datenspeicherwerk daher vorteilhafterweise kostengünstiger herstellbar als vergleichbare bekannte Speicherwerke.

Im folgenden werden die Erfindung und deren Ausgestaltungen im Zusammenhang mit den Figuren näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild eines bekannten Speicherwerks,

Fig. 2 ein Blockschaltbild eines ROM-Speichermoduls gemäß der Erfindung,

F i g. 3 ein Schaltungssymbol für einen programmierbaren Inverter oder Negierer,

F i g. 4 ein Blockschaltbild eines Speicherwerkes gemäß einem Ausführungsbeispiel der Erfindung und

Fig. 5 ein Blockschaltbild eines Speicherwerkes gemäß einer anderen Ausführungsforin dor Erfindung.

F i g. 1 zeigt die Organisation eines typischen

bekannten Speicherwerkes für einen Mikroprozessor.

Es enthält zwei Festwertspeicher 10 und M. die zur Speicherung eines feststehenden Programms und der Werte von Konstanten dienen können. Zur Speicherung gelegentlicher Programme und veränderlicher Daten oder als Puffer zwischen Eingangs- und Ausgangs-Einrichtungen kann ein beliebig zugreifbarcr Speicher 12

■to (RAM-Speicher) vorgesehen sein.

Bei dem dargestellten Speicherwerk seien m Adressenleilungcn vorhanden, so daß 2"' Wörter adressierbar sind. (Unter einem Wort sollen die Bits verstanden worden, die an einer Adresse gespeichert sind.)

Bei dem dargestellten Speicherwerk haben die .Speichermodule alle unterschiedliche Kapazitäten. Der Festwertspeicher 10 vermag 2^A Wörter zu speichern. Die Adressenleitungen der k niedrigsten Stellen sind also mit dem internen Wortadressendccodiercr 14 des

jo Moduls oder Festwertspeichers 10 gekoppelt. Beim Festwertspeicher 11 müssen dicyAdressenleiuingen der niedrigsten Stellen mit seinem Wortadressendecodierer gekoppelt sein. Die Signale auf den Adressenleitungen der höchsten Stellen müssen zur Unterscheidung eines im Festwertspeicher 10 adressierten Wortes von einem im Festwertspeicher 11 adressierten Won decodiert werden, da die j Adressenleitungen eine Teilmenge der k Adressenleitungen sind oder umgekehrt. In den Festwertspeichern 10 und 11 wird also jeweils ein Wort

M) adressiert, und die Blockadressenbits geben an, welches der adressierten Wörter gebraucht wird.

Für den Festwertspeicher 10 erzeugt ein Blockadressendecodierer 15 ein Ausgangssignal, wenn auf den (m-k) Blockadrcssenleitungen an seinen Eingangs-

h5 klemmen der richtige Wert auftritt. Das Ausgangssignal vom Blockadressendecodierer 15 gibt den Festwertspeicher 10 über eine C/T-Klemmc (Chip-Freigabe-Klemme) frei. Wenn die Signale auf den höherstelligen Adressen-

leitungen anzeigen, daß sich das adressierte Wort im Festwertspeicher 11 befindet, spricht ein Blockadressendecodierer 16 an und gibt den Festwertspeicher 11 frei.

In entsprechender Weise wird der beliebig zugreifbare Speicher 12 über /Wortadressenleitungen unc(m — /) Blockadressenleitungen adressiert.

Im allgemeinen werden die ROM- und RAM-Speicher jeweils als »Modul« bezeichnet. Manche Module können mehrere integrierte Speicherschaltungen enthalten, je nachdem, wie groß das Speicherwort des Systems ist, d. h. je nachdem, wieviele Bits ein Wort hat und wie groß die Wortlänge in jeder integrierten Schaltung ist. Es ist eine integrierte 1024 χ 1-Speicherschaltung bekannt, die 1024 Wörter, die jeweils ein Bit lang sind, zu speichern vermag. Wenn das Speichersystem mit einer Wortlänge von 8 Bit arbeitet, also einem Byte, werden 8 integrierte Schaltungen dieses Typs, mit Ausnahme der Datenklemmen, parallelgeschaltet. Da das Modul 1024 Wörter enthält, müssen mit dem internen Wortadressendecodierer 10 Adressenleitungen (2¹⁰= 1024) gekoppelt werden. Nimmt man an, daß die Einrichtung mit 16 Adressenleitungen fm= 16) arbeitet, dann werden die 6 Adressenleitungen der höchsten Stellen mit den Eingangsklemmen eines Decodierers gekoppelt, der bei diesem Beispiel ein NAND-Glied mit sechs Eingängen sein kann. Das Alisgangssignal des NAND-Gliedes oder Decodierers wird dann der integrierten Schaltung zugeführt. Das CE-Signal für die integrierte Schaltung muß einen niedrigen Wert haben, um den Speicher freizugeben. Einige der sechs Adressenleitungen der höchsten Stellen können u. U. Inverter erfordern, was von den Blockadressen abhängt.

Die Blöcke, d. h. die Anzahl der Wörter in einem Modul, sind nicht immer für alle Module gleich. Manche Adressen können daher im Speicherwerk nicht verwendet werden. Nimmt man beispielsweise an, daß m= 16. 7 = 9 und k— 10 sind, so würde der Festwertspeicher 10 in Fig. 1 ein Fassungsvermögen von 1024 Wörtern haben. Es sei angenommen, daß dies die ersten 1024 Wörter sind, die im Speicherwerk udressierbar sind. Der Blockdecodierer 15 würde dann auf lauter Logikwerte Null oder logische Nullen ansprechen, d. h. der Logikwerl Null auf allen Adressenleitungcn 2¹⁵ bis 2"' wird unter diesen Umstanden den Festwertspeicher für Binäradressen OOOOOOXXXXXXXXXX zum Ansprechen bringen, wobei die Symbole »X« unbeachtliche Werte bedc.iten, da sie durch den Wortadressendecodierer 14 im Festwertspeicher 10 decodiert werden.

Da y=9 ist, hat der Festwertspeicher 11 ein Fassungsvermögen von 2⁹ oder 512 Wörtern. Der Blockdecodierer 16 muß auf die Signale auf den sieben höchststelligen Adressenleitungen ansprechen, die nicht alle gleich Null sein können, da dies in einer gültigen Adresse für den Festwertspeicher 10 enthalten wäre. Die Blockadressc für den Festwertspeicher 11 kann auch nicht 0000001 sein, da dieser Wert ebenfalls im gültigen Adressenbereich für den Festwertspeicher 10 liegt, wenn die höchste Stelle (Adressenleitung 29) eine logische 1 ist. Die Blockadresse für den Festwertspeicher 11 muß daher 0000010 oder 0000011 sein, sie kann jedoch nicht beide Werte haben. Wenn der Wert von / nicht ebenfalls 9 ist, dann schließen Blöcke, die durch 0000010 im Festwertspeicher 11 adressiert werden. Wörter mit den Adressen 0000011 XXXXXXXXX aus. In entsprechender Weise können Wörter mit den Adressen OOOOOIOXXXXXXXXX nicht verwendet

werden, wenn der Festwertspeicher 11 die Blockadresse 0000011 hat.

Bei dem in Fi g. 1 dargestellten bekannten Speicherwerk benötigt der frei zugreifbare (RAM-)Speichei 12 ebenfalls einen Blockdecodierer 17.

F i g. 2 zeigt ein Blockschaltbild einer Ausführungsform eines Moduls. Das Modul gemäß Fig. 2 ist ein Festwertspeicher oder ROM mit der Wortlänge 8 und einem Speichervermögen von 2" Wörtern.

Die π niedrigstelligen (Wort-)Adressenleitungen sind mit einem Wortadressendecodierer oder Wortwähler 21 gekoppelt. Die Konstruktion solcher Wähler ist bekannt. Die Ausgangssignale vom Wortwähler 21 wählen eines der 2" SsteHigen By :es in einer Speicherzelle 22, deren Konstruktion ebenfalls bekannt ist. jedes der 8 Bits wird durch ein eigenes UND-Glied 23 einer Gruppe von UND-Gliedern freigegeben oder gesperrt.

Die (m-ri) Adressenbits der höchsten Stellen (Blockadressenbits) werden über (m — n) programmierbare Inverter 25 einem UND-Glied 24 zugeführt.

Das Adjektiv »programmierbar« soll hier bedeuten, daß ein bestimmter Wert während der Konstruktion mechanisch oder anderweitig eingestellt oder geändert werden kann. Fig. 3 zeigt einen solchen programmierbaren Inverter. Er enthält ein EXKLUSIV-ODER-Glied 31, das so konstruiert ist. daß einem seiner Eingänge dauernd der Logikwert 1 (+ V) oder 0 (— V, Bezugsypannung, Masse usw.) zugeführt werden kann. Wenn der Eingangsleitung 32 ein Signal des Wertes 0 zugeführt wird, hat das Ausgangssignal des EXKLU-SIV-ODER-Gliedes 31 den selben Wert wie das Eingangssignal auf de^r Leitung 33. Wrnn der Eingangsleitung 32 ein Signal des Wertes 1 zugeführt ist. ist das Ausgangssignal das Komplement (oder Inverse) des Eingangssignals.

Die programmierbaren Inverter 25 in Fig. 2 können für die Decodierung jeder beliebigen Kombination der (m — n) Adressenbits der höheren Stellen ausgebildet werden. Bei der Konstruktion von Festwertspeichern kann die Programmierung des Decodierer", d. h. der programmierbaren Inverter 25, die mit dem UND Glied 24 gekoppelt sind, bei der Fertigung des Festwertspeichers erfolgen. Die Inhalte eines Festwertspeichers liegen fest und sind auf einen speziellen Speicherplatz bezogen.

Fig. 4 zeigt ein Beispiel eines Speicherwerks gemäß der Erfindung, das zwei ROM- oder Festwertspeicher 40 und 41 sowie einen RAM-Speicher 42, dessen Speicherplätze beliebig zugreifbar und beschickbar sind, enthält.

Der beliebig zugreilbarc und beschickbare Speicher 42 hat eine Kapazität von 2' Speicherwörtern. Mit dem Speicher 42 sind nur die Adressenleitungen der / niedrigsten Stellen gekoppelt. (Die Daten- und Steuerleitungen sind nicht dargestellt, da sie für das Verständnis der Erfindung nicht erforderlich sind.) Anstelle eines Decodierers, der auf die Signale von den Adressenleitungen der {ni - i) höchsten Stellen anspricht, d. h. die Blockadresse, liefert das Freigabesignal ein ODER-Glied 43. Es wird dabei angenommen, daß das Freigabesignal CEeine logische Null ist.

Die Eingangssignal des ODER-Gliedes 43 sind die Freigabe-Ausgangssignale für die Freigabeanordnungen der Festwertspeicher 40 und 41. Wenn einer der Festwertspeicher 40 oder 41 adressiert wird, ist das zugehörige Freigabe-Ausgangssignal gleich I und das Ausgangssignal des ODER-Gliedes 43 ist dann ebenfalls eine 1. Die resultierende 1 vom ODER-Glied 43 sperrt

dann den beliebig zugreifbaren Speicher 42. der für die Freigabe ein Signal des Wertes O venötigt. Der nicht adressierte Festwertspeicher ist inaktiv, da sein interner Blockadressendecodierer gesperrt ist.

Wenn keiner der Festwertspeicher 40 oder 41 ■> adressiert ist, haben die beiden Freigabe-Ausgangssignale den Wert 0, so daß das ODER-Glied 43 ein Ausgangssignal des Wertes 0 liefert, das eine Freigabe des Speichers 42 bewirkt.

Die Schaltung gemäß F i g. 4 soll lediglich das Prinzip κι der Erfindung erläutern. Das ODER-Glied 43 kann funktionsmäßig vorhanden sein, oder daß es als eigenes Verknüpfungsglied in Erscheingung tritt. Zum Beispiel wenn die Freigabeausgangssignale von den Festwertspeichern intern mittels einer Emitterfolgerschaltung ii mit der Ausgangsklemme des Moduls gekoppelt sind, können diese Ausgangsklemmen der Festwertspeicher direkt miteinander und der Freigabeklemme des beliebig zugreifbaren und beschickbaren Speichers verbunden werden, was gelegentlich als Phantom-ODER-Schaltung bezeichnet wird. In entsprechender Weise kann der Speicher 42 aus einer bekannten Schaltung bestehen, die mit zwei CE-Freigabe-Eingangssignalen arbeitet, die beide gleichzeitig den Logikwert 0 haben müssen, um das Modul zu aktivieren. 2^ Bei einem beliebig zugreifbaren Speicher dieses Typs kann daher eine ordnungsgemäße Freigabe dadurch erreieht werden, daß man die Freigabeausgangssignale von den Festwertspeichern jeweils einer der Freigabeeingangsklemmen des beliebig zugreifbaren und beschickbaren Speichers zuführt. Das ODER-Glied 43 kann also ohne eine diskrete reale Schaltungsanordnung realisiert werden, so daß das Speicherwerk selbst nur aus den Speichermodulen besteht.

Einige in einem Speicherwerk verwendete beliebig zugreifbare Speicher (RAM) können mit internen Decodiercrn versehen sein, genauso wie es oben für die Festwertspeicher beschrieben wurde. Diese beliebig zugreifbaren Speicher sind dann jedoch auf die in ihnen programmierten Blockadressen beschränkt.

Die Anzahl der Festwertspeicher in einem System der in Fig.4 dargestellten Art kann durch Erhöhung der Anzahl der Eingangsklemmen des ODER-Glieds 43 erhöht werden. Jeder Festwertspeicher des Systems muß selbstverständlich für eine andere Blockadresse programmiert sein.

In Speicherwerken, die mit mehr als einem frei zugreifbaren Speicher (RAM) oder einem Speichermodul ohne Blockadressendecodierer arbeiten, können einige der Speicheradressenleitungen zur Wahl des gewünschten frei zugreifbaren Speichers verwendet werden. Jede der so verwendeten Speicheradressenleitungen verringert jedoch die Gesamtzahl der Speicheradressen, die adressiert werden kann, auf die Hälfte. Dies ist gewöhnlich ohne Bedeutung, wenn es jedoch von Bedeutung ist können spezielle Steuersignale an die Stelle der betreffenden Adressenleitung treten. Eine spezielle Steuerung kann dadurch verwirklicht werden, daß man ein I/O-Kommando dazu verwendet, den frei zugreifbaren Speicher zu wählen, der durch den Befehl, der auf das spezielle I/O-Kommandosignal folgt, gebraucht wird.

Bei dem Speicherwerk gemäß Fig. 5 wird die Adressenleitung der höchsten Stelle als Wahlsteuerleilung verwendet. Die (m — 1) Adressenleitungen der niedrigeren Stellen führen die Adresse des zu adressierenden Wortes und sind mit den Festwertspeichern 50 und 51 gekoppelt. Die /Adressenleitungen der niedrigsten Stellen sind mit frei zugreifbaren und beschickbaren Speichern (RAM) 52 und 53 gekoppelt. (Die Speicher 52 und 53 können unterschiedliche Kapazitäten haben, in diesem Falle wird die entsprechende Anzahl von niedrigstelligen Adressenleitungen mit dem jeweiligen Speicher 52 oder 53 gekoppelt.)

Die m-te Adressenleitung ist mit einem Inverter 56 und einem NAND-Glied 57 gekoppelt. Das Ausgangssignal des Inverters 56 wird einem NAND-Glied 58 zugeführt. Den NAND-Gliedern 57 und 58 wird als zweites Eingangssignal das Ausgangssignal von einem NOR-Glied 59 zugeführt. Wenn keiner der beiden Festwertspeicher 50 oder 51 adressiert wird, haben beide Eingangssignale des NOR-Gliedes 59 den Wert 0, so daß dieses das Ausgangssignal 1 liefert. Das Ausgangssignal des Wertes 1 vom NOR-Glied 59 macht die beiden NAND-Glieder 57 und 58 ansprechbereit. Wenn das Signal auf der /η-ten Adressenleitung den Logikwert 0 hat, wird das NAND-Glied 58 über den Inverter 56 aufgetastet, wodurch der Speicher 52 freigegeben wird. Hat dagegen das Signal auf der m-ten Adressenleitung den Logikwert 1, spricht das NAND-Glied 57 an, und es wird dann der Speicher 53 freigegeben.

Wenn einer der Festwertspeicher 50 oder 51 freigegeben wird, bewirkt das entsprechende Signal des Logikwerts 1, das dem NOR-Glied 59 zugeführt wird, daß letzteres ein Ausgangssignal des Logikwerts 0 erzeugt, welches wiederum die NAND-Glieder 57 und 58 sperrt, so daß weder der Speicher 52 noch der Speicher 53 freigegeben werden.

Das an Hand des in Fig. 5 dargestellten Speicherwerks erläuterte Prinzip kann auf mehr als zwei frei zugreifbare Speicher erweitert werden. Beispielsweise können die Adressenleitungen der beiden höchsten Stellen m und (m— 1) dazu verwendet werden, mit Hilfe geeigneter, bekannter Decodierungsanordnungen einen von vier frei zugreifbaren Speichern auszuwählen, wenn kein Festwertspeicher des Speicherwerks adressiert ist.

Bei einem solchen Speicherwerk sind die gültigen Speicherplätze u. U. nicht durchgehend adressierbar. Nachdem ein solches Speicherwerk jedoch einmal konstruiert ist. sind die verwendbaren Adressen bekannt und können entsprechend verwendet werden.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Datenspeicherwerk mit mehreren zum Speichern von Datenblöcken dienenden Speichermodulanordnungen, welche jeweils einen Wortadressendecodierer zum Wählen eines in der Speichermodulanordnung gespeicherten Wortes, eine Freigabeanordnung zum Herauslesen des durch den Wortadressendecodierer adressierten Wortes und ggf. einen Blockadressendecodierer enthalten, dadurch gekennzeichnet, daß jede der Speichermodulanordnungen (40, 41; 50, 51) bis auf wenigstens eine Speichermodulanordnung (42; 52,53) einen eigenen Blockadressendecodierer (24, 25) zum Erzeugen eines Freigabe-Ausgangssignals für die Freigabeanordnung (23) der zugehörigen Speichermodulanordnung (40,41; 50,51) enthält und in Aohängigkeit von diesen Freigabe-Ausgangssignalen ein Wahlsignal (CE) erzeugt wird, wenn keine der mit Blockadressendecodierern versehenen Speichermodulanordnungen (40,4IjJO, 51) freigegeben wird, und daß das Wahlsignal (CE) einer Freigabeanordnung für die über keine Blockadressendecodierer verfügende Speichermodulanordnungen (42; 52 oder 53) zugeführt wird.

2. Datenspeicherwerk nach Anspruch 1, dadurch gekennzeichnet, daß mehrere Speichennodulanordnungen (52,53) ohne eigenen Blockadressendecodierer vorhanden sind und eine Aktivierungsanordnung (56 bis 58) vorgesehen ist, die zur Erzeugung eines Freigabesignals für eine dieser Speichermodulanordnungen (52, 53) von einer Anzahl (k) als Wahlleitungen dienenden Adressenleilungcn der Speichermodulanordnungen (50 bis 53) sowie von den Freigabe-Ausgangssignalen gesteuert ist.