DE2703394A1 - Datenverarbeitungssystem - Google Patents

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DR. BERG DIPL-ING. STAPF DIPL-ING. SCHWABE DR. DR. SANDMAIR .

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Sperry Rand Corporation
New York N.Y. 10019/USA

Datenverarbeitungssystem

Die Erfindung betrifft ein Datenverarbeitungssystem mit einer gemeinsam benutzten Steuereinrichtung für einen direkten Speicherzugriff zum Anschluß einer Anzahl Steuereinrichtungen für Subsystemeinrichtungen an einen Speicher unter Steuerung eines Mikrorechners, welcher als zentrale Recheneinheit des Systems dient. Mikroprozessoren sind eine ziemlich neue Entwicklung und haben auf dem Gebiet der Datenverarbeitung weite Beachtung gefunden, (siehe beispielsweise Fortune Magazine, November,1975) Obwohl Mikrorechner bzw. -Prozessoren sehr klein sind, sehr schnell betrieben werden können und im Vergleich zu bekannten Rechnern verhältnismäßig preiswert sind, weisen sie manchmal nicht erwünschte Beschränkungen auf. Beispielsweise hat der Intel 8080-Mikrorechner nur zwei Befehle für einen Verkehrbzw. Datenaustausch mit externen Einrichtungen. Einer davon dient der Steuerung von Eingabeoperationen und der andere zur Steuerung

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von Ausgabeoperationen. Diese Eigenschaft führt zu ernsten Beschränkungen bei der Benutzung dieses speziellen Mikrorechners in einem System mit einer Anzahl peripherer Einrichtungen mit verschiedenen Kenndaten, insbesondere wenn ein direkter Speicherzugriff geschaffen werden soll, wodurch die peripheren Einrichtungen zu derselben Zeit mit dem Speicher in Verbindung stehen können, während welcher der Mikrorechner mit anderen Operationen belegt ist.

Der Begriff direkter Speicherzugriff ist auf dem Datenverarbeitungsgebiet bekannt. Hierbei wird im allgemeinen unter diesem Begriff verstanden, daß eine zentrale Recheneinheit eine Steuereinrichtung für eine Subsystemeinrichtung mit Befehlen und Daten laden kann, die notwendig sind, um eine Datenübertragung zwischen dem Speicher und der peripheren Einrichtung einzuleiten und auszuführen, die mit der Steuereinrichtung für die Subsystemeinrichtung verbunden und von dieser gesteuert werden. Sobald die Subsystemsteuereinrichtung eingestellt worden ist, ist die zentrale Recheneinheit frei, andere Operationen in dem System durchzuführen, während die Subsystemsteuereinrichtung selbst die Übertragungen zwischen dem Speicher und der peripheren Einrichtung steuert.

Bisher ist es üblich gewesen, jeweils eine Subsystemsteuereinrichtung für alle Schaltungen vorzusehen, die notwendig sind, um die Datenübertragungen zwischen deren peripheren Einrichtungen und dem Speicher auszuführen. Ferner ist jede der Subsystemsteuereinrichtungen unmittelbar mit einer Systemhaupt- oder Systemsammelleitung verbunden worden, mit welcher auch der Speicher und

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die zentrale Recheneinheit verbunden werden. Auch gibt es gewisse Punktionen, die von jeder der Subsysterasteuereinrichtungen unabhängig von der Art der peripheren Einrichtung, welche sie versorgen, durchgeführt werden müssen; folglich erfordert die gegenwärtig benutzte Anordnung eine unnötige Verdopplung des Schaltungsaufbaus in jeder der Subsystemsteuereinrichtungen, um diese Funktionen durchzuführen.

Gemäß der Erfindung soll daher eine Steuereinrichtung für einen direkten Speicherzugriff geschaffen werden, welche von einer Anzahl Subsystemsteuereinrichtungen gemeinsam benutzt wird, um Daten zwischen dem Speicher und einer peripheren Einrichtung über die Steuereinrichtung für einen direkten Speicherzugriff und die Subsystemsteuereinrichtung zu übertragen.

Gemäß einer bevorzugten Ausführungsform der Erfindung ist eine Steuereinrichtung für einen direkten Speicherzugriff geschaffen, die nur auf ein Eingangssignal oder ein Ausgangssignal von einem Mikrorechner anspricht, um die Datenübertragung von einem Speicher zu einer Subsystemsteuereinrichtung einzustellen und zu steuern. Ferner ist gemäß einer weiteren bevorzugten Ausführungsform eine Steuereinrichtung für einen direkten Speicherzugriff geschaffen, um die Operationen von verschiedenen Subsystemsteuereinrichtungen zu lenken und welche keine Einrichtungen aufweist, deren Funktion von der Art der peripheren Einrichtungen abhängt, die mit den Subsystemsteuereinrichtungen verbunden sind.

Gemäß einer weiteren bevorzugten Ausführungsform der Erfindung weist ein Datenverarbeitungssystem mit einer gemeinsamen Adressen-

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hauptleitung, einem sogenannten gemeinsamen Adressenbus, und mit einer gemeinsamen Datenhauptleitung, einem sogenannten gemeinsamen Datenbus, zur Verbindung zwischen einer zentralen Recheneinheit, einem Speicher und einer Anzahl peripherer Einrichtungen eine Anzahl adressierbarer Einrichtungen mit bzw. für einen direkten Speicherzugriff auf, von denen jede die direkte Datenübertragung zwischen zumindest einer der peripheren Einrichtungen und dem Speichersteuert, wobei zumindest eine der Einrichtungen für einen direkten Speicherzugriff eine gemeinsam benutzte Einrichtung für einen direkten Speicherzugriff ist, und wobei die peripheren Einrichtungen, die von der gemeinsam benutzten Einrichtung für einen direkten Speicherzugriff gesteuert sind, verschiedene Kenndaten haben.

in
Ferner weist einer weiteren Ausführungsform der Erfindung ein Datenverarbeitungssystem, wie es in dem vorhergehenden Absatz beschrieben ist, folgende weitere Einrichtungen auf: eine adressierbare Subsystemsteuereinrichtung, die zwischen die gemeinsam benutzte Steuereinrichtung für einen direkten Speicherzugriff und jede periphere Einrichtung geschaltet ist, die von der gemeinsam benutzten Steuereinrichtung für einen direkten Speicherzugriff gesteuert wird, wobei die Subsystemsteuereinrichtung mit der gemeinsam benutzten Steuereinrichtung für einen gemeinsamen Speicherzugriff durch eine gemeinsame Subsystemhauptleitung, einem sogenannten gemeinsamen Subsystembus, verbunden sind, eine Adressen-Erkennungseinrichtung in der gemeinsam benutzten Steuereinrichtung für einen direkten Speicher zu .griff, um einige der Adressenbits auf dem gemeinsamen Adressenbus als

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die Adresse der gemeinsam benutzten Steuereinrichtung für einen direkten Speicherzugriff zu erkennen, eine Durchschalteinrichtung, die auf die Adressen-Erkennungseinrichtung und einen Eingangsbefehl von dem Mikroprozessor anspricht, um Adressenbits auf dem gemeinsamen Adressenbus an den gemeinsamen Subsystembus als die Adresse eines Zustandsregisters in einer ausgewählten Steuereinrichtung der Subsystemsteuereinrichtung durchzuschalten, wobei die ausgewählte Subsystemsteuereinrichtung den Wert in ihrem Zustandsregister zu der gemeinsam benutzten Steuereinrichtung mit einem direkten Speicherzugriff über den gemeinsamen Subsystembus zurückleitet, und ein Register in dem gemeinsam benutzten direkten Speicher-zugriff zum Aufnehmen und Speichern des Werte.

Ferner ist gemäß einer weiteren bevorzugten Ausführungsform der Erfindung ein Datenverarbeitungssystem, wie es oben beschrieben ist, weiterhin versehen mit einem Zähler in der gemeinsam benutzten Steuereinrichtung mit einem direkten Speicherzugriff, mit einer Auswähleinrichtung, die auf die Adressen-Erkennungseinrichtung und einen Ausgangsbefehl von dem Mikroprozessor anspricht, um einen Wert auf dem gemeinsamen Datenbus in den Zähler einzugeben, und mit einer Durchschalteinrichtung, die den Zähler mit dem gemeinsamen Adressenbus verbindet, so daß der Inhalt des Zählers unmittelbar den Speicher adressieren kann·

Darüber hinaus ist gemäß der Erfindung ein Datenverarbeitungssystem, wie es oben beschrieben ist, geschaffen, das eine Einrichtung aufweist, die auf die Adressen-Erkennungseinrichtung und andere Bits einer Adresse auf den gemeinsamen Adressenbus anspricht, um Daten auf dem gemeinsamen Adressenbus an ein Befehls-

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register in der ausgewählten Subsystemsteuereinrichtung zu übertragen.

Gemäß der Erfindung weist somit ein Mikroprozessorsystem einen Mikroprozessor, einen Speicher uid eine oder mehrere Steuereinrichtungen für einen direkten Speicherzugriff auf, die alle mit einer gemeinsamen Systemhauptleitung, einem sogenannten gemeinsamen Systembus verbunden sind, der wiederum eine Systemadressenhauptleitung, einen sogenannten Systemadressenbus, und eine Systemdatenleitung, einen sogenannten Systemdatenbus, aufweist. Zumindest eine der Steuereinrichtungen für einen direkten Speicherzugriff wird gemeinsam von einer Anzahl Subsystemsteuereinrichtungen verbunden, welche periphere Einrichtungen mit unterschiedlichen Kenndaten steuern können. Der Mikroprozessor ist in seiner Befehlsauswahl beschränkt und kann periphere Einrichtungen nur mittels eines Eingabe- und eines Ausgabebefehls steuern. Die gemeinsam benutzte Steuereinrichtung für einen direkten Speicherzugriff weist keine Schaltung auf, welche besonders zum Steuern nur einer einzigen Art von peripheren Einrichtungen vorgesehen ist, wobei die von der Einrichtung abhängige Logik in Subsystemsteuereinrichtungen festgelegt ist. Datenübertragungen können unmittelbar zwischen dem Speicher und über die gemeinsam benutzte Steuereinrichtung mit einer ausgewählten peripheren Einrichtung stattfinden. Um eine tatsächliche Datenübertragung durchzuführen, führt der Mikroprozessor einen Eingabebefehl aus, welcher das Zustandsregister in einer ausgewählten Subsystemsteuereinrichtung adressiert und diesen Zustand zu dem Mikroprozessor zurückleitet. Als nächstes werden dann zwei Ausgabebefehle durchgeführt, um ein Speicherstartsignal in

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einen Adressenhinweiszähler in der gemeinsam benutzten Steuereinrichtung mit einem direkten Speichereingriff einzugeben. Schließlich wird ein Ausgabbefehl ausgeführt, um ein Steuerregister in der ausgewählten Subsystemsteuereinrichtung zu adressieren, um es mit einem Befehl zu laden. Nach dieser letzten Operation findet eine tatsächliche Datenübertragung auf einer Bytebasis über die gemeinsam benutzte Steuereinrichtung zwischen dem Speicher und der ausgewählten Subsystemsteuereinrichtung statt. Die gemeinsam benutzte Steuereinrichtung mit einem direkten Speicherzugriff weist einen Unterbrechungsprioritätkodierer und Schaltungen auf, die auf eine Unterbrechung ansprechen, welche eine Priorität oder Dringlichkeit gewährt, um den Zustand und die Adresse der Unterbrechungs-Subsystemsteuereinrichtung auf dem Systembus einzubringen und einzustellen. Ferner sind Schaltungen in der gemeinsam benutzten Steuereinrichtung mit einem direkten Speicherzugriff für eine "Verbindung" zwischen ihr und dem Speicher und zwischen ihr und dem Subsystemsteuereinrichtungen vorgesehen.

Nachfolgend wird die Erfindung anhand von bevorzugten Ausführungsformen unter Bezugnahme auf die anliegenden Zeichnungen im einzelnen erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild eines Datenverarbeitungssystems mit einer gemeinsam benutzten Steuereinrichtung für einen direkten Speicherzugriff;

Fig. 2 ein Blockschaltbild, das die verschiedenen Elemente

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in einer gemeinsam benutzten Steuereinrichtung für einen direkten Speicherzugriff zeigt;

Fig. 3A und 3B, wenn sie, wie in Fig. 3C dargestellt, angeordnet sind, ein Logikschaltbild, das die Hauptwege eines Datenflusses über eine gemeinsam benutzte Steuereinrichtung mit einem direkten Speicherzugriff wiedergibt;

Fig. 4 bis 8 Logikschaltbilder der Schaltungen zum Erzeugen von Steuersignalen in der gemeinsam benutzten Steuereinrichtung;

Fig. 9 eine Wellenformdarsteilung, in welcher die zeitliche Zuordnung und Festlegung verschiedener Signale wiedergegeben ist, die in der gemeinsam benutzten Steuereinrichtung während eines Eingabebefehls auftreten;

Fig.1OA bis 10E verschiedene Adressierformate bzw. -einteilungen, die in Verbindung mit der gemeinsam benutzten Steuereinrichtung für einen direkten Speicherzugriff benutzt werden;

Fig. 11 eine Wellenformdarsteilung, in welcher die zeitliche Zuordnung und Festlegung verschiedener Signale wiedergegeben ist, die während einer Durchführung der Ausgabebefehle auftreten, welche den Adressenhinweiszähler laden; und

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Fig. 12A und 12B Wellenformdarstellungen, die die zeitliche Zuordnung und Festlegung verschiedener Signale während Ausgabe- bzw. Eingabedatenübertragungen wiedergeben.

In der folgenden Beschreibung ist Jedes Element mit einer dreiziffrigen Bezugszahl bezeichnet. Die erste der drei Ziffern gibt die Zahl der Fig. an, in welcher das Element zu finden ist. Bei den Eingangs- und Ausgangsleitungen ist mit der ersten Ziffer die Fig. bezeichnet, in welcher der Anfang der Leitung zu finden ist. Bei den einzelnen, verwendeten logischen Elementen stellt ein hoher oder positiver Spannungspegel einen logischen Zustand eins dar, während ein niedriger oder auf Erdpotential liegender Pegel eine logische Null wiedergibt.

In Fig. 1 ist ein Blockschaltbild eines Datenverarbeitungssysteins gemäß der Erfindung dargestellt. Das Datenverarbeitungssystem weist eine zentrale Recheneinheit(CPU) 100, ein Hauptspeicher 102, eine Haupt1eitungs- bzw. Busleitereinrichtung 104, eine oder mehrere Steuereinrichtungen 106 für einen direkten Speicherzugriff bei einem Plattenspeicher und eine oder mehrere gemeinsam benutzte Steuereinrichtungen für einen direkten Speicherzugriff (SDRA.) 108, die alle mit einer gemeinsamen Systemhauptleitung bzw. einem gemeinsamen Systembus 110 verbunden sind. Die zentrale Recheneinheit 100 ist ein Mikrorechner, beispielsweise das Modell 8080, das gegenwärtig von der Intel Corporation verkauft wird. Die zentrale Recheneinheit 400 enthält die üblichen Schaltungen mit einem Rechenwerksregister 101_t das für arithmetische Berechnungen und logische Entscheidungen notwendig

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ist, die in dem Datenverarbeitungssystem getroffen werden. Der Speicher 102 weist einen herkömmlichen Aufbau auf und kann beispielsweise eine Speichereinrichtung model TMS 4060 sein, das gegenwärtig von Texas Instruments hergestellt und vertrieben wird.

Da alle Signalübertragungen zwischen den verschiedenen mit dem Systembus 110 verbundenen Elementen mittels des Systembus vorgenommen werden, ist die Busleitereinrichtung 104 zum Steuern des Zugriffs der verschiedenen Elemente zu dem Systembus vorgesehen. Die Verwendung eines gemeinsamen Systembus und einer Busleitereinrichtung ist allgemein bekannt, so daß die Einzelheiten der Busleitereinrichtung hier nicht beschrieben sind.

Die Steuereinrichtung 106 für einen direkten Speicherzugriff kann eine herkömmliche Steuereinrichtung für einen direkten Speicherzugriff sein, um eine einer Anzahl von Plattenspeichereinheiten 112 mittels des Systembus 110 mit dem Speicher 102 zu verbinden.

Die Erfindung betrifft ein herkömmliches Datenverarbeitungssystem, wie es oben in Verbindung mit der gemeinsam benutzten Steuereinrichtung (SDMA) 108 für einen direkten Speicherzugriff beschrieben ist. (Im folgenden wird meistens nur noch von Steuereinrichtung (SDMA)1O8 gesprochen.). Die Steuereinrichtung (SDMA)1O8 ist vorgesehen, um die dbekte Datenübertragung wischen einer Anzahl Subsystemeinrichtungen und dem Speicher 102 zu steuern. Wie in Fig. 1 dargestellt, weisen die Subsystemeinrichtungen einen oder mehrere (Loch-)Kartenleser 116, einen

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oder mehrere Drucker 114, einen oder mehrere Kartenstanzer oder -locher 118 und/oder einen oder mehrere Datenendgeräte bzw. -terminals 120 mit einer Tastenfeldeingabe mit einer Anzeigeeinrichtung mit einer Kathodenstrahlröhre auf. Jede Subsystemeinrichtung ist einerSubsystemsteuereinrichtung (SDC) 122 zugeordnet, und alle Subsystemsteuereinrichtungen 122 sind mit der Steuereinrichtung (SDMA) 108 mittels einer Hauptleitung bzw. eines Bus 124 für die Subsystemsteuereinrichtung verbunden. Selbstverständlich können die Subsystemsteuereinrichtungen entsprechend der Art der Subsystemeinrichtung, die zu steuern sind, in ihrem Aufbau verschieden sein. Derartige Subsystemsteuereinrichtungen sind bekannt, so daß ihr Aufbau im einzelnen nicht beschrieben wird. Zu beachten ist jedoch, daß beim Stand der Technik jede der Subsystemsteuereinrichtungen 122 mit ihrer eigenen Schaltung zum Durchführen bestimmter Punktionen, wie beispielsweise einer Speicheradressierung, versehen ist. Wie aus der folgenden Beschreibung zu ersehen ist, ist durch die Erfindung eine übermäßige, nicht gerechtfertigte Vervielfachung der Schaltung beseitigt, indem eine einzige Schaltung in der Steuereinrichtung (SDMA) 108 zur Durchführung dieser Funktion für alle Subsystemseteuereinrichtungen vorgesehen ist. Mit Ausnahme

dieser Maßnahme und dem Vorsehen der Steuereinrichtung (SDMA) 108 können alle Einrichtungen und Elemente der Fig. 1 einen herkömmlichen Aufbau aufweisen und sind im Handel erhältlich, so daß sie im einzelnen nicht beschrieben sind.

In Fig. 2 ist ein Blockschaltbild der Schaltung dargestellt, die in einer gemeinsam benutzten Steuereinrichtung (SDMA) 108 vorgesehen ist (wobei alle Steuereinrichtungen (SDMA) ähnlich

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bzw. gleich sind); ferner sind in Fig. 2 die Signalflußwege zwischen dem SDC-Bus 124 und dem Systembus 110 dargestellt. In Wirklichkeit weist der Systembus 110 einen Systemdatenbus 200, einen Systemadressenbus 202 und einen Systemsteuerbus 204 auf. In ähnlicher Weise weist der SDC-Bus 124 einen SDC-Datenbus 206, einen SDC-Adressenbus 208 und einen SDC-Steuerbus 210 auf. Der Systemdatenbus 200 und SDC-Datenbus 206 sind in zwei Richtungen arbeitende Hauptleitungen bzw. Busse, die jeweils ein Informationsbyte aus acht parallelen Bits übertragen können. Der Systemadressenbus 202 ist ein in zwei Richtungen arbeitender Bus, der Adressen aus sechzehn Bits übertragen kann. Der SDC-Adressenbus 208 ist ein in einer einzigen Richtung arbeitender Bus zum Anlegen von 5Bit-Adressen an die Steuereinrichtungen (SDC) 122, um eine bestimmte Steuereinrichtung (SDC) zu adressieren oder ein bestimmtes Register in einer Steuereinrichtung (SDC) auszuwählen, welche vorher adressiert worden ist. Wie aus der folgenden Beschreibung zu ersehen ist, können bis zu 23 Register zwischen den von einer gemeinsam benutzten Steuereinrichtung (SDMA) bedienten Steuereinrichtung (SDC) 122 verteilt sein.

Die gemeinsam benutzte Steuereinrichtung (SDHA) ist mit einer logischen Folgezustandsschaltung 212 und einer logischen Datensteuerechaltung 214 versehen, die beide Steuersignale von der Busleitereinrichtung 104, dem Speicher 102 oder der zentralen Recheneinheit 100 über den Systemsteuerbus 204 erhalten oder Steuersignale an diese Einrichtungen übertragen. Die logische Folgezustandsschaltung 212 legt Steuersignale an die Steuerein-

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richtungen(SDC)122 über den SDC-Steuerbus 210 und eine Gruppe von Steuerbus-Ansteuereinrichtungen und Empfänger 216 an und erhält Steuersignale von den Steuereinrichtungen (SDC). Die logischen Datensteuerschaltung 214 erhält Steuersignale von den Steuereinrichtungen (SDC) 122 mittels des SDC-Steuerbus 210 und einer Gruppe von Datensteuerbus-Ansteuer- und Empfangseinrichtungen 218 und überträgt Steuersignale an die Steuereinrichtungen (SDC). Die logischen Schaltungen 212 und 214 werden nachstehend noch im einzelnen beschrieben; zu diesem Zeitpunkt kann jedoch davon ausgegangen werden, daß sie die allgemeinen Steuerungen über den Datenfluß durch die gemeinsame Steuereinrichtung (SDMA)darstellen und die Verbindungsoperationen zwischen der allgemein benutzten Steuereinrichtung (SDMA) und Steuereinrichtungen (SDC) sowie zwischen der allgemein benutzten Steuereinrichtung (SDMA) und dem Speicher steuern.

Die Steuereinrichtung (SDMA) ist mit einem Datenregister 220 versehen und alle Oaten, die über die Steuereinrichtung (SDMA) laufen, müssen über dieses Datenregister laufen. Das Datenregister kann ein 8Bit-Byte speichern und weist einen Multi plexereingang auf, um ein Byte-Daten zu einem vorgegebenen Zeitpunkt von dem Systemdatenbus 200 über einen Bus 222 oder von dem SDC-Datenbus 206 über einen Bus 224 aufzunehmen. Ausgangsdaten von dem Datenregister 220 werden an eine Eingangsgruppe eines Multiplexers (MUX) 226 angelegt. Der Ausgang des Mulitplexers 226 ist über eine Gruppe von Datenbus-Ansteuereinrichtungen 228 mit dem Systemdatenbus 200 und über eine Gruppe von SDC-Datenbus-Ansteuereinrichtungen 230 mit dem SDC-Datenbus 206

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verbunden. Die Daten, die von dem zentralen Rechenwerksregister in der zentralen Recheneinheit 100 oder von dem Hauptspeicher 102 erhalten worden sind, können über den Systemdatenbus durch das Datenregister 220, den Multiplexer 226, die SDC-Datenbus-Ansteuereinrichtungen 230 und den SDC-Datenbus 206 zu den Steuereinrichtungen(SDC) 122 laufen. Andererseits können Daten, die von den Steuereinrichtungen (SDC) 122 erhalten werden und an dem SDC-Datenbus 206 anliegen, über das Datenregister 220, den Multiplexer 226 , die Datenbus-Ansteuereinrichtungen 228 und den Systemdatenbus 200 zu der zentralen Recheneinheit 100 und dem Speicher 102 durchgelassen werden.

Der Ausgang des Multiplexers 226 ist mit einem sechzehn-stufigen binären Adressenhinweiszähler 232 verbunden. Der Adressenhinweiszähler 232 dient dazu, um eine bestimmte Adresse in dem Speicher 102 festzulegen. Während einer Eingabeoperation stellt diese Adresse die Adresse dar, in welche das nächste Datenbyte zu speichern ist, das von dem SDC-Datenbus über die Steuereinrichtung SDMA läuft. Bei einer Ausgabeoperation enthält der Adressenhinweiszähler 232 die Adresse dernächsten Speicherstelle die in den Systemdatenbus 200 auszulesen ist, von wo sie dann über die Steuereinrichtung SDMA zu dem SDC-Datenbus 206 durchläuft. Da der Adressenhinweiszähler 232 sechzehn Stufen aufweist, und da nur acht BSteüber den Systemdatenbus zu einem bestimmten Zeitpunkt übertragen werden, um den Adressenhinweiszähler 232 zu laden, ist der Ausgang des Multiplexers 226 sowohl mit den unteren acht Stufen als auch mit den oberen acht Stufen des Adressenhinweiszählers 232 verbunden· Die Datensteuerlogik 214 erzeugt ein Signal auf einer Leitung 234,

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um den Adressenhinweiszähler um eins für jedes über die Steuereinrichtung SDMA übertragenes Datenbyte weiterzuschalten. Die acht oberen bzw. höherwertigen Stufen des Adressenhinweiszählers sind über eine Gruppe von Adressenbus-Ansteuereinrichtungen 236 mit den acht höherwertigen Leitungen in dem Systemadressenbus 202 verbunden. Die acht niedrigstwertigen Stufen des Adressenhinweiszählers sind über eine Gruppe von Adressenbusansteuereinrichtungen/Mulitplexer 238 mit den acht niedrigstwertigen Leitungen in dem Systemadressenbus 202 verbunden.

Alle Steuereinrichtungen 106 für einen direkten Speicherzugriff und alle gemeinsam benutzten Steuereinrichtungen 108 für einen direkten Speicherzugriff können eine bestimmte Bitkombination in einer acht Bitadresse erkennen, die auf dem sechzehn Bitsystemadressenbus 202 anliegen. In Fig. 1OA ist der Aufbau eines Adressenbytes gezeigt, das an dem Systemadressenbus 202 anliegt. Die drei höherwertigen Bits A7 bis A5 bezeichnen eine der Steuereinrichtungen 106 oder 108 für direkten Speieherzugriff. Da das Adressenbyte hierzu mit drei Bite versehen ist, kann das beschriebene System bis zu acht Steuereinrichtungen 106 und 108 für einen direkten Speicherzugriff haben, die mit dem Systembus 110 verbunden sind.

Die fünf niedrigstwertigen Bits des Adressenbytes werden auf verschiedene Weise in Abhängigkeit von den bestimmten Werten der Bits interpretiert. Wenn das Bit A4 eine Eins ist und die vier niedrigstwertigen Bits des Adressenbytes null sind legt das Byte die Adresse des oberen Teils des Adressenhinweiszählers 232 in der Steuereinrichtung für einen direkten Speieherzugriff fest,

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die durch die Bits A? bis A5 des Bytes bestimmt sind. Als Beispiel ist in Fig. 1OB die Adressenbyteanordnung zum Adressieren des oberen Teils des Adressenhinweiszählers in der Steuereinrichtung für einen direkten Speicherzugriff bezeichnet, die die Adresse 5 festgelegt hat. Wenn beide Bits AO und A4 des Adressenbytes eins sind und die Bits A1 bis A3 null sind, dann legt das Adressenbyte fest, daß das Wort auf dem Systemdatenbus 200 in die untere Hälfte des Adressenhinweiszählers 232 zu leiten ist. In Pig. 1OC ist der Aufbau des Adressenbytes zum Adressieren der unteren Hälfte des Adressenhinweiszählers für eine Einrichtung 5 für einen direkten Speicherzugriff dargestellt. Wenn die Bits A4 und A3 beide null sind, dann legen bei einem Eingangsbefehl die Bits A? bis A3 die zu verwendende Steuereinrichtung für einen direkten Speicherzugriff fest, während die Bits A1 und AO festlegen, welche der vier Steuereinrichtungen (SDC) zu adressieren ist. Dieser Aufbau ist in Fig·1OD für den Fall dargestellt, daß eine für einen direkten Speicherzugriff vorgesehene Einrichtung fünf durch Bits A7 feis A5 bestimmt ist.

In Fig. 2 weist jede Steuereinrichtung SDMA eine Adressenerkennungsschaltung 240 auf, und alle acht Bit-Adressenbytes, die auf den acht niedrigstwertigen Leitungen des Systemadressenbus 202 anliegen, werden an diese Adressenerkennungsschaltung angelegt. Jede Adressenerkennungsschaltung weist eine Schaltung auf, die vorher verdrahtet ist, um die Adresse der für einen direkten Speicherzugriff vorgesehenen Einrichtung zu erkennen. In der vorliegenden Beschreibung soll daher der Steuereinrichtung SDMA

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eine Adresse fünf, d.h. 1o1 zugewiesen werden; folglich ist die in Fig. 2 dargestellte Adressenerkennungsschaltung 230 entsprechend verdrahtet, um jedes der in Fig. 10B bis 1OE dargestellten Adressenbytes zu erkennen und auf jedes davon anzusprechen. Sobald die Adressenerkennungsschaltung 240 ihre eigene Adresse erkennt, gibt sie Ausgangssignale ab, um die logische Folgezustandsschaltung 212 und die logische Datensteuerschaltung 214 entsprechend zu steuern.

Wie vorstehend ausgeführt, können bis zu 25 Register zwischen den Steuereinrichtungen (SDC) 122 verteilt sein, und jedes Register kann durch ein Adressenbyte adressiert werden, das auf dem Systemadressenbus 202 anliegt. Die fünf niedrigstwertigen Leitungen des Systemadressenbus 202 sind mit einem Multiplexer 242 verbunden und der Ausgang des Multiplexers 242 ist über eine Gruppe von Ansteuereinrichtungen 244 für Hegisterauswählleitungen mit dem SDC-Adressenbus 208 verbunden, so daß die Adressenbits A4 bis AO an die verschiedenen Steuereinrichtungen (SDC) 122 angelegt werden können.

Die spezielle Steuereinrichtung(SDC) 122, die ausgewählt wird, und das spezielle Register in der ausgewählten Steuereinrichtung, das adressiert wird, ist durch die Anordnung der Adressenbits A4 bis AO bestimmt. In Fig. 1OD ist der Adressenbyteaufbau zum Auswählen oder Adressieren des Zustandsregisters in einer der von einer gemeinsam benutzten Steuereinrichtung SDMA gesteuerten Steuereinrichtung (SDC)122 dargestellt, dafi die Adresse 101 hat. Die Bits AO und A1 legen fest, welche der Steuereinrichtungen

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(SDO)122 das zu adressierende Zustandsregister enthält, vorausgesetzt, daß die Steuereinrichtung SDMA nur vier Steuereinrichtungen (SDC) steuert, und das Vorhandensein von Nullen an Bitstellen A2 bis A4 legt die Tatsache fest, daß das Zustandsregister auszuwählen ist.

In Fig. 1OE ist der Aufbau eines Adressenbytes zum Auswählen eines bestimmten Befehlsregisters in einer Steuereinrichtung (SDC) dargestellt. Ein Bit eins an der Stelle A3, wobei AO, A1, A2 und A4 alle null sind, legt fest, daß ein Befehlsregister auszuwählen ist und wird dann in der Steuereinrichtung SDC betätigt, welche vorher durch eine Adresse mit dem in Fig. 1OD dargestellten Aufbau ausgewählt worden ist.

Jede gemeinsam benutzte Steuereinrichtung SDMA ist mit einer Unterbrechungs-Diskriminatoreinrichtung 246 zum Fühlen und Zuteilen einer Priorität versehen, um Anforderungen zu unterbrechen, die von den durch die Steuereinrichtung SDMA bedienten Steuereinrichtungen (SDC) 122 erhalten worden sind. Jede Steuereinrichtung SDC hat eine einzelne, bestimmte Leitung, welche von ihr über den SDC-Steuerbus 210 zu einem Eingang des Unter-brechungsdiskriminatorsverläuft. Ein Signal wird an diese Leitung angelegt, wenn die Steuereinrichtung SDC eine Unterbrechung fordert. Der Unterbrechungsdiskriminator 246 bestimmt, welche der vier Steuereinrichtungen SDC eine Unterbrechung gefordert hat, und gibt eine Zweibit-Adresee ab, welche die Steuereinrichtung SDC bestimmt. Diese Adresse wird an ein Adressenhalteglied 248 angelegt, wo sie gespeichert wird, und wird auch zu-

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rück zu derSteuereinrichtung SDC gesendet, um die Steuereinrichtung SDG aufzufordern, eine Anzeige ihres Zustandes abzugeben. Dieser Zustand wird dann in das Datenregister 220 geladen. Der Ausgang des Adressenhalteglieds 248 wird an eine ii^ngangsgruppe von Adreseenbus-Ans teuereinrichtungen/Muliplexer 2$8 zusammen mit der Adresse der Steuereinrichtung SDMA angelegt.

Wie nachstehend noch im einzelnen ausgeführt wird, legt der Unterbrechungsdiskriminator auch ein Signal an die Folgezustandslogik an, und hierdurch wird von der Steuereinrichtung SDMA eine Unterbrechungsaufforderung über den Systemsteuerbus 204 an die Busleitereinrichtung 104 jedesmal dann abgegeben, wenn der SDC-Zustand in das Datenregister 220 eingegeben ist. Wenn die Unterbrechungsaufforderung der Steuereinrichtung SDMA gewährt ist, laufen die SDMA-Adresse und der Ausgang des Adressenhalteglieds 248 über die Adressenbus-Ansteuereinrichtungen/Multiplexer 238 zu dem Systemadressenbus 202. Gleichzeitig wird der SDC-Zustand von dem Datenregister 220 zu dem Steueradressenbus durchgelassen. Die Adresse und der Zustand werden in zwei Registern gespeichert, und die Busleitereinrichtung 104 erzeugt einen Wiederanlaufvektor, wie in der Anmeldung von Derchack und Monaco, S.N.

beschrieben ist, die gleichzeitig mit der vorliegenden Anmeldung eingereicht wird und auf die voll inhaltlich bezug genommen wird.

In Pig. 3A und 3B welche so, wie in Fig. 3C dargestellte angeordnet sind, sind logische Schaltungen mit den Hauptdatenfluß-

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wegen über die Steuereinrichtung(SDMA) 108 dargestellt. Der Systemdatenbus 200 und der SDC-Datenbus 206 verlaufen quer über den oberen Teil der Figuren, während der Systemadressenbus 202 quer über den unteren Teil der Figuren verläuft. Die Datenbits Bö* bis D"7, die an dem Systemdatenbus 200 anliegen, werden an die B-Eingänge der Datenregister angelegt, die zwei Gruppen von Haltegliedern 300 und 301 mit MuItipiexeingängen aufweisen. Die Datenbits So bis 37, die an den SDC-Datenbus 206 anliegen, werden an die Α-Eingänge der Multiplexer 300 und 301 angelegt. Das Signal DRIVE SDC BUS wird an den Auswähleingang der beiden Multiplexer angelegt. Wenn das Signal DBIVE SDC BUS auf dem unteren logischen Pegel liegt, werden die A-Ausgänge der Multiplexer ausgewählt, so daß die Daten auf dem Systemdatenbus 206 zu den Registerhaltegliedern durchgelassen werden und liegen an den Ausgängen mit den Ziffern 0 bis 3 der Multiplexer an. Wenn das Signal DRIVE SDC BUS auf dem hohen logischen Pegel ist, dann werden die B-Eingänge der Multiplexer ausgewählt, so daß die Daten auf dem Systemdatenbus 200 in den Haltegliedern gespeichert werden und an den Ausgängen der Multiplexer anliegen. Die Eingangsdaten an den MuItipiexern können zu den Haltegliedern nur bei Anliegen eines Signals mit niedrigem Pegel durchgelassen werden, das an einen Takteingang angelegt wird. Das Signal LD DATA REG wird an die Takteingänge der beiden Multiplexer angelegt. Die Ausgänge der Multiplexer 300 und 301 werden an die Α-Eingänge der zwei QUAD-Multiplexer

302 und 303 angelegt. Der B3-Eingang des QUAD-MUX 303 erhält das Signal EUbT. Die übrigen B-Eingänge des QUAD-MuItipiexere

303 sowie alle B-Eingänge des QUAD-Multiplexers 302 sind über einen Widerstand 304 mit einem Anschluß +V verbunden. Die B-

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Eingänge an den QUAD-Multiplexern 302 und 303 sind vorgesehen, um einen sedezimalen Zustandswert 80 zu erzeugen, wenn die Steuereinrichtung SDMa zu dem Zeitpunkt gesetzt ist, welchem es durch die zentrale Recheneinheit (CPU) adressiert wird.

Die Signale DjftBLE BREQ und READ werden an die zwei Eingänge eines UND-Glieds 306 angelegt. Der Ausgang des UND-Glieds 306 läuft über einen Inverter 308, um das Signal ENABLE STEP zu werden. Der Ausgang des UND-Glieds 306 wird an einen Eingang eines NAND-Glieds 310 angelegt, welches als andere Eingänge die Signale STEP ON und SDMA PROBE erhält. Der Ausgang des NAND-Glieds 310 wird mit den Auswahleingängen der QUAD-MuItiplexer 302 und 303 verbunden. Wenn der Ausgang des NAND-Glieds 310 auf niedrigem Pegel ist, dann werden die an den Ausgängen der Multiplexer 300 und 301 anliegenden Signale zu den Ausgängen der QUAD-MuItiplexer 302 und 303 durchgelassen. Wenn andererseits der Ausgang des NAND-Glieds 310 auf hohem Pegel ist, dann wird der Zustandswert 80 zu den Ausgängen der QUAD-Multiplexer

302 und 303 durchgelassen, wenn das Signal BUSY niedrig ist.

Die Ausgänge der QUAD-Multiplexer 302 und 303 sind mit den Eingängen von acht NAND-Gliedern 311 verbunden. Die NAND-Glieder 311 entsprechen den SDC-Datenbus-Ansteuereinrichtungen 2JO und ihre Ausgänge sind mit dem SDC-Datenbus 206 verbunden. Der Ausgang jedes NAND-Glieds ist über einen Widerstand 312 mit einem Anschluß +V verbunden. Die NAND-Glieder 311 werden ferner durch das Signal DRIVE SD3 BUS freigegeben, und wenn dies Signal auf hohem Pegel ist, wird der Ausgang der QUAD-Multiplexer 302 und

303 über die NAND-Glieder 311 zu dem SDC-Datenbus durchgelassen.

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Die Ausgänge von den QUAD-MuItiplexern 302 und 303 werden auch an acht dreistufige Ansteuereinrichtungen 314 angelegt. Die Ansteuereinrichtungen 314 entsprechen den Datenbus-Ansteuereinrichtungen 228 und ihre Ausgänge sind mit dem Systemdatenbus 200 verbunden. Die Ansteuereinrichtungen 314· werden durch das Signal ENABLE DATA DRV freigegeben. Wenn dies Signal auf dem niedrigen Wert ist, wird der Ausgang von den QUAD-Multiplexern 302 und 3O3 über die Ansteuerungeinrichtung 314 zu dem Systemdatenbus 200 durchgelassen.

Ein UND-Glied 316 erhält die Signale SDMA PROBE, I/O WHITE und SST2. Wenn alle diese Signale auf hohem Pegel liegen, gibt das UND-Glied 316 ein Ausgangssignal mit niedrigem Pegel ab, um einen Dekodierer 318 freizugeben. Der Dekodierer hat einen ersten Eingang DO, welcher das Signal RADR-O erhält, und einen zweiten Eingang D1, welcher das Signal DC BUSY A erhält. Das am Eingang DO anliegende Signal wird behandelt, als hätte es den Binärwert 1, während das am Eingang D1 anliegende Signal behandelt wird, als hätte es den Binärwert 2. Wenn der Dekodierer 318 ein Steuer- oder Freigabesignal mit niedrigem Pegel von dem NAND-Glied 316 erhält, und das Signal DC BUSY A auf hohem Pegel ist, dann liegt ein Signal mit niedrigem Pegel an dem 3- oder 2-Ausgang des Dekodierers in Abhängigkeit davon an, ob das Eingangssignal RADR-O auf hohem oder auf niedrigem Pegel ist. Der Dekodierer wird nur während des Intervalls freigegeben, während welcher die Steuereinrichtung SDMA eine Adresse dekodiert, die eine der in Pig. 1OB und 1OC dargestellten Anordnungen hat. Das Signal RADR-O wird von dem niedrigstwertigen Adressenbit er-

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halten, und wie vorher ausgeführt legt fest, ob die untere oder die obere Hälfte des Adressenhinweiszählers 232 zu laden ist. Der Adressenhinweiszahler dst in Eg 3A dargestellt und weist vier vierstufige Binärzähler 320 bis 323 auf.

Jeder der Zähler 320 bis 323 hat vier Dateneingänge DO bis D3 mittels welcher ein Anfangszustand in die Zähler eingegeben werden kann. Die Ausgänge von dem QUAD-Multiplexer 302 werden mit den Dateneingsnge^der Zähler 320 und 322 verbunden, während die Ausgänge des QUAD-Multiplexers 303 mit den Dateneingängen der Zähler 321 und 323 verbunden werden. Die Zähler 320 bis 323 können Daten aufnehmen, die an ihre Dateneingänge nur dann angelegt werden, wenn die Zähler ein Signal mit niedrigem Pegel an einem mit Laden bezeichneten Eingang erhalten. Die Ladeeingänge der Zähler 320 und 321 sind mittels einer Leitung 324 mit einem Ausgang 3 des Dekodierers ^18 verbunden. Die Ladeeingänge der Zähler 322 und 323 sind mit einem Ausgangsanschluß 2 des Dekodierers 318 verbunden. Wenn daher der Dekodierer 318 freigegeben wird, befindet sich das Signal DC BUSY A auf dem hohen Pegel, und das Signal RADR-O befindet sich auf hohem Pegel; das Ausgangssignal mit niedrigem Pegel auf der Leitung 324 gibt die Zähler 320 und 321 frei, so daß sie mit dem Wert geladen werden, der am Ausgang der QUAD-Multiplexer 302 und 303 anliegt. Wenn andererseits das Signal RADR-O auf niedrigem Pegel liegt, dann gibt ein Signal mit niedrigem Pegel auf der Leitung 326 Zähler 322 und 323 frei, so daß mit Daten von den Ausgängen der QUAD-Multiplexer 302 und 303 geladen werden.

Wenn die Zähler 320 bis 323 geladen worden sind, dann kann der

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in ihnen enthaltene Wert erhöht werden, indem ein Signal mit hohem Pegel an die mit UF bezeichneten Eingangsanschlüsse angelegt wird. Der UP-Anschluß des Zählers 320 erhält das Signal END MEM UF IfJj'. Der Zähler 320 hat einen Übertrag-Ausgangsanschluß, der mittels einer Leitung 328 mit dem UP-Anschluß des Zählers 321 verbunden ist. In ähnlicher Weise sind die Übertragausgänge der Zähler 321 und 322 mit den UP-Eingängen der nächsten höherwertigen Zähler verbunden.

Die Zähler 320 und 323 sind Aufwärts-Abwärtszähler. Die Eingangsanschlüsse zum Abwärtszählen sind jedoch über einen Widerstand 330 mit einem Anschluß +V verbunden, so daß die Zähler niemals in der Abwärtsrichtung zählen. Das Signal SDMA HESET wird an einen Löscheingangsanschluß jeder der Zähler 320 bis 323 angelegt, und wenn dies Signal auf hohem Pegel ist, löscht es die Zähler.

Die Ausgänge von den vier Stufen des Zählers 320 werden an die B-Eingänge eines Multiplexers 332 mit dreiZuständen angelegt· Die B-Eingänge eines Multiplexers 334 mit drei Zuständen sind so geschaltet, daß sie Signale von dem niedrigstwertigen und dem höchstwertigen Ausgang des Zählers 321 und von den zwei niedrigstwertigen Ausgängen des Zählers 322 erhalten. Die zwei mittleren Ausgänge des Zählers 321 sind durch Leitungen 336 und 338 mit zwei Steuereinrichtungen mit drei Zuständen auf einem Plättchen 340 verbunden. Die zwei höchstwertigen Ausgänge des Zählers 322 sind mit zwei Steuereinrichtungen auf einem Plättchen 342 für Ansteuereinrichtungen mit drei Zuständen verbunden, während die vier Ausgänge des Zählers 323 mit vier Ansteuerein-

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. 37.

richtungen auf einem Plättchen 344 für Steuereinrichtungen mit drei Zuständen verbunden sind. Das Signal INT SEQ EN FF wird an die Aus wähl eingänge der Multiplexer 332 und 334· angelegt. Das Signal BUS GbANT wird an die Abtasteingänge der Multiplexer 332 und 334- sowie an die Freigabe-eingänge der Steuereinrichtung 3^-2 und 344- und einen Dekodierer 346 angelegt. Der Dekodierer 346 arbeitet auf die gleich Weise wie der Dekodierer 318. Der Eingang DO des Dekodierers 346 ist mit dem logischen Nullpegel verbunden, und der Eingang D1 erhält das Signal INT REQ. Der Nullausgang des Dekodierers 346 ist das Signal ENABLE DATA ADR , und er ist mittels einer Leitung 348 mit dem Freigabeeingang der Ansteuereinrichtung 340 verbunden· Der Dekodiererausgangsanschluß 2 ist mit dem Freigabeeingang eines Plättchens 350 für Ansteuereinrichtungen mit drei Zuständen verbunden.

Die Inhalte der Zähler 320 bis 323 können zu dem Systemadressenbus 202 zum Adressieren des Hauptspeichers durchgelassen werden.

Wenn das Signal INT SEQ EN FF auf hohem Pegel ist, und wenn das Signal BUS GHANT auf den niedrigen Pegel abfällt, dann werden die an die B-Eingänge der Multiplexer 332 und 334 angelegten Signale zu dem Systemadressenbus 202 durchgelassen, um dadurch

zu erhalten die Adressenbis lö" bis X²F und 17 bis 19. Gleichzeitig gibt das

Signal BUS GRANT die Ansteuereinrichtungen 342 und 344 frei, so daß die Inhalte der Zähler 322 und 323 als die Bits ϊϊϋ bis Ali? zu dem Systemadressenbus durchgelassen werden. Das Signal BÜSGfiANT gibt den Dekodierer 346 frei, und da sich das Signal INT REQ auf einen niedrigen Pegel befindet, liegt ein Signal mit niedrigem Pegel auf einer Leitung 348 an, um die Ansteuereinrichtung 340 freizugeben. Dies läßt die Signale auf den

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Leitungen 336 und 338 zu dem Systemadressenbus als das Adressenbit Ä"l? und A6" durch.

Wenn eine Steuereinrichtung (SDC) 122 eine Unterbrechungsanforderung macht bzw. abgibt, muß auf dem Systemadressenbus 202 eine Identifizierung der entsprechenden Steuereinrichtung SDC, welche die Anforderung abgibt, so-wie eine Identifizierung der Steuereinrichtung SDMAangelegt werden, welche diese Steuereinrichtung SDC bedient. Die Adresse ist :ir> ve-soiit] ichen eine 8Bit-Adresse, die auf den niedrigerwertigen Leitungen A7 bis AO des Systemadressenbus 202 anliegt und den in Fig. 1OD dargestellten Aufbau hat.

Die Bits A5 bis A7 der Adresse kennzeichnen die genau festgelegte Steuereinrichtung SDMA und werden durch die tatsächliche Lage der SDMA-Karte bestimmt. Da angenommen wird,daß die in Fig.3A ,3B dargestellte Steuereinrichtung SDMA die Kennzeichnungsziffer 5 hat, sollten die Bits A7 bis A5 den Wert 101 haben. In Fig. 3A ist der Eingang A1 des Multiplexers 334 über einen Widerstand mit einem Anschluß +V verbunden. In Fig. 3C sind die Ansteuereinrichtungen zum Ansteuern von Adressenleitungen A5 und A6 mit einem Anschluß +V bzw. Erde verbunden.

Wenn eine Steuereinrichtung (SDC) 122 der Steuereinrichtung SDMA signalisiert, daß sie eine Unterbrechungsanforderung vornimmt, dekodieren die SDMA-Schaltungen die Anforderung, wie nachstehend beschrieben wird, um zwei binäre Bits zu erzeugen, die die Zahl der Steuereinrichtung SDC kennzeichnen. Diese Kennzeichnungsbits IDN-Ound IDN-1 werden zu der Steuerei nrichtung

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SDC zurückgeleitet, um zu fordern, daß dieser Zutand in das Datenregister der Steuereinrichtung SDMA zu laden ist. Die Bits IDN-O und IDN-1 werden an die Eingänge AO bzw. A1 des Multiplexers 332 angelegt. Die Eingänge A2 und A3 des Multiplexers 332 und die Eingänge AO, A2 und A3 des Multiplexers 334 sind alle mit Erde verbunden. Wenn eine Unterbrechung von der Steuereinrichtung SDMA erkannt wird, fällt das Signal INT SEQ EN FP auf den niedrigen Pegel ab, um die A-Eingänge der Multiplexer 332 und 334 zu wählen. Auch in Fig. 3b steigt das Signal INT REG auf den hohen Pegel an, wenn die Unterbrechung erkannt wird, und dies bedingt dann, daß der Dekodierer 346 ein Ausgangssignal mit niedrigem Pegel auf einer Leitung 351 erzeugt, wenn der Dekodierer freigegeben sein sollte. Wenn das Signal BUS GRANT auf den niedrigen Pegel abfällt, dann werden die Α-Eingänge der Multiplexer 332 und 334· zu dem Systemadressenbus 202 durchgelassen. Das Signal BUS GRANT gibt auch den Dekodierer 3^6 frei, und ein Ausgangssignal mit niedrigem Pegel auf der Leitung 351 gibt die Ansteuerungseinrichtung frei, um so den Binärwert 01 auf Adressenbusleitungen A6S und A5S anzulegen. Die Signale, die an die niedrigstwertigen acht Leitungen des Systemadressenbus angelegt sind, stellen auf diese Weise den Wert 101000XX dar, wobei die Buchstaben X durch die Bits IDN-O und IDN-1 festgelegt sind. Gleichzeitig wird, wie nachstehend im einzelnen noch beschrieben wird, der Zustand der Steuereinrichtung SDC über Ansteuereinrichtungen 314 zu dem Systemdatenbus durchgelassen.

In Fig. 3B sind die Schaltungen zum Erzeugen bestimmter Speichersteuers ignale dargestellt, wenn eine Adresse in den Zählern

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bis 323 an den Systemadressenbus 202 angelegt wird. Gleichzeitig fällt das Signal BUS GRANT auf den niedrigen Pegel ab, um die Adresse auf dem Adressenbus anzutasten; sie gibt den Dekodierer

frei und das Signal ENABLE DATA ADR fällt auf den niedrigen Pegel ab. Zwei Ansteuereinrichtungen auf dem Plättchen 340 erhalten die Signale BUS REQ WRITE bzw. MEM OP wenn die Adresse auf dem Adreseenbus abgetastet wird, werden gleichzeitig die Steuereinrichtungen abgetastet, um die Speichersteuersignale MEM START und TOTTe* zu erzeugen. Die letzteren Signale werden an die Speicher-Steuerungen über den Systemsteuerbus 204 angelegt, damit der Speicher eine Lese- oder Schreiboperation durchführt.

In Fig. 4 sind die Datenerkennungsschaltungen und die Wege dargestellt, denen eine Adresse beim Durchlauf durch die Steuereinrichtung SDMA von dem Systemadressenbus 202 eu dem SDC-Adressenbus 208 folgt. Adressenbits XT bis A4" laufen über eine Gruppe von Invertern 400 bis 404, deren Ausgänge mit den A-Eingängen eines Multiplexers 406 verbunden sind. Der Abtasteingang des Multiplexers 406 ist mit Erde verbunden, und der Wähleingang erhält das Signal INT SEQ EN FF. Wenn das Signal ENT SEQ EN FF auf niedrigem Pegel ist, werden die Adressenbits XT bis jpf über die Inverter 400 bis 404 und den Multiplexer 406 zu dem SDC-Adressenbus 208 durchgelassen. Ein UND-Glied 405 erhält den Ausgang des Inverters 400 und das Signal INT SEQ jew JfJf; wenn folglich die Bits A1 bis A4 über den Multiplexer 406 durchgelassen werden, wird das Signal AO über das UND-Glied 405 und das NOR-Glied 407 zu dem SDC-Adressenbus durchgelassen.

Ein NAND-Glied 408 ist vorgesehen, um die Adresse der Steuerein-

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richtung SDMA zu erkennen, wenn diese Adresse an de adressenbus 202 anliegt. Da angenommen wird, da-die gegenwärtige Steuereinrichtung SDMA mit einer Adresse 5 bezeichnet ist, werden Adreseenbity Ä7~m.d A^ unmittelbar an das NAND-Glied 4-08 angelegt, während das Adressenbit A6S über einen Inverter 410 läuft, bevor es an das NAND-Glied 408 angelegt wird. Wenn die Systemadressenbus-Bits 17 bis A^S den Wert 101 haben, gibt das NAND-Glied 408 ein Ausgangssignal mit hohem Pegel ab, das einen Eingang der NAND-Glieder 412, 414 und 416 freigibt. In der Praxis können die Adressenerkennungsschaltungen aller Steuereinrichtungen SDMA identisch sein, und die Lage der SDMA-Karte sowie die rückseitige Verdrahtung können dazu verwendet werden, genau zu bestimmen, welche Adresse von der Steuereinrichtung SDMA erkannt wird.

Die zentrale Recheneinheit legt ein Signal CPU SYNC an den Systemsteuerbus etwa zu der Zeit an, zu welcher eine Adresse an den Systemadressenbus angelegt wird. Das Signal CPU SYNC läuft über einen Inverter 418 und wird an einen zweiten Eingang eines NAND-Glieds 412 angelegt. Das Signal I/O RD oder WR liegt

-tür:*-ar, ^sauf einem hohen Pegel, wenn ein oder ein Ausgangsbefehl an dem Systemsteuerbus anliegt. Das Signal I/O RD oder WR wird an einen weiteren Eingang eines NAND-Glieds 412 angelegt und wird auch an einen Bhgang eines NAND-Glieds 414, eines NAND-Glieds 420 und den Rücksetzeingang eines D-Flip-Flops 422 angelegt. Das NAND-Glied 412 erhält auch den Taktimpuls 0 1A. Wenn infolgedessen ein Eingang oder ein Ausgangsbefehl an dem Systemsteuerbus vorhanden ist und die Adresse auf dem Systemadressenbus die der Steuereinrichtung SDMA ist, gibt das NAND-Glied 412 ein Ausgangssignal mit niedrigem Pegel ab, welches an den Setzeingang

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eines Flip-Flops 424 angelegt wird. Dies setzt das Flip-Flop, so daß das Signal GOFF auf einer Ausgangsleitung 426 auf den hohen Pegel ansteigt. Das Signal auf der Leitung 426 wird über

zu erl ι al t ev. einen Inverter 428 durchgelassen, um das Signal NOT READY Das Signal NOT READY wird zu der zentralen Recheneinheit überden Systemsteuerbus 204 zurückgeleitet, um eine Ausführung des Befehls zu stoppen und um einen Wartezustand einzuleiten, während die Steuereinrichtung SDMA ihre Aufgabe durchführt.

Der Ausgang des NAND-Glieds 412 mit niedrigem Pegel läuft über einen Inverter 436 und wird an den Takteingang eines Flip-Flops 422 angelegt. Ein NOR-Glied 438 erhält die Signale NAVAIL und INT SEQ EN FF und sein Ausgang ist mit Eingang D des Flip-Flops 422 verbunden. Wenn die Steuereinrichtung SDMA den Befehl ausführen kann, liegt der Ausgang des NOR-Glieds 438 auf niedrigem Pegel, und das Signal von dem Inverter 436 stellt sicher, daß das Flip-Flop 422 zurückgesetzt wird. Dies bringt das Signal BUSY auf den hohen Wert und verhindert eine Besetztzustandsanzeige, die von der Steuereinrichtung SDMA erzeugt würde. Sollte die Steuereinrichtung SDMA besetzt sein, dann befindet sich der Eingang D des Flip-Flops 422 auf einem hohen Pegel, und der Ausgang des Inverters 436 mit einem hohen Pegel setzt das Flip-Flop, das dann das Signal BÜSY auf den niedrigen Pegel bringt, um den Besetztzustand zu schaffen. Gleichzeitig wird der Setzausgang des Flip-Flops 422 über die Leitung 440 an ein NAND-Glied 442 angelegt.

Der Ausgang des Inverters 436 mit hohem Pegel wird über ein NOR-Glied 444 zu dem Rücksetzeingang eines Flip-Flops 446 durchgelassen. Der Rücksetzausgang dieses Flip-Flops ist mit einem Ein-

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-K-

gang eines NOR-Glieds 448 verbunden, so daß das Flip-Flop ein Ausgangssignal über das NOR-Glied nur dann erzeugen kann, wenn das Flip-Flop zurückgesetzt ist. Der Ausgang des NOR-Glieds 448 ist das Signal STEP ON . Dies Signal läuft über einen Inverter 450, um das Signal STEP ON zu werden.

Ein NAND-Glied 452 ist vorgesehen, um zu erkennen, daß eine Adresse auf dem Systemadressenbus 202 festlegt, daß der Adressenhinweiszähler 2J2 zu laden ist. Das NAND-Glied 452 ist mit den Ausgängen der Inverter 401 bis 405 und durch einen Inverter 411 mit dem Ausgang eines Inverters 404 verbunden. Das NAND-Glied 452 gibt ein Ausgangssignal mit hohem Pegel ab, wenn die Bits A1 bis A3 der Adresse alle null und das Bit A4 eins ist. Auf diese V/eise erkennt es dann eine der in Fig. 1OB und 10C dargestellten Adressenanordnungen. Der Ausgang des NAND-Glieds 452 wird an ein NAND-Glied 414 angelegt, welches ferner die Signale SDMA ADR und I/O RD oder WR erhält. Das NAND-Glied 414 gibt dann ein Ausgangssignal mit niedrigem Pegel bei einem Eingang oder einem Ausgangsbefehl ab, wenn die Adresse auf dem Systemadressenbus 202 diese spezielle Steuereinrichtung SDMA und ferner die Adresse des Adressenhinweiszählers festlegt. Das Ausgangssignal von dem NAND-Glied 414 mit niedrigem Pegel läuft über einen Inverter 454, um das Signal SDMA PROBE zu werden. Das Abtastsignal wird an Fig. 5A angelegt, wo es den Dekodierer ;.1C iVcj ip ut, ier das Laden des Adressenhinweiszählers steuert, und steuert weiterhin die Multiplexer 302 und 303, um die Daten auf dem Systemdatenbus 200 über die Multiplexer zu dem Adressenhinweiszähler durchzuschalten.

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Der Ausgang des NAND-Glies 414 mitniedrigem Pegel wird an ein NOK-Glied 448 angelegt, um das Signal STEP ON zu erzeugen. Außerdem ist der Ausgang des NAND-Glieds 414 mit einem Eingang eines NAND-Glieds 420 verbunden. Das NAND-Glied 420 wird ferner durch den Ausgang eines NAND-Glieds 416 während einer Leseoperation erregt, wenn die Adressenbits AJ und A4 beide null sind. Das NAND-Glied 416 ist mit einem Inverter 417 verbunden, um das Signal SELECTION zu erzeugen, wenn die zentrale Recheneinheit einen Eingabebefehl durchführt, um eine Steuereinrichtung SDC auszuwählen und in das Rechenwerkregister den Zustand der ausgewählten Steuereinrichtung SDC einzulesen. Die Ausgänge der Inverter 403 und 404 sind mit den Eingängen eines NAND-Glieds 458 verbunden, und der Ausgang des NAND-Glieds 458 wird an das NAND-Glied 416 angelegt. Das NAND-Glied 416 erhält weiter das Signal I/O READ, und wird durch den Ausgang des NAND-Glieds 408 freigegeben wenn die SDMA-Adresse erkannt wird.

Wenn dies außerdem durch die Ausgänge der NAND-Glieder 414 und 416 bedingt ist, erhält das NAND-Glied 420 die Signale D SACK und I/O RD OR WR. Der Ausgang des NAND-Glieds 420 wird noch an einen weiteren Eingang eines NOR-Glieds 448 angelegt, um das Signal STEP ON zu erzeugen.

Das Signal .ENABLE SALT X wird unmittelbar an den Eingang K eines Flip-Flops 446 angelegt und läuft über einen Inverter 460 zu dem Eingang J des Flip-Flops. Wenn das Signal ENABLE BALTX auf niedrigem Pegel ist, wird das Flip-Flop446 gesetzt, wenn das Taktsignal 01A auf den hohen Pegel geht. Wenn das Signal JiNABLE SALT X auf hohem Pegel ist, hat das Taktsignal

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an dem Flip-Flop keine Wirkung.

Wenn eine Steuereinrichtung (SDC) 122 eine Unterbrechung fordert, wird dies an die Steuereinrichtung SDMA angelegt, und wenn die Steuereinrichtung SDMA sonst nicht besetzt ist, wird die Unterbrechungsforderung gewährt. Die Steuereinrichtung SDMA erzeugt die Adresse der erkannten Steuereinrichtung (SDC)122 und legt sie über den SDC-Adressenbus zurück an, um die Steuereinrichtung SDC auszuwählen. In Fig. 4 stellen die Signale IDN O und IDN die zwei Bits der erzeugten SDC-Adresse dar. Das Signal IDN wird an einen Eingang eines UND-Glieds 462 angelegt, während das Signal IDN 1 an den Eingang BO des QUAD-Multiplexers 406 angelegt wird. Das Signal INT SEQ EN FF liegt auf einem hohen Pegel, wenn die Steuereinrichtung SDMA eine Unterbrechungsförderung erkannt hat. Das Signal INT SEQ EN FF wird an den Eingang B1 und den Wählsteuereingang des QUAD Multiplexers 406 sowie an den zweiten Eingang des UND-Glieds 462 angelegt. Der Ausgang des UND-Glieds 462 läuft über ein NOR-Glied 464, um das niedrigstwertige Adressenbit zu werden. Die Eingänge B3 und B2 sowie der Abtasteingang des QUAD-Multiplexers 406 sind alle mit Erdpotential verbunden. Sobald infolgedessen das Signal INT SEQ EN FF auf den hohen Pegel ansteigt, wählt es die B-Eingänge des QUAD-Multiplexers 406, um sie an den SDC-Adressenbus 208 anzulegen. Auf diese Weise ist auf dem Adressenbus eine Leitung mit der Anordnung 001XX festgelegt, wobei die Buchstaben K Nullen oder Einsen sein können und die Adresse der unterbrechenden Steuereinrichtung SDC darstellen. Das Bit 1 in RSL3 zeigt der Steuereinrichtung SDC an, seinen Unterbrechungszustand zu melden, der zu den»Wählstand entgegengesetzt ist. Die unter-

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brechende Steuereinrichtung SDC erkennt dies an und spricht auf diese Adresse an, indem sie seinen unterbrochenen Zustand auf dem SDC-Datenbus festlegt.

In Fig. 5 sind die Einzelheiten des Hauptteils der logischen Polgezustandsschaltungen 212 dargestellt, Das Signal DATA Büö in wird von dem Systemsteuerbus 204 erhalten und läuft über einen Inverter 500, um das Signal READ PULSE zu werden. Das Signal DATA BUS IN wird mittels der zentralen Recheneinheit 100 erzeugt, und fällt auf den niedrigen Pegel bei einem Taktimpuls 03A ab, wenn ein Eingabebefehl erzeugt wird, um den Einrichtungen die mit dem Systembus verbunden sind, mitzuteilen, daß die zentrale Recheneinheit bereit ist, Daten von dem Rechenwerksregister bei irgendwelchen Daten anzunehmen, die auf dem Systemdatenbus festgelegt sind. Das Signal READ PULSE läuft über ein NOR-Glied und wird an die Eingänge D7 und D3 eines Multiplexers 506 angelegt. Das Signal WRITE PULSE wird ebenfalls von dem Systemsteuerbus erhalten und läuft über Inverter 508 und das NOR-Glied zu den Eingängen D7 und D3 des Multiplexers 506· Das Signal WRITE PULSE wird von der zentralen Recheneinheit während der Ausgangsbefehle erzeugt, um mit dem Systembus verbundenen Einrichtungen bekanntzugeben, daß Daten vorhanden und für ein Abtasten bereit sind. Der Multiplexer 506 erhält das Signal ENABLE STEP an seinem Eingang D6, das Signal D FACK an seinem Eingang D2, das Signal DSACK an seinem Eingang D1 und das Signal GO FF an seinen beiden Eingängen DO und D4. Das Signal STEP ON wird an den Eingang D5 sowie an den Auswahleingang A2 des Multiplexers 506 angelegt. Die Eingänge AO und AE des Multiplexers 506 sind mit den Ausgängen der ersten und zweiten Stufe eines Modulo-4-

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Binärzählers 510 verbunden. Der Abtastimpuls des Multiplexers 506 wird mit Erde verbunden, und der Ausgang des Multiplexers ist durch eine Leitung 512 mit den Anschlüssen GEF und CET des Zählers 510 verbunden.

Der Multiplexer 506 spricht auf die Signalkombinationen an seinen Wähleingängen AO bis A2 an, um einen dieser Dateneingänge DC bis D7 mit der Ausgangsleitung 512 zu verbinden. Wenn beispielsweise die an den Eingängen AO bis A2 angelegten Signale alle auf dem niedrigen Pegel liegen, dann ist der Eingang DO des Multiplexers mit der Ausgangsleitung verbunden. Wenn die Eingangssignale A2 und A1 beide auf niedrigem Pegel liegen und das Signal AO auf hohem Pegel liegt, dann ist der Eingang D4 des Multiplexers mit dessen Ausgangsleitung verbunden.

Der Einärzähler 510 hat vier Dateneingänge, welche nicht benutzt sind, so daß sein Ladeanschluß über einen Widerstand mit dem Anschluß +V verbunden ist. Der Zäher wird durch ein positiv werdendes Taktsignal 02A weitergeschaltet, wenn das Signal auf der Leitung 512 zu dem Zeitpunkt auf hohem Pegel ist, wenn der Taktimpuls anliegt. Der Zähler hat vier Binärstufen, von welchen nur zwei in dem vorliegenden Anwendungsfall verwendet sind. Der Zähler kann dadurch zurückgesetzt werden, daß ein Signal SDMA EESET mit niedrigem Pegel an seinen Löscheingang angelegt wird.

Die Stufen 0 und 1 des Binärzählers 51Ο sind mit den Eingängen DO bzw. D1 eines Dekodierers 514 verbunden. Der Dekodierer 514 ist dauernd freigegeben, da sein Preigabeeingang mit Erde ver-

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bunden ist 4 folglich erzeugt der Dekodierer ständig an einem seiner Ausgänge ein Signal, das den Wert anzeigt, der in dem Binärzähler 510 gespeichert ist, wenn dieser Wert zwischen eins und drei liegt. Der Zähler 510 weist normalerweise einen Zählerstand 0 auf; folglich gibt der Dekodierer 514 normalerweise ein Signal mit niedrigem Pegel an seinem Ausgang 0 ab, welcher nicht verwendet wird. Die Ausgangsanschlüsse 3,2 und 1 des Dekodierers sind über Inverter 516» 518 bzw. 520 angeschlossen, um die Signale SST3, SST2 und SST1 zu erzeugen.

Der untere Teil der Fig. 5 zeigt die Hauptschaltungen zum Einleiten und Steuern einer Unterbrechungsfolge. Diese Schaltungen weisen zwei Multiplexer 522 und 524, einen Prioritätskodierer 526, zwei JK-Flip-Flops 528 und 530, drei D-Flip- Flops 532, 534 und 536 sowie einen Dekodierer 538 auf. Der Dekodierer 538 gibt die Signale IST O, IST 1 und IST 2 ab, welche den Zustand der Steuereinrichtung SDMA während einer Unterbrechungsfolge anzeigen. Das Signal IST 2 läuft über einen Inverter 540, um das Signal IST 2 zu schaffen.

Das Flip-Flop 532 ist das Flip-Flop für eine Unterbrechungsfolgenfreigabe. Es wird gesetzt, damit es auf eine Unterbrechungsanforderung von einer Steuereinrichtung SDC anspricht, vorausgesetzt, daß die Steuereinrichtung SDMA sonst nicht belegt ist. Diese Bedingungen werden durch ein NAND-Glied 542 festgelegt. Die Signale D SACK und DB LD FF werden an ein NOR-Glied 544 angelegt, und der Ausgang des NOfi-Glieds wird an einen Eingang NAND-Glieds 542 angelegt. Der Ausgang des NOR-Glieds 544 ist das Signal NAVAIL . Das Signal GO FF wird an einen zweiten Eingang des NAND-Glieds 542 angelegt, und ein dritter Eingang erhält das Taktsignal 03A.

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Der Ausgang GS des Prioritätskodierers 526 läuft über einen Inverter 5^6 und wird an den vierten Eingang eines NAND-Glieds angelegt.

Der Prioritätskodierer 526 hat acht Eingänge DO bis D7 wobei die Eingänge D4 bis D7 inaktiv und mit einem AnschluS +V verbunden sind. Jeder der Dateneingänge DO bis D5 ist mit einer Leitung verbunden, welche über den SDC-Steuerbus zu einer bestimmten Steuereinrichtung SDC verläuft. Die Signale INT REQ 0, INT REQ 1, INT REQ und INT REQ 3 werden von den Steuereinrichtungen SDC 122 erhalten, welchen die Einrichtungsziffer 0,1,2 bzw. 3 zugeordnet sind. Der Prioritätskodierer 526 wird durch das Signal IST 0 auf einer Leitung 552 freigegeben. Dies Signal wird von dem Dekodierer 538 erhalten und liegt auf einem niedrigen Pegel, um den Prioritätskodierer jedesmal dann freizugeben, wenn sich die Steuereinrichtung SDMA in einem Zustand b e· rir.de t, um eine Unterbrechungsanforderung anzunehmen. Der Prioritätskodierer 526 nimmt ein Signal an einem seiner Eingänge DO bis D3 an, und in Abhängigkeit davon, welcher Eingangsanschluß aktiv ist, wird ein 2Bitbinärwert an seinem Ausgang abgegeben, der der Zahl entspricht, die der Steuereinrichtung SDC zugeordnet ist, welche die Unterbrechungsanforderung gemacht hat. Der Ausgang,1*des Kodierers ist mit dem Eingang D eines Flip-Flops 534 verbunden, während der Ausgang^null des Kodierers mit dem Eingang D eines weiteren Flip-Flops536 verbunden ist.

Der Prioritätskodierer hat einen Ausgang GS, der immer zu dem Zeitpunkt wirksam ist, wenn der Kodierer ein Unterbrechungsaufforderungssignal erhält, vorausgesetzt,daß der Kodierereingang E1 auf niedrigem Pegel ist. Der Ausgang des Kodierers läuft

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über einen Inverter 546 und konditioniert das NAND-Glied 542. Wenn die Steuereinrichtung SDMA sonst in einem Zustand ist, um eine Unterbrechung auszuführen, gibt das NAND-Glied 542 ein Ausgangssignal mit niedrigem Pegel an ein gesetztes Flip-Flop 532 ab. Der Setzausgang des Flip-Flops 532 ist mit den Takteingängen von Flip-Flops 534 und 536 verbunden. Wenn das Flip-Flop 532 gesetzt ist, setzt das Signal auf einer Leitung 554 Flip-Flops 534 und 536 entsprechend den zwei Datenausgängen von dem Hauptkodierer 526. Hieraus ist zu ersehen, daß die Flip-Flops 534 und 536 dem Adressenhalteglied 248 entsprechen. Der Ausgang des Flip-Flops 534 ist das Signal IDN 1 auf einer Leitung 556 und der Ausgang des Flip-Flops 536 ist das Signal IDN 0 auf der leitung 558.

Multiplexer 522 und 524 entsprecher einander, so daß sie jeweils einen Abtasteingang, an dem das Taktsignal 02AS anliegt, vier Dateneingänge DO bis D3, welche wahlweise über den Multiplexerausgang durchgeschaltet werden können, und zwei Adressiereingänge AO und A1 haben, um zu bestimmen, welcher der Dateneingänge zu dem Ausgang durchzuschalten ist. Dateneingänge Do, D1 und D3 des Multiplexers 522 sind mit dem logischen Nullpegel verbunden, während der Eingang D2 das Signal BUS GRANTED erhält.

Der Multiplexer 524 erhält das Signal BUS GRANTED an seinem Eingang D3, das Signal BUS GRANTED an seinem Eingang D2, das Signal D SACK an seinem Eingang D1 und das Signal INT SEQ EN FF an seinem Eingang DO. Dies letztere Signal wird von dem Flip-Flop 554 für eine Freigabe der Unterbrechungsfolge erhalten und steigt auf den hohen Pegel an, wenn eine Unterbrechung erkannt wird. Der Ausgang des Multiplexers 524 ist mit den Takteingängen

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der !'lip-Flops 528 und 530 verbunden, welche als ein zweistufiger Zähler wirken. Der Eingang J des Flip-Flops 528 ist mit dem Anschluß +V verbunden, während der Eingang K mit Erde verbunden ist. Die Setz- und Rücksetzausgänge des Flip-Flops 528 sind mit den Eingängen J und K des Flip-Flops 530 verbunden. Der Setzausgang des Flip-Flops 530 ist mit dem Eingang D1 des Dekodierers 538 und mit den Eingängen A1 der Multiplexer 522 und 524 verbunden. Der Setzausgang des Flip-Flops 528 ist mit dem Eingang D6 des Dekodierers 538 und mit dem Eingang AO der Multiplexer 524 verbunden.

Wenn das Flip-Flop 532 für eine Unterbrechungsfreigabe gesetzt ist, dann wird im Anschluß an das Taktsignal 02 das Signal von dem Flip-Flop über den Multiplexer 524 abgetastet, um das Flip-Flop 528 zu setzen. Der Ausgang von dem Flip-Flop 528 gibt die Eingänge AO der Multiplexer 522 und 524 frei, so daß sie nunmehr auf ein Signal mit hohem Pegel an ihren Eingängen D1 ansprechen können. Außerdem gibt der Ausgang des Flip-Flops 528 den Eingang DO des Dekodierers 538 frei, und der Dekodierer erzeugt das Ausgangssignal IST 1 mit niedrigem Pegel. Gleichzeitig steigt das Signal IST 0 auf den hohen Pegel an und schaltet den Prioritätskodierer 526 ab, so daß er keine weitere Unterbrechungsanforderung annehmen kann.

Während des Signals I3T 1 legen die Schaltungen der Fig. 4 die Adresse der unterbrechenden Steuereinrichtung (SDC) 122 an die Steuereinrichtung SDC zurück. Wie im folgenden ausgeführt wird, wirkt das in Fig. 8 erzeugte Signal SAtT mit diesem Signal zusammen, um die Steuereinrichtung SDC auszuwählen, deren Unter-

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brechung durch die Priorität gewährt wird. Die Steuereinrichtung SDC spricht auf ein Signal SAGK an, wie nachfolgend beschrieben wird, welches seinerseits zu einem Signal DSACK führt, das auf den hohen Pegel ansteigt. Bei dem nächsten Taktimpuls 02AS durchläuft das Signal DSACK den Multiplexer 524, um das Flip-Flop 528 rückzusetzen und das Flip-Flop 530 zu setzen. Zu diesem Zeitpunkt fällt die Leitung 570 auf den niedrigen Pegel ab und die Leitung 572 steigt auf den hohen Pegel an, so daß auf diese Weise die Eingänge A1 an den Multiplexern 522 und und der Eingang D1 an dem Dekodierer 5i>8 freigegeben werden. Wenn der Eingang D1 hoch und der Eingang DO niedrig ist, beendet der Dekodierer 538 dasSignal IST 1 mit niedrigem Pegel und das Signal IST 2 fällt auf den niedrigen Pegel ab. Während des Intervalls des Signals IST 2 gibt die Steuereinrichtung SDMA ein Signal FALT an die ausgewählte Steuereinrichtung SDC ab. Die Steuereinrichtung SDC spricht auf ein Signal FACK (Fig. 6) an, um eine Unterbrechungsanforderung von der Steuereinrichtung SDMA an der Busleitereinrichtung zu erzeugen, und um den SDC-Zustand in das SDMA-Datenregister zu laden. Wenn der Steuereinrichtung SDMA Zugriff zu dem Bus gewährt wird, steigt das Signal BUS GRAHTED auf den hohen Pegel an. Bei dem nächstfolgenden Taktimpuls 02A wird das Signal BUS GRANTED über den Multiplexer abgetastet, um das Flip-Flop 528 zu setzen. Gleichzeitig durchläuft das Signal BUS GRANTED den Multiplexer 522, um das Flip-Flop 532 zur Freigabe der Unterbrechungsfolge rückzusetzen.

Wenn die Flip-Flops 528 und 530 gesetzt sind, sind die Signale auf den Leitungen 570 und 572 beide auf hohem Pegel, und der Dekodierer 538 gibt kein Ausgangssignal ab. Die Signale auf

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den Leitungen 5?0 und 572 wählen die Eingänge D3 der Multiplexer 522 und 524. Nachdem die Zustandsinformation über den Systemdatenbus übertragen worden ist, steigt das Signal BUS GRANTED auf den hohen Pegel an. Bei dem nächsten Taktimpuls 02 wird das Signal BUS GRANTED über den Multiplexer 524 abgetastet und setzt die Flip-Flops 528 und 53Ο zurück. Zu diesem Zeitpunkt gibt der Dekodierer 538 wieder das Signal IST O ab, um dadurch den Prioritätskodierer 526 freizugeben, so daß er eine weitere Unterbrechungsanforderung annehmen kann.

In Fig. 6 bis 8 sind einige der logiechen Schaltungen in der Datensteuerlogik 214· sowie einige der Ansteuereinrichtungen und Empfänger dargestellt, die auf den Systemsteuerbus 204 und den SDC-Steuerbus 210 ansprechen und mit diesen verbunden sind. Diese Schaltungen werden nunmehr kurz beschrieben. Ihre Arbeitsweise wird ganz verständlich, wenn verschiedene Operationsfolgen im Anschluß beschrieben werden.

In Fig. 6 wird das Signal FAck von dem SDC-Steuerbus erhalten und wird mittels eines Inverters 600 invertiert. Der Ausgang des Inverters 600 ist das Signal D FACK welches an einen Eingang von zwei UND-Gliedern 604 und 606 angelegt wird. Das Signal IST 2 wird an einen Eingang eines NOR-Glieds 608 angelegt und der Ausgang des NOR-Glieds 608 ist mit einem zweiten Eingang eines UND-Glieds 604 verbunden.

Das Signal INPUT wird von dem Systemsteuerbus 204 erhalten und an eine Ansteuereinrichtung mit drei Zuständen auf einem

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Logikplättchen 610 angelegt. Das Signal INPUT ist wirksam und fällt auf den niedrigen Pegel ab, wenn die zentrale Recheneinheit einen Befehl dekodiert und herausfindet, daß es ein Eingabebefehl ist. Wenn das Signal INPUT auf den niedrigen Pegel abfällt, gibt die Ansteuereinrichtung auf dem Plättchen 610 ein Ausgangssignal I/OHD mit hohem Pegel ab. Dies Signal wird an einen Eingang eines NOR-Glieds 612 angelegt, dessen Ausgang mit einem Inverter 614 verbunden ist. Das Signal OUTPUT fällt auf den niedrigen Pegel ab, wenn die zentrale Recheneinheit einen Befehl dekodiert und bestimmt, daß eine Ausgabeoperation durchzuführen ist. Wenn das Signal OUTPUT auf den niedrigen Pegel abfällt, gibt die Ansteuereinrichtung auf dem Plättchen 610 das Signal I/O WR ab, welches an einen zweiten Eingang eines NOR-Glieds 612 angelegt wird. Infolgedessen steigt bei Anliegen entweder des Signals INPUT oder OUTPUT das Signal I/O RD oder WR am Ausgang des Inverters 614 auf den hohen Pegel an.

Das Signal I/O RD wird auch an einen Bngang eines NAND-Glieds 616 angelegt. Das Signal SST2 wird an einen zweiten Eingang eines NAND-Glieds 616 angelegt, und sein Ausgang ist mit dem NOR-Glied 608 verbunden. Der Ausgang des NOR-Glieds 608 ist mit einem UND-Glied 604 verbunden, dessen Ausgang wiederum mit einem Eingang eines NOR-Glieds 618 verbunden ist. Der Ausgang

des NOR- Glieds 618 ist das Signal LOAD DATA REG mit niedrigem Pegel.

Die Signale LD RD DATA und LR WR DATA werden an die zweiten und dritten Eingänge eines NOR-Glieds 618 angelegt. Der vierte Eingang an dem NOR-Glied 618 ist mit dem Ausgang eines UND-Glieds

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622 verbunden.

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Das Signal SDC BUSY kommt von dem SÜC-Steuerbus 210 und liegt während der Datenübertragungszeit nur dann auf einen niedrigen Pegel, wenn eine Steuereinrichtung (SDG) 122 besetzt ist. Das Signal SDC BUSY wird an einen Inverter 624· angelegt, dessen Ausgang über einen Inverter 626 mit einem Eingang eines UND-Glieds 622 verbunden. Das UND-Glied 622 erhält auch den Ausgang eines UND-Glieds 628. Das ULiJ-Ul- οΛ CL2.8 erhält das Signal I/O V/R von einer Ansteuereinrichtung auf dem Plättchen 610 und wird ferner durch einen Taktimpuls 01A in einen entsprechenden Zustand gebracht. Das Signal SST1 wird an einen anderen Eingang eines UND-Glieds 622 angelegt; folglich kann der Ausgang des UND-Glieds 628 über das UND-Glied 622 nur während eines Folgezustandes SST 1 laufen, wenn die adressierte Steuereinrichtung SDC nicht besetzt ist.

Das Signal I/O RD von der Ansteuereinrichtung auf dem Plättchen 610 wird an einen Eingang eines UND-Glieds 630 angelegt. Das UND-Glied 650 ist so geschaltet, um die Signale READ PULSE und SSTJ aufzunehmen. Der Ausgang des UND-Glieds 630 ist mit einem Eingang eines NOR-Glieds 632 verbunden, und der Ausgang des NOR-Glieds 6$2 ist das Signal ENABLE DATA DRV. Das Signal ENABLE DATA DRV kann auch durch eine Signalkombination erzeugt werden, die an einem NOR-Glied 636 und einem UND-Glied 638 anliegt. Das NOR-Glied 636 erhält die Signale INT SEQ EN FF und READ. Der Ausgang des NOR-Glieds 636 wird an einen Eingang eines UND-Glieds 638 angelegt. Der zweite Eingang des UND-Glieds 638 erhalt das

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Signal BUS GRANTED und der Ausgang des UND-Glieds 638 ist mit einem zweiten Eingang des NOR-Glieds 632 verbunden.

Der Ausgang des Inverters 624 ist das Signal DC BUSY-A, und es wird an einen Eingang eines UND-Glieds 640 angelegt. Das Signal READ wird an einen zweitenEingang eines UND-Glieds 640 angelegt, und der Ausgang des UND-Glieds ist mit einem Eingang eines NOR-Glieds 642 verbunden. Der Ausgang des NOR-Glieds 642 läuft über einen Inverter 644, um das Signal DRIVE SDC BUS zu werden. Das NOR-Glied 642 hat auch einen Eingang, der mit dem Ausgang eines UND-Glieds 648 verbunden ist. Das UND-Glied 648 hat drei Eingänge, an denen das Signal GO FP auf einer Leitung 426, das Ausgangssignal von dem Inverter 626 und das Signal I/O WR von der Ansteuereinrichtung an dem Plättchen 610 anliegen kann.

Das Signal PTN* auf der Leitung 286 wird an den SDC-Steuerbus 210 angelegt und legt die Datenflußrichtung fest. Wenn es auf niedrigem Pegel ist, werden Daten von der Steuereinrichtung SDC an die Steuereinrichtung SDMA unter Steuerung der Signale FALT unf FACK abgegeben. Wenn das Signal PIN auf hohem Pegel liegt, wird die Datenübertragungsrichtung so festgelegt, daß sie von der Steuereinrichtung SDMA zu der Steuereinrichtung SDC erfolgt. Das Signal ΡΪΝ wird folgendermaßen erhalten: ein Eingang eines UND-Glieds 650 ist mit dem Ausgang eines Inverters 626 verbunden, und ein zweiter Eingang ist so geschaltet, daß er das Signal I/O RD von der Ansteuereinrichtung auf dem Plättchen 610 erhält. Der Ausgang des UND-Glieds 650 ist mit einem Eingang eines UND-Glieds 652 verbunden. Das UND-Glied 652 hat einen zweiten Eingang, der das Signal GO FF erhalten kann. Der Ausgang des UND-Glieds

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652 wird an einen Eingang eines NOR-Glieds 654 angelegt. Das Signal INT SEQ EN FF wird an beide Eingänge eines UND-Glieds 656 angelegt, und der Ausgang dieses UND-Glieds wird an den zweiten Eingang eines NOR-Glieds 654- angelegt.

Ein Flip-Flop 658 für eine Unterbrechungsanforderung und ein Flip-Flop 660 für eine Busanforderung sind in Fig. 6 dargestellt. Die beiden Flip-Flops sind D-Flip-Flops an deren Steuereingängen das Taktsignal 03A anliegen kann. Beide Flip-Flops haben einen Rücksetzeingang, welcher so geschaltet ist, um das Signal BUS GRANTED aufzunehmen. Ein UND-Glied 606 erhält das Signal IST 2 sowie den Ausgang D FACK von dem Inverter 600.

Der Ausgang des UND-Glieds 606 ist ein Signal INTERRUPT REQUEST. Dies Signal wird an den Eingang D des Flip-Flops 658 angelegt, so daß das Flip-Flop am Anfang des Taktimpulses 03A gesetzt ist, wenn eine Unterbrechung gefordert wird·

Das Flip-Flop für eine Busanforderung wird folgendermaßen gesetzt. Das Signal READ wird an einen Eingang eines UND-Glieds 662 angelegt. Dieses UND-Glied erhält die Signale BREQ A und DISABLE BREQ an zweiten und dritten Eingängen. Der Ausgang des UND-Glieds 662 ist mit einem Eingang eines NOR-Glieds 664 verbunden. Ein UND-Glied 666 hat drei Eingänge zur Aufnahme der Signale END HEM OP FF, T)R LD FF und D WRITE A. Der Ausgang des UND-Glieds 666 ist mit einem zweiten Eingang eines NOR-Glieds 664 verbunden. Der Ausgang des NOR-Glieds 664 ist über einen Inverter 668 mit dem Eingang D des Flip-Flops 660 verbunden, so daß das Flip-Flop bei einem Taktsignal 03A gesetzt wird,

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wenn der Ausgang des Inverters 668 auf hohem Pegel liegt. Der gesetzte Ausgang des Flip-Flops 660 wird über einen Inverter 670 geführt, um das Signal BUS REQUEST zu werden.

In Fig. 7 sind die Schaltungen zum Erzeugen der Taktimpulse sowie bestimmte der Ansteuereinrichtungen und Empfänger dargestellt, die mit dem SDC-Steuerbus 210 verbunden sind, um die sogenannten "Verbindungs"-Signale zu erzeugen und zu empfangen, die bei Übertragung zwischen den Steuereinrichtungen SDMA und SDC erforderlich sind.

Die Taktimpulse 01A bis 04A werden durch die zentrale Recheneinheit 100 erzeugt und über den Systemsteuerbus 204 an eine Gruppe von Ansteuereinrichtungen 700 mit drei Zuständen in jeder Steuereinrichtung SDMA angelegt. Jeder Taktimpuls hat eine Dauer von 62,5 nsek, und die Zeit zwischen aufeinanderfolgenden Impulsen derselben Phase beträgt 500 nsek.

Die Ansteuereinrichtung 700 ist ständig freigegeben; folglich erzeugt sie, wenn eine Steuereinrichtung ein Signal mit niedrigem Pegel erhält, ein logisches Ausgangssignal eins. Die Ausgänge von den Steuereinrichtungen 700 sind mit 01A bis 03A bezeichnet. Zusätzlich wird das Signal 02A über zwei Inverter 702 und 704 durchgelassen, um die Signale 02AS und 02AD zu werden. Dies letztere Signal wird an alle Steuereinrichtungen ( SDC) 122 mittels des SDC-Steuerbus 210 angelegt. Außerdem durchläuft das Signal 04A eine Ansteuereinrichtung mit drei Zuständen auf einem Plättchen 706» um das Signal 04AD zu erzeugen, welches über den SDC-Steuerbus an die Steuereinrichtung SDC angelegt wird.

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Abgesehen von diesen Ausnahmen werden alle Ausgangssignale von der Ansteuereinrichtung 700 in der Steuereinrichtung SDMA selbst verwendet.

Das Signal SALT auf der Leitung 285 ist über den SDC-Steuerbus 210 mit jeder der Steuereinrichtungen SDC verbunden. Wenn das Signal SALt auf den niedrigen Pegeln abfällt, schafft es eine Anzeige an allen Steuereinrichtungen SDG, daß die Steuereinrichtung SDMA die Adresse einer von ihnen auf dem SDC-Adressenbus 208 darstellt. Das Signal SALT bleibt aktiv, bis die adressierte Steuereinrichtung SDC ihre Adresse erkennt und mit einem die Auswahl bestätigenden Signal (SACK} antwortet. Das Signal SALT wird folgendermaßen erzeugt. Ein NAND-Glied 716 hat drei Eingänge, um die Signale SST1 , SELECTION und STEP ON anzunehmen. DerAusgang des NAND-Glieds 716 ist das Signal EN SALTX, und dies Signal wird an einen Eingang eines NOR-Glieds 718 angelegt. Ein zweiter Eingang eines NOR-Glieds 718 erhält das Signal IST 1 . Der Ausgang des NOR-Glieds 718 ist sowohl mit dem Eingang D als auch dem Rücksetzeingang eines D-Flip-Flops 720 verbunden. Der Setzausgang des Flip-Flops wird an einen Inverter 722 angelegt, und der Ausgang dieses Inverters ist das Signal SALT. Ein Taktimpuls 03A wird an ein Flip-Flop 720 angelegt; folglich wird das Flip-Flop zu Beginn des Taktimpulses 03 gesetzt, wenn der Ausgang des NOR-Glieds 718 auf hohem Pegel liegt. Wenn der Ausgang des NOR-Glieds 718 auf den niedrigen Pegel abfällt, wird das Flip-Flop 720 unmittelbar zurückgesetzt.

Nachdem die Steuereinrichtungen SDC das Signal SALT erhalten und eine von ihnen ihre Adresse auf dem SDC-Adressenbus erkennt,

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läßt die erkennende Steuereinrichtung SDC dasSignal SALT auf den niedrigen Pegel abfallen. Dies Signal durchläuft dann einen Inverter 724, um das Signal D SACK zu werden. Das Signal D SACK wird in Fig. 5 verwendet, um die logischen Folgezustandeschaltungen weiterzuschalten, um auf diese Weise entweder das Signal SST 1 oder IST 1 in Abhängigkeit davon zu beenden, welche Operationsart durchgeführt wird. Dies hat zur Folge, daß der Ausgang des NOR-Glieds 718 auf den niedrigen Pegel abfällt, so daß das Flip-Flop 720 zurückgesetzt wird, und das Signal SALT beendet wird.

Der Ausgang des Empfängers 724 wird auch an den Bücksetzeingang eines D-Flip-Flops 728 angelegt und durchläuft einen Inverter 730, um das Signal D SACK zu erzeugen.

Die Aufgabe des Flip-Flops 728 besteht darin, einer aktiven Steuereinrichtung SDC anzuzeigen, daß ein Speicherparitätsfehler oder ein Adressenfehler während einer Speicheroperation aufgetreten ist. Wenn einer dieser Fehler auftritt, dann lassen die Speicherschaltungen ein entsprechendes Signal auf dem System-Steuerbus 204 auf den niedrigen Pegel abfallen. Wenn ein Adressierfehler vorkommt, fällt das Signal MEN ADR ERR auf den niedrigen Pegel ab, um ein NOR-Glied 732 freizugeben. Wenn andererseits ein Speicherparitätsfehler auftritt, dann wird das Signal MEM PAR ERR an das NOR-Glied 732 angelegt. Der Ausgang des NOR-Glieds 732 ist mit einem Eingang eines NAND-Glieds 734 verbunden,und der zweite Eingang des NAND-Glieds erhält einen Taktimpuls 02A. Der Ausgang des NAND-Glieds 734 wird an den Takteingang des Flip-Flops 738 angelegt und setzt das Flip-Flop, vorausgesetzt das Signal BRUS GRANTED liegt auf hohem Pegel, wodurch angezeigt wird,

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daß eine Steuereinrichtung SDC, die dieser Steuereinrichtung SDMA zugeordnet ist, mit dem Speicher in Verbindung steht. Der gesetzte Ausgang des Flip-Flops 728 wird an eine der Steuereinrichtungen 7Ο6 mit drei Zuständen angelegt, um das Signal CHECK mit niedrigem Pegel zu erzeugen. Dies Signal wird an die wirksame Steuereinrichtung SDC abgegeben, um deren Operation zu beenden. Wenn die Steuereinrichtung SDC die Operation beendet, steigt das Signal SACK auf den hohen Pegel an und das Flip-Flop 728 wird zurückgesetzt.

Das Signal FALT ist ein Steuersignal, das von der Steuereinrichtung SDMA an eine Steuereinrichtung SDC übertragen wird, die bereits ausgewählt worden ist. Wenn das Signal FALT auf niedrigem Pegel liegt, informiert es die ausgewählte Steuereinrichtung SDC, daß die auf dem SDC-Datenbus verfügbare Information zu befolgen ist. Das Signal FALT wird beendet, nachdem die Steuereinrichtung SDC die Information befolgt und zu der Steuereinrichtung SDMA ein Bestätigungssignal FACK zurückleitet. Das Signal FALT wird folgendermaßen erzeugt. Der Ausgang eines Inverters 724 ist mit einem Eingang.eines NAND-Glieds 736 verbunden. Das NAND-Glied 736 erhält weiter die Signale öT-KF un und SST2. Der Ausgang des NAND-Glieds 736 ist mit einem Eingang 738 verbunden. Das Signal IST Z wird an einen zweiten Eingang des NOfi-Glieds 738 angelegt, und der Ausgang des NOR-Glieds ist mit dem Eingang D eines D-Flip-Flops 740 verbunden. Das Flip-Flop wird durch einen Taktimpuls 03A gesteuert, so daß das Flip-Flop bei einem Taktimpuls 03A gesetzt ist, wenn der Ausgang des NOB-Glies 738 auf dem hohen Pegel liegt. Der gesetzte Ausgang des Flip-Flops 74-0 ist mit einer der Aisteuereinrichtungen

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auf dem Plättchen 706 verbunden, und der Ausgang dieser Ansteuereinrichtung ist das Signal T¹ATT mit niedrigem Pegel. Das Flip-Flop 740 wird zurückgesetzt, wenn das Ausgangssignal von dem NOR-Glied 738 auf den niedrigen Pegel abfällt.

Ein JK-Flip-Flop 750 hat einen Setzausgang, der mit einer der Ansteuereinrichtungen auf dem Plättchen 706 verbunden ist, um das Signal DAGK zu erzeugen. Das Signal DACK ist ein Datenbestätigungs-Steuersignal, das von der Steuereinrichtung SDMA an eine ausgewählte Steuereinrichtung SDC abgegeben wird, um eine Datenanforderung zu bestätigen. Wenn ein Dateneinschreibsignal zu diesem Zeitpunkt wirksam ist, wurde die Datenanforderung von der Steuereinrichtung SDC erhalten, das Signal DACK informiert dann die Steuereinrichtung SDC, daß das Zeichen auf dem SDC-Datenbus in das Datenregister der Steuereinrichtung SDMA eingeschrieben worden ist. Wenn ein Datenlesesignal zu diesem Zeitpunkt wirksam war, wurde die Datenaufforderung von der Steuern richtung SDC erhalten, und das Signal DACK informiert die Steuereinrichtung SDC, daß die Steuereinrichtung SDMA ein Byte auf dem SDC-Datenfluß für eine Annahme durch die Steuereinrichtung SDC bereit hat. Die Einzelheiten dieser Operationen werden veisbändlich, wenn die speziellen Beispiele bestimmter Operationen betrachtet werden.

Ein D-Flip-Flop 752 hat einen Takteingang, an dem das Signal DR LD FF anliegt. Der gesetzte Ausgang des Flip-Flops ist mit den Eingängen J und K des Flip-Flops 750 verbunden und erzeugt das Signal DISABLE BREQ, welches auf einer Leitung 754 anliegt. Das Flip-Flop 750 wird mit einem Taktsignal 03A gesteuert, und beide Flip-Flops 750 und 752 werden zurückgesetzt, wenn das

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Signal DREQ A,das an ihren liücksetzeingängen anliegt, auf den niedrigen Pegel abfällt. Während das Flip-Flop 750 zurückgesetzt wird, erzeugt es das Signal DACK FF mit hohem Pegel, und während das Flip—k'lop 752 zurückgesetzt wird, erzeugt es das Signal DISABLE BREQ mit hohem Pegel. Wenn das Signal DR LD FF auf den hohen Pegel ansteigt, setzt es das Flip-Flop 752. Bei dem nächstfolgenden Taktimpuls 03A setzt der Ausgang des Flip-Flops 752 das Flip-Flop 750? und der Ausgang dieses Flip-Flops steuert eine der Ansteuereinrichtungen auf dem Plättchen 706 an, um das Signal DACK mit niedrigem Pegel zu erzeugen. Die beiden Flip-Flops werden durch das Signal DREQ A zurückgesetzt.

In Fig. 8 durchläuft das Signal DREQ von dem SDC-Steuerbus einen Inverter 800, um das Signal DREQ A zu werden. Eine gewählte Steuereinrichtung SDC läßt das Signal DREQ auf den niedrigen Pegel abfallen, um eine Datenanforderung an der Steuereinrichtung SDMA zu schaffen. Der Ausgang des Inverters 800 wird auch an einen Eingang eines UND-Glieds 804 und eines NAND-Glieds 806 angelegt. Das Signal D WRIIE von dem SDC-Steuerbus durchläuft einen Inverter 808, um das Signal D WRITE A zu v/erden. Das Signal D WKlTi; wird mittels einer Steuereinrichtung SDC während eines Intervalls erzeugt, während welchem die Steuereinrichtung SDC Datenbytes an dfe Speicher überträgt. Das Signal D WRITE A wird an einen zweiten Eingang des NAND-Glieds 806 sowie an einen Eingang von zwei weiteren UND-Gliedern812 und 814 angelegt. Das UND-Glied 812 erhält das Signal DACK FF an einem zweiten Eingang, wenn das Flip-Flop 750 zurückgesetzt wird. Wenn das Flip-Flop zurückgesetzt wird und das Signal D WRITE auf niedrigem Pegel liegt, ist das UND-Glied 812 konditioniert, das heißt in ent-

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sprechenden Zustand gebracht, um ein Ausgangssignal mit hohem Pegel an dem UND-Glied 704 zu erzeugen. Wenn das Signal DREQ auf den niedrigen Pegel abfällt, gibt der Ausgang des Inverters 800 den zweiten Eingang des UND-Glieds 804 frei. Wenn das zum Laden des Datenregisters vorgesehene Flip-Flop 816 zu diesem Zeitpunkt zurückgesetzt ist, gibt es den dritten Eingang des UND-Glieds 804 frei, so daß das UND-Glied ein Ausgangssignal mit hohem Pegel an den Eingang J des Flip-Flops 816 abgibt. Der Ausgang des UND-Glieds 804 ist das Signal LOAD WEITE DATA. Das Taktsignal 01A wird an einen Inverter 820 und der Ausgang des Inverters wird an den Takteingang des Flip-Flops 816 angelegt; folglich ist das Flip-Flop am Ende des Taktsignals 01A gesetzt, wenn der Ausgang des UND-Glieds 804 auf hohem Pegel liegt, um anzuzeigen, daß die Daten/auf den SDG-Datenbus in das SDMA-Datenregister geladen worden sind. Wenn das Flip-Flop gesetzt ist, steigt das Signal DH LD FF auf den hohen Pegel an, während das Signal DR LD FF auf den niedrigen Pegel abfällt.

Das Flip-Flop 816 kann auch für Operationen einschließlich der Datenübertragung von dem Speicher über die Steuereinrichtung SDMA an eine Steuereinrichtung SDC gesetzt werden. Der Ausgang des Inverters 808 durchläuft einen weiteren Inverter 822, um das Signal READ su werden. Das Signal READ wird an einen Eingang eines UND-Glieds 826 angelegt. Das Signal MEN ACK ist ein Signal, das auf dem Systemsteuerbus durch ofen Speicher festgelegt wird, um anzuzeigen, daß Daten von dem Speicher auf dem Datenbus sind und in das SDMA-Datenregister eingegeben werden können. Das Signal MEM ACK wird an eine Ansteuereinrichtung auf dem Plättchen 828 angelegt, und wenn das Signal MEM ACK wirksam ist, gibt

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der Ausgang der Ansteuereinrichtung einen zweiten Eingang änes UND-Glieds eines UND-Glieds 826 frei. Das UND-Glied 826 wid ferner durch das Signal BUS GRANTED freigegeben, welches von einer An*euereinrichtung auf dem Plättchen 830 erhalten wird.

Das Signal BUS GRANT ist ein Steuersignal, das auf dem Systemsteuerbus durch die Busleitereinrichtung entsprechend einer Busanforderung durch die Steuereinrichtung SDMA- festgelegt wird und der Steuereinrichtung SDMA anzeigt, daß sie eine Steuerung über den Systembus hat. Das Signal BUS GRANT wird an eine Ansteuereinrichtung auf dem Plättchen 830 angelegt, und wenn es auf den niedrigen Pegel abfällt, gibt das Plättchen ein Ausgangssignai BUS GRANTED mit hohem Pegel an eine Leitung 832 ab. Das letztere Signal wird dann zu dem Eingang einer weiteren Ansteuereinrichtung auf dem Plättchen 830 zurückgeleitet, so daß diese Ansteuerung gleichzeitig ein Signal BUS GRANTED mit niedrigem Pegel erzeugt. Das Signal BUS GRANTED gibt ein UND-Glied 826 frei, wenn es auf dem hohen Pegel liegt, so daß das UND-Glied das Signal LOAD RD DATA auf einer Leitung 836 erzeugen kann. Der Ausgang des UND-Glieds 826 durchläuft einen Inverter 838, um das Flip-Flop 816 zu setzen, wodurch angezeigt wird, daß das Datenbyte auf dem Systemdatenbus in dem SDMA-Datenregister gespeichert worden ist.

Wenn das Signal DREQ auf den hohen Pegel nach jeder Datenanforderung bei einer Leseoperation ansteigt, liegt das Signal D WKITE auf dem hohen Pegel, und das UND-Glied 806 gibt ein Ausgangssignal mit hohem Pegel ab, das über ein NOR-Glied 840 angelegt wird, um das Flip-Flop 816 zurückzusetzen.

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Das Flip-Flop 816 wird auch durch 4ls Signal END MEM OP FF von dem Flip-Flop 842 während einer Schreiboperation zurückgesetzt. Das Signal MEM ACK auf einer Leitung 837 wird an die Eingänge J und K des Flip-Flops 842 angelegt, und der Setzausgang des Flip-Flops ist mit einem Eingang eines UND-Glieds 814 verbunden. Das UND-Glied wird ferner durch den Ausgang von einem Inverter 808 und den Taktimpuls 02 freigegeben. Der invertierte Taktimpuls 01 wird an den Takteingang des Flip-Flops 842 angelegt; folglich ist das Flip-Flop am Ende des Taktimpulses 01 gesetzt, wenn das Signal MEM ACK auf hohem Pegel liegt. Das UND-Glied 814 erzeugt dann ein Ausgangssignal, das über das NOR-Glied 840 zu dem ltücksetzeingang des Flip-Flops 816 durchläuft. Das Flip-Flop 842 wird auch zurückgesetzt, wenn das Signal BUS GRANT beendet ist, und die Leitung 832 auf den niedrigen Pegel abfällt.

Wenn das Flip-Flop 842 zurückgesetzt wird, erzeugt es das Signal END MEM OP FF mit hohem Pegel. Zusätzlich gibt das Signal mit niedrigem Pegel von dem gesetzten Ausgang aus einen Eingang eines NAND-Glieds 844 frei. Dies NAND-Glied wird ferner freigegeben, wenn das Signal EN DATA ADR auf den niedrigen Pegel abfällt. Der Ausgang des NAND-Glieds 844 ist dasSignal MEM OP mit hohem Pegel. Dies Signal durchläuft einen Inverter 846, um das Signal BUS BUSY zu werden. Das Signal BUS BUSY wird über den Systemsteuerbus an die Busleitereinrichtung übertragen, um die Busleitereinrichtung zu informieren, daß die Steuereinrichtung SDMA das Steuersignal des Bus entsprechend dem Signal BUS GRANT angenommen hat.

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Das Signal PWR ON GLR wird automatisch erzeugt, wenn die zentrale Recheneinheit angeschaltet wird. Es ist ein Impuls von 500 msek, der über den Systemsteuerbus an jede der Steuereinrichtungen SDMA übertragen wird. In jeder Steuereinrichtung SDMA wird es an ein NOR-Glied 850 angelegt. Der Ausgang des NOR-Glieds 850 ist das Signal SDMA IiESET. Es wird über ein NOR-Glied 840 durchgelassen, um das Flip-Flop 816 zurückzusetzen. Außerdem läuft das Signal SDMA RESET über einen Inverter 854, um das Signal SDMA RESET zu werden. Die Signale SDMA RESET und SDMA RESET werden an verschiedene Flip-Flops und Zähler in der Steuereinrichtung SDMA angelegt, um sie zurückzusetzen oder zu löschen, wenn die Energie angeschaltet wird. Eine ähnliche Funktion wird erreicht, wenn die Bedienungsperson eine Rücksetztaste auf dem Steuerpult drückt.

Hierdurch wird das Signal RESET erzeugt, welches an den zweiten Eingang des NOR-Glieds 850 angelegt wird und zur Erzeugung derselben Signale wie dem Signal PWR ON CLR führt. Außerdem durchläuft das Signal RESET Inverter 858 und 860, um das Signal S RESET zu werden. Das letztere Signal wird über den SDC-Steuerbus 210 angelegt, um jede der Steuereinrichtungen 122 zurückzusetzen.

Nunmehr wird eine Kombination eines Eingabe- und von drei Ausgangsbefehlen von der zentralen Recheneinheit 100 genommen, um eine Steuereinrichtung SDMA und eine mit dieser verbundene Steuereinrichtung SDG einzustellen, so daß Daten zwischen dem Speicher 102 und der Steuereinrichtung SDC übertragen werden können. Dies gilt unabhängig von der Richtung, in welcher die Informationsübertragung stattfinden soll. Während der Einstellfolge erzeugt die zentrale Recheneinheit einen Eingabebefehl, auf den drei Ausgangsbefehle folgen. In der folgendenBeschreibung soll die durch-

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zuführende Operation die Übertragung einer Datenzeile (132 Bytes) von dem Speicher an einen Zeilendrucker sein, der mit der Steuereinrichtung SDMA mit der Adresse 101 verbunden ist, um diese Datenzeile zu drucken. Die während jeder der drei Einstellfolgebefehle durchgeführten Operationen werden unten in gesonderten Abschnitten beschrieben. Im allgemeinen adressiert der Eingabebefehl das Zustandsregister in einer bestimmten Steuereinrichtung 122, die von einer ganz bestimmten Steuereinrichtung SDMA 108 bedient wird. Wenn die Steuereinrichtung SDMA besetzt ist, wird ihr Zustand zu dem Rechenwerksregister in der zentralen Recheneinheit zurückgeleitet. Wenn die Steuereinrichtung SDMA nicht besetzt ist, wird der Zustand der adressierten Steuereinrichtung SDC zu dem Rechenwerksregister zurückgemeldet. Wenn die adressierte Steuereinrichtung SDC mit dem System verbunden ist, angeschaltet und nicht besetzt ist, gibt die zentrale Recheneinheit den ersten Ausgangsbefehl ab und legt auf dem Systemadressenbus eine Adresse mit dem in Fig. 1OC dargestellten Aufbau fest. Die Steuereinrichtung SDMA spricht auf diesen Ausgabebefehl an, indem die untere Hälfte des Adressenhinweiszahlers 232 mit dem Datenbyte in dem Rechenwerksregister der zentralen Recheneinheit geladen wird. Die zentrale Recheneinheit führt dann einen weiteren Ausgabebefehl aus und legt eine weitere Adresse mit dem in Fig. 1OB dargestellten Aufbau auf der Systemadressenleitung fest. Entsprechend diesen zweiten Ausgabebefehl lädt die Steuereinrichtung SDMA das Datenbyte auf den Systemdatenbus in die obere Hälfte des Adressenhinweiszahlers 232. Schließlich führt die zentrale Secheneinheit einen dritten Ausgabebefehl durch und gibt einen Befehl an die ausgewählte Steuereinrichtung SDC ab. Eine Adresse auf dem Systemadreseenbus kennzeichnet, welches Register diesen Befehl ·

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empfangen soll. Unter den angenommenen Bedingungen ist dieser Befehl ein Druckbefehl; folglich hat die auf dem Systemadressenbus anliegende Adresse den in I¹Ig. ICE dargestellten Aufbau. Nachdem dieser dritte Ausgabebefehl durchgeführt worden ist, kehrt die zentrale Recheneinheit zu ihrem normalen Programm zurück, und die allgemein benutzte Steuereinrichtung SDMA steuert die tatsächlichen Übertragungen der Datenbytes von dem Speicher an die ausgewählte Steuereinrichtung SDC mittels der in dem Adressenhinweiszähler enthaltenen Adresse.

Während dieser Datenübertragung muß die Steuereinrichtung SDMA mit anderen Einrichtungen, die mit dem Systembus verbunden sind, um einen Zugriff zu dem Speicher wetteifern. Folglich muß für jedes übertragene Byte die Steuereinrichtung SDMA eine Busanforderung durchführen, und nachdem die Steuereinrichtung Zugriff zu dem Speicher gegeben wird, antwortet die Busleitereinrichtung mit einem Signal BUS GRANT. Nachdem die Datenübertragung beendet ist, erzeugt die Steuereinrichtung SDC eine Unterbrechungsanforderung an der Steuereinrichtung SDMA, um ihren Zustand zu melden, d.h. sie hat ihr Pufferregister geladen und beginnt einen Druckzyklus. Die Steuereinrichtung SDMA ist nunmehr frei, und kann andere Steuereinrichtungen SDC bedienen. Nachdem der Drucker die Datenteile gedruckt hat, macht die Steuereinrichtung SDC eine weitere Unterbrechungsanforderung bei der Steuereinrichtung SDMA um zu diesem Zeitpunkt der zentralen Recheneinheit zu melden, daß sie nunmehr in einem Zustand ist, um weitere Daten anzunehmen. Jeder derverwendeten Eingabe- und Ausgabebefehle eine Übertragungsoperation durchzuführen, wird nunmehr gesondert im einzelnen

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betrachtet.

Wenn die zentrale Recheneinheit CPU 100 ein Rechner Intel 8080 ist, finden drei Zyklen der zentralen Recheneinheit statt, um einen Eingabebefehl auszuführen. Während der ersten zwei Zyklen wird der Befehl aus dem Speicher ausgelesen und dekodiert. Bei dem ersten Taktimpuls 03A des dritten Zyklus M3 (siehe Fig. 9) wird eine Adresse, welche den in Fig. 10D dargestellten Aufbau haben sollte, auf dem Systemadressenbus 202 eingebracht und festgelegt. Zur selben Zeit läßt die zentrale Recheneinheit das Signal CPU SYNC auf den niedrigen Pegel abfallen. In Fig. 4 erkennt das NAND-Glied 408 die Kombination der Bits A? bis A5 als die Adresse der Steuereinrichtung SDMA. Der Ausgang des NAND-Glieds 408 gibt einen Eingang des NAND-Glieds 412 frei, welches einen zweiten Eingang hat, der von dem Ausgang des Inverters freigegeben wird. Der Ausgang des NAND-Glieds 408 gibt auch einen Eingang des NAND-Glieds 416 frei.

Beim Taktimpuls 04 legt die zentrale Recheneinheit auf dem Steuerbus das Signal INPÜT mit niedrigem Pegel fest. Dies Signal durchläuft eine Ansteuereinrichtung 610 um das Signal I/O READ zu erzeugen, um dadurch einen zweitenEingang des NAND-GLIEDS 416 anzusteuern. Da die beiden Adressenbits A4 und A3 null sind, erzeugt das NAND-Glied 458 ein Ausgangssignal, um das NAND-Glied 416 anzusteuern bzw. freizugeben. Der Ausgang des NAND-Glieds 416 läuft über den Inverter 417, um das Signal SELECTION zu erzeugen. Das SignalSELECTION wird an das NAND-Glied 716 angelegt, aber das NAND-Glied ist zu diesem Zeitpunkt gesperrt, da das Signal SST 1 auf niedrigem Pegel liegt.

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Das von der Ansteuereinrichtung; 610 erzeugte Signal I/O READ läuft über das NOR-Glied 612 und den Inverter 614, um das Signal I/O RD oder WR auf den hohen Pegel zu bringen. Das letztere Signal steuert ferner das HAND-IUied 412 an, so daß bei dem nächsten Taktimpuls 01A das NAND-Glied 412 das Signal START PULSE erzeugt. Das Signal START PULSE setzt unmittelbar das I¹Hp- Flop 424, um dadurch die Signale GO FF und NOT READY zu erzeugen. Das Signal NOT READY wird zurück zu der zentralen Recheneinheit übertragen, um den dritten Zyklus des Eingabebefehls in der zentralen Recheneinheit zu stoppen. Hierdurch kommt die zentrale Recheneinheit in einen Wartezustand und während dieses Wartezustands bleibt die Adresse auf dem Systemadressenbus, und das Signal INPUT wird auf dem Steuerbus erhalten.

Wenn das Flip-Flop gesetzt wird, wird das Signal GO FF an ein NAND-Glied 542 angelegt. Hierdurch wird das NAND-Glied 542 gesperrt, über welches alle Unterbrechungsanforderungen von der Steuereinrichtung SDC laufen müssen, um das Flip-Flop 532 zu setzen. Hierdurch ist gewährleistet, daß keine Steuereinrichtung SDC eine Unterbrechungsanforderung einleiten kann, während die Steuereinrichtung SDMA besetzt ist, da sie den Eingabebefehl verarbeitet.

Das Signal GOFF läuft über den Multiplexer 506 und steuert den Zähler 510 an, so daß bei dem Taktsignal 02A der Zähler weitergeschaltet wird, und der Ausgang des Zählers an den Dekodierer 514 angelegt wird, um das Signal SST 1 zu erzeugen.

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■·

Das Signal SST 1 wird an das NAND-Glied 716 angelegt, welches bereits das Signal SJiLtfCTION mit honor Tegel erhalten hat. Das Signal STEP ON liegt zu diesem Zeitpunkt ebenfalls auf hohem Pegel, vorausgesetzt, wie nachstehend noch ausgeführt die Steuereinrichtung SDMA ist zu dem Zeitpunkt nicht besetzt, an welchem das Signal START PULSE erzeugt wurde. Der Ausgang des NAND-Glieds 7I6 durchläuft das NOR-Glied 7I8 und bei dem Taktimpuls 03A wird das Flip-Flop 720 gesetzt, um das Signal SALT zu erzeugen. DasSignal SALT wird an alle Steuereinrichtungen 122 über den SDC-Steuerbus angelegt, um die Steuereinrichtungen auf die Tatsache hinzuweisen und aufmerksam zu machen, daß die Adresse einer von ihnen auf dem SDC-Adressenbus vorhanden ist. Die Adresse wurde auf den SDC-Adressenbus zu demselben Zeitpunkt festgelegt, zu welchem sie an dem Systemadressenbus anlag. Von dem Systemadressenbus laufen die Adressenbits über Inverter 400 bis 404 zu dem Multiplexer 406 und dem UND-Glied 405. Da das Flip-Flop zum Freigeben der Unterbrechungsfolge zu diesem Zeitpunkt zurückgesetzt ist, werden die Bits A4 bis A1 über den Multiplexer 406 durchgeschaltet, und das Bit AO wird über das UND-Glied 405 und überdas NOR-Glied 407 durchgeschaltet, so daß daraus die Adressenbits RSL 4-RSL 1 auf dem SDC-Adressenbus werden. Wenn auch das Signal I/O READ erzeugt wurde, läuft es über das UND-Glied 6ί?0, um das UND-Glied 652 anzusteuern, und wenn das Flip-Flop 424 gesetzt war, ist das Signal GO KPüber das UND-Glied 652 und das NOR-Glied 654 gelaufen, um das Signal ΡΪΝ zu werden, welches über die SDC-Steuerschiene an alle Steuereinrichtungen SDC 122 angelegt wird.

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709832/0888 ORIGINAL INSPECTED

Durch das Signal PIN erfahren alle Steuereinrichtungen SDC, daß eine übertragung von einer der Steuereinrichtungen SDC zu der Steuereinrichtung SDMA stattfinden soll, während durch das Signal SAiT alle Steuereinrichtungen darauf hingewiesen werden, Adressenbits RSt 1 und RSL O mit ihrer eigenen Adresse zu vergleichen. Die Steuereinrichtung SDC, welche Bits BSL O und RSL 1 als ihre eigene Adresse erkennt, verbindet sich selbst mit dem SDC-Bus und innerhalb von 250 nsek wird das Signal SACK erzeugt, um dadurch der Steuereinrichtung SDMA zu bestätigen, daß sie verbunden ist.

Bei dem ersten Taktimpuls 04A, nachdem die Steuereinrichtung SDMA das Signal SALT erzeugt hat, erzeugt die adressierte Steuereinrichtung SDC das Signal SACK mit niedrigem Pegel und dies Signal läuft über den SDC-Steuerbus zu der Steuereinrichtung SDMA, wo sie über Inverter 724 und 730 läuft, um die Signale D SACK und D SACK zu erzeugen. Das Signal SACK bleibt bis zum Ende der Datenübertragungsoperation wirksam, welche durch den gegenwärtigen Eingabefehl und die folgenden drei Ausgabebefehle durchgeführt wird. Nachdem die Datenübertragungsoperation beendet ist, beendet die Steuereinrichtung SDC das Signal SACK, um sich selbst abzuschalten.

Das Signal D SACK läuft über das NOR-Glied 544 um das NAND-Glied 5^2 zu sperren. Hierdurch ist sichergestellt, daß keine Unterbrechungsanforderung von anderen Steuereinrichtungen SDO beachtet werden, selbst nachdem das Flip-Flop beinahe am Ende des gegenwärtigen Eingabebfehlzyklus zurückgesetzt ist. Das von dem NOR-Glied 544 erzeugt Signal NAVAIL läuft über das NOB-

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Glied 438, um das Flip-Flop 422 anzusteuern. Das Flip-Flop ist zu diesem Zeitpunkt nicht gesetzt und wird nur gesetzt, wenn ein Versuch gemacht wird, eine andere Auswählfolge an einer anderen Steuereinrichtung SDC zu beginnen, während die Steuereinrichtung SDMA mit einer ersten Steuereinrichtung SDC verbunden ist.

Das Signal D SACK läuft über den Multiplexer 506 und bei dem ersten Taktimpuls 02A, nachdem das Signal SACK wirksam wird, wird der Zähler 510 auf einen Zählerstand zwei weiter geschaltet, und der Ausgang des Zählers betätigt den Dekodierer 514, um das Signal SST 2 zu erzeugen. Das Signal SST 1 wird zu diesem Zeitpunkt beendet, und der Ausgang des NAND-Glieds 716 stellt das Flip-Flop 720 über das NOR-Glied 718 zurück, um das Signal SALT zu beenden.

Die Signale SST 2 und D SACK steuern das NAND-Glied 736 an, das ferner durch das Signal STEP ON angesteuert wird, welches auf hohem Pegel liegt. Der Ausgang des NAND-Glieds 736 läuft über das NOR-Glied 738, um das Flip-Flop 740 für die Funktionsbereitschaft anzusteuern. Bei dein Taktimpuls 03A wird das Flip-Flop gesetzt, wodurch eine Ansteuereinrichtung 706 dasSignal FALT mit niedrigem Pegel (die Funktionbereitschaft) erzeugt. Das Signal FALT wird auf dem SDC-Steuerbus festgelegt und von der Steuereinrichtung SDC angenommen, welche während des Signals SST 1 ausgewählt wurde. Durch das Signal FALT erfährt die ausgewählte Steuereinrichtung SDC, daß sie wieder bei der Adresseauf dem SDC-Adreseenbus gesperrt werden sollte, wobei jedoch zur Zeit die Funktion geprüft wird, welche Bits RSL 4- RSL 2

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kennzeichnet. Das alle diese Bits null sind (Fig. 10 D) erkennt die Steuereinrichtung SDC das, was gefordert wird, daß ihr Zustand auf dem SDC-Datenbus festgelegt ist.

Die ausgewählte Steuereinrichtung SDC dekodiert die Bits RSL bis RSL 2 und liest ihr Zustandsregister in den SDC-Datenbus 206 aus, und der Zustand wird an Multiplexer 300 und 301 als die Datenbits S-Bit 0 bis S-BTt? angelegt. Der Zustand wird als einer von vier sedezimalen Werten 00, 80, 90 oder 40 gemeldet.

Wenn keine Steuereinrichtung SDC mit der Steuereinrichtung SDMA verbunden ist, welche eine Adresse hat, die der auf dem SDC-Adressenbus festgelegten entspricht, dann zeigt der Zustandswert 00 an, daß die adressierte Steuereinrichtung SDC nicht vorhanden ist. In diesem Fall wird der Zustand aus dem Zustandsregister und der Steuereinrichtung SDC nicht ausgelesen. In diesem Fall erzeugt die Steuereinrichtung SDMA die Zustandsbyte»wie nachstehend beschrieben wird.

Wenn die adressierte Steuereinrichtung SDC bereit ist, eine weitere Aufgabe durchzuführen, meldet dies der Zustandswert Wenn die adressierte Steuereinrichtung SDC mit einem SDC-Bus verbunden ist, aber nicht im On-Line-Betrieb ist, zeigt dies der Zustandswert 90 an. Wenn schließlich die adressierte Steuereinrichtung vorhanden ist, im On-Line-Betrieb ist, angeschaltet und verfügbar ist, um mit einer weiteren Operation fortzufahren, zeigt dies der Zustandswert 40 an.

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- SA -

Nachdem der Zustandswert an die Datenregister-Multiplexer JOO und 301 angelegt ist und beim Taktimpuls 04A die Erzeugung des Signals FALT durch die Steuereinrichtung SDMA folgt, erzeugt die Steuereinrichtung SDC das Signal FACK (die Funktion bestätigen^ um der Steuereinrichtung SDMA anzuzeigen, daß die Steuereinrichtung SDC ihren Zustand auf dem SDC-Datenbus festgelegt hat. Das Signal FACK läuft über einen Inverter 600, und wird das Signal D FACK. Das Signal D FACK steuert einen Eingang des UND-Glieds 604 an. Die Signale I/O READ und SST 2 sind beide auf hohem Pegel, so daß der Ausgang des NAND-Glieds 616 über das NOR-Glied 608 läuft, um das UND-Glied 604 zu konditionieren. Wenn infolgedessen das Signal D FACK auftritt, erzeugt das UND-Glied 604 ein Ausgangssignal, das über das NOR-Glied 618 läuft, und das Signal LOAD DATA REG wird. Dies letztere Signal wird dann an die Auswähleingänge der Multiplexer 300 und 301 angelegt, und da das Signal DRIVE SDC BUS zu dieser Zeit hoch ist, da die Eingänge an dem UND-Glied 648 hoch sind, werden die Zustandsbits S7 bis SO zu dem Datenregister durchgeschaltet.

Sobald der Zustand in das Datenregister eingegeben ist, ist ex an den Datenbus-Ansteuereinrichtungen 314 verfügbar. Das Signal 5τΈΡ~θΊΕΤ liegt auf hohem Pegel, so daß der Ausgang des NAND-Glieds 310 mit niedrigem Pegel an den Anwähleingängen der Multiplexer 302 und 303 angelegt wird. Hierdurch werden die Α-Eingänge gewählt, welche die Zustandsdaten erhalten, die in den Haltegliedern in den Datenregister-Multiplexer 300 und 301 gehalten worden sind. Der Zustand ist zu diesem Zeitpunkt nicht auf dem Systemdatenbus festgelegt, da die Ansteuereinrichtungen 314 nicht freigegeben sind.

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- ft? --Ψ>. 27133394

Das Signal D PACK läuft über den Multiplexer 506, um den Zähler 510 anzusteuern, und beim nächsten Taktimpuls 02A wird der Zähler weitergeschaltet, so daß der Dekodierer das Signal SST 3 erzeugt. Das Signal SST 3 setzt unmittelbar das Flip-Flop 424 zurück, um dadurch die Signale GO FF und NOT READY zu beenden. In Fig. 7 fällt das Signal SST 2 auf den niedrigen Pegel ab, wenn das Signal SST 3 beginnt; infolgedessen läuft der Ausgang des NAND-Glieds 736 über das NOR-Glied 738, um das Flip-Flop für die Funktionbereitschaft zurückzusetzen und das Signal FALT zu beenden. Dies wiederum hat zur Folge, daß die ausgewählte Steuereinrichtung das Signal beendet.

Das Signal SST 3 wird an das UND-Glied 630 angelegt, welches ferner zu diesem Zeitpunkt durch die Signal?I/O READ und READ PULSE angesteuert wird. Der Ausgang des UND-Glieds 630 läuft über das NOR-Glied 632 und steuert die Ansteuereinrichtungen 31^ an, so daß der Zustand zu dem System-Datenbus durchgeschaltet wird. Das Zustandsbyte läuft in das Rechenwerksregister in der zentralen Recheneinheit 100.

Wenn das Signal NOT READY zu Beginn des Signals SST 3 auf den hohen Pegel ansteigt, beendet es den Wartezustand der zentralen Recheneinheit 100, und die Durchführung des Eingabebefehls wird zurückgenommen, so daß der Zustand auf dem Datenbus in das Rechenwerksregister eingegeben werden kann. Kurz danach beendet die zentrale Recheneinheit das Signal DATA BUS IN, wodurch der Erhalt der Daten bestätigt wird, und der Ausgang des Inverters 500 läuft über das NOR-Glied 504 und den Multiplexer

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506, um den Zähler 5"IO anzusteuern. Bei dem nächsten Taktimpuls 02A wird der Zähler weitergeschaltet, um dadurch in den Nullzustand zurückzukehren und um dadurch das Ausgangssignal SS¹J? t> von dem Dekodierer 5Ή zu beenden. Hierdurch wird die Antwort der Steuereinrichtung SDMA auf den Eingabebefehl beendet. Die zentrale Recheneinheit analysiert nun den Zustand, welcher von der Steuereinrichtung SDMA erhalten worden ist und legt fest, welche Schritte entsprechend dem mitgeteilten Zustand vorzunehmen sind.

Wenn die Steuereinrichtung SDMA den Zustandswert 40 an die zentrale Recheneinheit abgibt, um dadurch anzuzeigen, daß die Steuereinrichtung SDMA und die adressierte Steuereinrichtung SDC beide bereit sind, weitere Befehle zu erhalten, beginnt die zentrale Recheneinheit mit der Durchführung eines Ausgabebefehls und lädt ihr Rechenwerksregister mit einem Datenbyte, das die acht niedrigstwertigen Bits einer Speicheradresse darstellt. Diese Adresse ist die Adresse der ersten Speicherstelle, wo Daten eingeschrieben oder eingelesen sind, wenn die Steuereinrichtungen SDMA und SDC eingestellt worden sind, und die eigentliche Datenübertragung beginnt. In Fig. 11 werden bei dem ersten Taktimpuls 03A des dritten Zyklus (M3) der zentralen Recheneinheit, während welcher der Ausgabebefehl durchzuführen ist, die Inhalte des Rechenwerksregisters zu dem Systemdatenbus durchgeschaltet und an die B-Eingänge der Datenregister-Multiplexer 300 und angelegt. Zum selben Zeitpunkt legt die zentrale Recheneinheit auf dem Systemadressenbus eine Adresse mit dem in Fig. 10C dargestellten Aufbau fest und beginnt mit der Erzeugung des Signals CPU SYNC.

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Das NAND-Glied 408 erkennt die Adressenbits A7 bis A5 als die Adresse dieser Steuereinrichtung SDMA und erzeugt das Signal SDMA ADDRESS, um die NAND-Glieder 412 und 414 anzusteuern. Beim Taktimpuls 04A erzeugt die zentrale Recheneinheit das Signal OUTPUT mit niedrigem Pegel, welches über eine Ansteuereinrichtung 610 durchgelassen wird, um das Signal I/O WRITE zu werden. Das Signal I/O WRITE läuft über das NOR-Glied 612 und den Inverter 614, um das Signal I/O RD oder WR zu werden.

Beim Taktimpuls 01A wird das GO-Flip-Flop durch den Ausgang des NAND-Glieds 412 gesetzt, und die Signale START PULSE und NOT READY werden in derselben Weise wie für den Eingabebefehl erzeugt.

Die AdressenbitB A4 bis AO laufen über Inverter 400 bis 404 und 411, um die Signale RADR 4 und RADR 4 bis RADR-O zu erzeugen. Das Signal RADR 0 wird an üekodierer 318 angelegt, aber der Kodierer ist zu diesem Zeitpunkt nicht freigegeben. Die Signale RADR 1, RADR 2, RADR 3 und RADR 4 werden alle an das NAND-Glied 452 angelegt, welches diese vier Adressenbits als die Adresse des Adressenhinweiszählers erkennt. Der Ausgang des NAND-Glieds 452 konditioniert das NAND-Glied 414, welches die Signale I/O READ oder WRITE und SDMA ADR zu diesem Zeitpunkt erhält. Das NAND-Glied 414 erzeugt ein Ausgangssignal mit niedrigem Pegel, welches über den Inverter 454 läuft, um das Signal SDMA PROBE mit hohem Pegel zu werden. Das Signal SDMA PROBE Wird an das NAND-Glied 316 angelegt, welches durch das Signal I/O WRITE angesteuert wird, aber das NAND-Glied ist zu diesem Zeitpunkt

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gesperrt, da das Signal SST 2 auf niedrigem Pegel liegt.

Das Signal SDMA PROBE wird auch an das NAND Glied 310 angelegt. Der sich ergebende Ausgang mit niedrigem Pegel von dem NAND-Glied 310 wird an die Wähleingänge der Multiplexer 302 und 303 angelegt, die auf diese Weise den Ausgang des Datenregisters zum Anlegen an die Zähler 320 bis 323 wählen.

Der Ausgang des NAND-Glieds 414 läuft über das NOR-Glied 448, um auf diese Weise das Signal STEP ON auf den hohen Pegel zu bringen, während das Signal ütüf UN auf den niedrigen Pegel abfällt. Das Signal STEP ON wird an die Eingänge A2 und D5
des Multiplexers 5C6 angelegt. Da der Zähler 510 zu diesem Zeitpunkt auf null steht, wählt das an den Eingang A2 des Multiplexers 5Ο6 angelegte Signal STEP ON den Eingang D4. Hierdurch wird das Signal GO FF über den Multiplexer 5Ο6 zu dem Zähler 510 durchgeschaltet, und beim Taktimpuls 02A wird der Zähler auf einen Zählerstand eins weitergeschaltet. Der Ausgang des Zählers wird mittels des Dekodierers 514 dekodiert, um das Signal SST 1 zu erzeugen.

In Fig. 6 steuert das Signal SST 1 einen Eingang des UND-Glieds 622 an, welches ferner von einem Signal DC BUSY A mit hohem Pegel angesteuert wird. Das UND-Glied 628 wird auch durch das Signal I/O WRITE angesteuert, und bei einem Taktimpuls 01A läuft,
nachdem das Signal SST 1 hoch wird, der Ausgang des UND-Glieds 628 über das UND-Glied 622 und das NOR-Glied 618, um das Signal LOAD DATA REG zu erzeugen. Da das Signal DRIVE DC BUS auf hohem Pegel liegt, lädt es das Datenbyte auf dem Systemdatenbus in

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die Datenregister-Hultiplexer 300 und 301. Da das Signal SDMA PROBE zur Folge hat, daß der Ausgang des NAND-Glieds 310 die Α-Eingänge der Multiplexer 302 und 303 wählt, wird das in das Datenregister geladene Datenbyte unmittelbar zu den Zählern 320 bis 323 durchgeschaltet. Jedoch werden die Daten zu diesem Zeitpunkt nicht in die Zähler eingegeben.

Zu diesem Zeitpunkt weist der Zähler 510 den Zählerstand eins auf, und das Signal STEP ON liegt auf hohem Pegel. Die Kombination dieser zwei Signale wählt den Eingang D5 des Multiplexers 506, so daß das Signal STEP ON über den Multiplexer 506 durchgeschaltet wird, um den Zähler 510 anzusteuern. Beim Taktimpuls 02A wird der Zähler auf den Wert zwei weitergeschaltet, und der Ausgang des Zählers wird durch den Dekodierer 514 dekodiert, um das Signal SST 2 zu erzeugen.

In Fig. 3 steuert das Signal SST 2 das NAND-Glied 316 an, und da die anderen Eingänge des NAND-Glieds zu diesem Zeitpunkt auf hohem Pegel liegen, erzeugt es ein Ausgangssignal mit niedrigem Pegel, um denDekodierer 318 anzusteuern. Der Dekodierer erhält zu diesem Zeitpunkt die Signale DC BUSY A und RADR 0 mit hohem Pegel; folglich erzeugt er ein Ausgangssignal mit niedrigem Pegel, um das Laden der Zähler 320 und 321 freizugeben. Zu diesem Zeitpunkt werden die Zähler 320 und 321 mit dem Datenbyte geladen, das in dem Datenregister gehalten worden ist.

Während der ganzen Ausgabeoperation ist das Signal DISABLE BREQ

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auf einem niedrigen Pegel, wodurch das UND-Glied 306 gesperrt ist. Der Ausgang mit niedrigem Pegel des UND-Glieds 306 läuft über den Inverter 308 und wird an den Eingang D6 des Multiplexers 506 angelegt. Das Signal STEP ON liegt noch auf hohem Pegel, und während des Signals SST 2 weist der Zähler 510 einen Zählerstand zwei auf; folglich wird das Signal ENABLE STEP über den Multiplexer 506 zu dem Zähler 510 durchgeschaltet. Beim Taktimpuls 02A schaltet der Taktimpuls den Zähler auf einen Zählerstand 3» und der Dekodierer 514- dekodiert diesen Wert um das Signal SST 3 zu erzeugen.

Das Signal SST 3 setzt das Flip-Flop 424 zurück, wodurch die Signale GO FF und NOT READY beendet werden. Das Signal NOT READY wird zu der zentralen Recheneinheit zurückgeleitet, wo es den Wartezustand beendet, und die zentrale Recheneinheit nimmt die Durchführung des Ausgabebefehls auf. Die zentrale Recheneinheit beendet anschließend das Signal V/RITE PULSE , so daß der Inverter 508 ein Eingangssignal mit niedrigem Pegel an das NOR-Glied 504 anlegt. Das NOR-Glied erhält zu diesem Zeitpunkt ein Signal mit niedrigem Pegel an seinem anderen Eingang; folglich läuft ein Ausgang von dem NOR-Glied 504 mit hohem Pegel über den Multiplexer 506, um den Zähler 510 anzusteuern. Bei dem ersten Taktimpuls 02A des nächsten Zyklus (M1) v/ird der Zähler durch einenTaktimpuls weitergeschaltet, wodurch er in den Nullzustand zurückgesetzt wird. Hierdurch wird die Ausgabeoperation zum Laden der unteren Hälfte des Adressenhinweiszählers beendet.

Nachdem die vorbeschriebene Ausgabeoperation beendet worden ist, führt die zentrale Recheneinheit einen weiteren Ausgabe-

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befehl zum Laden der oberen Hälfte des Adressenhinweiszählers durch. Dieser Befehl wird mit einer Ausnahme genau auf dieselbe V/eise wie der vorbeschriebene Ausgabenbefehl durchgeführt. Die auf dem Systemadressenbus festgelegte Adresse hat den in Fig. 1OB dargestellten Aufbau. Da das Bit AO null ist, gibt der Inverter 400 das Signal RADR 0 mit niedrigem Pegel ab, welches an den Dekodierer 318 angelegt wird. Das Signal RADR O mit niedrigem Pegel hat in Verbindung mit dem Signal DC BUSY A mit hohem Pegel zur Folge, daß der Dekodierer 318 ein Ausgangssignal mit niedrigem Pegelanschluß 2 erzeugt, um dadurch die Ladeanschlüsse der zwei Zähler 322 und 323 höherer Ordnung anzusteuern. Auf diese V/eise läuft das Datenbyte von dem Rechenwerksregister über das Datenregister und die Multiplexer 302 und 303, um in die Zähler 322 und 323 höherer Ordnung eingegeben zu werden.

Bezüglich der beiden ersten und zweiten Ausgabebefehle sollte bemerkt werden, daß keine Verbindung (handshaking) bei der ausgewählten Steuereinrichtung SDC erforderlich ist, da jede Verbindung während dieser zwei Ausgabebefehle zwischen der zentralen Recheneinheit und der Steuereinrichtung SDMA selbst vorhanden ist. Wegen des Signals SST 1 sperrt das Signal STEP ON mit niedrigem Pegel das NAND-Glied 716, um das Setzen des Flip-Flops 720 und das Erzeugen des Signals SALT zu verhindern. Während des Signals SST 2 sperrt das Signal STE¹P ON das NAND-Glied 736, um das Setzen des Flip-Flops 740 und das Erzeugen des Signals FALT zu verhindern. Da das Signal FALT nicht erzeugt wird, gibt die Steuereinrichtung SDC das Signal FACK nicht ab. Jedoch erzeugt die Steuereinrichtung SDC noch das Signal SACK, welches

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während der Ausführung des Eingabebefehls wirksam war.

Nachdem die zwei Ausgabebefehle durchgeführt worden sind, um den Adressenhinweiszahler zu laden, führt die zentrale Recheneinheit einen dritten Ausgabebefehl aus, welcher tatsächlich den Befehl schafft, welcher der Steuereinrichtung SDC mitteilt, welche Punktion sie auszuführen hat. Nach dem ersten Taktimpuls 03A des dritten Zyklus (M3) der zentralen Recheneinheit legt während der Durchführung des Ausgabebefehls die zentrale Recheneinheit auf dem Systemadressenbus eine Adresse mit dem in Fig. 1O£ dargestellten Aufbau fest und auf demSystemdatenbus ein den tatsächlichen Befehl darstellendes Byte. Im Hinblick auf die weitere Ausführung sei angenommen, daß das Bit eins an A3 und das Ext null an A4 die Adresse eines SDC-Befehlsregisters festlegt, und daß das Byte auf dem Datenbus 40 ist, das einen Druckbefehl bezeichnet. Von dem Systemadressenbus läuft das niederwertige Adressenbit über einen Inverter 400, an ein nunmehr freigegebenes UND-Glied 405 und das NOR-Glied 407, um das Signal RSL O auf dem SDC-Adressenbus zu werden. Die Signale A1 bis A4 laufen über Inverter 401 bis 404 und einenMultiplexer 406, um die Signale RSL 1 bis RSL 4 auf dem SDC-Adressenbus zu werden.

Die Adressenbits A5 bis A7 werden von dem NAND-Glied 408 erkannt, und der Ausgang des NAND-Glieds steuert einen Eingang des NAND-Glieds 412 an. Ein zweiter Eingang des NAND-Glieds 412 wird von dem Signal C!pÜ SYWC angesteuert, das zum gleichen Zeitpunkt wirksam wird, an welchem die Adressenbits auf dem Adressenbus festgelegt werden. Bei dem nächsten Taktimpuls 04A fällt das

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Signal OUTPUT auf den niedrigen Pegel ab, so daß die Ansteuereinrichtung 610 das Signal I/O WRITE erzeugt. Das letztere Signal läuft überdas NOR-Glied 612 und den Inverter 614-, um das Signal I/O IiD oder WR zu erzeugen.

Das Signal I/O RD oder WR steuert einen drittenEingang des NAND-Glieds 412 an, und beim nächsten Taktimpuls 01A erzeugt das NAND-Glied 412 das Signal START PULSE. Das Signal START PULSE setzt unmittelbar das Flip-Flop 424, um das Signal GO FF zu erzeugen. Das Signal GO FF wird in dem Inverter 428 invertiert, um das Signal NOT READY zu werden, das zu der zentralen Recheneinheit zurückgeleitet wird, um es in den Wartezustand zu bringen, wie oben beschrieben ist.

Das Signal GO FF läuft über den Multiplexer 506 zu dem Zähler 510, und beim Taktimpuls 02A wird der Zähler auf den Zählerstand eins weitergeschaltet, so daß der Dekodierer 514 das Signal SST erzeugt.

Während des Signals SST 1 wird der tatsächliche Befehl, der nunmehr auf dem Systemdatenbus vorhanden ist, in das Datenregister geladen. In Fig. 6 konditionieren die Signale 1/0 WRITE, GO FF und DC BUSY A alle das UND-Glied 648, so daß es ein Ausgangssignal erzeugt, das über das NOR-Glied 642 und den Inverter 644 läuft, um das Signal DRIVE SDC BUS mit hohem Pegel zu erzeugen. In Fig. steuert das Signal DRIVE SDC BUS NAND-Glieder 311 an, so daß der Ausgang der Multiplexer 302 und 303 auf den SDC-Datenbus durchgeschaltet werden kann. Das Signal DRIVE SDC BUS legt den

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Wähleingang der Datenregister-Multiplexer 300 und 301 auf den hohen Pegel fest, um so die B-Eingänge der Multiplexer zu wählen, welche mit dem Systemdatenbus verbunden sind. Das Signal STEP ON* liegt auf hohem Pegel und sperrt das NAND-Glied 310, um dadurch den Wähleingang der Multiplexer 302 und 303 auf niedrigem Pegel zu legen, wodurch diese Multiplexer konditioniert werden, um die Ausgänge von den Datenregister-Multiplexern 300 und 301 zu erhalten. In Fig. 6 steuert das Signal I/O WRITE das UND-Glied an, und bei jedem Taktimpuls 01A erzeugt es ein Ausgangssignal, um das UND-Glied 622 anzusteuern. Das Signal DC BUSY A liegt auf hohem Pegel, und steuert einen zweiten Eingang des UND-Glieds 622 an. Das Signal SST 1 wird an den dritten Eingang des UND-Glieds 622 angelegt, so daß beim Taktimpuls 01A des Signals SST das UND-Glied 622 ein Ausgangssignal erzeugt, das über das NOR-Glied 618 läuft, um das Signal LOAD DATA REG zu werden. Das letztere Signal gibt die Taktsteuerung des Befehls auf dem Systemdatenbus an die Datenregister-Halteglieder 300 und 301 weiter. Unmittelbar beim Laden des Datenregisters läuft dessen Inhalt über die Multiplexer 302 und 303 und die NAND-Glieder 311 zu dem SDC-Datenbus.

Die Steuereinrichtung SDC, welche ihre Wahl währenddes Eingabebefehls zurückbestätigt hat, hat ihr die Wahl bestätigendes Signal SACK auf niedrigem Pegel gehalten. Das Signal 3ΙθΈ läuft über den Inverter 724, um das Signal D SACK zu werden, welches den Eingang D 1 des Multiplexers 506 ansteuert. Wenn der Zähler 510 einen Zählerstand von eins erhält, läuft das Signal DSACK über den Multiplexer 506, um den Zähler 510 beim Taktimpuls 02A freizugeben; der Zähler wird auf einen Zählerstand von zwei ge-

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schaltet, so daß der Dekodierer 514 das Signal SST 1 beendet und das Signal SST 2 beginnt.

Während des Signals SST 2 gibt die Steuereinrichtung SDMA ein Signal FALT an die Steuereinrichtung SDC ab, um der Steuereinrichtung SDC anzuzeigen, daß gültige Daten für sie auf dem SDC-Datenbus verfügbar sind. Das Signal SST 2 läuft über das NAND-Glied 736 und das NOR-Glied 738, um das Flip-Flops 740 anzusteuern, und beim nächstfolgenden Taktimpuls 03A wird das Flip-Flop gesetzt, um das Signal FALT zu erzeugen.

Entsprechend dem Signal FALT tastet die Steuereinrichtung SDC den Befehl azf dem SDC-Datenbus in das Register ein, dessen Adresse durch die Adresse auf dem SDC-Datenbus genau festgelegt ist. Nachdem sie den Befehl in das Register eingetastet hat, erzeugt die Steuereinrichtung SDC das Signal FACK als ein Bestätigungssignal. In Fig. 6 läuft das Signal FACK über den Inverter 600, um das Signal D FACK zu werden. In Fig. 5 läuft das Signal D PACK über den Multiplexer 506 zu dem Zähler 510, und beim Taktimpuls 0?A wird der Zähler auf einen Zählerstand von drei weitergeschaltet, worauf dann der Dekodierer 514 das Signals SST 2 beendet und das Signal SST 3 beginnt. In Fig. 7 wird durch die Beendigung des Signals SST 2 das Flip-Flop 740 unmittelbar zurückgesetzt, um dadurch das Signal FALT zu beenden,

In Fig. 4 setzt das Signal SST 3 das Flip- Flop 424 zurück, um das Signal NOT READY zu beenden. Dies steuert die zentrale Recheneinheit an, um eine Durchführung des Ausgabebefehls zuriick-

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zuerhalten. Die zentrale Eecheneinheit beendet dann das Signal WRITE PULSE, welches über den Inverter 508 läuft, um das NOR-Glied 504 zu sperren und um ein Signal über den Eingang D3 des Multiplexers 506 an den Zähler 510 anzulegen. Bei dem nächsten Taktimpuls 02A wird der Zähler weitergeschaltet, um in den Nullzustand zurückzukehren. Hierauf beendet dann der Dekodierer 514-das Signal SST J.

Hierdurch wird dann die Befehlsfolge zum Durchführen einer Datenübertragung zwischen einer ausgewählten Steuereinrichtung SDC und dem Speicher beendet. Die Folge weist einen Eingabebefehl und drei Ausgabebefehle auf. Während des Eingabebefehls wird die Steuereinrichtung SDC, die in die Datenübertragungsoperation einbezogen ist, ausgewählt, und ihr Zustand wird zu der zentralen Recheneinheit zurückgemeldet. Während der ersten und zweiten Ausgabebefehle wird der Adressenhinweiszähler in der Steuereinrichtung SDMA mit einem Wert geladen, welcher die erste Adresse in dem Speicher darstellt, der in die Datenübertragungsoperationen einbezogen ist. Schließlich wird während des dritten Ausgabebefehls ein Befehl an die ausgewählte Steuereinrichtung SDC abgegeben, um anzuzeigen, welche Operation durchzuführen ist. Die zentrale Recheneinheit ist nunmehr frei und kann zu ihrem Programm zurückkehren. Die tatsächliche Datenübertragung zwischen der ausgewählten Steuereinrichtung und dem Speicher ist durch ein direktes Zugreifen des Speichers mit Hilfe des Adressenhinweiszählers in der Steuereinrichtung SDMA erreicht.

Die ausgewählte Steuereinrichtung SDC analysiert den Befehl, der während des dritten Ausgabebefehls der Einstellfolge erhalten worden ist und legt fest, welche Funktion bzw. Operation entspre-

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-Tf-

chend dem Befehl vorgenommen werden sollte. Im Hinblick auf die folgende Beschreibungs sei angenommen, daß die ausgewählte Steuereinrichtung einen Zeilendrucker steuert, der 132 Zeichen pro Zeile drucken kann. Ferner soll der Befehl der Steuereinrichtung SDC befehlen, ihr Pufferregister von dem Speicher aus mit 132 Datenbytes zur Vorbereitung eines Druckvorgangs zu laden. Sobald die Steuereinrichtung SDC den Befehl analysiert hat, beginnt sie in Fig. 12A die Datenübertragungsoperation, indem die Signale DEEQ und SDC BÜSY erzeugt werden. Das Signal DREQ wird für jedes zu übertragende Byte erzeugt, aber das Signal SDC BUSY bleibt während der Datenübertragungsoperation niedrig. Da dies eine Operation ist, die ein Lesen aus dem Speicher einschließt, erhält die Steuereinrichtung SDC das Signal D WEITE während der Datenübertragungsoperation auf einem hohen Pegel. In Fig. 8 werden durch diese Signale von der Steuereinrichtung SDC die Signale EEAD, DREQ A und DC BUSY A auf hohem Pegel liegen, während die Signale D WRITE A und DC BUSY A auf dem niedrigen Pegel betrieben werden.

Das Signal ßDO BÜßT wird während der Datenübertragungsoperation auf niedrigem Pegel gehalten, um eine unbeabsichtigte Änderung des Inhaltes des Adressenhinweiszählers oder eine unbeabsichtigte Datenzerstörung in dem Datenregister zu verhindern, wenn die zentrale Recheneinheit einen Ausgabebefehl ausführen sollte, während die Datenübertragungsoperation stattfindet. In Fig. 6 wird das Signal DC BUSY A mit niedrigem Pegel an den Dekodierer 318 angelegt; selbst wenn der Dekodierer einen Freigabeeingang erhalten sollte, wird folglich sein Ausgang nicht entweder die

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obere oder die untere Hälfte des AdressenhinweisZählers auswählen.

In Fig. 6 sperrt das Signal DC BUSY A die UND-Glieder 622 und 648, um zu verhindern, daß die Signale LOAD DATA EEG und DRI^-Yt DC BUS erzeugt werden, wenn die Steuereinrichtung SDMA einen Ausgabebefehl fühlt, welcher das Signal I/O WRITE an der Ansteuereinrichtung 610 erzeugen würde. Das Signal DC BUSY A sperrt auch das UND-Glied 650, um eine Erzeugung des Signals PIN zu verhindern, wenn die Steuereinrichtung SDMA einen Eingabebefehl fühlt, welcher die Erzeugung des Signals I/O READ an den Ansteuereinrichtungen 610 zur Folge haben würde.

Die Signale DC BUSY A und READ geben das UND-Glied 640 frei, und dieses erzeugt ein Ausgangssignal, das über das NOR-Glied 642 und den Inverter 644 läuft, um das Ausgangssignal DRIVE SDC BUS zu erzeugen. Da die Signale DC BUSY A und READ während der Datenübertragungsoperation beide auf hohem Pegel sind, wählt das Signal DRIVE DC BUS die B-Eingänge an den Datenregister-Multiplexern 500 und 301 und gibt die NAND-Glieder 311 frei. Das Signal STEP ON sperrt das NAND-Glied 310, um dadurch die Multiplexer 302 und 303 zu konditionieren, um den Inhalt des Datenregisters zu dem NAND-Glied 311 durchlaufen zu lassen, sobald das Datenregister geladen worden ist.

Wenn die Steuereinrichtung SDC das erste Signal LREQ erzeugt, gibt ein Inverter 800 ein Signal BREQ A mit hohem Pegel ab. Dies Signal läuft über das UND-Glied 662, welches ferner zu diesem Zeitpunkt durch Signale READ und DISABLE EREQ freigegeben ist. Der Ausgang des UND-Glieds 662 läuft über das NOR-Glied und den Inverter 668 zu dem Flip-Flop 660 für eine Busanforderung.

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-Vl-

Bei dem ersten Taktimpuls 0JA wird, nachdem das erste Signal EHEQ A erzeugt wird, das Flip-Flop 660 gesetzt, wodurch das Signal BUS REQUEST auf den niedrigen Pegel gebracht wird.

Das Signal BUS REQUEST wird an die Busleitereinrichtung abgegeben, um sie zu informieren, daß die Steuereinrichtung SDMA die Benutzung des Bus zum Adressieren des Speichers erfordert. Das Signal BUS REQUEST wird tatslächlich an einen Prioritäskodierer in der Busleitereinrichtung angelegt, um ein Signal BUS GRANT im wesentlichen auf dieselbe Weise zu erzeugen, wie das Signal in der eingangs erwähnten Anmeldung erzeugt wird. Wenn die Busleitereinrichtung festlegt, daß die Steuereinrichtung SDMA Priorität gewähren kann, leitet sie das Signal BUS GRANT zurück. Das Signal BUS GRANT steuert den Dekodierer 346 an, und der Dekodierer gibt das Signal ENABLE DATA ADR ab.

In Fig. 8 läuft das Signal ENABLE DATA ADR über das NAND-Glied 844, um das Signal MEM OP zu erzeugen. Das Signal MEM OP läuft über den Inverter 846, um das Signal BUS BUSY zu erzeugen, welches zurück zu der Busleitereinrichtung abgegeben wird, und der Steuereinrichtung SDMA erlaubt, eine Steuerung des Systembus für einen Speicherzyklus von 940 nsek vorzunehmen.

Das Signal BUS GRANT legt den Inhalt des Adressenhinweiszählers auf dem Systemadressenbus zum Adressieren des Speichers fest. Das Signal BUS GRANT wird an die Abtasteingänge der Multiplexer 332 und 334 und an die Freigabeeingänge der Ansteuereinrichtungen 342 und 344 angelegt. Wenn außerdem das Signal

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BUS GRANT den Dekodierer 346 freigibt, erzeugt der Dekodierer ein Ausgangssignal um die Ansteuereinrichtungen 340 freizugeben.

Gleichzeitig wird die Adresse auf dem Systemadressenbus festgelegt, die Steuersignal MEM START und WRITE werden an den Speicher über den Systemsteuerbus von den Ansteuereinrichtungen 340 aus abgegeben. Das Signal MEM OP konditioniert eine Ansteuereinrichtung 340, um das Signal MEM START mit niedrigem Pegel zu erzeugen. In Fig. 6 ist das Signal D WRITE A auf niedrigem Pegel und Sperrt das UND-Glied 666; folglich ist das Signal BUS REQ WRITE auf niedrigem Pegel. Dies Signal wird an eine Ansteuereinrichtung 340 angelegt; folglich liegt das Signal WRITE auf hohem Pegel.

Der Speicher spricht auf das Signal MEM START und das Signal WRITE mit hohem Pegel an, um eine Leseoperation durchzuführen, um das Datenbyte auszulesen, das an der durch den Adressenhinweiszähler festgelegten Adresse gespeichert ist. Nachdem das Datenbyte auf dem Systemdatenbus durch den Speicher festgelegt worden ist, erzeugt der Speicher das Signal MEM ACK mit niedrigem Pegel. In Fig. 8 steuert das Signal MEM ACK eine Ansteuereinrichtung 828 mit drei Zuständen an, um das Signal MEM ACK zu erzeugen. Das Signal MEM ACK wird an das Flip-Flop 842 angelegt, und beim nächsten Taktimpuls 01A setzt der Ausgang des Inverters 820 das Flip- ¹FlOp , um dadurch das NAND-Glied 844 zu sperren und die Signale MEM OP und BUS BUSY zu beenden.

Zu dem Zeitpunt, zu welchem die Busleitereinrichtung das Signal

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BUS GRANT erzeugte, wirkte dies Signal über die Ansteuereinrichtungen 830, um das Signal BUS GRANTED mit hohem Pegel und das Signal BUS GRANTED mit niedrigem Pegel zu erzeugen. Das Signal BUS GRANTED setzt das Flip-Flop 660 für eine Busanforderung zurück. Das Signal BUS GRAIiTED und das Signal READ steuern beide das UND-Glied 826 während des Speicherzuyklus an. Zur selben Zeit wird das Signal MEM ACK erzeugt, um das Flip-Flop 84-2 zu setzen, es läuft überdas UND-Glied 826 und das NOR-Glied 618, um das Signal LOAD DATA REG zu erzeugen. Hierdurch wird das Datenbyte im Takt gesteuert, das aus den Speicher von dem Systemdatenbus in die Halteglieder in den Datenregister-Multiplexern 300 und 301 ausgelesen worden ist. Da das Signal DRIVE SDC BUS während der Datenübertragungsoperation auf hohem Pegel liegt, läuft das Datenbyte unmittelbar über das Datenregister, über die Multiplexer 302 und 303 und über die NAND-Glieder 311 zu dem SDC-Bus.

Außer dem Schaffen des SignalsLOAD DATA REG erzeugt das UND-Glied 826 das Signal LOAD READ DATA, das über den Inverter 838 angelegt wird, um das Flip-Flop 816 zu setzen, um (fedurch anzuzeigen, daß das Datenregister geladen worden ist.

Der gesetzte Ausgang des Flip-Flops 816 erzeugt das Signal DR LD FF mit hohem Pegel, welches an das Flip-Flop 752 angelegt wird, so daß das Flip-Flop 752 unmittelbar bei Setzen des Flip-Flops 816 gesetzt wird. Wenn das Flip-Flops 752 gesetzt ist, steuert das Signal DISABLE BREQ mit hohem Pegel das UND-Glied 3O6 an, das seinerseits das NAND-Glied 310 sperrt, um

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sicherzustellen, daß ein Signal mit niedrigem Pegel an die Multiplexer 302 und 303 angelegt wird, um denlnhalt des Datenregisters über die Multiplexer 302 und 303 an die NAND-Glieder 311 durchzuschalten. Die NAND-Glieder 311 sind während der Datenübertragungsoperation durch das Signal DRIVE DC BUS konditioniert; folglich werden die Daten von dem Datenregister auf dem SDC-Datenbus festgelegt.

Wenn das Flip-Flop 752 gesetzt ist, sperrt das Signal DISABLE BEEQ mit niedrigem Pegel das UND-Glied 662 und beendet den Eingang mit hohem Pegel an dem Flip-Flop 660.

Bei dem ersten Taktimpuls 05 A setzt, nachdem das Datenregister geladen und das Flip-Flop 752 gesetzt ist, der Ausgang des Flip-Flops 752 das Flip-Flop750. Wenn das Flip-Flop 750 gesetzt ist, steuert sein Ausgang eine Ansteuereinrichtung 706 an, um das Signal DACK auf dem SDC-Steuerbus anzuordnen. Durch dies Signal wird der Steuereinrichtung SDC gemeldet, daß ein Datenbyte auf dem SDC-Datenbus verfügbar ist und nunmehr in das SDC-Pufferregister eingetastet werden sollte. Wenn die Steuereinrichtung SDC das Datenbyte annimmt, beendet die Steuereinrichtung SDC dann das Signal DREQ und das Signal DREQ A fällt auf den niedrigen Pegel ab. In Fig. 7 setzt das Signal DREQ A die Flip-Flop 750 und 752 zurück. In Fig. 6 sperrt es das UND-Glied 662. Hierdurch ist eine Erzeugung eines weiteren Signals BUS REQUEST verhindert, bis die SDC-Signale, die eine weitere Anforderung vornehmen wollen wieder das Signal DREQ erzeugen.

Einen Speicherzyklus (von 9^0 nsek), nachdem er begonnen wurde,

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wird das Signal BUS GRANT durch die Busleitereinrichtung beendet.

In Fig. 3 sperrt das Signal BUS GRANT die Ansteuereinrichtungen und die Multiplexer, durch welche der Inhalt des Adressenhinweisregisters an den Systemadressenbus angelegt wird. In Fig. 8 fällt das Signal BUS GRANTED auf den niedrigen Pegel ab, und das Signal BUS GRANTED steigt auf den hohen Pegel an, wenn das Signal BUS GRANT beendet ist. Das Signal BUS GRANTED setzt das Flip-Flop 842 zurück, und wenn das Flip-Flop zurückgesetzt ist, wird das positiv werdende Signal END MEM OP FF an den Zähler 320 niedriger Ordnung des Adressenhinweisregisters angelegt, um auf diese Weise die Adresse in dem Zähler um eins v/eiterzuschalten. Der Zähler ist nun bereit, die nächst höhere Zähler-steile zu adressieren, wenn die nächste Datenanforderung von der Ansteuereinrichtung SDC vorgenommen wird.

Die übertragung eines Datenbytes von dem Speicher zu der Steuereinrichtung SDC ist dann beendet. Sobald die Steuereinrichtung SDC für ein weiteres Datenbyte bereit ist, erzeugt sie wieder das Datenanforderungssignal DREQ , und es findet eine weitere Ubertragungsoperation statt, die der gerade beschriebenen entspricht. Nach 132 Übertragungen, die der gerade beschriebenen ähnlich sind bzw. entsprechen, ist das Register in dem Drucker geladen, und wenn dies gefühlt wird, beendet die Steuereinrichtung SDC das Signal SACK mit niedrigem Pegel, welches zurück zu der Steuereinrichtung SDMA während der Datenübertragungsopaation übertragen worden ist. Wenn das Signal SACK beendet ist, wird das Signal DSACK mit niedrigem Pegel_y das durch den Inverter 730 erzeugt wird, beendet, und hierdurch wird das

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Signal NAVAlt , das mittels des NOR-Glieds 544 erzeugt worden ist, beendet. Hierdurch wird das NAND-Glied 542 angesteuert, so daß Unterbrechungen erkannt oder Eingabebefehle ausgeführt werden können, ohne daß das Flip-Flop 422 gesetzt wird. Die Steuereinrichtung SDC beginnt nunmehr eine Unterbrechungsanförderung, um der zentralen Recheneinheit mitzuteilen, daß sie für ein Drucken bereit ist. Nach dem Druckzyklus des Druckers gibt die Steuereinrichtung SDC ihren Zustand an die zentrale Recheneinheit wieder durch.

Datenübertragungen von der Steuereinrichtung SDC an den Speicher werden insoweit auf dieselbe Weise eingeleitet, wie Ausgangsübertragungen. Sobald die Steuereinrichtung SDC ein Datenbyte auf demSDC-Datenbus für eine Übertragung zu dem Speicher angeordnet hat, fällt das Signal DREQ auf den niedrigen Pegel ab, wodurch der Inverter 800 das Ausgangssignal DREQ A mit hohem Pegel erzeugt. In Fig. 12B erzeugt zu dem gleichen Zeitpunkt, zu welchem das Signal DREQ für das erste zu übertragende Byte erzeugt wird, die Steuereinrichtung SDC die Signale D WRITE und SDC BUST mit niedrigem Pegel. Diese beEen Signale bleiben während der Datenübertragungsoperation auf dem niedrigen Pegel; folglich sind das von dem Inverter 808 geschaffene Signal D WRITE A und das von dem Inverter 624 geschaffene Signal DC BUSY A beide auf dem hohen Pegel. Das Signal D SACK ist auf dem hohen Pegel, da die Steuereinrichtung SDC während des Eingabebefehls der Einstellfolge gewählt wurde.

Wenn das Signal DREQ A auf den hohen Pegel ansteigt, steuert es das UND-Glied 804 an, welches auch von dem Signal Dk LD YSt ange-

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schaltet wird. Gleichzeitig steuert das Signal D WRITE A einen Mngang eines UND-Glieds 812 an, welches weiter angesteuert wird, da das Flip-Flop 750 zurückgesetzt wird. Der Ausgang des UND-Glieds 812 konditioniert das UND-Glied 804, so daß es das Signal LOAD WRITE DATA mit hohem Pegel und über das NOR-Glied 618 das Signal LOAD DATA REG mit niedrigem Pegel erzeugt.

Das Signal LOAD WRITE DATA steuert das Flip- Flop 816 an, und beim nächsten Taktimpuls 01A wird das Flip-Flop gesetzt, Das Signal LOAD DATA REG wird an die Datenregister-Multiplexer 300 und 301 angelegt, und da das Signal DRIVE SDC BUS auf niedrigem Pegel ist, werden die Daten auf dem SDC-Datenbus über die A-Eingänge in das Datenregister mittels Taktimpulsen eingegeben, Da das Signal STEP ON auf hohem Pegel liegt, erzeugt das NAND-Glied 310 ein Ausgangssignal an den MuItipiexern 302 und 303, um die Α-Eingänge zu wählen; folglich läuft das Datenbyte in dem Datenregister über die Multiplexer 302 und 303 zu den Ansteuereinrichtungen 3Ή mit drei Zuständen.

Wenn das Flip-Flop 816 gesetzt wird, wird das Signal DR LD FF an das UND-Glied 666 angelegt, und da die Signale D WRITE A und END MEM UP FF beide auf hohem Pegel liegen, schafft das UND-Glied das Signal BUS REQ WRITE, welches an eine Ansteuereinrichtung 340 angelegt wird. Der Ausgang des UND-Glieds 666 läuft über das NOR-Glied 664 und den Inverter 668, um das Flip-Flop 660 zu konditionieren. Bei dem nächsten Taktimpuls 03A wird das Flip- Flop gesetzt, um das Signal BUS REQUEST zu erzeugen. Die Busleitereinrichtung bestätigt die Busanforderung, durch Rück-

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leiten des Signals BUS GKANT mit niedrigem Pegel. In Fig. 3 tastet das Signal BUS GRANT die Adresse von dem Adressenhinweiszähler über Multiplexer 332 und 334 und die Ansteuereinrichtungen 342 und 344 auf dem Systemadressenbus ab, um den Speicher zu adressieren; das Signal BUS GRANT steuert auch den Dekodierer 346 an, um das Signal ENABLE DATA ADR mit niedrigem Pegel zu erzeugen. Das letztere Signal steuert die Ansteuereinrichtung 340 an und wird an ein NAND-Glied 844 angelegt, um das Signal MEM OP mit hohem Pegel und das Signal BUS BUSY mit niedrigem Pegel zu erzeugen. Das Signal MEM OP läuft über eine Ansteuereinrichtung 340, um das Signal MEM START zu werden. Das Signal MEM START in Kombination mit dem Signal WRITE mit niedrigem Pegel hat zur Folge, daß der Speicher . einen Zyklus durchläuft, während welchem er das Datenbyte auf dem Datenbus bei der Adresse speichert, die durch die auszulesende Adresse des Adreseenhinweiszählers genau festgelegt ist.

Das Signal BUS GRANT von der Busleitereinrichtung v/ird an die Ansteuereinrichtung 830 angelegt, um das Signal BUS GRANTED mit hohem Pegel und das Signal BUS GRANTED mit niedrigem Pegel zu erzeugen. Das Signal BUS GRAIiTED wird an das Flip-Flop 660 angelegt, um das Flip-Flop zurückzusetzen und die Busanforderung zu beenden. Das Signal BTJS GRANTED wird an ein UND-Glied 638 angelegt, welches bereits angesteuert ist, da das Lesesignal niedrig ist, so daß das UND-Glied 638 das Signal ENABLE DATA DRV auf den niedrigen Pegel steuert. In Fig. 3 steuert das letztere Signal die Ansteuereinrichtungen 314 an, um das Datenbyte auf dem Systemdatenbus anzuordnen, so daß es während des Speicherzyklus gespeichert wird.

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Zu dem Zeitpunkt, zu welchem das Flip-Flop 816 gesetzt wurde, um anzuzeigen, daß das Datenbyte auf dem SDC-Datenbus in dem Datenregister gespeichert worden ist, wurde eine Bestätigung zu der Steuereinrichtung SDC zurückgeleitet, so daß sie das nächste Datenbyte für eine Übertragung vorbereiten kann. Wenn das Flip-Flop 816 gesetzt ist, setzt das Signal DR LD FF unmittelbar das Flip-Flops 752 und bei dem nächstfolgenden Taktimpuls 03A setzt der Ausgang des Flip-Flops 752 das Flip-Flop 750 für die Datenbestätigung. Der Ausgang dieses Flip-Flops läuft über Ansteuerexnrxchtungen 706 und über den SDC-Steuerbus als das Signal DAGK, um die Steuereinrichtung SDC zu informieren, daß ein weiteres Datenbyte auf den SDC-Datenbus angeordnet werden kann. Entsprechend dem Signal DACK beendet die Steuereinrichtung SDC ihr Signal DREQ, und das Signal DREQ A setzt die Flip-Flops 750 und 752 zurück. Während das Flip-Flop 750 gesetzt wird, liegt das Signal DACK FF jedoch auf einem niedrigen Pegel und sperrt in Fig. 8 die UND-Glieder 812 und 804, wodurch

die Signale LOAD WRITE DATA und LOAD DATA REG beendet werden. Nachdem der Speicher das Datenbyte auf dem Systemdatenbus angenommen hat, erzeugt er das Signal MEM ACK , welches über die Ansteuereinrichtung 828 läuft und das Signal an dem Flip-Flop 842 konditioniert, so daß das Flip-Flop bei dem nächsten Taktimpuls 01A gesetzt wird. Dies zeigt an, daß die Speicheroperation durchgeführt ist. Der Ausgang des Flip-Flops sperrt das NAND-Glied 844, um dadurch die Signale MEM OP und BUS BUSY zu beenden, Zur gleichen Zeit setzt das Signal END MEM OP FF das Flip-Flop 816 über das UND-Glied 814. Das Signal EIn[D MEM OP FF schaltet die Adresse in den Adressenhinweizählern 320 bis 323 weiter, um die Speicheradresse des nächsten zu übertragenden Bytes zu

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erhalten. « 5V

Sobald die Steuereinrichtung SDC das Signal ¹DAO¹K erhält, beendet es seine Datenanforderung an der Steuerehrichtung SDMA und geht zu Operationen über, die notwendig sind, um ein weiteres Datenbyte auf dem SDC-Datenbus anzuordnen. Sobald dieses nächste Datenbyte auf dem Bus angeordnet ist, fällt das Signal DREQ auf den niedrigen Pegel ab, um einen weiteren Zyklus zum Übertragen eines weiteren Datenbytes an den Speicher zu beginnen. Diese Operationsfolge dauert an, bis die Steuereinrichtung SDC sie beendet und sie alle Bytes übertragen hat, die sie für eine Übertragung zur Verfügung hat. Nachdem die Datenübertragung durchgeführt ist, kann die Steuereinrichtung SDC eine Unterbrechung über die Steuereinrichtung SDMA anfordern, um diesen Zustand an die zentrale Recheneinheit zu melden.

Am Ende einer Datenübertragungsoperation entweder an oder von dem Speicher schafft die Steuereinrichtung SDC eine Unterbrechungsanforderung, um der Steuereinrichtung SDMA mitzuteilen, daß sie frei ist, um zu einer anderen Operation überzugehen und um die zentrale Recheneinheit von dem Zustand der Steuereinrichtung SDC zu informieren. Außerdem können die Steuereinrichtungen SDC Unterbrechungen zu anderen Zeitpunkten anfordern, um verschiedene Zustandsbedingungen durchzugeben.

Der SDC-Steuerbus hat eine Leitung, die über ihn von jeder Steuereinrichtung SDC zu einem Eingang des Prioritätskodierers 526 verläuft. Im folgenden sei angenommen, daß die Steuereinrichtung SDC mit der Einrichtungsadresse 3 gerade eine Daten-

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Übertragungsoperation durchgeführt hat und wünscht ihre Steuereinrichtung SDMA freizumachen und diesen Zustand der zentralen Recheneinheit zu melden. In Fig. 5 erzeugt die Steuereinrichtung SDC das Signal INT-REQ 3 mit niedrigem Pegel, welches mittels des Prioritätskodieres 526 kodiert wird, um zwei Signale mit hohem Pegel zu schaffen, die an Flips 534 und 536 angelegt werden. Der Prioritätskodierer erzeugt auch ein Ausgangssignal, welches über den Inverter 546 läuft, um das NAND-Glied 542 anzusteuern. Bei dem nächstfolgenden Taktimpuls 03A gibt das NAND-Glied 542 ein Ausgangssignal ab, um das Flip-Flop 532 zum Ansteuern einer Unterbrechungsfolge zu setzen. Der Ausgang dieses Flip-Flops gibt mittels Taktimpulse den Wert 11 in die Flip-Flops 534 und 536 . Der Ausgang des Flip-Flops 534 ist das Signal IDN 1, und es wird an den Multiplexer 406 und den Multiplexer 332 angelegt. Der Ausgang des Flip- Flops 536 ist das Signal IDN 0, und es wird an das UND-Glied 462 und den Multiplexer 332 angelegt. Wenn das Flip-Flop 532 gesetzt ist, wird das Signal INT SkQ EN FF mit niedrigem Pegel an die Multiplexer 332 und 334 angelegt und es wählt die Α-Eingänge dieser Multiplexer für eine Verbindung mit dem Systemadressenbus aus, wenn ein Signal BUS GRANT anliegt. In Fig. 4 steuert das Signal INT SEQ EN FF mit hohem Pegel das NAND-Glied 462 an, um das Signal IDN 0 durchzulassen, steuert den Eingang B 1 des Multiplexers 406 an und legt ein Signal mit hohem Pegel an dem Wähleingang des Multiplexers 406 fest. Dies hat zur Folge, daß die Adressierbits 00111 auf den SDC-Adressenbus-Leitungen RSL 4 bis RSL 0 angeordnet werden. Gleichzeitig läuft das Signal INT SEQ EN FF über das NAND-Glied 656 und das NOR-Glied 654, um das Signal PIN zu erzeugen.

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Bei dem ersten Taktimpuls 02A läuft, nachdem das Flip-Flop 532 gesetzt ist, das Signal INT SEQ EN FF über den Multiplexer 524 und setzt das Flip-Flop 528. Der Setzzustand des Flip-Flops und der Rücksetzzustand des Flip-Flops 530 wird durch den Kodierer 538 gesetzt, um das Signal 1ST 1 mit niedrigem Pegel zu erzeugen. Gleichzeitig beendet der Kodierer das Signal Ϊ8Τ O, und dieses sperrt den Freigabeeingang des Prioritätskodierers 526, so daß keine weiteren Unterbrechungen erkannt werden können, während die derzeitige Unterbrechung verarbeitet wird. In Fig. läuft das Signal IST 1 über das NOR-Glied 718, um das Flip-Flop 720 anzusteuern, und beim Taktimpuls 03A wird das Flip-Flop gesetzt, um das Signal SALT zu erzeugen. Dies Signal wird zu der Steuereinrichtung SDC zurückgeleitet, um sie zu informieren, daß eine Adresse auf dem SDC-Adressenbus vorhanden ist und für die Steuereinrichtung SDC bereit ist, um sie abzutasten. Diese Adresse ist die Adresse der unterbrechenden Einrichtung, und ihre Aufgabe ist, eine Auswahl der unterbrechenden Einrichtung insoweit auf dieselbe Weise zu simulieren, wie sie während des Eingabebefehls einer Exnstellfolge vorkommt. Der einzige Unterschied besteht darin, daß in dieser Adresse das. Signal RSL 2 der Steuereinrichtung SDC anzeigt, daß dies eine Unterbrechungsfolge und nicht eine Auswahlfolge ist.

Nachdem die Steuereinrichtung SDC die Adresse auf dem SDC-Adressenbus abtastet, anwortet sie mit einem Signal SACK. In Fig. 4 wird das Signal SACK in dem Inverter 724 invertiert, um das Signal D SACK zu erzeugen. In Fig. 5 läuft das Signal D SACK über den Multiplexer 524, um das Flip-Flop 528 zurückzusetzen und das

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Flip-Flop 550 zu setzen. Die Ausgange von den Flip-Flops bewirken, daß der Dekodierer 538 das Signal IST 1 beendet und das Signal IST 2 mit niedrigem Pegel und das Signal IST 2 mit hohem Pegel beginnen. In Fig. 7 wird, wenn das Signal IST 1 beendet ist, das Flip-Flop 720 unmittelbar durch den Ausgang des NOR-Glieds 718 zurückgesetzt.

Das Signal IST 2 läuft über das NOR-Glied 738 und steuert das Flip-Flop 740 an, so daß das Flip-Flop bei dem nächsten Taktimpuls 03A gesetzt wird. Das Flip-Flop 714 erzeugt das Signal FÄTt über eine Ansteuereinrichtung 706 und dies Signal wird zu der Steuereinrichtung SDC zurückgeleitet, um es zu fragen, um den Unterbrechungszustand zu liefern. Wenn die Steuereinrichtung SDC das Signal FALT erkennt, legt es den Unterbrechungszustand auf dem SDC-Datenbus fest und antwortet mit einem Signal FACK.

In Fig. 6 wird das Signal FACK bei dem Inverter 600 invertiert, um das Signal D FACK zu werden, welches einen Eingang des UND-Glieds 604 ansteuert, Da das Signal IST 2 auf niedrigem Pegel liegt, konditioniert der Ausgang des NOR- Glieds 608 weiterhin das UND-Glied 604, und der Ausgang des UND-Glieds läuft über das NOR-Glied 618, um das Signal LOAD DATA REG zu erzeugen. Das Signal DRIVE SDC BUS liegt zu diesem Zeitpunkt auf niedrigem Pegel; folglich wird das Zustandsbyte in die Datenregister-Multiplexer 30^ und 301 geladen. Das Signal ü'I'üf OW sperrt das NAND-glied 310, so daß der Inhalt des Datenregisters über die Multiplexer 302 und 303 zu den Ansteuereinrichtungen 314 durchgeschaltet wird.

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Das Signal D FACK uird auch an das UND-Glied 606 angelegt, und erzeugt in Verbindung mit dem Signal IST 2 das Signal INT EEQ, welches an den Dekodierer 346 angelegt wird, wodurch der Anschluß 2 als der Ausgangsanschluß des Dekodierers gewählt wird. Das Signal INT REQ schaltet auch das Flip-Flop 658 an, und beim nächsten Taktimpuls 03k wird das Flip-Flop gesetzt, umcks Signal INT REQ FF zu erzeugen. Dies Signal läuft über die Ansteuereinrichtung 828 und zu dem Systemsteuerbus wie das SignalINT REQ.

Nach einer unbestimmten Zeit legt die zentrale Steuereinrichtung fest, daß sie nun die Unterbrechung verarbeiten kann, und zu diesem Zeitpunkt erzeugt die zentrale Recheneinheit ein Signal BUS GRANT, wie imeinzelnen in der vorerwähnten Anmeldung ausgeführt ist.

In Fig. 3 tastet das Signal BUS GRANT auf dem Systemadressenbus eine Adresse ab, die den Signalen entspricht, die an die A-Eingänge der Multiplexer 332 und 33^ angelegt werden. Außerdem steuert das Signal BUS GRANT den Dekodierer 346 an, und es erzeugt einen Ausgang, um die Ansteuereinrichtungen 350 anzusteuern, um auf dem Systemdatenbit zwei Bits der 3Bi t-Adresse anzuordnen und festzulegen, die die Steuereinrichtung SDMA kennzeichnet. Auf diese Weise ist auf dem Systemadressenbus die Adresse 10100011 angeordnet und festgelegt, wobei die zwei niedrigstwertigen Bits die unterbrechende Steuereinrichtung SDC und die drei höherwertigen Bits ihre Steuereinrichtung SDMA kennzeichnen. In Fig. 8 läuft das Signal BUS GRANT über die Ansteuereinrichtungen 830, um das Signal BUS GRANTED mit hohem Pegel und das Signal BUS GRANTED mit niedrigem Pegel zu erzeugen. In

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Fig. 6 gibt das Signal BUS GRANTED das UND-Glied 638 frei, und da das Signal INT SEQ EN IT auf niedrigem Pegel ist, gibt der Ausgang des NOR-Glieds 636 ferner das UND-Glied 638 frei, so daß das NOR-Glied 632 das Signal ENABLE DATA DRV mit niedrigem Pegel erzeugt. In Fig. 3 gibt das letztere Signal die Ansteuereinrichtung 314 frei, um auf dem Systemdatenbus die Ausgangssignale von den Multiplexern 302 und 303 festzulegen. Da das Ausgangssignal von dem NAND-Glied 310 zu diesem Zeitpunkt niedrig ist, entspricht dieser Ausgang dem Inhalt des Datenregisters und ist der Zustand, der von der unterbrechenden Steuereinrichtung SDC gemeldet wird.

In Fig. 5 wird das Signal BUS GRANTED an die Multiplexer 522 und 524 angelegt und wird über die Multiplexer ba. dem nächsten Taktimpuls 02A gesteuert. Der Ausgang des Multiplexers 522 setzt unmittelbar das Flip-Flop 532 zur Freigabe der Unterbrechungsfolge zurück, und der Ausgang des Multiplexers 524 schaltet den Zählerstand in den Flip-Flops 528 und 530 auf einen Zählerstand von drei.

Wenn beide Flip-Flops 528 und 530 gesetzt sind, konditionieren die Ausgänge den Dekodierer 538, um das Signal IST 2 zu beenden. Der Dekodierer erzeugt einen Ausgang an seinem Ausgangsanschluß für die Zahl drei, aber dies Signal wird nicht verwendet.

Wenn das Signal IST 2 beendet ist, wird das Flip-Flop 740 unmittelbar durch den Ausgang des NOR-Glieds 738 zurückgesetzt, und das Signal FALT wird beendet. Dementsprechend beendet die Steuereinrichtung SDC das Signal FACK.

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Die auf dem Systemadressenbus angeordnete und festgelegte Adresse und der auf dem Systemdatenbus festgelegte Zustand werden in zwei nicht dargestellte Hardware-Register in der Busleitereinrichtung 104 eingegeben. Die Busleitereinrichtung unterbricht die zentrale Recheneinheit, wie in der vorerwähnten Anmeldung ausgeführt ist. Nachdem die zentrale Recheneinheit den Zustand verarbeitet hat, kann sie eine weitere Operation der Steuereinrichtung SDC dadurch einleiten, daß zuerst ein Eingabebefehl und dann eine Folge von drei Ausgabebefehlen erzeugt wird. Selbstverständlich muß der endgültige Ausgabebefehl nicht eine Datenübertragungsoperation, wie oben beschrieben, genau festlegen, sondern kann eine bestimmte, spezielle Punktion der Einrichtung kennzeichnen, die mit der adressierten Steuereinrichtung SDC verbunden ist, beispielsweise kann er ein Drucker oder Locher auswählen, oder ein Kartenzuführmagazin bezeichnen, wenn die an der Steuereinrichtung SDC angebrachte periphere Einrichtung ein Datenaufzeichnungsgerät ist.

Bei der oben beschriebenen Einstellfolge eines Eingabe- und von drei Ausgabebefehlen ist angenommen, daß die Steuereinrichtung SDMA nicht besetzt war,und daß die Steuereinrichtung SDC, die durch die eingegebene Befehlsadresse genau festgelegt wurde, vorhanden war. Wenn eine dieser Bedingungen nicht gilt, wird dieser Zustand der zentralen Recheneinheit mitgeteilt, und die Ausgabebefehle können nicht folgen.

Wenn die Steuereinrichtung SDMA zu dieser Zeit besetzt ist, erkennt sie ihre Adresse und erzeugt das Signal START PULSE; die

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vorbeschriebene eingegebene Befehlsfolge wird dann abgewandelt. V/enn das Datenregister der Steuereinrichtung SDMA geladen ist, wird das Flip-Flop 816 gesetzt, um diese Tatsache anzuzeigen, und das Signal DR LD FF ist auf einem niedrigen Pegel, um anzuzeigen, daß die Steuereinrichtung SDMA besetzt ist. Wenn eine Steuereinrichtung SDG, die mit der Steuereinrichtung SDMA verbunden ist, ein Signal SACK mit niedrigem Pegel erzeugt, das anzeigt, daß es mit der Steuereinrichtung SDMA in Verbindung steht, ist das Signal D SACK in Fig. 7 auf dem niedrigen Pegel. Die beiden Signale DR LD FF und D SACK werden an das NOR-Glied 544 angelegt, um das Signal NAVAIL zu erzeugen. Das Signal NAVAIL wird an das NOR-Glied 438 angelegt, welches das Signal INT SEQ EN FF mit niedrigem Pegel erhält. Das letztere Signal ist auf niedrigem Pegel, wenn eine Unterbrechungsfolge von der Steuereinrichtung SDKiA durchgeführt wird. Wenn daher die Steuereinrichtung SDMA besetzt ist, gibt das NOR-Glied 438 ein Ausgangssignal ab, um das Flip-Flop 422 anzusteuern. Wenn das Signal START PULSE erzeugt wird, um das GO-Flip-Flop zu setzen, läuft es über den Inverter 436 und setzt das Signal 422, um dadurch einen Eingang des NAND-Glieds 442 anzusteuern. Das Signal SELECTION ist auf einem hohen Pegel, wie vorstehend beschrieben, so daß das NAND-Glied 442 ein Ausgangssignal erzeugt, das über das NOR-Glied 448 läuft, um das Signal STEP ON auf den hohen Pegel zu bringen. In Fig. steuert das Signal STEP ON den Eingang A2 des Multiplexers 506 an, und das Signal von dem GO-Flip-Flop läuft überden Eingang D4 des Multiplexers 506 zu dem Zähler 510. Dieser schaltet den Zähler auf den Zählerstand 1, und der Dekodierer 514· gibt das Signal SST 1 ab. Das Signal STEP ON ist jedoch auf dem niedrigen Pegel und sperrt das NAND-Glied 716, so daß das Signal

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SALT nicht von dem Flip-Flop 720 während des Signals SST 1 erzeugt wird.

Wenn der Zähler 510 einen Zählerstand von eins aufweist, läuft das Signal STEP ON, das an dem Eingang D 5 des Multiplexers 506 angelegt ist, über den Multiplexer zu dem Zähler, und beim nächsten Taktimpuls 02A wird das Signal SST 1 beendet, und das Signal SST 2 beginnt. Normalerweise würde das Signal FALT während des Signals SST 2 erzeugt werden. Dies ist jedoch nicht notwendig, da die Steuereinrichtung SDC sonst besetzt ist, so daß das Signal STEP ON mit niedrigem Pegel das NAND-Glied 736 sperrt und das Setzen des Flip-Flops 740 verhindert.

Die Verbindung eines Zählerstands von zwei im Zähler 510 und des Signals STEP ON mit hohem Pegel wählt den Eingang D 6 des Multiplexers 506 aus. In Fig. 3 ist das Signal DISABLE DREQ auf dem niedrigen Pegel, so daß der Inverter J08 das Signal STEP ENABLE mit hohem Pegel erzeugt, das über den Eingang D6 des Multiplexers 506 an den Zähler 510 angelegt wird. Bei dem nächsten Taktimpuls 02A wird der Zähler auf einen Zählerstand von drei geschaltet, so daß dann der Dekodierer 514 das Signal SST 2 beendet und das Signal SST 3 beginnt. In Fig. 4 setzt das Signal SST 3 das GO-Flip-Flop zurück, um dadurch das Signal NOT READY zu beenden. Dies steuert die zentrale Recheneinheit an, um die Durchführung des eingegebenen Befehls zurückzuerhalten. Die zentrale Recheneinheit beendet dann das Signal DATA 3US IN, und der Ausgang des NOR-Glieds 504 steigt auf den hohen Pegel an. Der Ausgang des NOR-Glieds 504 läuft über den

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Multiplexer 506 zu dem Zähler 510, und bei dem nächsten Taktimpuls 02Λ schaltet der Zähler wieder weiter, um ihn auf einen Zählerstand null zurückzubringen. Hierdurch wird das Ausgangssignal SST 3 von dem DekcJierer 514 aus beendet. Das Flip-Flop 522 wird zurückgesetzt, wenn das Signal INPÜT endet, um dadurch das Signal I/O RD oder WR auf den niedrigen Pegel zu bringen.

Der Rücksetzausgang des Flip-Flops 422 ist mit dem Eingang D3 des Multiplexers JOJ verbunden, wie oben in Verbindung mit Fig. 3 ausgeführt ist, um den Besetztzustandswert 80 zu erzeugen« Alle Eingänge an dem NAND-Glied 310 sind auf niedrigem Pegel, so daß der Ausgang des NAND-Glieds die B-Eingänge der Multiplexer 302 und 303 zum Anlegen an die Ansteuereinrichtungen 314 mit drei Zuständen auswählt. Während des Signals SST 3 wird das UND-Glied 630 freigegeben, so daß das NOR-Glied 632 das Signal ENABLE DATA DRV mit niedrigem Pegel erzeugt, und dies Signal die Steuereinrichtung 314 ansteuert, um den Besetztzustand an den Datenbus durchzuschalten. Von dem Datenbus aus wird es zu dem Rechenwerksregister in der zentralen Recheneinheit zurückgeleitet. Nachdem der Zustand von der zentralen Recheneinheit analysiert ist, beendet sie dann diesen Vorgang.

Wenji die adressierte Steuereinrichtung SDC nicht vorhanden ist, ändert sich auch die eingegebene Befehlsfolge gegenüber der normalen Folge. In diesem Fall findet die Folge auf die normale Weist bis zum Si_gnai SST 1 statt, wenn das NAND-Glied 716 ein Ausgangssignal erzeugt, um das Flip-Flop 720 zu setzen

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und das Signal SALT zu überzeugen. Der Ausgang des NAND-Glieds 716 ist das Signal EN SALT X, welches an den Eingang J und über den Inverter 460 an den Eingang K des Flip-Flops 446 angelegt wird. Wenn nunmehr die adressierte Steuereinrichtung SDC vorhanden ist, antwortet sie normalerweise auf das Signal SALT mit dem Signal SACK, bevor der nächste Taktimpuls 01A und das Signal SACK in dem Inverter 724 invertiert wird, um das Signal D SACK zu werden, welches über das NOR-Glied 444 angelegt wird, um das Flip-Flop 446 zurückgesetzt zu halten. Wenn die adressierte Steuereinrichtung SDC nicht vorhanden ist, dann kann sie das Signal SAÖK nicht erzeugen und es wird kein Rücksetzsignal an das Flip-Flop 446 angelegt. In diesem Fall wird das Flip-Flop bei dem nächsten Taktimpuls 01A gesetzt, der auf die Schaffung des Signals SALT folgt. Der Ausgang des Flip-Flops 446 läuft über das NOR-Glied 448, um das Signal STEP ON zu überzeugen. Das Signal STEP ON setzt das Flip-Flop 720 unmittelbar zurück, wodurch das Signal SALT beendet wird, und verhindert weiter daß Setzen des Flip- Flops 7^0, welches das Signal PALiP erzeugt.

Das Signal STEP ON gibt das NAND-Glied 310 frei, da das Signal SDKA Probe auf nMrigem Pegel ist, um einen zweiten Eingang des NAND-Glieds 310 anzusteuern, und das Signal DISABLE BREQ auf dem niedrigen Pegel ist, um das NAND-Glied 306 zu sperren. Der Ausgang des NAND-Glieds 306 erzeugt das Signal ENABLE STEP mit hohem Pegel, und das NAND-Glied 310 legt ein Signal mit hohem Pegel an den Auswähleingang der Multiplexer 302 und 303 an, umd dadurch die B-Eingänge zu wählen. Alle diese B-Eingänge sind

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mit einem Anschluß +V verbunden, außer dem Anschluß B$ des Multiplexers 3O3, welcher das Signal BUSY mit hohem Pegel erhält. Infolgedessen befinden sich alle Ausgänge der Multiplexer 302 und 303 auf dem logischen Pegel null, und diese Ausgänge werden an die Ansteuereinrichtungen 314 angelegt.

In Fig. 5 läuft das Signal ^EP ON über den Ausgang D5 des Multiplexers 5O6,und bei dem nächsten Taktimpuls 02A schaltet der Zähler 510 auf einen Zählerstand von zwei weiter. Hierdurch wird das Signal SST 1 beendet und das Signals SST 2 beginnt. Nichts geschieht während des Signals SST 2, welches die Zeit ist, bei welcher der Zustand normalerweise in das Datenregister geladen würde. Da die adressierte Steuereinrichtung SDC nicht vorhanden ist, kann sie das Signal D FACK nicht schaffen, um das UND-Glied 504 anzusteuern und das Datenregister zu laden.

Wenn der Zählerstand von zwei in dem Zähler 510 vorhanden ist, und das Signal STEP ON auf dem hohen Pegel ist, wird das Signal ENABLE STEP über den Multiplexer 506 zu dem Zähler 510 durchgeschaltet. Bei dem nächsten Taktimpuls 02A wird der Zähler zu einem Zählerstand von drei weitergeschaltet, der Dekodierer 514 beendet das Signal SST 2 und das Signal SST 3 beginnt.

Während desSignals SST 3 wird das UND-Glied 63Ο freigegeben, und das NOR-Glied 632 erzeugt das Signal ENABLE DATA DRV mit niedrigem Pegel, welches an die Freigabeingänge der Ansteuereinrichtungen 314 angelegt wird, um dadurch das Zustandbyte 00 an den Datenbus durchzuschalten. Das Signals SST 3 setzt das GO-Flip-Flop zurück und beendet das Signal NOT READY, wodurch die zentrale Steuereinrichtung die Ausführung des eingegebenen

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Befehls zurücknehmen kann. Folglich endet das Signal DATA BUS ΐί\Γ, und ein Ausgang von dem NOR-Glied 504 mit hohem Pegel läuft über den Multiplexer 506, um den Zähler 510 anzusteuern. Bei dem nächsten Taktimpuls 02A schaltet der Zähler zu dem Zustand null weiter, um dadurch das Signal SST 3 am Ausgang des Dekodierers 514 zu beenden. Hierdurch wird die Erzeugung des Zustandsbytes für eine nicht vorhandene Steuereinrichtung S2C beendet. Wie vorher wird das Zustandsbyte für eine Analyse zu dem Rechenwerksregister der zentralen Recheneinheit zurückgeleitet.

Gemäß der Erfindung ist somit eine Einrichtung geschaffen, wobei eine Anzahl Subsystemeinrichtungen SDC, die periphere Einrichtungen mit verschiedenen Kenndaten steuern, direktem Zugriff zu einem Speicher haben, selbst wenn die steuernde zentrale Recheneinheit nur zwei Befehle zum Steuern der Durchführung von Datenübertragungen zwischen dem Speicher und den Subsystemsteuereinrichtungen hat. Diese zwei Befehle sind Eingabe- und Ausgabebefehle. Der Eingabebefehl in der Weise benutzt, daß die START I/O-Befehle des Standes der Technik verwendet werden, um eine Subsystem-Steuereinrichtung zu adressieren, und um den Zustand der adressierten Subsystemsteuereinrichtung SDC zu erhalten. Der Ausgabebefehl wird dann dreifach verwendet, zweimal um einen Adressenhinweiszähler in einer gemeinsam benutzten Steuereinrichtung für einen direkten Speicherzugriff zu laden, und einmal, um einen Befehl an die Subsystemsteuereinrichtung abzugeben, die von dem Eingabebefehl adressiert wurde. Die gemeinsam benutzte Steuereinrichtung SDMA für einen direkten Zugriff bedient eine Anzahl Subsystem-Steuereinrichtungen SDC und weist keine einrichtungsabhängige

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Logik auf, das heißt keine Logik, die auf irgendeine Art von Steuereinrichtungen oder dadurch gesteuerte periphere Einrichtungen festgelegt ist. Die gemeinsam benutzte Steuereinrichtung SDMA für einen direkten Speicherzugriff weist nur eine Schaltungsanordnung, welche sonst in jeder der Subsystem-Steuereinrichtungen SDC verdoppelt würde bzw. doppelt vorgesehen sein würde.

Patentansprüche

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Leerseite

Claims (16)

1. Patentansprüche

   M.) Datenverarbeitungssystem mit einer gemeinsamen Adressenhauptleitung und einer gemeinsamen Datenhauptleitung für eine Verbindung zwischen einer zentralen Recheneinheit, einem Speicher und einer Anzahl peripherer Einrichtungen, gekennzeichnet durch eine Anzahl adressierbarer Einrichtungen (108, 108') für einen direkten Speicherzugriff, die jeweils die direkte Datenübertragung zwischen zumindest einer der peripheren Einrichtungen (114· bis 120) und dem Speicher (102) steuern, wobei zumindeßb eine der Einrichtungen für einen direkten Speicherzugriff eine gemeinsam benutzte Einrichtung (1O8;1O8') für einen direkten Speicherzugriff ist, und wobei die peripheren Einrichtungen (114 bis 120), die von der gemeinsam benutzten Einrichtung (108_;108_') für einen direkten Speicherzugriff gesteuert sind, unterschiedliche Kenndaten aufweisen.
2. 2. Datenverarbeitungssystera nach Anspruch 1, gekennzeichnet durch eine adressierbare Subsystemsteuereinrichtung (SDC; 122), die zwischen die gemeinsam benutzte Steuereinrichtung (SDMA; 108) und jede dadurch gesteuerte periphere Einrichtung (114 bis 120) geschaltet ist, wobei die gemeinsam benutzte Steuereinrichtung (SDMA; 108)für einen direkten Speicherzugriff für die Kenndaten der dadurch gesteuerten peripheren Einrichtungen (114 bis 120) durchlässig ist.
3. 3. Datenverarbeitungssystem nach Anspruch 1, gekennzeichnet durch eine adressierbare Subsystemsteuereinrichtung (SDC;

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   ORIGINAL INSPECTED

   122), die zwischen die gemeinsam benutzte Steuereinrichtung (SDMA; 108) und jede periphere Einrichtung (114 bis 120) geschaltet ist, die von der gemeinsam benutzten Steuereinrichtung (108) für einen direkten Speicherzugriff gesteuert wird, wobei die Subsystemsteuereinrichtung (SDC; 122) über eine gemeinsame Subsystemhauptleitung (124) mit der gemeinsam benutzten Steuereinrichtung (SDMA; 108) verbunden sind; durch eine Adressenerkennungseinrichtung (240) in der gemeinsam benutzten Steuereinrichtung (SDMA;108) für einen direkten Speicherzugriff zum Erkennen einigerder Adressenbits auf der gemeinsamen Adressenhauptleitung (202) als die Adresse der gemeinsam benutzten Steuereinrichtung (SDMA; 108) für einen gemeinsamen Speicherzugriff; durch Durchsehalteinrichtungen, die auf die Adressenerkennungseinrichtung (240) und einen Eingabebefehl von dem Mikroprozessor (100) ansprechen, um Adressenbits auf der gemeinsamen Adressenhauptleitung (202) zu der gemeinsamen Subsystemhauptleitung (124) als die Adresse eines Zustandsregisters in einer ausgewählten Subsystemsteuereinrichtung (SDC;122) durchzuschalten, wobei die ausgewählte Subsystemsteuereinrichtung den Wert in ihrem Zustandsregister zu der gemeinsam benutzten Steuereinrichtung (SDMA;108) für einen direkten Speieherzugriff über die gemeinsame Subsystemhauptleitung (124) zurückleitet, und durch ein Register in der gemeinsam benutzten Steuereinrichtung (SDMA;108) für einen direkten Speicherzugriff zum Aufnehmen und Empfangen des Wertes.
4. 4. Datenverarbeitungssystem nach Anspruch 3, gekennzeichnet durch einen Zähler (232) in der gemeinsam benutzten Steuereinrichtung (SDMA; 108) für einen direkten Speicherzugriff;

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   durch eine Auswähleinrichtung, die auf die Adressenerkennungseinrichtung (240) und einen Ausgabebefehl von dem Mikroprozessor (100) anspricht, um einen Wert auf der gemeinsamen Datenhauptleitung (200) in den Zähler (232) zu laden, und durch eine Durchschalteinrichtung, die. den Zähler (232) mit der gemeinsamen Adressenhauptleitung (202) verbindet, so daß der Inhalt des Zählers (232) unmittelbar den Speicher (102) adressieren kann.
5. 5· Datenverarbeitungssystem nach Anspruch 4, gekennzeichnet durch eine Einrichtung, die auf die Adressenerkennungseinrichtung (240) und auf andere Bits einer Adresse auf der gemeinsamen Adressenhauptleitung (202) anspricht, um Daten auf der gemeinsamen Datenleitung (200) an ein Befehlsregister in der ausgewählten Subsystemsteuereinrichtung (SDG; 122) zu übertragen.
6. 6. Datenverarbeitungssystem, gekennzeichnet durch einen Mikroprozessor (100) mit einerEinrichtung zum Abgeben eines ersten Ausgabesignals, das einen Eingabebefehl darstellt, und eines zweiten Ausgabefeignals, das einen Ausgabebefehl darstellt; durch einen Speicher (102); durch eine gemeinsam benutzte Steuereinrichtung (SDMA;108) für einen direkten Speicherzugriff; durch eine Systemhauptleitung (110), die den Mikroprozessor (100), den Speicher (102) und die gemeinsam benutzte Steuereinrichtung (SDMA;108) für einen direkten Speicherzugriff verbindet; und durch eine Anzahl Subsystemsteuereinrichtungen (SDC; 122), die jeweils einer Anzahl periphere Einrichtungen (114 bis 120) zugeordnet sind und eine dieser Einrichtungen steuern, und die

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   (SDC;122) mit der gemeinsam benutzten Steuereinrichtung (108) für einen direkten Speicherzugriff verbunden sind, um Steuerdaten und Datenbytes dazwischen zu übertragen, wobei die gemeinsam benutzte Steuereinrichtung (SDMA; 108) für einen direkten Speicherzugriff eine Einrichtung, die auf einen Eingabebefehl und eine Adresse auf der Systemhauptleitung (110) anspricht, um eine der Subsystemsteuereinrichtungen (SDC; 122) und eine diesen zugeordnete periphere Einrichtung (114 bis 120) auszuwählen, und eine Einrichtung aufweist, die auf die ausgewählte periphere •Einrichtung (114 bis 120) anspricht, um den Zustand der ausgewählten peripheren E.axrichtung (114 bis 120) auf der Systemhauptleitung (110) festzulegen.
7. 7· Datenverarbeitungssystem nach Anspruch 6, gekennz e ic h η e t durch einen adressierbaren Zähler (232) in der gemeinsam benutzten Steuereinrichtung (108) für einen direkten Speicherzugriff; durch eine Einrichtung, die auf einen Ausgabebefehl anspricht, um eine Hinweisadresse in den Zähler (252) zu laden; und durch eine Einrichtung, die den Zähler (232) mit der Systemhauptleitung (110) zum Adressieren einer Speicherstelle verbindet, wobei Datenbytes in dem Speicher (102) an die ausgewählte Subsystemsteuereinrichtung (SDC; 122) übertragen werden können, oder Datenbytes von der ausgewählten Subsystemsteuereinrichtung (SDC; 122) zu dem Speicher (102 ) übertragen werden können.
8. 8. Datenverarbeitungssystem nach Anspruch 7» g e k e η nz e ic h η e t durch eine Einrichtung in der gemeinsam benutzten

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   Steuereinrichtung (108) für einen direkten Speicherzugriff, die auf einen weiteren Ausgabebefehl und auf eine vorbestimmte Verbindung von Bits auf der Systemhauptleitung (110) anspricht, um ein Steuerbyte von der Systemhauptleitung (110) an die ausgewählte Subsystemsteuereinrichtung (SDC;122) zu übertragen, um dadurch die von der ausgewählten Subsystemsteuereinrichtung (SDG;122) durchzuführende Operation und die ihr zugeordnete periphere Einrichtung (114 bis 120) zu steuern.
9. 9. Datenverarbeitungssystem nach Anspruch 8, g e k e η n-

   z e ic h η e t durch zusätzliche Steuereinrichtungen (10$') mit einem direkten Speicherzugriff, die mit der Systemhauptleitung (110) verbunden sind, wobei die gemeinsam benutzte Steuereinrichtung (108) für einen direkten Speicherzugriff und die zusätzlichen Steuereinrichtungen (108') für einen direkten Speicherzugriff jeweils eine Adressenerkennungseinrichtung (240) aufweisen, welche das Ansprechen der Steuereinrichtung auf Signale auf der Systemahuptleitung (110) während der Eingabe- und Ausgabebefehle verhindert, wenn nicht die Adresse der Steuereinrichtung (108 Y108) auf der Systemhauptleitung (110) vorhanden ist.
10. 10. Datenverarbeitungssystem nach Anspruch 8, gekennzeichnet durch eine Einrichtung, um den Zähler (232) jedesmal schrittweise weiterzuschalten, wenn ein Datenbyte zwischen dem Speicher (102) und der ausgewählten Subsystemsteuereinrichtung (SDC; 122) übertragen wird.

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11. 11. Datenverarbeitungssystem_#insbesondere nach Anspruch 1, gekennzeichnet durch eine zentrale Recheneinheit (100) die Eingabe- und Ausgabebefehle erzeugt; durch einen Speicher (102); durch eine Anzahl Subsystemsteuereinrichtungen (SDC; 122); durch eine Systemadressenhauptleitung (202) und eine Systemdatenhauptleitung (200), die mit der zentralen Recheneinheit (100) und dem Speicher (102) verbunden sind; durch eine Subsystem-Hauptleitung (124), die mit den Subsystemsteuereinrichtungen (SDC; 122) verbunden ist; und durch eine gemeinsam benutzte Steuereinrichtung(SDMA; 108), um das Beginnen und Bilden einer Übertragung und die Datenübertragung zwischen dem Speicher (102) und den Subsystemsteuereinrichtungen (SDC; 122) zu steuern, wobei die Steuereinrichtung (108) für einen direkten Speicherzugriff folgende Einrichtungen aufweist: eine erste Durchschalteinrichtung, um Baten in einer der beiden Richtungen zwischen der Systemdatenhauptleitung (200) und der Subsystemhauptleitung (124) wahlweise durchzuschalten; eine zweite Durchschaltennricntung, um Adressen von der Systemadressenhauptleitung (202) zu der Subsystemhauptleitung (124) wahlweise durchzuschalten,wobei die Subsystemsteuereinrichtungen (SDC; 122) jeweils ein Register aufweisen, das durch Adressen auf der Subsystemhauptleitung (122) adressierbar ist, und eine Einrichtung, die auf einen Eingabebefehl und eine erste Adresse auf der Systemadressenhauptleitung (202) zum Steuern derersten und zweiten Durchsehalteinrichtung anspricht, um dadurch den Zustand einer ausgewählten Subsystemsteuereinrichtung (SDC; 122) auf der Systemdatenhauptleitung (200) festzulegen.

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12. 12. Datenverarbeitungssystem nach Anspruch 11, dadurch gekennzeichnet, daß die gemeinsam benutzte Steuereinrichtung (108)für einen direkten Speieherzugriff ferner einen Zähler (232) und eine Einrichtung aufweist, die auf Ausgabebefehle und auf vorbestimmte Adressen auf der Systemadressenhauptleitung (200) anspricht, um den Zähler (232) mit Daten auf der Systemdatenhauptleitung (200) zu laden, wobei die Ausgänge des Zählers (232) zum Adressieren des Speichers (102) mit der Systemadressenhauptleitung (202) verbunden sind.
13. 13· Datenverarbeitungssystem nach Anspruch 12, dadurch g ekennzeichnet, daß die gemeinsam benutzte Steuereinrichtung (108) für einen direkten Speicherzugriff eine Einrichtung aufweist, die auf einen Ausgabebefehl und eine vorbestimmte Adresse auf der Systemadressenhauptleitung (202) anspricht, um eine vorbestimmte Subsystemsteuereinrichtung (SDC;122) zu steuern, um eine Datenübertragung zwischen der vorbestimmten Subsystemsteuereinrichtung (SDC; 122) und dem Speicher (102) einzuleiten.
14. 14·. Datenverarbeitungssystem nach Anspruch 13» dadurch g e ke η nzeichnet, daß jede der Subsystemsteuereinrichtungen (SDC; 122) eine Adressenerkennungseinrichtung (240) aufweist, um ihre eigene auf der Subsystemhauptleitung (124) während des Eingabebefehls festgelegte Adresse zu erkennen, v/obei die vorbestimmte Subsystemsteuereinrichtung (SDC;122) diejenige ist, deren Adresse auf der Subsystemhauptleitung (124) während des Eingabebefehls anliegt.

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15. 15·Datenverarbeitungssystem, insbesondere nach Anspruch 1, g ekennzeichnet durch eine Systemadressenhauptleitung (2Ü2) und eine Systemdatenhauptleitung (200)_f die mit einer Anzahl Steuereinrichtungen für einen direkten Speicherzugriff verbunden ist, und durch eine gemeinsam benutzte Steuereinrichtung (SDMA; 108) für einen direkten Speicherzugriff mit einer Kodiereinrichtung für eine Unterbrechungspriorität, die auf Unterbrechungssignale von Subsystemsteuereinrichtungen (SDC) anspricht, die i:n:'c Ίβ:<? gemeinsam benutzten Steuereinrichtung (SDHA; 1C8) verbunden sein können, wobei die Kodiereinrichtung für eine Unterbrechungspriorität eine Einrichtung zum Erzeugen eines Mehrbitwertes aufweist, der die Adresse der Subsystemsteuereinrichtnng darstellt, der eine Priorität gewährt ist; mit einem Register, das tuten von der Subsystemsteuereinrichtung

    (SDG; 122) zum Anlegen der Daten an die Systemdatenhauptleitung (200) erhält; mit einer Einrichtung, die auf die Kodiereinrichtung für eine Unterbrechungspriorität anspricht, um die Subcystemsteuereinrichtung, der eine Priorität gewährt ist, zu adressieren, um den Zustand der Subsystemsteuereinrichtung in das Register zu laden; mit einer Einrichtung zum Erzeugen eines Unterbrech ungsanforderungssignals entsprechend dem Laden des Registers, und mit einer Einrichtung, die auf das Unterbrechungsanforderungssignal anspricht, um die Adresse der gemeinsam benutzten Steuereinrichtung (108) für einen direkten Speicherzugriff zu sdaffen.
16. 16. Datenverarbeitungssystem nach Anspruch 15, dadurch g ekennzeichnet, daß eine Datenverarbeitungseinrichtung auf das Unterbrechungsanforderungssignal anspricht, um ein

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    die Hauptleitung gewährendes Signal zu erzeugen, und daß die gemeinsam benutzte Steuereinrichtung (108) für einen direkten Speicherzugriff eine Einrichtung aufweist, die auf das die Hauptleitung gewährende Signal anspricht, um die Adresse der Subsystemsteuereinrichtung und die Adresse der gemeinsam benutzten Steuereinrichtung für einen direkten Speieherzugriff zu der Systemadressenhauptleitung (202) durchzuschalten, während der Zustand der Subsystemsteuereinrichtung (122) von dem Register zu der Systemdatenhauptleitung (200) durchgeschaltet wird.

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