DE2708636A1

DE2708636A1 - Schaltung zur erzeugung einer binaer abgestuften folge elektrischer signale

Info

Publication number: DE2708636A1
Application number: DE19772708636
Authority: DE
Inventors: Lawrence Griffith Heller; Lewis Madison Terman
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-03-01
Filing date: 1977-02-28
Publication date: 1977-09-08
Also published as: FR2343369B1; FR2343369A1; CA1100638A; IT1086284B; US4072939A; JPS5639730B2; JPS52106261A; DE2708636C2; GB1562161A

Description

Böblingen, den 28. Februar 1977

Anmelderin:

International Business Machines Corporation, Armonk, N. Y. 1O5C4

Amtliches Aktenzeichen:

Neuanmeldung

Aktenzeichen der Anmelderin: YO 975 017

Vertreter:

Patentassessor Dipl.-Ing. Joachim Herzog 7030 Böblingen

Bezeichnung:

Schaltung zur Erzeugung einer binärabgestuften Folge elektrischer Signale

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Die Erfindung betrifft eine Schaltung zur Erzeugung einer binär abgestuften Folge elektrischer Signale, insbesondere zur Anwendung in Digital/Analog- und Analog/Digital-Konvertern gemäß dem Oberbegriff des Anspruchs 1.

Analog/Digital- und Digital/Analog-Konverterschaltkreise, die die Kombination von Kapazitäten und Schaltern für die Erzeugung von Suchspannungen und analogen Signalen ausnutzen sind bekannt. Ein Beispiel dafür ist eine Schaltung der Art, wie sie in der Veröffentlichtung "All MOS Charge-Redistriibution A/D Conversion Technique" von R. E. Suarez, P. R. Gray und D. A. Hodges, 1974/SSCC Digest, Seite 194, Februar 1974 veröffentlich ist. Bei dieser Schaltung ist es bei manchen Vorgängen und Stellen in dem Annäherungsprozess nicht möglich, den nächsten Suchwert direkt zu erzeugen und es ist in diesem Falle notwendig die ganze Suchfolge erneut zu starten. Des weiteren ist bei dieser bekannten Schaltung zu beachten, daß parasitäre Kapazitäten der zugeordneten Schalter, die Nichtlinearität der Kapazitäten und das Erfordernis gleicher Kapazitätsgröße Schwierigkeiten erheblicher Art mit sich bringt. Bei Verwendung dieser Schaltung ist es in vielen Fällen der Konvertierung nicht möglich mit einem Minimum an Annäherungsschritten auszukommen.

Aufgabe vorliegender Erfindung ist es, bei einer Schaltung

der eingangs genannten Art, die genannten Nachteile zu ver-

meiden und eine Schaltung zur Verfügung zu stellen, die bei <

großer Genauigkeit einfach realisierbar ist und die Mög- j Henkelt bietet, mit einem Minium an Annäherungsschritten j idle Konvertierung zu ermöglichen. Darüberhinaus soll diese {Schaltung sowohl in Digital/Analog- als auch in Analog/ Digital-Konvertierungsschaltungen einsetzbar sein.

Diese Aufgabe wird bei der eingangs genannten Schaltung erfindungsgemäß durch die Anwendung der im kennzeichnenden Teil des Anspruchs 1 bzw. des Anspruchs 3 niedergelegten

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Merkmale prinzipiell gelöst. Vorteilhafte Weiterbildungen dieser Schaltungen sind in

den Unteransprüchen 2 bzw. 4 genannt.

Bei Anwendungen dieser erfindungsgemäß vorteilhaft gestalteten Schaltungen, bei der Digital/Analog- bzw. Analog/Digital-Konvertierung wird mithilfe der im Anspruch 5 genannten Maßnahmen in vorteilhafter Weise sichergestellt, daß nur soviel Annäherungsschritte notwendig sind, wie Stellen in dem digitalen Binärwort vorhanden sind.

Aufbau und Arbeitsweise der erfindungsgemäßen Schaltungen sind nachstehend anhand der beschriebenen und in den Figuren dargestellten Ausführungsbeispiele näher erläutert. Dabei sind auch an den entsprechenden Stellen die damit erzielbaren Vorteile im einzelnen erläutert. Die Figuren zeigen im einzelnen:

Fig. 1 schematisch ein Blockdiagramm einer Aus

führung eines Analog/Digital-Konverters, der in Verbindung mit vorliegender Erfindung benutzbar ist;

Fig. 2 schematisch eine Schaltung zur Erzeugung

einer abgestuften Binärsignalfolge für einen Digital/Analog-Konverter, wie er aus dem Stand der Technik bekannt ist;

Fign. 3, 4 und 5 schematische Darstellungen der Arbeitsweise einer ladungsgekoppelten Einrichtung, die erfindungsgemäß gestaltet in einem Digital/Analog-Konverter verwendbar ist;

Fig. 6 schematisch ein Blockdiagramm einer

anderen Ausfuhrungsform eines Analog/

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Digital-Konverters, bei dem erzeugte Ladungspakete für eine binäre Suchsequenz entweder In einem ersten Speicher akumullert oder In einem zweiten Speicher einem Analogsignal zugeführt werden, bevor sie einem Vergleicher zur Erzeugung einer digitalen Wiedergabe zugeführt werden;

Flg. 7 eine schematische Darstellung eines

Eimer-Kettenschaltkreises, der als Generator für eine Binärfolge elektrischer Signale gemäß der vorliegenden Erfindung Verwendung finden kann;

Fig. 8 eine illustrative Darstellung der Wellen

form, die bei Betrieb der Ausführungsform gemäß Fig. 7 verwendet ist;

Fign. 9, 10 schematische Darstellungen einer ladungsgekop- und 11 pel ten Einrichtung/bei der eine Vorspann

ladung die Kompensation von Schwellwertänderungen vorsieht.

Vorliegende Erfindung betrifft die Anwendung von Schaltkreisen bei Analog/Digital bzw. Digital/Analog-Konvertern. Es sei eine analoge Spannung V angenommen, die in eine digitale binäre Darstellung umgewandelt werden soll, wobei der Wert der Analogspannung V im Bereich von 0 bis zu einem Maximum, d.h.

* Ji '

von 0 bis zu der vollen Vergleichsspannung V_R liegt. Die unbekannte Spannung V_x ist ein Teil des vollen Umfanges für die _{ Wiedergabe und durch die Betimmung dieses Teiles der vollen I Skala kann die unbeka
wiedergegeben werden.

Skala kann die unbekannte Spannung V durch eine binäre Zahl

Eine Technik bei der Umwandlung der unbekannten Spannung V liegt in ihrem Vergleich mit einer Folge von bekannten

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Spannungsschritten V , die Teile der Referenzspannung V_n sind.

s κ

Beispielsweise liegt eine Möglichkeit darin, den Pegel der unbekannten Spannung V direkt mit Teilen der bekannten Re-

Ji

ferenzspaniiung zu vergleichen. Wenn beispielsweise ein binäres Wort aus sechs Bits gewünscht ist, existieren 64 (2 ) mögliche Pegel. Die Eingangsspannung V wird dann in ge-

Ji

trennten Schritten mit ansteigenden Inkrementen von V der

Referenzspannung V- bei jedem möglichen Pegel verglichen und der Vergleicher zeigt an, wann die Eingangsspannung V

den besonderen Referenzpegel überschreitet, wodurch damit der Pegel der Eingangsspannung V bestimmt ist. So wird V

Jt Ji

mit einem ersten Spannungspegel V , der V-./64 ist, verglichen und wenn V weniger als V ist, dann wird V mit

SX X

dem Pegel 2, d.h. mit V =2V_/64 verglichen und wenn V we-"

SK S

niger als V ist, dann wird V mit dem Pegel 3, d.h. V

XX S

=3V_/64 verglichen usw., bis beispielsweise V als Unter-

MX X

halb des Pegels 47 liegend festgestellt wird. Es hat sich dann damit herausgestellt, daß die unbekannte Spannung V

zwischen 46 und 47 der Skala von 0-63 liegt und diesen Wert kann eine digitale Wiedergabe von 101110 zugeordnet werden.

Der Nachteil bei der vorstehend aufgeführten Technik liegt darin, daß insgesamt 2^N separate Vergleichsschritte, im vorliegenden Beispiel 64, durchgeführt werden müssen, was recht teuer und zeitaufwendig ist.

Ein effektiveres Schema ist als Binärsuche bekannt. Zunächst wird dabei die unbekannte Eingangsspannung V mit

i X

einer Vergleichsspannung verglichen, die der Hälfte des jgesamten Vergleichswertes, d.h. beispielsweise 32, entspricht. Wenn der Vergleich anzeigt, daß die Vergleichsspannung V größer als V₀/2 ist, dann wird das erste bzw. χ κ

signifikanteste Bit der Digitaldarstellung von V eine "Eins" sein. Zeigt der Vergleich an, daß der Pegel der

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-X-

Spannung V unterhalb von V_R/2 liegt, dann 1st das signifikanteste Bit gleich "Null". In beiden Fällen eliminiert dieser erste Vergleich die Notwendigkeit für weitere Vergleiche der einen Hälfte des gesamten Vergleichsbereiches

von V_, entweder in der unteren oder in der oberen Hälfte, κ

abhängig davon, ob der erste Vergleich größer ("Eins") oder kleiner ("Null") als V_R/2 ist.

Es wird dann ein zweiter Vergleich durchgeführt. War das erste Bit eine "Eins", dann wird die unbekannte Spannung V nunmehr mit 3V_n/4 verglichen, um festzustellen ob V zwischen V_D/2 und 3V_D/4 oder 3V_D/4 und V_n liegt. Ist V kleiner als 3V_D/4, dann ist das zweite Bit "Null" und ist sie größer als 3V_n/4, dann ist das zweite Bit "Eins".

Analog dazu, wenn der erste Vergleich ergeben hat, daß V

kleiner als V_/2 (erstes Bit "Null") war, dann wird V„ mit κ χ

V_R/4 verglichen, um zu bestimmen, ob sie zwischen 0 und V_R/4 (zweites Bit "Null") ist oder zwischen V_R/4 und V_R/2 (zweites Bit "Eins") liegt. Diese Sequenz von Vergleichen wird dann fortgesetzt, um den Rest der Binärwerte für die Bits zu bestimmen.

Bei dieser Technik, bekannt als sukzessive Annäherungs-Binärsuche, sind insgesamt N'Vergleiche notwendig, um eine N-Bit-Binärdarstellung der Spannung ν_χ zu bestimmen. Aus dem Stand der Technik bekannte Analog/Digital-Konverter benutzen diese Form der Binärsuche, um eine Folge für eine JN-Bit-Konvertierung herzustellen in folgender Weise: V_R/2, V_R/2+V_R/4, V_R/2+V_R/4+V_R/8 bis zu V_R/+...+V_R/2^N j 1]

Fig. 1 stellt schematisch einen typischen schrittweisen Annäherungs-Analog-Digital-Konverter dar, der die Gleichung [1] ausführt. Die unbekannte Spannung ν_χ wird einem Vergleicher 10 zugeführt und mit der Folge von Suchspannungen

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entsprechend der Gleichung 1 verglichen. Es muß daher ein Generator vorgesehen sein, der entsprechende Suchspannungen herstellt und zwar (V_R/2), (3V_R/4 oder V_R/4, (7V_R/8, V_R/8, 3V_R/8 oder V_R/8), <15V_R/16, 13V_R/16, 11V_R/16, 9V_R/16,...oder V_R16)_f (31V_R/32, 29V_R/32, 29V_R/32...oder V_R/32) und (63V_R/64, 61V_R/64,...oder V_R/64) wenn N =* 6 ist. Ein Generator zur Erzeugung solcher Spannungen kann ein typischer Digital/Analog-Konverter 12 sein, dessen Sequenzierung durch eine Logik 14 gesteuert wird und der die geeigneten Analogsuchspannungspegel abgibt und zwar in Abhängigkeit von dem vorherigen Vergleich durch den Vergleicher 10, welches Ergebnis der Steuerlogik 14 zugeführt wurde. Die erste Suchspannung, die dem Vergleicher 10 zugeführt wird, ist demnach selbstverständlich V-/2.

■K

Ein besonderer Digital/Analog-Konverter, der als Konverter 12 in Fig. 1 benutzt werden kann, kann eine Schaltung mit zwei Kondensatoren sein, wie sie in der bereits erwähnten Veröffentlichung von R. E. Suarez, P. R. Gray und D. A. Hodges 1974 ISSCC Digest, Seite 194, Februar 1974 gezeigt ist. Diese Schaltung mit zwei Kondensatoren ist in Fig. 2 dargestellt und enthält zwei Kapazitäten C1 und C2 gleicher Größe und drei Schalter S1, S2 und S3 die von der Logik her gesteuert werden. Bei der Schaltung gemäß Fig. 2 beginnt die Digital/ Analog-Umwandlung damit, daß beide Kondensatoren entladen sind und sie wird seriell durchgeführt unter der Annahme, daß das am wenigsten signifikante Bit b zuerst beachtet wird. Ist dieses Bit eine Eins, dann wird S2 geschlossen !und der Kondensator C2 auf die Referenzspannung V_R aufgeladen ; ist es eine Null, dann C2 entladen gelassen. Der !Schalter S1 wird dann geschlossen und die Ladung wird

!zwischen den beiden Kondensatoren aufgeteilt, was in einer Ausgangsspannung _v

V » ^ **
AUSG -^- resultiert.

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-Jf -

Die Ladung wird dann auf C1 belassen und die Aufladung von C2 wird wiederholt, dieses Mal unter der Annahme, daß das nächste signifikante Bit b.. In Angriff genommen wird. Nach Umverteilung beträgt die Ausgangsspannung dann

^bO^VR ^b1^VR

^VAÜSG

Diese sich wiederholende Prozedur kann fortschreitend für die Bits höherer Ordnung wiederholt werden.

Die Schaltung gemäß Fig. 2 kann demnach auf verschiedene Weise unter Steuerung der Logik in sequentieller Weise geschaltet werden, um all die notwendigen Suchspannungen aufzubringen, die weiter oben spezifiziert wurden, wobei das Prinzip der Spannungsumverteilung in sequentieller Folge zwischen den Kondensatoren C1 und C2 angewendet wird.

Die Digital/Analog-Schaltung der Fig. 2 beeinhaltet jedoch Begrenzungen derart, daß sie relativ langsam ist bei der Erzeugung von binär abgestuften Suchpegeln für eine Analog-Digital-Konvertierung. Wenn beispielsweise V kurz unterhalb der Hälfte von V_R (d.h. 7V_R/16) liegt, dann generiert die Schaltung gemäß Fig. 2 zunächst die Spannung V_R/2 und ein Vergleich zeigt an, daß die unbekannte Spannung V unterhalb von V_/2 liegt. Die Schaltung erzeugt als nächstes die Vergleichsspannung V_D/4 und ein Vergleich zeigt an, daß V größer als

K X

V_R/4 ist und daß nunmehr ein Vergleich bei 3V_R/8 durchzuführen ist. An diesem Punkt kann die Schaltung gemäß Fig. 2 jedoch , diesen Spannungspegel 3V_/8 nicht als nächsten Schritt direkt i

κ i

!generieren, sondern muß rückgesetzt und erneut gestartet wer- ! |den, um dann die Sequenz V /2, 3V_R/4 und 3V_R/8 zu erzeugen. Die in diesem Zusammenhang weiter oben genannte Publikation stellt fest, daß viele Suchverfahren diese Art der erneuten in Betriebsetzung erfordern und daß für N-Bits bei N-Vergleichen, (N)(N+1) SpannungsUmverteilungen durch die Konden-[satoren C1 und C2 erforderlich sein können, um die N-Such-

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.J₀. 270863$

ΛΑ

spannungen zu erzeugen.

Die bekannte Schaltung, die in Fig. 2 dargestellt ist, ist darüberhinaus relativ ungenau aufgrund der parasitären Kapazitäten der Schalter, den Nichtlinearitäten der Kondensatoren und der Notwendigkeit gleicher Kondensator größer. Mit vorliegender Erfindung wird eine Schaltung zur Abgabe binärabgestufter elektrischer Signale angegeben, die insbesondere für die Verwendung als Digital/Analog-Konverter geeignet ist und auf der Basis der Ladungsübertragung mittels einer ladungsgekoppelten Einrichtung oder einer Eimerkettenschaltung arbeitet. Diese Schaltung kann mit einem Vergleicher 10 üblicher Schaltung gemäß Fig. 1 zum Zusammenbau einer Analog/Digital-Wandlerschaltung zusammengebaut werden. Die' Digital/Analog-Schaltung mittels Ladungsübertragung gemäß vorliegender Erfindung benutzt die Ladungsübertragung zwischen Speicher- bzw. Potentialsenken in ladungsgekoppelten Einrichtungen oder mittels Kapazitäten in der Eimerkettentechnologie, um eine sukzessive Binärannäherungsfolge bereitzustellen und um dabei die Nachteile zu vermeiden, die den bekannten Techniken anhaften. Beispielsweise sind aufgrund vorliegender Erfindung nur N Ladungsumverteilungen notwendig anstelle des Maximums von (N)(N+1) Ladungsumverteilung gemäß oben beschriebenem Stand der Technik. Weitere Vorteile wie die Fähigkeit, die gesamte Ladung jeweils von einem Speicherelement zum anderen zn übertragen anstelle der Ladungsteilung zwischen zwei Kapazitäten, und die Fähigkeit die Ladung vor- und rückwärts sehr genau zu verschieben, wird aufgrund der nachfolgenden Beschreibung anhand der Fign. 3, 4 und 5 im einzelnen klar werden.

Die Fign. 3, 4 und 5 stellen die Arbeitsweise einer ladungsgekoppelten Einrichtung dar, die in der Lage ist, zwei Potentialsenken zu bilden und präzis ausgewählte Mengen von

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Ladungen, Ladungspakete also, zwischen den Senken zu verschieben. Die Struktur der ladungsgekoppelten Einrichtung enthält ein Halbleitersubstrat 16, zwei Speicherelektroden 18 und und eine Steuer- bzw. Übertragungselektrode 22, die insgesamt mit geeigneten Impulsquellen (nicht dargestellt) verbunden sind.

Die in den Fign. 3 bis 5 dargestellte Anordnung arbeitet gemäß einer ladungsgekoppelten Einrichtung, bei der Potentialsenken unter den Speicherelektroden 18 und 20 gebildet werden, wenn die Elektroden die geeigneten Spannungen zugeführt werden. Diese Potentialsenken A und B sind in der Lage, Ladungsträger zu speichern. Zwischen den beiden Potentialsenken A und B ist die Übertragungselektrode 22 für die Verschiebung von präzisen Ladungsträgermengen, d.h. Ladungspaketen, zwischen diesen beiden Potentialsenken hin- und her vorgesehen, wenn geeignete Spannungswerte allen drei Elektroden 18, 20 und 22 zugeführt werden. Diese in den Fign. 3 bis 5 dargestellte Anordnung ist insbesondere geeignet für die Anwendung in Digital/Analog-und Analog/Digital-Wandlerschaltkreisen.

Eine Ladungsmenge bzw. ein Ladungspaket Q_R wird in eine der Senken, beispielsweise A in Fig. 3, injiziert. Dann wird diese Ladungsmenge zwischen den Potentialsenken A und B mittels der Steuerelektrode 22 gleichmäßig umverteilt, wie Idies Fig. 4 zeigt und anschließend werden beide Potentialsenken wieder voneinander getrennt mittels der Steuerelektrode 22, so daß jede Potentialsenke die Ladungsmenge Q_R/2 enthält, wie dies die Fig. 5 zeigt. Danach wird eine der beiden Potentialsenken A oder B gelehrt, in dem die darin enthaltene Ladungsmenge abgezogen und anderswo gespeichert wird. Das übrigbleibende Ladungspaket Q_R/2 in der nicht geleerten Potentialsenke wird nun in analoger Weise wie oben beschrieben geteilt, so daß jede Potentialsenke A und B anschließend ein Ladungspaket Q_R/4 enthält. Wiederum wird nun eine der Potentialsenken geleert und das entfernte Ladungs-

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-¹J-

paket Qp/4 kann anderswo gespeichert werden. Die nunmehr übriggebliebene Ladungsmenge Q_R/4 in der nicht geleerten Potentialsenke wird in analoger Weise wiederum geteilt, so daß anschließend jede Potentialsenke ein Ladungspaket mit der Menge Q_D/8 enthält. Eines dieser Ladungspakete der Größe Q_R/B wird wiederum entfernt und anderswo gespeichert werden. Schließlich kann die verbliebene Menge Q_D/8 wiederum in zwei gleiche Ladungspakete Q_n/16 geteilt und anschließend entleert werden.

Die in den Fign. 3 bis 5 dargestellte Struktur erzeugt demnach auf einfache Weise eine Folge von binärabgestuften Ladungspaketen Q_R/2, Q_R/4, Q_R/8/ ^qr/¹⁶' •••fQ_R/2^N. Durch selektives Aufaddieren dieser Ladungspakete kann jeder analoge Ladungswert von Null bis Q_R erzielt werden. Die vorstehend aufgeführte Sequenz kann auch bei der Umwandlung von Analog- in Digital-Signale Anwendung finden.

Es sei nun auf die Darstellung in Fig. 6, in dem der Ladungspaketsequenzgenerator der Fign. 3 bis 5 als 24 dargestellt ist, bezuggenommen. Die genannte Schaltung 24 ist dabei in ein komplettes Schaltungssystem für die Analog/Digital-Konvertierung eingebaut zusammen mit einem Vergleicher 34, in welchem ein Eingangsanalogsignal in Gestalt einer Ladungsmenge Q anstelle der Spannung V mit dem Ladungsäquivalent einer binärabgestuften Suchsequenz gemäß der Gleichung [1] verglichen wird, um eine binäre Signaldarstellung der umzuwandelnden unbekannten Spannung bzw. äquivalenten Ladung Q bereitzustellen. Der Ladungspaketsequenzgenerator gemäß den Fign. 3 bis 5, ist in iFig. 6 mit 24 dargestellt und erzeugt eine Folge von Ladungspaketen der oben beschriebenen Art. Diese Sequenz wird einem Ladungsteiler 26 bekannter Art zugeführt, von dem jedes Ladungspaket der Sequenz entweder einem ersten Ladungsspeicherbereich 28 oder einem zweiten Ladungsspeicherbereich 30 zugeführt wird, jeweils gesteuert von der Logik 32. Die Ladungs-

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Speicherbereiche 28 und 30 akumulieren selektiv die ihnen zu-Teile dieser Sequenz und beeinhalten effektiv die Ladungsäquivalente der Gleichung (1). Der Ladungspeicherbereich 30 speichert auch die unbekannte Ladung Q .

Ji

Ein wichtiger und einmaliger Unterschied in der Arbeitsweise der Schaltung gemäß Fig. 6 gegenüber der bekannten liegt darin, daß die binäre Suche ausschließlich durch Addition der sequentiell generierten Ladungspakete erfolgt, entweder in den Q-Speicher 28 oder in den Q -Speicher 30, um die binäre

Ji,

Suchsequenz gemäß der Gleichung [1] zu erzielen, wobei die negativen Ausdrücke dieser Gleichung durch Addition der entsprechenden Ladungsmengen in dem Speicherbereich 30 erhalten werden, anstelle von Subtrahieren aus dem Speicherbereich 28.

Diese Arbeitsweise läßt sich am besten anhand eines Beispieles erläutern. Für eine Sechs-Bit-Umwandlung sei angenommen, daß der Analogwert von Q gleich 19Q_n/64 beträgt, was in

X K

einer Analog/Digital-Umwandlung in der Digitaldarstellung 010011 resultieren soll. Dieser unbekannte Analogwert Q wird im Speicherbereich 30 abgespeichert und das erste Such-Ladungspaket Q /2 des Generators 24 wird von dem in Abhängigkeit von der logischen Steuerung arbeitenden Ladungsteiler 26 in den Speicherbereich 28 gelenkt, um dort abgespeichert zu werden. Der Wert Q-Q_R/2 des Speicherbereiches 28 wird nunmehr mit dem Wert Q des Speicherbereichs 30 (hier gleich dem Wert 19Q_D/64) im Vergleicher 34 verglichen. Der Vergleichsschritt zeigt an, daß Q <Q und somit das erste signifikante Bit eine "Null" ist. In üblichen Binärsuchtechniken würde der nächste Vergleich bei Q_R/4 erfolgen, was zur Folge hat, daß das nächste erzeugte Ladungspaket Q_R/⁴ von dieser Ladung Q=Q_/2 im Speicherbereich 28 subtrahiert werden muß. Gemäß der Ausführungsform in Fig. 6 ist der vorherige

Ischritt, bei dem Q < als Q festgestellt worden ist, durch die

ι ^x

Logiksteuerung 32 erfolgt, die den Ladungsteiler 26 derart

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steuert, daß der nächste Ausdruck in der Folge, nämlich Q_R/4 zu der Ladung Q im Speicherbereich 30 zu addiert wird. Damit wird im Speicherbereich 30 die Ladungansammlung Q ' gebildet, die Q^ + Q_D/4 entspricht. Der nächste Vergleichsschritt wird

X 1\

somit zwischen Q = Q_p/2 und Q · = Q + plus Q_R/4 durchgeführt (was dem Wert 19Q„/64 + Q_D/4 = 35Q_D/64 ent-

KK K

spricht). In diesem Vergleichsschritt stellt sich heraus, daß Q ' > als Q ist, was anzeigt, daß das nächste Bit eine "Eins" ist. Dieses "Eins" Bitresultat wird der Steuerlogik 32 zugeführt, die ihrerseits den Ladungsteiler 26 so steuert, daß der nächste generierte Ladungspaketwert Q_R/8 jetzt zu der Ladung Q im Speicherbereich 28 hinzuaddiert wird. Der nächste Vergleich wird nunmehr zwischen Q » Q_n/2 + Q_n/8 = 5Q_n/8 und andererseits Q ' = 35Q_D/64 durchgeführt. Bei

K XK

diesem Vergleichsschritt ist Q '-<Q_n, das dritte Bit ist

χ κ

demnach "Null" und der nächste erzeugte Ausdruck bzw. das nächste Ladungspaket Q_n/16 wird zu der Ladung Q '

κ χ

hinzuaddiert um die Ladung Q " = 35Q_/64 + Q_n/16 =

X KK

39Q_R/64 zu erzeugen.

Der vierte Vergleich zwischen Q - 5Q_n/8 und Q '' =3

κ χ

39Q /64 zeigt an, daß die Ladung Q "<Q ist. Das κ χ

vierte Bit ist demnach eine "Null", womit das nächste erzeugte Ladungspaket Q_n/16 zu der Ladung Q '· hinzugefügt

rt X

wird, um die Ladung Q " · zu erzeugen. Der fünfte Vergleich wird nunmehr zwischen Q = 5Q_R/8 und Q_x"¹ = 39Q_R/64 + Q_e/16 - 43Q../64 durchgeführt. Dabei ist dann Q„'"> als Q

; K K X

und das fünfte Bit ist eine "Eins", so daß der nächste !generierte Ausdruck Q_n/32 mit seinem entsprechenden

: K

JLadungspaket dem Speicherbereich 28 mit der dortigen Ladung Q hinzugefügt wird. Der sechste Vergleich erfolgt nunmehr zwischen der Ladung Q = 5Q_R/8 + Q_R/32 - 42Q_R/64 und Q_x"¹ ■ 43Q_R/64, deswegen ist Q_x"'>als Q und das sechste Bit ist eine "Eins". Zusammenfassend ist zu sagen, daß bei der beschriebenen Arbeitsweise bei

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— ie —

Festlegung eines Bits als eine "Eins" das nächste Ladungspaket vom Ladungsteller 26 dem Speicherbereich 28 hinzugefügt wird und wenn das festgestellte Bit "Null" ist, das nächste Ladungspaket dem Speicherbereich 30 zugeteilt wird.

Es ist also festzuhalten, daß die korrekte binäre Darstellung 010011 erzeugt wurde und daß nur N Suchwerte notwendig waren und nur N Vergleiche aufgetreten sind, bei diesem besonderen Beispiel bei dem N als sechs gewählt ist. Die Struktur gemäß Fig. 6 kann mit aus dem Stand der Technik bekannten ladungsträgergekoppelten Einrichtungen welche Speichersenken sowie Ladungsteilerelektroden verwendet und normaler Vergleichstechnik durchgeführt werden. Die Logik 32 ist einfach und reagiert auf binäre "Eins" oder binäre "Null" vom Vergleicher 34, um den Ladungsteiler 26 zu steuern und kann in konventioneller Logiktechnik aufgebaut sein.

Die Ausführungsform des Digital/Analog-Konverters gemäß Fign. 3 bis 5 ist ein Beispiel für Ladungsübertragungsvorrichtungen. Eine äquivalente Ladungsübertragungsvorrichtung kann in Eimerkettenschaltung vorgesehen werden. Fig. 7 zeigt eine Eimerkettenschaltung die im wesentlichen in derselben Art funktionert wie die ladungsgekoppelte Einrichtung gemäß den Fign. 3 bis 5 und die als Digital/Analog-Konverter 12 in der Kombination der Fign. 1 und 6 Verwendung finden kann. {Die Eimrerkettenschaltung enthält drei betätigbare Vorrichtungen 30, 40 und 42, die insbesondere Feldeffekttransistoren sein können, und zwei gleiche Kapazitäten 44 und 46. Die Fig. 8 zeigt den Spannungsverlauf und die Folge der Betätigung für die einzelnen schaltenden FETs in der Fig. Gemäß dieser Fig. sind die beiden gleichen Kapazitäten 44 und 46 vorgesehen um Ladung zu teilen und die vorstehend beschriebene binärabgestufte Sequenz zu generieren. Anfänglich wird eine Phase 1 Signal Φ1 mit einer Amplitude von V

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über den Transistor 42 zugeführt und hebt den Knoten 48 damit auf eine Vergleichsspannung V„ = V-V., , wo-

K g cn

bei V _ der Schwellwertpegel des Transistors 38 ist. Der Knoten 50 liegt auf Erdpotential und zu diesem Zeitpunkt tritt dann das Signal Phase 2 <j2 auf, das den Transistorschalter 40 schließt. Die Kapazitäten 44 und 46 sind nunmehr verbunden und parallel geschaltet und die Spannung an beiden Knoten 48 und 50 geht auf V_D/2 zurück. Das Signal Phase 2 42 wird nunmehr weggenommen und der Transistorschalter 40 öffnet, der Knoten 48 wird wiederum auf die Spannung V_R = V -V.. aufgeladen. Dies führt dazu, daß ein Ladungspaket dem Ausgang zugeführt wird, das den Wert Q = C_4gV_R/2 aufweist, was das Resultat des ersten Zyklusses der Arbeitsweise der Eimerketteneinrichtung ist. Diese Einrichtung setzt diesen Zyklus damit fort, daß der Transistorschalter 40 schließt und öffnet und der Knoten 48 immer wiederholt wieder auf die Vergleichsspannung V_ aufgeladen wird. Eine Sequenz von Ladungspaketen wird dadurch generiert, die den Werten Q=C₄₆ V_R/4, C₄₆V_R/8, C₃₆V_R/16 usw. entspricht.

Ein Vorteil der Schaltung gemäß Fig. 7 liegt darin, daß der Knoten 48 immer wieder auf dieselbe Spannung V angehoben wird, so daß dadurch der Einfluß der Nichtlinearität oder der parasitären Kapazitäten an diesem Knoten ausgeschaltet ist.

Die Fign. 9, 10 und 11 geben eine Variation der Schaltung und der Arbeitsweise der in den Fign. 3 bis 5 dargestellten Struktur an, und zwar mit dem Unterschied dahingehend, daß leine Vorspannladung Q_tfrkDon jeweils unter einer Elektrode, <

j VUKoJr i

beispielsweise Elektrode 18 gespeichert ist, was durch eine

,der Elekektrode 18 zugeführte höhere Spannung im Vergleich ί Izur Elektrode 20, erreicht wird. Diese Ladung Q,«_OOT) unter-

VORSP

drückt effektiv alle Unterschiede in Schwellwertspannungen der beiden Elektroden 18 und 20. Die Ladung, die auf diese

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- yi -

Vorspannladung 0_ν0οσρ draufgesetzt wird, wird jeweils in Hälften geteilt, wie dies in Fig. 11 dargestellt und vorstehend im Zusammenhang mit den Fign. 3 bis 5 beschrieben ist. Die Ladung wird dabei unter der Elektrode 20 jeweils entfernt und den Speicherbereichen 28 und 30 zugeführt.

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Claims

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PATENTANSPRÜCHE

\\J Schaltung zur Erzeugung einer binär abgestuften Folge elektrischer Signale, insbesondere zur Anwendung in Digital/Analog- und Analog/Digital-Konvertern, unter Verwendung einer ersten Speicherkapazität und einer zweiten Speicherkapazität gleicher Größe, die mittels Steuerimpulse gesteuert auf- und entladen werden, sowie eines gesteuerten Schalters für die Umverteilung von Ladungen zwischen den Speicherkapazitäten, dadurch gekennzeichnet, daß als Speicherkapazitäten Spannungssenken (A,B) in einem Halbleitersubstrat (16), denen je eine gesteuerte Speicherelektrode (18, 20) zugeordnet ist, vorgesehen sind und daß als gesteuerter Schalter eine Steuerelektrode (22) mit dem Substrat (16) gekoppelt und zwischen den Speicherelektroden (18, 20) angeordnet ist, um die Spannungssenken (A,B) gesteuert zu trennen oder zu vereinigen.

so daß eine Binärfolge von Ladungspaketen der Form Q*Q_R/2, Q_R/4, Q_R/8, ... Q_R/N²
ganze Zahl ist, abgebbar ist.

Q*Q_R/2, Q_R/4, Q_R/8, ... Q_R/N², wobei N eine positive
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß eine der Spannungssenken (A) mit einer konstanten Vorspannladung (Q_tWM._en) beaufschlagbar ist.

VvJ Ko f
3. Schaltung nach dem Oberbegriff von Anspruch 1, dadurch gekennzeichnet, daß zwischen den beiden Speicherkapazitäten (44, 46) ein Transistor (40), vor-

ί zugsweise in Feldeffektbauweise, mit seinen Strom-

flußelektroden an Knoten (50, 48) angeschlossen ist, und daß der eine Knoten (48) Über einen gesteuerten Transistor (38), vorzugsweise ebenfalls ein Feldeffekttransistor, an den Ausgang angelegt ist und zyklisch jeweils nach der mittels der Steuerung durch den zwischengeschalteten Transistor (4P) erfolgenden T.arhiggsaiiftei 1 »ng zwischen den Ka-

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ORIGINAL INSPECTiD

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pazltäten (44,46) wieder auf die Referenzspannung (V_R) aufgeladen wird, so daß am Ausgang eine Binärfolge von Ladungpaketen der Form Q=C₄₆* V /2, C₄₆* V_R/4, C₄₆* V _R/8, ..., C₄₆* V_R/2^N, wobei N eine positive ganze Zahl ist, abgreifbar ist.
4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß beide Kapazitäten (44, 46) über den nicht mit dem Ausgang verbindbaren Knoten (50) über die Stromflußelektroden eines weiteren steuerbaren Transistors (42), vorzugsweise ein Feldeffekttransistor, entladbar sind.
5. Schaltung nach einem der vorigen Ansprüche bei Anwendung in Digital/Analog- und Analog/Digital-Konvertern, dadurch gekennzeichnet, daß die Binärfolge von Ladungspaketen über einen Ladungsteiler (26) selektiv einem ersten Speicherbereich (28) oder einem zweiten Speicherbereich (30), dem auch die unbekannte Analoggröße Q zuführbar ist, zugeführt wird, daß in einem Vergleicher (34) der Inhalt beider Speicherbereiche (28, 30) verglichen wird, daß das Vergleichsergebnis den digitalen Ausgang bildet und gleichzeitig einer Logik (32) zugeführt wird, die den Ladungsteiler (26) mit Steuerimpulsen beaufschlagt, um die Ladungspakete selektiv auf den einen oder den anderen der Speicherbereiche (28, 30) zu verteilen.

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