DE2716369A1 - Mikroprozessorsystem - Google Patents

Description

Böblingen, 5. April 1977 heb-pi

Anmelderin:

Amtliches Aktenzeichen:

International Business Machines Corporation, Armonk, N.Y. 10504

Neuanmeldung Aktenzeichen d. Anmelderin: RO 974 030

i Vertreter:

Bezeichnung:

Patentanwalt Dipl.-Ing. H. E. Böhmer 7030 Böblingen

Mikroprozessorsystem

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Die Erfindung betrifft ein neuartiges, vollkommen auf einer hochintegrier ""haltung untergebrachtes Mikroprozessorsystem.

Bei verschiedenen Datenverarbeitungsanlagen ist eine Mikroprozessor steuerung erwünscht. In vielen Anwendungsgebieten sind die Art und die Anzahl von Anforderungen, die an eine Steuereinheit oder einen Prozessor gestellt werden, derart, daß es von Vorteil wäre, eine Anzahl von Prozessoren gleichzeitig einzusetzen, die gleichzeitig parallel zueinander Daten verarbeiten, wenn dies in wirtschaftlich vertretbarer Weise erzielbar wäre. Dies läßt sich beispielsweise unter Verwendung eines Mikroprozessors erreichen, der als vollständige, selbständige Einheit auf einem einzigen, eine hochintegrierte Halbleiterschaltung enthaltenden Halbleiterplättchen angebracht ist, auf dem auch die Taktgabe, ein örtlicher Zwischenspeicher, logische Funktionen, die Speichersteuerung und eine Steuerspeicheranordnung enthalten sind. Dieser Mikroprozessor kann außerdem zusätzliche Steuerspeicher ausnützen und zusammen mit anderen gleichartigen Prozessoren nach Art einer Parallelverarbeitung zu einem gemeinsamen äußeren Massenspeicher Zugriff erhalten.

Der Stand der Technik auf diesem Gebiet ist bereits umfangreich. So ist beispielsweise in der US-Patentschrift 3 787 817 eine als hochintegrierte Schaltung ausgeführte adressierbare Speicheranordnung offenbart, bei der bestimmte logische Funktionen einen Teil der Anordnung bilden können.

j Die US-Patentschrift 3 508 037 ist auf eine funktionale Iojgische Schaltung gerichtet, während die US-Patentschriften 3 751 650 und 3 564 226 beide sowohl arithmetische als auch logische Funktionen in einer Schaltung darstellen können, dabei jedoch immer noch relativ kompliziert aufgebaut sind.

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Die US-Patentschrift 3 360 779 offenbart die Kambination von Instruktionen mit Masken. Die US-Patentschrift 3 340 513 offenbart die Kombination von zwei Befehlen in einem Befehlswort und die US-Patentschrift 3 851 312 zeigt den Parallelzugriff von Steuerworten für die gleichzeitige Datenverarbeitung durch modulare logische Schaltungen.

Die US-Patentschrift 3 676 860 ist auf eine Multiprozessoranordnung gerichtet und auf ein Verfahren zum Auftrennen der Verbindungen zwischen den Multiprozessoren für den Fall, daß mehrere Prozessoren gleichzeitig Zugriff zu einer Datenquelle, wie z.B. einem Speicher, benötigen. Die Anordnung gemäß der US-Patentschrift 3 566 357 benutzt eine Steuereinheit und eine Anzahl von Registern für die Zuteilung eines Zugriffs zu einem Speicher, der von mehreren Prozessoren gleichzeitig angesteuert wird. Die US-Patentschrift 3 317 898 offenbart ein Mehrfach-Prozessorsystem, in dem zur überwachung ein Zähler eingesetzt ist, der den im Speicher zur Verfügung stehenden Speicherplatz überwacht. Ferner sind zum Stand der Technik noch die US-Patentschriften 3 778 784 und 3 821 715 zu erwähnen, die beide auf Halbleiterplättchen in hochintegrierter Schaltungstechnik aufgebaute Halbleiterspeicher offenbaren, wobei im Falle der US-Patentschrift 3 778 784 auf dem Halbleiterplättchen auch noch ein Taktgenerator zur Ansteuerung der Speicheranordnung vorgesehen ist. Aus der US-Patentschrift 3 821 715 ist es bekannt, eine digitale Datenverarbeitungsanlage aus einer Anzahl getrennter MOS-Halbleiterplättchen zusammenzusetzen, die durch eine Anzahl von Leitungen miteinander verbunden sind. Eines dieser Halbleiterplättchen enthält dabei die Zentraleinheit, die über eine Anzahl von in beiden Richtungen betreibbaren Leitungen mit einer Anzahl von hochintegrierten Speicherschaltungen einschließlich eines Speichers mit wahlfreiem Zugriff und eines Festwertspeichers verbunden ist. Die Speicherkapazität

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kann durch Anschalten weiterer Speicher mit wahlfreiem Zugriff bzw. weiterer Festwertspeicher erweitert werden. Die die Speicheranordnungen enthaltenden Halbleiterplättchen enthalten auch die Decodierschaltungen, so daß die Zentraleinheit aus einer großen Anzahl von auf Halbleiterplättchen untergebrachten, hochintegrierten Halbleiterspeicheranordnungen eine einzige Speicheranordnung unmittelbar ansteuern kann.

Zusammenfassung der Erfindung

Die vorliegende Erfindung ist auf einen Mikroprozessor gerichtet« der vollständig auf einem einzigen, mit einer hochintegrierten Schaltung versehenen Halbleiterplättchen enthalten ist. Dieser Prozessor enthält auf einem einzigen Halbleiterplättchen nicht nur die Freigabeschaltungen für den Prozessor sondern auch eine als Festwertspeicher aufgebaute Steuerspeicheranordnung, so daß für dieses Halbleiterplättchen nur noch eine Quelle für Oszillatorimpulse, ein Anschluß an eine Stromversorgung und eine Rückstelleitung erforderlich sind, damit die Schaltung völlig unabhängig für sich arbeiten kann. Der Prozessor ist dabei so aufgebaut, daß er mit einem äußeren Massenspeicher zusammen arbeiten kann, so daß er für eine echte Parallelverarbeitung einsetzbar ist. Der Prozessor kann ferner einen zusätzlichen, außerhalb des Halbleiterplättchens angeordneten Steuerspeicher neben der auf dem Halbleiterplättchen angeordneten Speicheranordnung ansteuern, und die Gesamtschaltung enthält die verschiedensten Schaltungsvarianten, durch die der Einsatz der einzelnen Schaltkreise wirtschaftlich wird, wobei der Prozessor für kurze Befehlsworte mit den Eigenschaften eines Prozessors für lange Befehlsworte ausgestattet wird.

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Der hier dargestellte Prozessor ist grundsätzlich insoweit ein 12 Bit-Prosessor, als er einen 12 Bitbefehl benutzt, der einen Teil mit 4 Bit enthält, der die Art und Länge definiert sowie einen aus 8 Bit bestehenden Abschnitt, der bestimmte Modifizierinstruktionen, unmittelbare Daten oder Adressen enthalten kann. Die Datensammelleitung kann 8 Bit gleichzeitig übertragen und dient dem Datenaustausch mit einem äußeren Massenspeicher mit 8 Bit Bytes. Bei der Adressierung zusätzlicher, außerhalb des Halbleiterplättchens liegender Steuerspeicher werden Datenleitungen benutzt, die unabhängig von denjenigen Leitungen sind, die den Prozessor mit dem äußeren Massenspeicher verbinden. Wenn man zwei parallele 8-Bit Datenleitungen nach der außerhalb gelegenen Steuerspeicheranordnung einsetzt, dann kann man ein aus 2 Byte bestehendes Datenwort übertragen und damit den Wirkungsgrad des Informationsaustauschs mit dem Steuerspeicher erhöhen.

Wenn man sowohl den auf dem Halbleiterplättchen als auch den außerhalb des Halbleiterplättchens befindlichen Steuerspeicher benutzt, dann läßt sich voraussehen, daß der Zugriff zu dem außerhalb des Halbleiterplättchens liegenden

ι Steuerspeicher langsamer abläuft, und es ist ferner möglich, daß man noch andere Differenzen beim Speicherzugriff antrifft. Will man diese Schwierigkeit in einer Weise um-

i gehen, ohne daß dabei das gesamte System dadurch beeinträchtigt wird, daß man immer die Zeitverzögerung des schlimm- ; sten Falls mit einbezieht, wird der Systemtakt bei Erzeu-

I gung einer Zugriffsanforderung angehalten und bei Beendi-

gung des Zugriffzyklus wieder in Betrieb gesetzt, so daß das System von der Zugriffsgeschwindigkeit des jeweils benutzten externen Speichers unabhängig wird. Ferner ist eine Schaltung vorgesehen, mit deren Hilfe der auf dem Chip befindliche Steuerspeicher wirkungsvoll dadurch ver-

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ändert werden kann, daß man selektiv für einzelne Befehle oder Blöcke ve befehlen den äußeren zusätzlichen Steuerspeicher substituiert und damit vermeidet, daß der gesamte Prozessorchip erneut entworfen und ersetzt werden muß, wenn in der Steuerspeicheranordnung eine Änderung durchgeführt werden muß.

Diejenige Schaltung, die für den Prozessor die arithmetischen und logischen Funktionen durchführt, wird dadurch vereinfacht und mengenmäßig verringert, daß die fundamentalen Bitpositionsaddierschaltungen für die Durchführung zahlreicher anderer Funktionen auf Befehl aufgetastet werden. Dabei wird ein Operationscode decodiert, um damit verschiedene einer Reihe von sechs Durchschaltleitungen anzusteuern, mit deren Hilfe selektiv die Addierschaltungen zur Erzeugung anderer Funktionen modifiziert werden können. Ferner stehen bei mit kurzen Datenworten arbeitenden Mikroi Prozessoren Steuerbits der arithmetischen und logischen !Einheit weniger und weniger zur Verfügung. Bei dem erfin-'dungsgemäß aufgebauten Prozessor ist ein Register dazu be- ;stimmt, solche Information vorübergehend abzuspeichern, so daß der Prozessor mit seiner Verarbeitung fortfahren kann, wobei dann die Funktion der arithmetischen und logischen Einheit, entsprechend dem Speicherinhalt eines solchen !Registers nur dann geändert wird, wenn dies erforderlich ist. Zu anderen Zeiten ist es dann nur erforderlich, die I Eingabedaten zu ändern. Der Prozessor weist ferner eine Minimaske oder eine Speicheranordnung auf, die in Abhängigkeit von einer 5-Bit-Adresse eine aus 32 Speicherplätzen auswählt und gleichzeitig das ALU-Eingangsregister und das ALU-Operationsregister lädt sowie 2-Bit-Steuerinformation an die Takt- und Steuerschaltung abgibt. Dadurch werden mehr als 2 normale Befehle wirksam zu einem einzigen Befehl zusammengefaßt, wodurch sich sowohl beim Mikrocode als

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auch Ausführungszeit einsparen läßt. Dieses Verfahren gibt in ausgewählten Fällen einem mit einem Kurzwort arbeitenden Prozessor die Möglichkeit, mit einem langen Befehlswort zu arbeiten.

Der Prozessor enthält ferner eine Speichersteuerschaltung, die den Zugriff zu dem äußeren Massenspeicher steuert und die als ein Teil eine Schaltung enthält, die als eine Position oder Stufe eines kontinuierlich umlaufenden Schieberegisters arbeitet. Ferner ist eine Mehrfachleitung vorgesehen, mit der die Speichersteuerschaltung selektiv gesperrt werden kann. Die erwähnte Schieberegisterbitposition kann entweder mit einer Reihe von gleichartigen Schaltungen anderer Prozessoren oder anderer Anlagen, die den Speicher ansteuern, zur Bildung eines freilaufenden Ringzählers zusammengeschaltet werden. Wenn der Prozessor zu dem äußeren Massenspeicher Zugriff erhalten will, dann wird ein derartiger Zugriff durch die Aufnahme eines einzigen Bit in dem Ringzähler und dessen Speicherung in der zugehörigen Bitpositionsschaltung freigegeben. Durch dieses Verfahren können mehrere Prozessoren auf dynamischer Basis über eine einzige Datensammelleitung zu einem einzigen äußeren Massenspeicher Zugriff erhalten. Obgleich bei diesem Verfahren jede beliebige Anzahl von Prozessoren oder anderen Anlagen auf dynamischer Basis einen Speicher ansteuern kann, so wird dadurch jedoch noch nicht die Tatsache berücksichtigt, daß bei dem meisten Parallelverarbeitungssystemen mit Parallelprozessoren eine oder mehrere Anlagen oder Geräte gibt, die entweder häufiger oder mit Priorität Zugriff zum Speicher haben. Diese Funktion wird dadurch sichergestellt, daß man auf mehreren Ebenen verlaufende Leitungen benutzt und selektiv den Zugriff zum Speicher sperrt. Die Prozessor-Schieberegisterbitpositionen sind dabei zu einer Anzahl von Ringen zusammengeschaltet, und die auf mehreren Ebenen lie-

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genden Leitungen eines jeden Ringes sind miteinander verbunden und an einer Bitposition eines freilaufenden Ringzählers einer zweiten Ebene angeschlossen. Dabei kann jedem Ring von Prozessor-Bitpositionen dadurch häufiger Zugriff zum Speicher gegeben werden, daß ein Anschluß an mehr als einer Ringzählerbitposition der zweiten Ebene hergestellt wird.

Die Erfindung wird nunmehr anhand eines Ausführungsbeispieles in Verbindung mit den beigefügten Zeichnungen im einzelnen beschrieben. Die unter Schutz zu stellenden Merkmale der Erfindung sind den ebenfalls beigefügten Patentansprüchen zu entnehmen.

In den Zeichnungen zeigt:

Fig. 1 schematisch ein Blockschaltbild des Datenverarbeitungssystems gemäß der vorliegenden Erfindung mit einem externen Steuerspeicher und einem externen Massenspeicher,

Fign. 2A, 2B, in Kombination schematisch den Daten-2C und 2D fluß und den Aufbau eines auf einem einzigen

Chip untergebrachten Prozessors gemäß der

Erfindung,

Fig. 3 einen Teil einer logischen Schaltung für

das Befehlsadreßregister in Fig. 2A, welches die Benutzung von Befehlen unterschiedlicher Länge ermöglicht,

Fig. 4 einen Teil einer logischen Schaltung der

Takt- und Steuerschaltung in Fig. 2C, die bei Zyklusanforderung die Taktgabe sperrt und nach Beendigung eines Abrufzyklus die

Taktgabe wieder aufnimmt, 70984B/0746

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Flg. 5 eine außerhalb des Chip gelegene Schaltung,

mit deren Hilfe de£ interne Steuerspeicher dadurch verändert werden kann, daß man an seiner Stelle den externen Steuerspeicher substituiert,

Fig. 6 eine Wahrheitstabelle zur Darstellung der

Arbeitsweise der Freigabeleitungen bei der Decodierung des Operationscodes für die verschiedenen angegebenen Funktionen,

Fig. 7 die Schaltung einer Bitposition der arithmetischen und logischen Einheit (ALU), ;

i Fign. 8 und 9 die Logik des Festwertspeichers, der in aus- |

gewählten Fällen aus einem einzigen Befehl Mehrfach-Instruktionen liefert,

ί Fig. 1O ein Blockschaltbild zur Darstellung der Ar- :

beitsweise der Speichersteuerung in Fig. 2D, I

! Fign. 11 u. 12 schematisch die Arbeitsweise der Speicher- j

steuerschaltung für einen dynamischen, j prioritätsgerechten Zugriff durch mehrere Prozessoren nach einem einzigen äußeren Speicher und

: Fig. 13 die tatsächlich durch das Anlegen der Torimj pulse in Fig. 6 an die Schaltung von Fig. 7

j gebildeten Schaltkreise.

ι In Fig. 1 bestimmt die gestrichelte Linie 16 die Grenzen des auf einem einzigen mit einer hochintegrierten Schaltung versehenden Halbleiterplättchen befindlichen Prozessors. Es handelt sich hierbei tatsächlich um einen echten, nur auf

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einem einzigen Chip untergebrachten Mikroprozessor, der seine eigene _iS ^" ^r speicher anordnung besitzt. Obgleich die Schaltung auf dem einzelnen Chip als eine Einheit arbeiten kann, kann der Prozessor doch außerdem einen weiteren außerhalb des Chip angeordneten Steuerspeicher 17 zusätzlich zu dem im Block 24 enthaltenen auf dem Chip befindlichen ! Steuerspeicher ansteuern.

Der Prozessor ist dabei ein 8-Bit Byte Ein-Adreßmikropro-

zessor, der auf einem einzigen, mit einer hochintegrierten ; Schaltung versehenen Halbleiterchip enthalten ist. Die

Prozessorarchitektur enthält einen im Block 24 enthaltenen

Festwertsteuerspeicher, einen örtlichen Lese/Schreib-Zwischen-I speicher 20, eine 8-Bit arithmetische und logische Einheit ' (ALU) 22 im Block 23, eine Speichersteuerung 25 für eine Mehr- ; fach-Byteübertragung und 24 Leitungen für äußere Lese/Schreib- ! Speicheradressierungen und dies alles auf einem einzigen i Chip mit hochintegrierter Schaltung. Der Prozessor arbeitet dabei im wesentlichen mit einem äußeren Lese/Schreibspeicher ' 26 zusammen, obgleich der Chip auch als funktionelle Einj heit arbeiten kann. Die Mikrobefehle des Prozessors sind \ ' im Steuerspeicher abgespeichert. Der Steuerspeicher kann j dabei auf dem Chip selbst, wie gezeigt, außerhalb des

Chips oder als Kombination von außerhalb und auf dem Chip ;

befindlichen Speichern aufgebaut sein, und dieser Steuerspei- j eher kann entweder als Festwertspeicher oder als Lese/Schreib-j

i speicher aufgebaut sein. Benutzt man einen Steuerspeicher außerhalb des Chips, so verschlechtert sich dadurch das Betriebsverhalten des Prozessors etwas. Ein Lese/Schreib-Steuerspeicher kann durch den Prozessor von einem äußeren Lese/Schreibspeicher geladen werden.

Die Mikrobefehle werden durch ein Paar fortschreibbarer oder fortschaltbarer Befehlsadreßregister (IAR) 28 und 29 adres-

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siert. Die IARs 28 und 29 können dabei durch das Ausgangssignal des SteuerSpeichers oder aus dem örtlichen Speicherregister (LSM) 30 für Programmverzweigungen oder Programmrücksprung geladen werden. Die Rücksprungadresse wird dabei an einer bestimmten Adresse im Speicherregister 30 eingespeichert. Die Verzweigungsadresse kann entweder aus einem laufenden Mikrobefehl oder von einer besonderen Adresse im örtlichen Speicherregister 30 stammen.

Der kurze Mikrobefehl ergibt Flexibilität, gute Bitausnutzung und eine Gesamtanordnung, bei der ein großer Teil der sequentiellen Taktgabe beseitigt ist. Da die meisten Befehle einfache Datenbewegungen betreffen, läßt sich die Durchschaltung durch den Befehl selbst ausführen.

Das Speicherregister 30 ist ein auf dem Chip angeordneter Zwischenspeicher und ist zu geradzahligen-ungeradzahligen Registerpaaren zusammengefaßt, so daß eine 2-Byteadresse eine Durchschaltung nach dem äußeren Lese/Schreibspeicher oder dem Speicheradreßregister (MAR) zuläßt. Das Speicherregister 30 arbeitet für die innere Steuerschaltung wie ein 1-Bytespeicher. Das örtliche Speicheradreßregister (LSA) ist ein weiterschaltbares Register, in dem die LSM-Bytes eingespeichert liegen, die nach innen oder außen durchgeschaltet werden sollen. Bei einem Verzweigungs- oder Verkettungsbefehl wird das Befehlsadreßregister (IAR) im LSM (Speicherregister 30) an der LSA-Adresse als 2-Byteadresse festgehalten.

Die arithmetische und logische Einheit 22 (AlU) führt Addition, logische Grundfunktionen, Registerübertragungen, Komplementwertbildung, Rotation, übertrag und deren Kombinationen durch. Die ALU 22 kann dabei Arithmetik im Einer- oder Zweier-Komplement durchführen. Maskenopertionen für bedingte

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Verzweigung werden am Ausgang der ALU erzeugt, so daß auf Nullen, Einsen, gemischter Übertrag oder kein übertrag geprüft werden kann. Die Verzweigung kann außerdem drei äußere Leitungsbedingungen überprüfen. Die ALU kann außerdem dazu benutzt werden, zuvor erzeugte Überträge und von der Übertraghalteschaltung 27 einlaufende Überträge durchzuschalten.

Die gewünschte ALU-Operation wird dabei im ALU-Operationsregister (AOP) 32 gespeichert gehalten. Dieses 8-Bitregister beseitigt die sonst erforderliche Notwendigkeit, in allen Befehlen die ALU-Operation genau anzugeben. Die ALU 22 führt die im AOP-Register 32 verriegelt eingespeicherte Operation statisch durch, bis das Register erneut geladen wird.

In Verbindung mit der ALU-Operation kann eine Minimaske 34 benutzt werden. Diese Minimaske 34 besteht aus 32 Worten von je 18 Bit Länge. Wenn eine Lademinimaskenoperation erforderlich ist, dann ersetzen 8 der Bits den derzeitigen Speicherinhalt im AOP-Register, 8 der Bits ersetzen das was derzeit auf der B-Seite der ALU eingespeichert ist, und zwei Bits werden für Sprungbefehlsteuerung benutzt. Die neue in der Minimaske 34 festgehaltene AOP-Operation kann nicht eine erneute Ladeoperation für die Minimaske sein.

Die beiden Extrabits ermöglichen eine weitere Fortschaltung nach dem IAR, wenn das Ergebnis der ALU-Operation Eins, Nullen oder nicht Nullen war. Dies wird programmgesteuert getestet und läuft automatisch ab, wenn diese Bits benutzt werden und ein Befehl zur Speichermodifizierung abläuft. Diese Möglichkeit könnte in einem Unterprogramm mit doppelter j Schleife benutzt werden, bei der ein LSM-Speicherplatz solange um 1 vermindert wird, bis er auf Null angekommen ist, , wodurch das Unterprogramm beendet und eine Vorwärtsverzwei-] gung nach einem neuen Teil der Mikrobefehle eingeleitet wird.

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Diese beiden Bits bewirken nur ein zusätzliches Fortschalten des Befehlsadreßregisters, d.h., wenn diese Bedingung erfüllt ist« wird ein Befehl übersprungen. Der Prozessor weist außerdem ein äußeres Speicheroperationsregister 36 auf. Dieses Register steuert die Art der Aktivität des externen Speichers. ι Für die Speichersteuerung steht eine Mehrfach-Speicherüber-¹ tragung einschließlich vom örtlichen Speicherregister nach externem Speicher, vom externen Speicher nach örtlichem Speicherregister, vom externen Speicher nach Steuerspeicher. Ein- ^:gäbe/Ausgabe an externen Speicher und externer Speicher an

;Eingabe/Ausgabe zur Verfügung. In dieser Steuerung ist außerdem noch ein Speicherprioritätsbit enthalten. Durch j dieses Bit wird der Prozessor freigegeben und gewinnt damit !Zugriff nach einem externen Speicher. Das Prioritätsbit gelangt über die Auswahleingangsleitung 37 an den Prozessor und wird von diesem über die Auswahlausgangsleitung 38 abgegeben. Derjenige Prozessor, der das Speicherprioritätsbit hat, kann es solange halten, bis der derzeitige Speicherzugriff beendet ist.

;Bei einer übertragung von einem oder mehreren Bytes zwischen dem örtlichen Speicherregister (LSM) und dem externen Speicher wird die Anzahl der zu übertragenden Bytes in den Zählregistern 41 und 42 festgehalten. Wird dieser Zählerstand bei 0 belassen, dann überträgt die Speichersteuerung ein Byte. In einer Speicherübertragung wird das Prioritätsbit freigegeben und wählt entweder nach jedem Byte oder dann, wenn der Zählerstand 0 ist, die Ausgangsleitung aus. In einer Speicherübertragung und Halteoperation werden die Bytes immer noch, wie soeben beschrieben, übertragen, jedoch wird das Speicherprioritätsbit solange nicht freigegeben, bis eine weitere Speichersteuerung für die Freigabe dieses Bits geladen ist. Während dieser beiden Übertragungen kann der Prozessor keine anderen Befehle ausführen, bis die Speicher-

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Übertragung beendet ist.

Bei jeder Eingabe/Ausgabespeicherübertragung überträgt die E/A-Vorrichtung die Daten mit der Geschwindigkeit der E/AVorrichtung an den Massenspeicher und das Speicherprioritätsbit wird solange festgehalten, bis der bestimmte Zählerstand übertragen ist. Wiederum kann das Ubertragungs- und Wartebit vorhanden sein, so daß weitere Speicherübertragungen möglich sind. Während einer E/A-Speicherübertragung kann der Prozessor andere Befehle ausführen, kann jedoch keine indirekten oder externen Speicheroperationen einleiten.

Alle Speicherübertragungen laufen über das Speicherdatenregister (MDR) 44. Dies ist das einzige Register, das zwischen Prozessor und äußerem Lese/Schreibspeicher eingeschaltet ist.

Eine Speicheradreßregistererweiterung steht ebenso für eine Erweiterung der Adressierbarkeit des Speichers zur Verfügung. Mit diesem Register kann der Prozessor bis zu 8 Megabyte Speicherkapazität eines externen Lese/Schreibspeichers direkt !adressieren.

I Die letzte Speichersteuerung betrifft das Laden des Steuer-

speichere. Wird ein externer Lese/Schreibspeicher benutzt, dann müssen Steuerspeicherbefehle geladen werden. Die in diesem Steuerspeicher eingespeicherten Befehle werden von einem äußeren Lese/Schreibspeicher aus eingespeichert.

Beim Laden eines SteuerSpeichers ist die externe Speicheradresse eingestellt, die Rücklaufadresse ist festgehalten» und der Speicherplatz im Steuerspeicher, an dem die Information geladen werden soll, steht zur Verfügung. Angenommen die Anzahl der zu übertragenden (zu ladenden) Bytes ist eingestellt, dann überträgt der Prozessor die Anzahl der ange-

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gebenen Bytes und gibt dann die Steuerung an die festgehaltenen Adresse ab.

Der Prozessor benötigt einen Oszillator (Leitung 46) und eine Leitung für "Stromversorgung ein und Rückstellen" (Leitung 47). Nach der Rückstellung beim Einschalten steht die Funktion der externen E/A-Leitungen vollständig unter der Steuerung von Mikrobefehlen. Die Mikrobefehle werden von dem internen Steuerspeicher ausgeführt, bis das Bit 0 oder das höherwertige Bit des Paares des Befehlsadreßregister 28 und 29 auftritt. Das Auftreten dieser Bedingung zeigt an, daß die Mikrobefehle von einer externen Quelle kommen müssen.

Der Prozessor kann selbständig arbeiten, oder er kann an einem äußeren Lese/Schreibspeicher angeschlossen sein. Alle diese Datenübertragungen mit dem äußeren Speicher laufen über das 8 Bitspeicher-Datenregister MDR 44 über die Eingangs/Ausgangsleitungen 49. Diese Leitungen 49 können in beiden Richtungen betrieben werden.

Der äußere Speicher wird unmittlbar durch 23 Speicheradreßleitungen angesteuert. Acht dieser Adreßleitungen sind Seiten- oder Speichergruppenadressen. Diese acht Leitungen können nur geladen werden. Die anderen 15 Adreßleitungen können durch das örtliche Speicherregister 30 geladen werden und werden nach jedem Speicherzugriff automatisch fortgeschaltet. Sobald das derzeit adressierte Byte übertragen wird, wird die Adresse automatisch um 1 erhöht oder erniedrigt. Bei einer übertragung zwischen dem Speicherregister 30 und dem externen Speicher 26 oder dem Speicherregister 30 und E/A werden außerdem das örtliche Speicheradreßregister 51 und das Zählregister automatisch weitergeschaltet.

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Zwei 8-Bitregister können extern geladen werden, wodurch
direkte Umwandlungen von intern auf extern möglich sind. Diese Leitungen können als Eingabe/Ausgabeanschlusse für eine Verbindung mit dem steuernden Mikrobefehlsprogramm benutzt werden. Diese Leitungen können ebenfalls in beiden Richtungen betrieben werden. Drei externe Leitungen stehen zur Verfügung, die für eine bedingte Verzweigung benutzt werden
können. Diese drei Leitungen können für eine Unterbrechung der Steuereinheit oder als Prioritätssteuerleitungen eingesetzt werden.

Der interne Steuerspeicher und die Befehlsadressierung von Block 24 in Fig. 1 sind in Fig. 2A zu sehen. Der Prozessor ist im wesentlichen ein 12-Bitprozessor, d.h., die Grundoperationen der Schaltung erfordernen einen 12-Bitbefehl mit 4 Bit höherer Ordnung, die Art und Länge angeben, und 8 Bit niedriger Ordnung, die Modifizierbits, unmittelbare Daten
oder Adressen enthalten.

Der Steuerspeicher, unabhängig davon ob es der interne, auf dem Chip befindliche Steuerspeicher 18 oder der externe

Steuerspeicher 17 ist, wird unter Verwendung eines Paars von 8-Bit-Adreßregistern, Befehlsadreßregister (IAR hoch) 29 und Befehlsadreßregister (IAR) niedrig 28
adressiert, die zusammenarbeitende, schrittweise fortschaltbare, miteinander verbundene Register sind und miteinander kombiniert werden können, so daß sie als einziger 11 oder
15 Bit synchron laufender Zähler arbeiten können. Das
höchstwertige Bit oder Bit 0 von IAR hoch 29 bestimmt dabei, ob der auf dem Chip befindliche Steuerspeicher 18 oder der externe Steuerspeicher 17 adressiert werden soll. Wenn
diese Bitposition eine logische 1 enthält, dann wird der
externe Steuerspeicher durch Freigabe der Tore 53 und 54 benutzt, während dann, wenn in dieser Bitposition eine logische

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0 enthalten ist, der innere Steuerspeicher 18 adressiert wird. Bei Verwendung des internen SteuerSpeichers 18 werden 11 Bits der Adresse für eine Freigabe der Adressierung von 2048 Wortadressen auf der Chipspeicheranordnung benutzt. Wenn dagegen der zusätzliche Steuerspeicher adressiert wird, dann werden alle verbleibenden 15 Bits der beiden Register j dazu benutzt, die Adressierung von zusätzlichen 32k oder 32 768 Wortspeicherplätzen über die Datenleitungen 56, 57 freizugeben.

Die variable Adresse längs des SteuerSpeichers auf dem : ' Chip und außerhalb des Chips wird dadurch ermöglicht, daß die Übertragsschaltung zwischen den Bits 4 und 5 des Be- < ; fehlsadreBregisters hoch 29 modifiziert wird, wie dies Fig. j

3 zeigt. Wenn das Bit 0 eine logische 1 enthält, die anzeigt, !

daß der externe Steuerspeicher benutzt werden soll, dann wird das UND-Glied 59 freigegeben, wenn das Ausgangssignal ; des übertrage vom Bit 5 auf Leitung 60 gleichzeitig auftritt, i

¹ und einen normalen übertrag nach der Bitposition 4 bewirkt. ' Wenn das Bit 0 eine logische 0 enthält, dann bewirkt ein

von der Bitposition 5 über Leitung 60 ankommender übertrag _; (der anzeigt, daß die letzte Speicherposition des auf dem : Chip befindlichen Steuerspeichers 18 abgefragt wurde), daß | das UND-Glied 61 entsperrt und damit das Bit 0 mit einer j j logischen 1 lädt und die Bits 1 bis 15 mit einer logischen j • 0 versieht für einen Zugriff zur ersten Adresse in dem außer-¹ halb des Chips gelegenen SteuerSpeichers. Die Bits 1 bis 15 werden dadurch zu 0, daß die Bits 1 bis 4 bereits eine logische 0 enthalten und daß beim Auftreten eines vom Bit 5 kommenden Übertrages alle Bitpositionen 5 bis 15 ebenfalls eine logische 0 annehmen.

Die Steuerung erfährt noch dadurch eine zusätzliche Flexibilität, daß für den Steuerspeicher eine Taktschaltung und

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außerhalb des Chips eine Decodierschaltung vorgesehen 1st, die parallel r '" der auf dem Chip befindlichen Steuerspeicheranordnung adressiert wird.

Die Steuerspeicher-Taktschaltung der Fig. 4 bildet einen Teil der Takt- und Steuerschaltung, die die Taktimpulse für den Prozessor liefert und außerdem bewirkt, daß der Taktgenerator des Prozessors bei Erzeugung einer Zyklusanforderung gesperrt wird. Diese Sperrung des Taktgenerators wird bei Aufnahme eines die Beendigung eines Zyklus anzeigenden Signals aufgehoben. Dadurch wird der Prozessor von den Zykluszeiten des Steuerspeichere unabhängig, was besonders dann wichtig ist, wenn der auf dem Chip und der außerhalb des , Chips befindliche Steuerspeicher beide benutzt werden, da der außerhalb des Chips befindliche Steuerspeicher normalerweise langsamer arbeitet als der auf dem Chip befindliche Steuerspeicher. Dadurch wird eine dynamische Steuerung erzielt, die unabhängig von Geschwindigkeitsunterschieden ist, die sich bei verschiedenen Speicheranordnungen ergeben können.

Die außerhalb des Chips angeordnete Änderungsschaltung der Fig. 5 wird zusammen mit dem als Festwertspeicher ausgelegten auf dem Chip angeordneten Steuerspeicher benutzt, der nicht geändert werden kann, es sei denn, durch die Verwendung j eines vollkommen neuen Chips oder die Benutzung des außer- ! halb des Chips gelegenen Steuerspeichers ohne die Benutzung des auf dem Chip liegenden Steuerspeichers. Der logische Zustand der Bitpositionen 5 bis 15 der Befehlsadreßregister 28 und 29 wird unter Verwendung der wahren und komplementären Leitungen, die als Bit 5 bis 15 dargestellt sind, miteinander verbunden, wobei das Komplement eines jeden Bit durch eine Inverterstufe 66 erzeugt wird. Während jedes Zugriffs zum Steuerspeicher erfolgt der Zugriff zum externen Steuerspeicher, wenn das Bit 0 eine logische 1 enthält. Wenn das Bit

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eine logische 0 enthält, dann wird der auf dem Chip befindliche Steuerspeicher adressiert, es sei denn, daß die UND-Bedingungen einer aus UND-Gliedern bestehenden Änderungsschaltung, wie z.B. die UND-Glieder 67, 68 und 69 befriedigt werden. Wird eines der UND-Glieder der Änderungsschaltung befriedigt, dann wird durch den Ausgang dieses UND-Gliedes das auf der Leitung liegende Bit 0 zwangsläufig zu einer logischen 1 gemacht, so daß diese Adresse nach der entsprechend gekennzeichneten Adresse des außerhalb des Chips liegenden Steuerspeichers gerichtet wird. Wie gezeigt, ist das UND-Glied 67 nur mit den drei höherwertigen Bits 5, 6 und 7 verbunden, so daß eine Gruppe von 256 bis 2048 Befehlen von dem zusätzlichen Steuerspeicher, statt von dem auf dem Chip befindlichen Steuerspeicher erhalten wird, während das UND-Glied 68 nur mit den höherwertigen Bits 5 und 6 verbunden ist und damit die 512 aufeinanderfolgenden Befehle der normalerweise durch die Bits 5 bis 15 adressierten 2048 Befehle substituiert. Falls nur ein einziger Befehl substituiert werden soll, wird ein UND-Glied mit 11 Eingangsleitungen, wie z.B. das UND-Glied 69, verwendet, das eine einzige aus 11 Bit bestehende Adreßkombination zu erkennen vermag. Durch Zufügen weiterer UND-Glieder zum Erkennen gewünschter Adreßkombinationen ist es möglich, selektiv den zusätzlichen Steuerspeicher anstelle des auf dem Chip befindlichen SteuerSpeichers einzusetzen. Jeder sequentielle Befehl wird in ein Paar Befehlsregister (IR) nämlich IR niedrig 71 und IR hoch 72 geladen. Diese Befehle können entweder von dem auf dem Chip befindlichen Steuerspeieher 18 oder von dem außerhalb des Chips gelegenen Steuerspeichers 17 abgeleitet werden. Diese Auswahl wird durch die Torschaltung 76 für IR hoch 72 und die Torschaltung 75 für IR niedrig 71 bewirkt. Der Speicherinhalt von IR niedrig kann selektiv nach dem Befehlsadreßregister niedrig 28, nach der Datensammelleitung 74, nach der Takt- und Steuer-

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schaltung 63 oder den externen Steuerspeicherbits 0 bis 7 auf der Datenleitung 57 durchgeschaltet werden. Der Speicherinhalt des Befehlsregisters hoch 72 läßt sich selektiv nach der Takt- und Steuerschaltung 63, nach dem Befehlsadreßregister hoch 29 oder über die Datenleitung 56 nach den Bitpositionen 8 bis 15 des externen Steuerspeichers durchschalten.

Da die Schnittstelle der nach dem externen Steuerspeicher führenden Datenleitungen 56 und 57 insgesamt 16 Bit umfaßt, nehmen die Befehlsregister 71 und 72 des Prozessors ein 16-Bit-Eingangssignal für die Adressierung auf, welches so modifiziert wird, daß es die beiden Adressen aufnehmen kann. Wenn eine 15-Bit-Adresse benutzt werden soll, werden die Registerinhalte von IR hoch 72 bzw. IR niedrig 71 nach IAR hoch 29 bzw. IAR niedrig 28 durchgeschaltet. Wenn jedoch eine 12 Bitadresse von den Befehlsregistern nach dem Befehlsadreßregistern durchgeschaltet werden soll, dann werden jeweils der Speicherinhalt der IR hoch 72 Bit 1 bis 3 nach den Bitpositionen 5 bis 7 von IAR hoch 29 übertragen, während das Bit 0 mit einer logischen 0 bewirkt, daß die Bits 5 bis 15 für die Adressierung des auf dem Chip befindlichen Steuerspeiehers 18 verwendet werden, während die Bits 1 bis 4 nicht benutzt werden. Auf diese Weise wird ein verketteter Adreßabschnitt in den Fällen erzeugt, wo nur 12 Bits für die Adressierung eingesetzt werden.

Die an den Steuerspeicher gerichtete Zyklusanforderung, die die Taktgabe des Prozessors sperrt, sowie die Wiederaufnahme der Prozessortaktgabe am Ende eines Zyklus, werden durch die Prozessortaktschaltung in Fig. 4 bewirkt, die ein Teil der logischen Schaltung in der Takt- und Steuerschaltung 63 ist. Während eines jeden Befehlszyklus wird ein Zugriff zum Steuerspeicher eingeleitet. Der Befehlszyklus

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wird durch die Taktzyklen oder Taktzeitpunkte 1,2, ...n in Fig. 4 dargestellt, wo zum Taktzeltpunkt η eine Zyklusanforderung auf der Leitung 76 erzeugt wird. Der Taktzyklus wird auf ein bei Anschalten der Stromquelle auf Leitung :erzeugtes Rückstellsignal eingeleitet, das die bistabile Kippschaltung 79 einstellt, die auf ihrer Ausgangsleitung 84 eine den Taktimpuls 1 darstellende logische 1 abgibt. Da beim Auftreten des nächsten über Leitung 46 ankommenden i Oszillatorzyklus auf der Leitung 85 eine logische 0 liegt, 'nimmt die Leitung 86 zur Darstellung des Taktsignals 2 bei ;Einstellung der bistabilen Kippschaltung 80 durch die über ; Leitung 84 zur Darstellung des Taktimpulses 1 ankommende logische 1 die logische 1 an, und der Taktimpuls auf Leitung ι 84 geht damit auf den logischen Wert 0. Jeder nachfolgende Oszillatorimpuls stellt die nächstfolgende Taktleitung ein und stellt die davorliegende bistabile Kippschaltung und Taktleitung zurück, bis die Taktleitung η durch Einstellung der bistabilen Kippschaltung 81 eine logische 1 annimmt. Das Ausgangssignal der Taktleitung η der Kippschaltung 81 wird einem ODER-Glied 88 zugeführt, das damit durchschaltet und somit bewirkt, daß die Ausgangsleitung 76 der bistabilen Kippschaltung 82 beim nächsten Oszillatorimpuls auf eine logische 1 eingestellt wird. Diese Leitung erzeugt damit eine Zyklueanforderung und befriedigt die Bedingungen des UND-Gliedes 89 (die das Ende eine Zyklus anzeigende Leitung 90 liegt dabei auf logisch 0), so daß das ODER-Glied 88 trotz der Beendigung des Taktsignals η betätigt bleibt. Daher bleibt die Kippschaltung 82 eingeschaltet und hält dieses Bit bis das auf der Leitung 90 liegende das Ende ι eines Zylus anzeigende Signal ebenfalls invertiert wird und damit das UND-Glied 89 sperrt, so daß die Leitung 91 auf eine logische 0 geht, worauf der nächste Oszillatorimpuls die Kippschaltung 82 betätigt, der die Zyklusanforderung beendet und außerdem die bistabile Kippschaltung 83 ein-

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schaltet, die über die Leitung 85 ein Ausgangssignal liefert, das dia Folge -der aufnimmt, wodurch die Kippschaltung 79 zur Erzeugung eines weiteren ersten Taktsignals eingeschaltet wird. Man sieht, daß die Zahl η für den letzten Taktzeitpunkt eine beliebige Zahl sein kann, daß die Zyklusanforderung an jeder Zwischenposition in der Taktfolge auftreten kann und daß eine Anzahl von Unterbrechungen der Zyklusanforderung in einem Taktzyklus vorgesehen sein können.

Der örtliche Speicher 20 in Fig. 1 enthält die örtlichen Speicherregister 30 und das örtliche Speicheradreßregister (LSA) 51 in Fig. 2. Der örtliche Speicher dient als Arbeitszwischenspeicher und enthält 68 je 8 Bit fassende Register. Diese Register können einerseits als 8-Bitregister arbeiten, wenn sie in Verbindung mit der ALU 22, den externen oder zusätzlichen Registern 93, 94 und 95 oder der Speichersteuerung 24 eingesetzt werden, oder sie können paarweise in Verbindung mit dem externen Speicher 26 als 16-Bitregister benutzt werden.

Block 23 des Datenfluß-Blockdiagramms in Fig. 1 enthält, wie in Fig. 2 gezeigt, die Takt- und Steuerschaltung 63, die arithmetische und logische Einheit (ALU) 22 und zahlreiche Hilfsvorrichtungen und Schaltungen, die mit der ALU zusammenwirken. Die ALU weist dabei Eingaberegister 97 und 98 auf, wobei das Register 98 entweder die wahren oder die komplemen-ί taren Werte des Registerinhaltes abzugeben vermag.

! In Kurzwort-Mikroprozessoren stehen ALU-Steuerbits immer weniger

i zur Verfügung. Um diesen Nachteil auszugleichen, wird ein I 8-Bit ALU-Operationsregister (AOP) 32 zum Abspeichern dieser Information vorgesehen. Dadurch ergibt sich eine Einsparung i von Mikrocodebits, da der Mikrocode nur dann die Funktion der j ALU verändern muß, wenn dies erforderlich ist. Wiederholte I Operationen können dadurch ausgeführt werden, daß man die

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Eingangsdaten mit den nach der Datenleitung 74 durchgelassenen Daten nur dann ändert, wenn ein Speicherbefehl vorhanden ist. Die im AOP 32 angezeigte Operation wird in einer Decodierschaltung 99 decodiert, die auf einer Reihe von 6 Torleitungen 100 ein Ausgangssignal liefert, das an die ALU zur Steuerung von deren Arbeitsweise übertragen wird. Die 6 Torleitungen 100 werden entsprechend der Wahrheitstabelle in Fig. 6 betätigt und liefern ein Ausgangssignal, das entweder für die A- oder B-Register 97, 98 das gleiche ist oder aber eine UND-Verknüpfung, ODER-Verknüpfung, Exklusiv-ODER-Verknüpfung und Addition des Inhalts der beiden Eingangsregister 97, 98. In der Wahrheitstabelle sind 1 und 0 die üblichen logischen Werte, während die Leerstellen als unentschieden gelten.

Fig. 7 zeigt ein Schaltbild einer Bitposition, der von der entsprechenden Bitposition einer jeden der beiden ALU Eingangsregister A und B, ein Eingangssignal zugeführt wird. Diese Eingangssignale sind An bzw. Bn. Die Bitposition enthält eine Addierschaltung, die zwei in Reihe geschaltete Exklusiv-ODER-Glieder mit einem Ausgang Rn und einer Übertragsschaltung mit einem Ausgangssignal Cn aufweist. Das erste Exklusiv-ODER-Glied ist den als Last wirkenden Transistoren 101 und 102 zugeordnet, und das zweite Exklusiv-ODER-Glied ist den als Last arbeitenden Transistoren 103 und 104 zugeordnet. Die der Last 101 zugeordnete Schaltung enthält die Feldeffekttransistoren 105, 106, 107 und 108. Die Eingänge An und Bn sind jeweils an den Gate-Elektroden der Transistoren 105 und 106 angeschlossen, und die Gate-Leitungen G1 und G2 sind an den Gate-Elektroden der Feldeffekttransistoren 107 bzw. 108 angeschlossen. Der Ausgang der mit der Last

101 verbundenen Schaltung ist an der Gate-Elektrode des Feldeffekttransistors 109 angeschlossen, die ebenfalls der Last

102 zugeordnet ist. Dieser Last sind ferner die Feldeffekttransistoren 110, 111, 112 und 113 zugeordnet. Der Eingang

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An ist an der Gate-Elektrode des Feldeffekttransistors 111, und der Eingang Bn ist an der Gate-Elektrode des Feldeffekttransistors 112 angeschlossen, während die Gate-Leitungen G3 und G4 an den Gate-Elektroden der FETs 110 bzw. 113 angeschlossen sind. Der Ausgang der der Last 102 zugeordneten Schaltung, welcher gleichzeitig der Ausgang der ersten beiden in Reihe geschalteten Exklusiv-ODER-Glieder ist, ist an den Gate-Elektroden der FETs 114 und 115 angeschlossen, die den Lasten 103 und 104 der zweiten Exklusiv-ODER-Schaltung zugeordnet sind. Die Gate-Leitung G3 ist außerdem am Gate des FET 116 und die Gate-Leitung G5 am Gate des FET 117 angeschlossen. Das Übertragssignal der nächst vorhergehenden Bitposition liegt an den Gate-Elektroden der FETs 117 und 119 an und wird als Cn - 1 bezeichnet. Der Ausgang des zweiten Exklusiv-ODER-Gliedes wird als Rn bezeichnet und stellt außerdem die Ausgangsleitung für diese Bitposition der ALU dar.

Die entsprechende Ubertragsschaltung für die Bitposition verwendet die Lasten 120 und 121, wobei das Eingangssignal An den Gate-Elektroden der FET 122 und 124 und das Eingangssignal Bn den Gate-Elektroden der FETs 123 und 125 zugeleitet wird und das Übertragssignal von der vorhergehenden Bitposition als ein Eingangssignal der Gate-Elektrode des FET 126 zugeführt und mit Cn - 1 bezeichnet wird. Man erkennt, daß die der Last 120 zugeordnete Schaltung drei UND-Glieder aufweist, die auf Leitung 129 eine logische 0 darstellen, wenn auf einem der Eingänge An, Bn und Cn - 1 eine logische 1 auftritt. Das Ausgangssignal der der Last 120 zugeordneten Schaltung wird der Gate-Elektrode des FET 127 zugeleitet, der der Last 121 zugeordnet ist. Der Last 121 ist ebenfalls ein Feldeffekttransistor 128 zugeordnet, an dessen Gate-Elektrode die Gate-Leitung G6 angeschlossen ist. Wenn die Gate-Leitung G6 aktiv ist, dann liegt am Ausgang Cn eine logische 0, und die Übertragsfunktion der Schaltung wird dadurch

praktisch beseitigt. 709846/0746 RO 974 030

Wie in der Wahrheitstabelle der Fig, 6 angedeutet, können die ALU-Schaltungen verschiedene Funktionen dadurch darstellen, daß man die Gate-Leitungen G1 bis G6 entsprechend ansteuert. Sind beispielsweise die Gate-Leitungen G1 bis G4 aktiv und die Gate-Leitungen G5 und G6 passiv oder inaktiv, dann arbeitet die ALU-Bitpositionsschaltung als Addierstufe, wobei das erste den Lasten 101 und 102 zugeordnete Exklusiv-ODER-Glied die der jeweiligen Bitposition entsprechenden Eingangssignale An und Bn aus den Registern A und B aufnimmt Das Ausgangssignal dieses Exklusiv-ODER-Glieds wird als eines der Eingangssignale dem mit den Lasten 103 und 104 verbundenen Exklusiv-ODER-Glied zugeführt, während dessen anderes Eingangssignal das von der vorhergehenden Bitposition kommende Übertragssignal ist. Durch selektive Erregung der Gate-Leitungen G1 bis G6 können die Ubertragsschaltungen und verschiedene Abschnitte des Exklusiv-ODER-Gliedes zur Durchführung verschiedener anderer Funktionen einschließlich des Ausspeicherns des Inhalts der A oder B Register durch die ALU oder die Durchführung einer ODER- und/oder Exklusiv-ODER-Verknüpfung mit dem Inhalt der A- und B-Eingangsregister nach der ALU durchführen. Wenn der Speicherinhalt des A-Registers oder des B-Registers durch die ALU hindurchgeleitet wird, dann sind dabei die jeweilige Gate-Leitung G1 oder G2 sowie die Gate-Leitungen G3 und G6 aktiv, während die Gate-Leitungen G4 und G5 nicht betätigt sind, so daß die mit den Lastvorrichtungen 101, 102, 103 und 104 verbundenen Schaltungen als eine Reihe von vier Inverterstufen arbeiten. In gleich- j artiger Weise wird die ODER-Verknüpfung durch die Betätigung \ ausgewählter Gate-Leitungen dargestellt, wodurch die mit ! jder Lastvorrichtung 101 verbundene Schaltung als ODER-Inver- j terstufe arbeitet, auf die drei mit den Lastvorrichtungen ! 102, 103 und 104 verbundene Inversionsstufen folgen. Zur Durchführung der UND-Verknüpfung wird durch Sperrung der \

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Gate-Leitung G3 und Betätigung der Gate-Leitung G6 die mit den Lastvorrichtungen 101 und 103 verbundene Schaltung wirksam abgeschaltet, während die mit der Lastvorrichtung 102 verbundene Schaltung sich als UND-Inverterstufe, gefolgt von einer mit der Lastvorrichtung 104 verbundenen Inversionsschaltung darstellt. Zur Darstellung der Exklusiv-ODER-Verknüpfung arbeitet die mit den Lastvorrichtungen 101 und 102 verbundene Exklusiv-ODER-Schaltung wie bei der Addierfunktion, wobei jedoch die Betätigung der Gate-Leitung 6 bewirkt, daß die zugehörigen Lastvorrichtungen 103 und 104 als doppelte Inversion für das Ausgangssignal des Exklusiv-ODER-Gliedes wirken, so daß das Ausgangssignal Rn mit dem Ausgangssignal des Exklusiv-ODER-Gliedes identisch ist.

Das tatsächliche Ergebnis der Betätigung der einzelnen Gate-Leitungen in Fig. 6 in ihrer Anwendung auf die in Fig. 7 dargestellte repräsentative Bitposition ist in Fig. 13 gezeigt. Fig. 13a zeigt die Addierschaltung mit den beiden Exklusiv-ODER-Gliedern und den beiden Eingangssignalen An und Bn sowie das Ausgangssignal der vorhergehenden Bitposition als übertrag Cn - 1, die die EingangsSignaIe zur Abgabe des Ausgangssignals der Addierstufe darstellen. Fig. 13b zeigt die gleiche Schaltung, bei der das Sperren des Übertrages von der vorhergehenden Bitposition bewirkt, daß die Schaltung auf die An und Bn Eingangseignale das Ausgangssignal des ersten Exklusiv-ODER-Gliedes abgibt, während der Rest der Schaltung lediglich als doppelte Inversion arbeitet. In Fig. 13c wird die ÜND-Verknüpfung dadurch dargestellt, daß die den Lastvorrichtungen 101 und 103 zugeordnete Schaltung unwirksam gemacht wird. Die Lastvorrichtung 104 und die zugehörige Schaltung arbeiten im Anschluß an die UND-Verknüpfung als Inverterstufe. Zur Darstellung der ODER-Verknüpfung (Fig. 13d) der Eingangssignale An und Bn bewirkt die selektive Betätigung der Gate-Leitungen, daß die mit den Lastvorrichtungen 102, 103 und 104 verbundenen Schaltungen sich als eine Reihe

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von drei Inverterstufen darstellen, die der der Lastvorrichtung 101 zugeordneten ODER-Verknüpfung folgen. Wie aus Fign. 13e und 13f zu erkennen, läßt sich das Eingangssignal An oder Bn dadurch durchschalten, daß die Gate-Leitungen G1 bzw. G2 betätigt werden, während die Gate-Leitungen G3 und G6 aktiv sind, so daß das ausgewählte Eingangssignal am Ausgang auftritt, wähend die vier Lastvorrichtungen und die zugehörigen Schaltungen in jedem Fall als eine Reihe von vier Inverterstufen wirken. Die Verwendung einer Minimaske oder eines Festwertspeichers (ROS) 34 als eine wahlweise verwendbare Einrichtung zum Laden von Daten in einer Anzahl von Registern und Funktionssteuerschaltungen bewirkt, daß in ausgewählten Fällen der Prozessor die Eigenschaft eines Langwortmikroprozessors besitzt. Dieser Festwertspeicher wird durch fünf über die Datenleitung 132 ankommende Bits (das sind die Datenbits 3 bis 7 der Datenleitung 74) adressiert, wodurch 32 Speicherplätze gekennzeichnet werden, die je 18 Bit breit sind. Jeder Speicherplatz im Festwertspeicher der Minimaske 34 liefert 8 Bits nach dem AOP-Register 32 auf der Datenleitung 135, 8 Bits an das Eingangsregister 98 auf der Datenleitung 134 und 2 Bits Funktionssteuerinformation an die Takt- und Steuerschaltungen 63 über Leitung 133. Demgemäß bewirkt diese Schaltung eine Komprimierung von zwei Befehlen plus Funktionssteuerung zu einem einzigen Befehl, wodurch sowohl ein Mikrocode als auch Exekutionszeit in einem Kurzwortprozessor eingespart wird.

Gemäß Fign. 8 und 9 besteht die Minimaske 34 aus einer fünf Einzelleitungen enthaltenden Datenleitung 132, wobei jede der Datenleitungen an einer Inverterstufe 36 angeschlossen ist, die auf einer Leitung 137 ein wahres Ausgangssignal und auf einer Leitung 138 ein komplementäres Ausgangssignal liefert. Eine Serie von 32 negativen UND-Gliedern 140 dient der Decodierung der verschiedenen Kombinationen der 5 Bit Eingangssignale über die entsprechenden unterschiedlichen Anschlüsse

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mit den 10 wahren und komplementären, eingangsseitig angeschlossenen Leitungen. Eine Serie von 18 NOR-Gliedern 141 bildet die 18 χ 32-Bit-Anordnung des Festwertspeichers ROS. üas Ausgangssignal jedes negativen UND-Gliedes 140 ist mit den entsprechenden Gate-Positionen eines jeden der 18 NOR-Glieder 141 verbunden. Ist ein Gate-Anschluß vorhanden, dann wird das Ausgangssignal auf der entsprechenden Leitung 142 auf niedrigem Potential oder auf logisch 1 liegen. Ist keine Gate-Elektrode vorhanden, dann wird das Ausgangssignal auf der Leitung 142 ein positives Potential oder eine logische 0 sein. Die 18 Ausgangsleitungen der NOR-Glieder 141 bilden die Datenleitungen 133, 134 und 135.

Innerhalb der Speichersteuerung des Prozessors bilden diejenigen logischen Schaltungen, die zwischen der mit Schiebebiteingang 144 und Schiebebitausgang 145 bezeichneten Leitungen liegen, eine Bitposition eines freilaufenden Ringzählers. Ein über Leitung 144 ankommendes Bit wird als negativer Impuls aufgenommen, in der Inverterstufe 146 invertiert und als positives Signal an die Leitung 147 abgegeben. Da die Leitung 148 ebenfalls positiv ist, mit Ausnahme der Fälle, wenn ein Bit bereits in der Bitposition ist, wird das UND-Glied 149 befriedigt und ein auf der Leitung 150 auftretendes positives Ausgangssignal bewirkt, daß die bistabile Kippschaltung 151 eingestellt wird, und auf Leitung 152 ein positives und auf Leitung 153 ein negatives Ausgangssignal liefert. Solange die Kippschaltung 151 eingestellt ist, hat der dieser Bitposition des Ringzählers zugeordnete Prozessor das Bit zur Verfügung und hat Zugriff zu dem zugeordneten Speicher. Ist keine Speicheranforderung vorhanden, dann wird die Kippschaltung 155 nicht eingestellt und die Leitung 156 ist positiv, so daß, da die Leitung 157 ebenfalls gewöhnlich positiv ist, das NAND-Glied 158 befriedigt wird, und damit auf der Leitung 159 ein negatives Ausgangssignal abgibt, wodurch das negative UND-Glied 160 befriedigt wird und ein positives Ausgangssignal erzeugt, das die ro 974 030 709OAG/0746

bistabile Kippschaltung 161 einstellt. Wenn die Kippschaltung

161 eingestellt ist, dann liegt auf der Leitung 162 ein positives Signal, so daß das Ausgangssignal der Inverterstufe 164 auf Leitung 145 als negativ gerichteter Teil eines Minusimpulses negativ wird. Das positive auf Leitung

162 liegende Signal gelangt ebenfalls an das NOR-Glied 165, das dadurch befriedigt wird, und ein negatives Ausgangssignal auf Leitung 166 erzeugt, das wiederum die Kippschaltung 151 zurückstellt, so daß das Ausgangssignal auf Leitung 152 ebenfalls negativ wird, wodurch wiederum die Kippschaltung 161 zurückgestellt wird, mit der Wirkung, daß auf Leitung ein negatives Ausgangssignal auftritt, das in der Inverterstufe 164 invertiert und als positives Ausgangssignal oder \ die Hinterkante eines negativ gerichteten Impulses auf der Leitung 145 erscheint, wodurch tatsächlich dieses Bit nach der nächsten Bitposition des Ringzählers, welche einem weiteren Prozessor zugeordnet ist, der Zugriff zum Speicher hat, fortschaltet.

Wird eine Speicheroperation angefordert, dann kann eine solche Anforderung durch jede der drei Leitungen 168 eingeleitet werden, wodurch auf der Leitung 169 ein positives Ausgangssignal auftritt, das die bistabile Kippschaltung 155 ein-• stellt. Diese bistabile Kippschaltung 155 dient als Ver- ; riegelungsschaltung, die, wenn sie eingestellt ist, anzeigt, j daß eine Speicheranforderung vorliegt. Ist die Kippschaltung j 155 eingestellt, dann sperrt das positive, auf der Leitung j 170 liegende Ausgangssignal über das negative UND-Glied 171 den Taktgenerator des Prozessors, bis der Speicherzugriff beendet und die Kippschaltung 155 zurückgestellt ist. Das Minusausgangssignal auf Leitung 156 verhindert, daß NAND 158 befriedigt wird, wodurch die Einstellung der bistabilen Kippschaltung 161 verhindert und damit das Schieberegister-

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bit In der Kippschaltung 151 zu dem Zeitpunkt gespeichert gehalten wird, zu dem es diese Position im Ringzähler das nächste Mal durchläuft/ bis der durch diesen Prozessor angeforderte Speicherzugriff beendet ist. Zu dem Zeitpunkt, zu dem die Verriegelungsschaltung 155 für Speicheranforderung eingestellt wird, lädt das gleiche Signal ein Zählsignal in die Zählregister 41 und 42, das die Anzahl der erforderlichen Speicherzugriffszyklen anzeigt. Wenn der Zählerstand voll auf 0 zurückgegangen ist, dann sind beide negativen UND-Glieder 175 und 176 befriedigt und liefern auf den Ausgangsleitungen 177 und 178, die an das NAND-Glied 179 gehen, positive Ausgangssignale. Ein dritter Eingang des NAND-Glieds 179 kommt über Leitung 180, die nur dann positiv sein kann, wenn eine SpeicherZugriffsanforderung ansteht und die Kippschaltung 155 eingestellt ist, was anzeigt, daß in dieser Bitposition ein Auswahlbit eingespeichert ist.

Wenn das nächste Auswahlbit in diese Ringzähler-Bitposition einläuft, wird der negative Impuls durch die Inverterstufe 146 invertiert, wodurch das UND-Glied 149 voll entsperrt wird, so daß die Kippschaltung 151 eingestellt wird. Dadurch bewirkt der auf Leitung 153 auftretende negative Ausgangsimpuls, daß das negative UND-Glied 181 auf Leitung 180 einen positiven Ausgangsimpuls abgibt, der durch die Inverterstufe 182 invertiert wird und damit ein negatives Ausgangs- ! signal auf die Leitung 148 "Anforderung abgehend" legt. Die

i Leitung 182 bleibt auf einem hohem Potential, wenn sie nicht

in einer noch zu beschreibenden Betriebsart benutzt wird. Das auf der Leitung 148 auftretenden negative, eine abgehende Anforderung anzeigende Signal sperrt außerdem das UND-Glied 149, wodurch wirksam verhindert wird, daß ein Störimpuls mehr als ein Bit in dem Ring umlaufen läßt. Das auf der Leitung 180 liegende positive Signal wird außerdem als positives Eingangssignal dem NAND-Glied 179 zugeführt, wo-

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-y-

durch das NAND-Glied 179 entsperrt wird und dann ein negatives Ausgangssignal abgibt, wenn beide Leitungen 177 und 17 8 ein positives Signal führen, das den Zählerstand 0 im Register oder Zähler 41 oder 42 anzeigt, wenn die Anzahl der angeforderten Speicherzyklen abgearbeitet ist. Wenn der Speicherzugriffszyklus beendet ist, dann wird das NAND-Glied 179 befriedigt und liefert ein negatives Ausgangssignal, das durch die Inverterstufe 186 invertiert und als positives Ausgangssignal der vollständige Entsperrung des NAND-Gliedes 185 dient, das auf der Leitung 187 ein negatives Ausgangssignal liefert, das seinerseits das Speicheroperationsregister 36 löscht und die Verriegelungsschaltung 155 zurückstellt. Damit nimmt das auf Leitung 156 liegende Ausgangssignal ein positives Potential an, so daß das negative UND-Glied 181 nicht befriedigt wird, womit das eine abgehende Anforderung kennzeichnende Signal beendet wird. Wenn auf der Leitung 156 ein positives Potential liegt, dann wird NAND 158 nicht länger gesperrt und ein auf der Leitung 159 liegendes negatives Ausgangssignal befriedigt das negative UND-Glied 160, so daß dessen positives Ausgangssignal die Kippschaltung 161 einstellt. Dadurch wird aber die Kippschaltung 151 zurückgestellt und auf der Schiebebit-Ausgangsleitung 145 wird, wie zuvor, ein negativ gerichteter Impuls dadurch erzeugt, daß das positive auf Leitung 162 liegende Signal invertiert wird, wodurch sich auf der Schiebebit-Ausgangsleitung 145 eine negativ gerichtete Impulskante ergibt, worauf die Befriedigung des NOR-Gliedes 165 einen nagativen Impuls auf der Leitung 166 zur Folge hat, der wiederum die Kippschaltung 151 zurückstellt, so daß das auf der Leitung 152 auftretenden Ausgangssignal auch die Kippschaltung 161 zurückstellt, womit das auf Leitung 162 auftretenden negative Ausgangssignal, das durch die Inverterstufe 164 invertiert wird, bewirkt, daß die Schiebebit-Ausgangsleitung 145 wieder positiv wird, wodurch die Hinterkante des negativ gerichteten Ausgangsimpulses erzeugt wird.

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In Fig. 11 sind mehrere Prozessoren 1,2 und 3 dargestellt, die Zugriff zu einem gemeinsamen äußeren Speicher 196 haben. Jeder Prozessor hat eine SpeicherSteuerschaltung, die eine Schaltung gemäß Fig. 10 und eine Anzahl von Leitungen 197 enthält, die die Schiebebiteingangs- und Schiebebitausgangsleitungen der einzelnen Prozessoren in der Weise miteinander verbinden, daß die SpeicherSteuerschaltungen den zuvor erwähnten freilaufenden Ringzähler bilden. Bei dieser Betriebsart sind die Mehrfach-Leitungen 183 (Fig. 10) jeder der drei zusammenarbeitenden Prozessoren an einer gemeinsamen positiven Spannung angeschlossen, wodurch eine solche Leitung von jeder Steuerfunktion wirksam ausgenommen ist. Bei dieser Betriebsart ist der Ausgang des NOR-Gliedes 181 effektiv die Leitung 180, so daß jeder der Prozessoren den äußeren Speicher 198 dann ansteuern kann, wenn die dazu gehörige Speichersteuerschaltung das entsprechende einzelne Bit innerhalb des Ringzählers hält.

Mehrere Ebenen des SpeicherZugriffs sind in Fig. 12 gezeigt. Die sieben hier dargestellten Prozessoren sind über die Leitungen 199 zu drei voneinander getrennten Ringzählern zusammengefaßt. Alle sieben Prozessoren können unter den gleichen Bedingungen wie in Fig. 11 unter Verwendung eines einzigen Ringzählers, der alle Speicheradreß-Schieberegisterbitpositionen enthält, nacheinander Speicherzugriff erhalten, doch wird öfters gefordert, daß eine oder mehrere Gruppen von Prozessoren eine höhere Priorität erhalten als andere. Fig. 12 enthält einen zweiten Ringzähler einer zweiten Ebene 200, der ebenfalls ein freilaufender Ringzähler ist, in dem ein einziges Bit durch die Bitpositionen 1 bis 4, die durch die Leitung 201 miteinander verbunden sind, umläuft. Dieses einzelne Bit wird solange kontinuierlich von einer Position nach der nächsten verschoben, bis es in einer Bitposition in Abhängigkeit von einer Anforderung für einen Speicher-

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zyklus festgehalten wird, wie dies Im Zusammenhang mit Fig. 10 beschrieben wurde, wobei das Bit, während es in einer der vier Bitpositionen eingespeichert liegt, die entsprechende Leitung 202 entsperrt. Das im Ringzähler 200 liegende Bit entsperrt diejenige Leitung 202, die an der Bitschaltung angeschlossen ist, in der das einzige Bit des Ringzählers gerade liegt. Jede Leitung 202 ist an den Mehrfach-Leitungen 183 der einzelnen Prozessorspeichersteuerschaltungen in der Weise angeschlossen, daß dieser eine auf Prozessorebene :wirksame Speichersteuerring durch jede Bitposition dadurch entsperrt wird, daß die Mehrfach-Leitungen 183 für diesen Ring betätigt werden. Man sieht, daß die Ausgangsleitungen der Bitpositionen 1 und 3 des Ringzählers 200 miteinander verbunden sind, so daß der aus Prozessoren 1 bis 3 bestehende Ring in bezug auf Zugriff zu dem äußeren Speicher 168 eine erhöhte Priorität besitzt. Demgemäß verbessert die Verwendung eines einzelnen Ringes wie in Fig. 11 die Ausnutzung des äußeren Speichers dadurch, daß der Zugriff dynamisch erfolgt, statt mit fest zugeteilten Perioden oder ¹ Zeitabschnitten. Fügt man eine zweite Ebene der Zugriffssteuerung, wie z.B. in Fig. 12, hinzu, so kann man einem bestimmten Prozessor oder einer Gruppe von Prozessoren oder in veränderlicher Prioritätsabstufung in bezug auf ausge- ! wählte Prozessoren oder Gruppen von Prozessoren Zugriffs- ; prioriäten zum externen Speicher zuordnen. Andere Verfahren :zum Ansteuern der Mehrfach-Leitungen 183 reichen von einjfachen Zählern bis zu einer intelligenten Steuerung unter ι Verwendung eines Prozessors, um damit unterschiedliche j Prozessorprioritäten einsetzen zu können.

Eine über Leitung 148 abgehende Anforderung für Speichersteuerung entsperrt die Torschaltungen 189 und 190 und überträgt damit den Speicherinhalt des Speicheradreßregisters 191 bzw. 192 über die Datenleitungen 193 und 194 nach dem externen Speicher. In Abhängigkeit davon werden Adreßdaten

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zwischen externen Speichern und Speicherdatenregister (MDR) 44, das als Datenschnittstelle zwischen Prozessor und externen Speicher wirkt, übertragen. Weitere Übertragungsmöglichkeiten zwischen Prozessor und anderen angeschlossenen Geräten werden über externe Register 93, externes Register 94 und Zusatzregister 95 hergestellt.

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Claims (28)

1. PATENTANSPRÜCHE

   Datenverarbeitungsanlage mit einem auf einer einzigen Halbleiterscheibe untergebrachten Prozessor mit einer Zentraleinheit, einem Steuerspeicher, einer Anzahl von Eingabe/Ausgaberegistern, einem örtlichen Kurzzeitspeicher und mit Speicheradreßregistern zum Ansteuern eines externen Speichers, mit Steuerspeicher-Adreßregistern, dadurch gekennzeichnet, daß wahlweise ein weiterer externer Steuerspeieher (17) durch die Adreßregister des internen SteuerSpeichers (18) ansteuerbar ist und daß mindestens ein E/A-Register als Speieherdatenregister des Speichers(30) dient.
2. 2. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß für die Adressierung des internen Steuerspeichers (18) fortschreibbare Befehls-Adreßregister (28, 29) vorgesehen sind, die mit dem internen Steuerspeicher (18) und dem externen Steuerspeicher (17) verbunden sind, und daß das Befehls-Adreßregister (28, 29) ein erstes Feld für die Auswahl des zu adressierenden Steuerspeichers (17 bzw. 18) und ein zweites Feld aufweist, das die Adresse des innerhalb des ausgewählten SteuerSpeichers liegenden, zu adressierenden Speicherplatzes enthält.
3. 3. Datenverarbeitungsanlage nach Anspruch 2, dadurch gekennzeichnet, daß das erste Feld eine einzige Bitposition enthält, deren logischer Zustand (O, 1) bewirkt, daß entweder der interne oder der externe Steuerspeicher (18 bzw. 17) andressiert wird und daß bei Adressierung des internen SteuerSpeichers weniger Bitpositionen des zweiten Feldes Verwendung finden, als bei der Adressierung des externen Speichers.

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4. 4. Datenverarbeitungsanlage nach Anspruch 3, dadurch gekennzeichnet, daß ein erster in zwei Richtungen betreibbarer Datenkanal den Prozessor mit dem Speicher (30) und ein zweiter, in zwei Richtungen wirksamer Datenkanal (44, 49) den Prozessor mit dem externen Steuerspeicher (17) verbinden.
5. 5. Datenverarbeitungsanlage nach Anspruch 3, dadurch gekennzeichnet, daß für die Auswahl der Adressierung ein logisches Schaltglied (59) vorgesehen ist, das eingangsseitig an der Bitposition (0) des ersten Feldes und am Obertragausgang der höchsten bei der Adressierung des internen SteuerSpeichers (18) benutzten Bitposition angeschlossen ist und dann ein Ausgangssignal an die nächst höhere Bitposition abgibt, wenn ein übertrag auftritt, während die Bitposition des ersten Feldes den zweiten logischen Zustand anzeigt, und dann, wenn der übertrag auftritt, während die Bitposition des ersten Feldes den ersten logischen Zustand aufweist, die Bitposition des ersten Feldes in den zweiten logischen Zustand ändert und gleichzeitig das zweite Feld mit der ersten Adresse des externen Steuerspeichers lädt.
6. 6. Datenverarbeitungsanlage nach Anspruch 5, dadurch gekennzeichnet, daß der interne Steuerspeicher einen Festwertspeicher (34) sowie einen mit dem Prozessor verbundenen ladbaren Speicher (30) enthält, der parallel mit dem internen Steuerspeieher adressierbar ist, daß ferner der Ausgang dieses Speichers an die Bitposition des ersten Feldes anschaltbar ist und daß der ladbare Speicher den Inhalt der Bitposition des ersten Feldes auf dem zweiten logischen Wert hält, wenn durch den

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   ladbaren Speicher eine Speicheradresse des internen Steuerspeichers erkannt ist, so daß die festgelegte interne Steuerung durch selektive übertragung der Steuerfunktion an den externen Steuerspeicher veränderbar ist. (Fig. 3)
7. 7. Datenverarbeitungsanlage nach Anspruch 1/ dadurch gekennzeichnet/ daß bei Anforderung eines Steuerspeicher zyklus ein entsprechendes Signal erzeugt wird, das einmal in dem adressierten Steuerspeicher den Speicherzyklus einleitet und den Prozessor sperrt und daß bei Zyklusende ein entsprechendes Signal (90) erzeugt wird, das anzeigt, daß das Ausgangssignal des Steuerspeichers gültig ist, worauf dieses Ausgangssignal dem Prozessor zum Beginn der Verarbeitung des darin enthaltenen Befehls zugeleitet wird, wodurch der Prozessor von der Zykluszeit des SteuerSpeichers unabhängig ist. (Fig. 4)
8. 8. Datenverarbeitungsanlage nach Anspruch 7, dadurch gekennzeichnet, daß der Prozessor über einen ersten in zwei Richtungen betreibbaren Datenkanal mit dem Speicher (30) und über einen zweiten in zwei Richtungen betreibbaren Datenkanal mit dem externen Steuerspeicher verbunden ist, wobei der zweite Datenkanal eine größere Kapazität aufweist als der erste.
9. 9. Datenverarbeitungsanlage nach den Ansprüchen 1 bis 8, mit einem Steuerspeicher mit zugeordnetem Adreßregister für die Adressierung ausgewählter in dem Steuerspeicher liegender Befehle mit einem ersten Register für die Aufnahme des adressierten Befehls, der einen Operationsteil und einen Adreßteil enthält, dadurch

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   gekennzeichnet, daß ein als Festwertspeicher aufgebauter Mr " ^nspeicher (34) eine arithmetische und logische Schaltung (ALU 22) und eine Anzahl dieser ALU vorgeschalteter Register (Α-Register, B-Register; 97, 98) vorgesehen sind, die der ALU Daten zuführen und die Operationen der ALU steuern, daß über Datenleitungen das Speicheradreßregister (51) mit dem Maskenspeicher (34) und den der ALU vorgeschalteten Registern (97, 98, 32) und der Maskenspeicher mit den vorgeschalteten Registern verbunden sind, daß dabei der Operationsteil des adressierten Befehls mit seinen Bits bewirkt, daß der Adreßteil eine ausgewählte Speicherposition in dem Maskenspeicher (34) ansteuert und damit eine Reihe von Operationen einschließlich des Ladens von mindestens einem der vorgeschalteten Register mit dem Speicherinhalt des im Maskenspeicher adressierten Speicherplatzes bewirkt.
10. 10. Datenverarbeitungsanlage nach Anspruch 9, dadurch gekennzeichnet, daß Maskenspeicher ausgangsseitig über Datenkanäle (134, 135) mit Adreßregistern verbunden sind, denen entsprechend der im Maskenspeicher angesteuerten Speicherposition Steuersignale zuführbar sind.
11. 11. Datenverarbeitungsanlage nach Anspruch 9, dadurch gekennzeichnet, daß die vorgeschalteten Register ein Dateneingangsregister (98) und ein ALU-Operationsregister (32) enthalten.
12. 12. Datenverarbeitungsanlage nach Anspruch 1 bis 11, mit einem Steuerbefehle enthaltenden Steuerspeicher, mit einem Befehlsadreßregister und einem nachgeschalteten Befehlsregister zur Aufnahme der im Steuer-

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    speicher adressierten Steuerbefehle, die aus einem Operationsteil und einem Adreßteil bestehen, dadurch gekennzeichnet, daß die Befehlsregister (71, 72) mit dem Maskenspeicher (34) und dieser mit dem ALU-Operationsregister verbunden sind.
13. 13. Datenverarbeitungsanlage nach Anspruch 12, dadurch gekennzeichnet, daß der Befehlsregister-Adreßteil weniger Bits enthält, als der Datenkanal Leitungen aufweist, und daß das ALU-Operationsregister (32) und eine weitere durch das Ausgangssignal des Maskenspeichers gesteuerte Funktion jeweils mit einer Anzahl von Bits angesteuert werden, die der Anzahl der Leitungen in dem Datenkanal entspricht.
14. 14. Datenverarbeitungsanlage nach Anspruch 13, dadurch gekennzeichnet, daß die ALU (22) ein erstes und ein zweites Eingaberegister (97, 98) aufweist, die durch das Ausgangssignal des Maskenspeichers (34) über einen der Datenkanäle (134) ansteuerbar sind.
15. 15. Datenverarbeitungsanlage nach Anspruch 14, dadurch gekennzeichnet, daß der Maskenspeicher (34) außerdem über eine Datenleitung (133) mit dem Befehlsadreßregister (28, 29) verbunden ist, an die einige Steuerbits übertragen werden.
16. 16. Datenverarbeitungsanlage nach den Ansprüchen 1 bis 15, dadurch gekennzeichnet, daß die mit zwei Eingaberegistern (97, 98) ausgestattete ALU aus einer Anzahl von Bitpositionen besteht, die der Anzahl der Leitungen eines Datenkanals entspricht, daß dabei jede Bitposition eine Addierschaltung (Fig. 7) enthält, die eine Anzahl selektiv auftastbarer Steuerschalter (107, 108,

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    110, 113, 116, 117 usw.) für eine wahlweise Einschaltung von Teilen der Addierschaltung enthält, und daß ein Operationsdecodierer (99) vorgesehen ist, dessen Ausgangsleitungen (G1 bis G6) mit den entsprechenden Steuerschaltern verbunden und durch eine Anzahl von Signalkombinationen (Fig. 6) zur Ansteuerung verschiedener Teile der Addierschaltung zur Darstellung verschiedener logischer Funktionen, wie z.B. UND, ODER, Exklusiv-ODER, durch diese Teile der Addierschaltung ansteuerbar sind.
17. 17. Datenverarbeitungsanlage nach Anspruch 16, dadurch gekennzeichnet, daß die Addierschaltung aus einem ersten und einem zweiten Exklusiv-ODER-Glied und einer Übertragsstufe besteht, und daß die Eingänge (An, Bn) des ersten Exklusiv-ODER-Gliedes aus den entsprechenden Bitpositionen des ersten und zweiten Eingaberegisters bestehen, und daß die Eingänge des zweiten Exklusiv-ODER-Gliedes am Ausgang des ersten Exklusiv-ODER-Gliedes und an der Übertragsstufe einer anderen Bitposition angeschlossen sind.
18. 18. Datenverarbeitungsanlage nach Anspruch 17, dadurch gekennzeichnet, daß das erste Exklusiv-ODER-Glied eine erste und eine zweite Lastvorrichtung (101, 102) enthält, die jeweils die Drain-Spannung an einen Ausgangsknotenpunkt ankoppeln, daß an der ersten Lastvorrichtung (101) zwei in Reihe geschaltete Feldeffekttransistoren zwischen dem Ausgangsknotenpunkt und der Sourcespannung eingeschaltet sind, daß dabei die erste Ein gabe-Register-Bitposition und eine erste Gate-Leitung (G1) an den Gate-Elektroden des ersten in Reihe geschalteten Paars von FETs (105 bzw. 107) angeschlossen sind, daß die entsprechende zweite Bitposition des Eingaberegisters und die zweite Gate-Leitung an den Gate-Elek-

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    troden eines zweiten Paares von in Reihe geschalteten FETs (106 bzw. 108) angeschlossert sind, daß an der zweiten Lastvorrichtung (102) ein drittes Paar von in Reihe geschalteten FETs (109, 110) und eine Gruppe von drei in Reihe geschalteten FETs (111, 112, 113) zwischen dem Ausgangsknotenpunkt und der Source-Spannung angeschlossen sind, daß dabei die Gate-Elektroden dieses dritten Paares von FETs am Ausgangsknotenpunkt der ersten Lastvorrichtung bzw. an einer dritten Gate-Leitung (G3) angeschlossen sind, und daß die Gruppe von drei in Reihe geschalteten FETs an ihren Gate-Elektroden mit den entsprechenden Bitpositionen (An, Bn) des ersten und zweiten Eingaberegisters (97, 98) bzw. mit einer vierten Gate-Leitung (G4) verbunden sind.
19. 19. Datenverarbeitungsanlage nach Anspruch 17 und 18, dadurch gekennzeichnet, daß das zweite Exklusiv-ODER-Glied eine dritte und vierte Lastvorrichtung (103, 104) enthält, die die Drain-Spannung an einen Ausgangsknotenpunkt ankoppeln, daß bei der dritten Lastvorrichtung (103) ein erster FET (118) und ein viertes Paar in Reihe geschalteter FETs (114, 116) zwischen dem Ausgangsknotenpunkt und der Source-Spannung eingeschaltet sind, daß dabei der Ausgangsknotenpunkt der zweiten Lastvorrichtung und die dritte Gate-Leitung an den Gate-Elektroden des vierten Paares in Reihe geschalteter FETs (114, 116) angeschlosssen sind, daß der Ausgang der UbertragaBbufe (Cn -1) einer anderen Bitposition an der Gate-Elektrode des ersten FET (118) angeschlossen ist, daß außerdem die vierte Lastvorrichtung (104) einen zweiten zwischen Ausgangsknotenpunkt und Source-Spannung eingeschalteten FET sowie dritte und vierte FETs (119, 117) aufweist, die am Ausgangsknotenpunkt angeschlossen und deren Source-Elektroden über einen fünften FET (115) an die Source-

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    Spannung herangeführt sind und daß die Gate-Elektroden des zwei⁴'"".» dritten, vierten und fünften FETs am Ausgangsknotenpunkt der dritten Lastvorrichtung (103), am Ausgang der Übertragsstufe einer anderen Bitposition, an einer fünften Gate-Leitung bzw. am Ausgangsknotenpunkt der zweiten Lastvorrichtung angeschlossen sind.
20. 20. Datenverarbeitungsanlage nach Anspruch 19, dadurch gekennzeichnet, daß die Übertragsstufe aus einem sechsten zwischen dem Ausgangsknotenpunkt der Stufe eingeschalteten FET (128) und einer an deren Gate-Elektrode angeschlossenen sechsten Gate-Leitung (G6) besteht, durch die der Ausgang der Stufe wahlweise abschaltbar ist.
21. 21. Datenverarbeitungsanlage nach den Ansprüchen 15 bis 19, mit einer arithmetischen-logischen Schaltung (ALU), dadurch gekennzeichnet, daß eine erste (An) und eine zweite (Bn) Eingangsleitung an dem ersten, eine erste und zweite Lastvorrichtung (101, 102) enthaltenden Exklusiv-ODER-Glied sowie dritte und vierte Eingangsleitungen an dem zweiten, dritte und vierte Lastvorrichtungen (103, 104) enthaltenden Exklusiv-ODER-Glied angeschlossen sind, wobei der dritte Eingang mit dem Ausgang des ersten Exklusiv-ODER-Glledes und der vierte Eingang mit dem übertrag einer vorhergehenden Stufe der Addierschaltung verbunden ist, daß dabei der vierte Eingang (Cn - 1) durch einen wahlweise betätigbaren Schalter gesperrt werden kann, wodurch das Ausgangssignal des zweiten Exklusiv-ODER-Gliedes gleich dem Ausgangssignal des ersten Exklusiv-ODER-Gliedes wird.
22. 22. Datenverarbeitungsanlage nach den Ansprüchen 1 bis 21, dadurch gekennzeichnet, daß für den Speicher eine Anzahl von mit dem Speicher verbundenen Speicherzugriffsschaltungen (Fig. 10) vorgesehen sind, deren jede eine

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    selbst-taktende Schieberegister-Bitposition enthält, die miteinander zu einem Schieberegister verbunden sind, daß die zusammengeschalteten Schieberegister-Bitpositionen durch ein aktives Bit in der Weise betätigbar sind, daß eine der Zugriffsschaltungen dann Zugriff zu dem Speicher (196, 198) erhält, wenn das aktive Bit in der der Zugriffsschaltung zugeordneten Schieberegister-Bitposition liegt. (Fig. 11, Fig. 12)
23. 23. Datenverarbeitungsanlage nach Anspruch 22, dadurch gekennzeichnet, daß die Schieberegister-Bitpositionen derart miteinander verbunden sind, daß das aktive Bit den einzelnen Schieberegister-Bitpositionen gemäß einer vorbestimmten Rangfolge zuordenbar ist.
24. 24. Datenverarbeitungsanlage nach Anspruch 23, dadurch gekennzeichnet, daß die Schieberegister-Bitposition (Fig. 10) eine erste bistabile Kippschaltung (151) enthält, die durch einen über die Eingangsleitung (144) ankommenden Bitimpuls einstellbar ist, und während einer fortdauernden Speicherzugriffsanforderung durch die zugeordnete Speicherzugriffsschaltung eingestellt bleibt.
25. 25. Datenverarbeitungsanlage nach Anspruch 24, dadurch gekennzeichnet, daß die Schieberegister-Bitposition eine zweite bistabile Kippschaltung (155) enthält, die bei Abwesenheit einer Speicherzugriffsanforderung bei eingestellter erster Kippschaltung (151) eingestellt wird, und die Vorderkante eines Schiebebit-Ausgangsimpulses erzeugt und die erste Kippschaltung sperrt, die daraufhin die zweite Kippschaltung zurückstellt, die damit die Hinterkante des Schiebebit-Ausgangsimpulses erzeugt.

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26. 26. Datenverarbeitungsanlage nach Anspruch 25, dadurch gekennzeichnet, daß zwischen Schiebebit-Eingang (144) und Schiebebit-Ausgang (146) und der ersten Kippschaltung (151) logische Schaltglieder (146, 149, 181, 182) angeordnet sind, die während einer Zugriffsanforderung den Schiebebit-Eingang (144) von der Kippschaltung abtrennen, so daß ein an dem Schiebebit-Eingang auftretender Störimpuls nicht erkennbar die Anwesenheit von mehr als einem einzigen Bit in dem durch die Zusammenschaltung der Schieberegister-Bitposition gebildeten Ring sperrt.
27. 27. Datenverarbeitungsanlage nach Anspruch 26, dadurch gekennzeichnet, daß die Speicherzugriffsschaltungen zu einer Anzahl von Gruppen zusammengefaßt sind, bei denen die Schieberegister-Bitpositionen einer jeden Gruppe einen Ring (199) bilden (Fig. 12) und daß durch eine zusätzliche Steuerschaltung (200, 201, 202) jede Gruppe ihren Speicherzugriff gemäß einer vorgegebenen Rangfolge erhält.
28. 28. Datenverarbeitungsanlage nach Anspruch 27, dadurch gekennzeichnet, daß als zusätzliche Steuerschaltung ein weiteres aus mehreren Bitpositionen (1, 2, 3, 4) zusammengeschaltetes Steuerschieberegister (200) dient, bei dem die Anzahl der Bitpositionen der Anzahl von Gruppen von Schieberegister-Bitpositionen entspricht, daß in dem ebenfalls als Ringzähler geschalteten Steuerschieberegister ein einzelnes Bit die Bitpositionen durchläuft, und daß Mehrfach-Steuerleitungen (183) der Schieberegister-Bitpositionen in jeder Gruppe der ersten Ebene untereinander (199) und über Leitungen (2O2) mit den entsprechenden Bitpositionen des Steuerschieberegisters (200) verbunden sind.

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