DE2720533C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine monolithisch integrierte Schaltungsanordnung der im Oberbegriff des Patentanspruchs 1 genannten Art.

Eine derartige Schaltungsanordnung ist aus der DE-AS 25 53 591 und aus der Zeitschrift "Electronic Letters", Vol. 12, No. 6, 18. 03. 1976, Seiten 140-141 bekannt. Dabei ist ein zu der Halb­ leiterschicht entgegengesetzt dotiertes, streifenförmiges Gebiet vorgesehen, das mit einem Bezugspotential beschaltet ist und zu den an der Oberfläche der Halbleiterschicht befind­ lichen, insbesondere aus Inversionsschichten bestehenden Gegenelektroden der MIS-Speicherkondensatoren mehrerer Speicherelemente hingeführt ist. Unter einem MIS-Speicherkon­ densator wird hierbei ein Kondensator verstanden, der eine durch eine Isolierschicht von einer Siliziumschicht getrennte metallische Gate-Elektrode aufweist, wobei die letztere auch durch eine elektrisch leitende Gate-Elektrode aus hochdotier­ tem Halbleitermaterial, wie z. B. Polysilizium, ersetzt sein kann. Die in den einzelnen Speicherelementen gespeicherten Informationen sind dabei durch die Spannungen an den Gate- Elektroden der jeweiligen MIS-Speicherkondensatoren gegenüber dem durch das streifenförmige Gebiet zugeführten Bezugspo­ tential gegeben. Weiterhin ist zwischen dem Speicherkonden­ satorbereich und dem Feldeffekttransistor jedes einzelnen Speicherelementes ein Bereich vorgesehen, in dem die die Ober­ fläche der Halbleiterschicht bedeckende Isolierschicht wesent­ lich dicker ausgebildet ist als unterhalb der Gate-Elektrode des Speicherkondensators. Hierdurch wird verhindert, daß die sich an der Oberfläche der Halbleiterschicht ausbildende In­ versionsschicht des Speicherkondensators bis zu dem Drain- Gebiet des zugeordneten Feldeffekttransistors hin ausdehnt.

Eine weitere in diesem Zusammenhang anzugebende Veröffent­ lichung ist das IBM Techn. Discl. Bull., Vol. 17, No. 6, November 1974, Seiten 1569-1570, in der durch die Fig. 1 und 2 je ein MOS-Kondensator mit erhöhter Speicherfähigkeit abgebildet und beschrieben wird. Der jeweilige MOS-Kondensator weist neben einer ersten Elektrode eine zusammenhängende Ge­ genelektrode, bestehend aus zwei Teilen, auf. Der eine Teil wird dabei aus einer ersten leitenden Belegung gebildet, die oberhalb der ersten Elektrode angeordnet ist, während der andere Teil aus einer Diffusionszone besteht, die oberflächen­ seitig in den Halbleiterkörper eingefügt ist. In Fig. 2 der genannte Veröffentlichung ist schließlich ein MOS-Kondensator beschrieben, der eine zweite leitende Belegung in Verbindung mit der ersten Elektrode aufweist, wobei diese Belegung ober­ halb der ersten leitenden Belegung angebracht ist. Da jedoch unterhalb der ersten Elektrode ein Teil der Gegenelektrode in Form einer oberflächenseitigen Diffusionszone des Halbleiter­ körpers vorhanden ist, ist wegen des erforderlichen Abstandes zwischen den Rändern zweier nebeneinanderliegender Diffu­ sionszonen und damit zwischen zwei nebeneinander liegenden Speicherzellen ein kompakter Aufbau mit gewünschter Flächen­ ersparnis nicht möglich.

Aufgabe vorliegender Erfindung ist es, bei Schaltungsanord­ nungen der eingangs genannten Art die für die Speicherelemen­ te auf der Halbleiterschicht benötigte Fläche zu reduzieren, um auf einer vorgegebenen Speicherfläche mehr Speicherkapa­ zität unterzubringen oder um für eine vorgegebene Spei­ cherkapazität insgesamt benötigte Halbleiteroberfläche zu verringern.

Das wird erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Maßnahmen erreicht.

Schaltungsanordnungen nach der Erfindung zeichnen sich dabei durch besonders einfache strukturelle Merkmale aus, durch die eine sehr wirksame Reduzierung der für die Speicherelemente benötigten Oberfläche der Halbleiterschicht erreicht wird.

Nachfolgend wird anhand einer Figur eine bevorzugte, erfin­ dungsgemäß ausgebildete Schaltungsanordnung näher beschrieben.

In der Figur ist eine p-leitende Halbleiterschicht 1, z. B. aus Silizium, mit n-leitenden Diffusiongebieten 2 bis 5 ver­ sehen, von denen 2 das Source-Gebiet und 3 das Drain-Gebiet eines ersten Auswahl-MIS-Feldeffekttransistors T ₁ bedeuten. Das Source-Gebiet 2 stellt gleichzeitig einen Teil einer do­ tierten Bitleitung dar, die mit einem Anschluß BL versehen ist. Die mit 6 bezeichnete Gate-Elektrode von T ₁ stellt gleichzeitig den Teil einer Wortleitung dar, die mit einem Anschluß WL beschaltet ist. 4 und 5 bezeichnen das Drain- und Source-Gebiet eines zweiten Auswahl-MIS-Feldeffekttransistors T ₂, dessen Gate-Elektrode mit 7 bezeichnet ist. 5 und 7 sind dabei wieder Teile einer Bitleitung bzw. Wortleitung, die mit entsprechenden Anschlüssen BL′ und WL′ beschaltet sind. Die genannten Wort- und Bitleitungen sind jeweils mehreren gleich­ artig ausgebildeten, auf der Halbleiterschicht 1 angeordneten Auswahltransistoren gemeinsam.

T ₁ wird durch einen Speicherkondensator C ₁ zu einem ersten Speicherelement ergänzt, T ₂ durch einen Speicherkondensator C ₂ zu einem zweiten Speicherelement. Dabei stellt 8 diejenige Elektrode von C ₁ dar, die mit dem Drain-Gebiet 3 von T ₁ ver­ bunden ist. Hieraus ergibt sich, daß im leitenden Zustand von T ₁, der durch das Anlegen eines bestimmten Potentials an WL hervorgerufen wird, eine an dem Bitleitungsanschluß BL liegende, durch ein vorgegebenes Potential dargestellte In­ formation über 2 und 3 der Elektrode 8 zugeführt und somit in C ₁ gespeichert wird. Die der Elektrode 8 entsprechende Elek­ trode von C ₂ ist mit 9 bezeichnet. 10 stellt eine gemeinsame Gegenelektrode zu den Elektroden 8 und 9 dar und ist derart ausgebildet, beispielsweise in Form eines Streifens, daß sie eine allen auf der Halbleiterschicht 1 angeordneten Speicher­ kondensatoren gemeinsame Gegenelektrode ist. In der Figur sind die Speicherkondensatoren C ₁ und C ₂ durch zwischen den Elektroden 8, 10 und 9, 10 eingezeichnete Kondensatorsymbole angedeutet.

Die den Speicherkondensatoren gemeinsame Gegenelektrode 10 ist aus einer elektrisch leitenden Beschichtung gebildet, die über einer die Oberfläche der Halbleiterschicht 1 bedeckenden Iso­ lierschicht 11, z. B. aus SiO₂, aufgebracht ist. Die Form der Elektrode 10 wird dabei vorzugsweise durch Anwendung an sich bekannter fotolithografischer Schritte erhalten. Über der Elektrode 10 wird dann eine weitere Isolierschicht 12, z. B. aus SiO₂, vorgesehen, die dann eine weitere Beschichtung mit einem elektrisch leitenden Material erfährt. Durch Anwendung weiterer fotolithografischer Verfahrensschritte werden schließlich aus diesem Material die gegeneinander isolierten Elektroden 8 und 9 sowie die entsprechenden Elektroden der weiteren, nicht dargestellten Speicherkondensatoren herge­ stellt. Zur Verbindung dieser Elektroden mit den Drain-Gebie­ ten der zugehörigen Auswahl-Feldeffekttransistoren muß vor dem Aufbringen der Beschichtung 8, 9 die Isolierschicht 11 ober­ halb der Gebiete 3, 4 usw. entfernt werden, so daß auch eine Beschichtung der hierdurch entstehenden Ausnehmungen erfolgt. Durch die allen Speicherkondensatoren gemeinsame Bezugselek­ trode 10 wird die Ausbildung von Inversionsschichten in der Halbleiterschicht 1 unterhalb der Elektroden 8 und 9 verhin­ dert, so daß die Bereiche der Speicherkapazitäten C ₁ und C ₂ dicht neben den Drainbereichen 3 und 4 vorgesehen werden können. Hierdurch ergibt sich eine beträchtliche Flächenein­ sparung gegenüber bekannten Speicherelementen dieser Art.

Die elektrisch leitenden Beschichtungen 8, 9 und 10 bestehen zweckmäßigerweise aus stark dotiertem Halbleitermaterial, z. B. aus Polysilizium, oder werden als metallische Beschichtungen ausgeführt. Die dargestellten und beschriebenen Speicherele­ mente werden über die Wortleitungen WL, WL′, die Bitleitungen BL, BL′ und die ein Bezugspotential zuführenden Schaltungs­ teile 10 zum Zwecke des Einschreibens, Auslesens und Regene­ rierens von Informationen in an sich bekannter Weise poten­ tialmäßig gesteuert, wie auch anhand der DE-AS 25 53 591 im einzelnen beschrieben ist.

Claims (3)

1. Monolitisch integrierte Schaltungsanordnung mit auf einer Halbleiterschicht angeordneten Ein-Transistor-Speicherelemen­ ten, die jeweils aus einem Auswahl-MIS-Feldeffektransistor und einem Speicherkondensator bestehen, wobei die mit dem zu speichernden Informationspotential beaufschlagte Elektrode des Speicherkondensators mit dem Draingebiet des Feldeffekttran­ sistors elektrisch leitend verbunden ist, bei der die Source- Anschlüsse der Feldeffekttransistoren mehrerer Speicherele­ mente mit einer gemeinsamen Bitleitung und die Gateanschlüsse der Feldeffekttransistoren mehrerer Speicherelemente jeweils mit einer gemeinsamen Wortleitung verbunden sind und bei der über einer die Oberfläche der Halbleiterschicht bedeckenden Isolierschicht eine erste elektrisch leitende Beschichtung vorgesehen ist, die eine den Speicherkondensatoren aller Speicherelemente gemeinsame Bezugselektrode bildet und an ein Bezugspotential geschaltet ist, dadurch ge­ kennzeichnet, daß die erste elektrisch leitende Beschichtung (10) sich lateral bis zu den Rändern der Drain­ gebiete (3, 4) der Feldeffekttransistoren (T 1, T 2) erstreckt, daß das Bezugspotential so gewählt ist, daß keine Inversions­ schicht unterhalb der elektrisch leitenden Beschichtung (10) entsteht, daß über der ersten elektrisch leitenden Beschich­ tung (10) und von dieser durch eine weitere Isolierschicht (12) getrennt eine zweite elektrisch leitende Beschichtung vorgesehen ist, aus der die gegeneinander isolierten, mit den zu speichernden Informationspotentialen beaufschlagten Elek­ troden (8, 9) der jeweiligen Speicherkondensatoren (C 1, C 2) gebildet sind.

2. Schaltungsanordnung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die erste und/oder die zweite elektrisch leitende Beschichtung aus stark dotiertem Halblei­ termaterial, insbesondere Polysilizium, besteht.

3. Schaltungsanordnung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die erste und/oder die zweite elektrisch leitende Beschichtung als metallische Beschichtung ausgeführt ist.