DE2723466A1

DE2723466A1 - Sammelleitungsanordnung

Info

Publication number: DE2723466A1
Application number: DE19772723466
Authority: DE
Inventors: William Clyde Cockerill; Louis Michael Hornung; Donavon William Johnson; Richard Alan Vrba
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-06-07
Filing date: 1977-05-24
Publication date: 1977-12-22
Also published as: IT1115318B; SG57583G; HK71284A; US4057846A; JPS6035696B2; JPS52149930A; FR2354596B1; GB1571858A; DE2723466C2; MY8400392A; FR2354596A1

Description

Die Erfindung betrifft eine Sanunelleitungsanordnung der im Oberbegriff des Hauptanspruches angegebenen Art.

Durch die Einführung der Großintegration wurde es möglich/ den gesamten Prozessor einer Datenverarbeitungsanlage auf einem einzelnen LSI MOS-Chip unterzubringen. Als Nachteil muß man jedoch in Kauf nehmen, daß das Verhältnis der Anzahl Schaltungen zu der Anzahl verfügbarer Anschlüsse (Pins) sehr hoch wird. Um mit möglichst wenig Anschlüssen auf dem Chip auszukommen ist es bekannt, dieselben Anschlüsse sowohl für Eingang als auch für Ausgang zu benutzen und interne Schaltkreise vorzusehen, die die Daten nach Bedarf zu den Eingangs- oder Ausgangepuffern des Prozessors schalten. Mit einer solchen Anordnung können jedoch Eingangs- und Ausgangsoperationen nur seriell durchgeführt werden. Erst wenn also eine dieser Operationen beendet ist, kann die nächste Operation beginnen. Die Arbeitsgeschwindigkeit des Prozessors wird hierdurch eingeschränkt und ist im wesentlichen durch die Geschwindigkeit der E/A-Geräte gegeben.

Die LSI MOS-Technologie hat auch zu einer ganz wesentlichen Verringerung der physikalischen Größe und der Kosten des Datenspeichers geführt. Bekanntlich muß jeweils, je nach beabsichtigter Verwendung, ein Kompromiß gefunden werden, zwischen !Geschwindigkeit und Kosten des Speichers. Die Einrichtungen, !die zu einem raschen Speicher vorgesehen werden müssen, sind Iteuer. Als Maß für die Geschwindigkeit des Speichers kann die jZugriffszeit genommen werden, d.h. die Zeit, die von dem Moment an verstreicht, zu dem Zugriff zum Speicher und das Auslesen von Daten von einer bestimmten Adresse verlangt wird bis zu dem Zeitpunkt, zu dem die Daten am Ausgang des Speichers verfügbar sind. In den bekannten Einrichtungen werden da-i bei während eines Zeitintervalls, das meist als Maschinenzyklus

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bezeichnet wird, die Adresse der Daten bereitgestellt, die Daten vom Speicher ausgelesen und schließlich die Daten in ein Ausgangsregister des Speichers gesetzt. Erst nachdem diese Operationen beendet sind, kann die Adresse für den folgenden Datenlese- oder Datenschreibzugriff bereitgestellt und ein nächster Maschinenzyklus begonnen werden. Es ist leicht ersichtlich, daß somit die Speicherzugriffszeit sehr wesentlich in die Geschwindigkeit des Prozessors eingeht.

Es ist Aufgabe der vorliegenden Erfindung, für eine Datenverarbeitungsanlage der oben angegebenen Art eine Sammelleitungsanordnung anzugeben, die bei Verwendung von relativ langsamen Speichern einen kontinuierlichen Datenstrom zwischen Prozessor, Speicher und Eingangs-/Ausgangsgeräten erlaubt.

Diese Aufgabe wird durch die im Kennzeichen des Hauptanspruches: beschriebene Einrichtung gelöst.

Durch die Verwendung eines bidirektionellen E/A-Kanals kann die Anzahl der Anschlüsse auf dem Prozessorchip herabgesetzt werden. Dabei entfällt auch die Notwendigkeit, eine elektrische oder logische Pufferung des E/A-Datenstroms auf dem bidirektionellen E/A-Kanal vorzusehen.

Die vorgesehenen Steuerungen verbinden je nach Bedarf die Prozessoreingänge und -ausgänge mit der Speichersammelleitung und der E/A-Datensammelleitung. Die Torschaltung ermöglicht zugleich eine elektrische Verstärkung der niedrigen Treiberströme der Feldeffekttransistor-Peripheriegeräte auf die höheren Treiberströme der schnelleren bipolaren Kanäle zwischen dem Prozessor und dem Speicher.

Die Verwendung eines Decodierers, der Signale vom Prozessor empfängt und die Torschaltung steuert hat den Vorteil, daß durch die wahlweise übertragung der Daten über die gewünschte

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Sammelleitung zu dem gewünschten Gerät die Dateneingangsoperationen des Prozessors mit den Ausgangsoperationen überlappt werden können und ein "pipeline-artiger" Ablauf der Operationen erzielbar ist. Darunter wird verstanden, daß laufend Anstöße zu Operationen erfolgen, die dann gleichzeitig nebeneinander verlaufen. Die Sammelleitungsstruktur nach der vorliegenden Erfindung schafft dabei die Möglichkeit, die Adresse für den nächsten Speicherzyklus und die Daten im Falle eines Schreibzyklus vom Prozessor zum Speicher zu übertragen, bevor die vorher vom Speicher ausgelesenen Daten zum Prozessor übertragen worden sind. Die Geschwindigkeit des Prozessors wird dadurch beträchtlich erhöht, ohne daß hierfür ein besonderer Aufwand nötig wäre. Natürlich können die Daten im Prozessor erst verarbeitet werden, wenn sie zum Prozessor gelangt sind. Die vorliegende Erfindung betrifft also vor allem Prozessoren, die derart aufgebaut sind, daß eine zeitliche Verzögerung zwischen der Ausgabe der Speicheradresse und dem Erhalt der Daten dieser Adresse im Prozessor zulässig ist. Solche Prozessoren werden als "Pipeline-Prozessoren" bezeichnet.

Die erfindungsgemäße Verwendung von unidirektionellen Sammelleitungen macht es ebenfalls möglich, die Anzahl der Anschlüsse (Pins) zu verringern, ohne daß sich dabei der Wirkungsgrad des Prozessors verschlechtert. Die Nachteile der bekannten Systeme, daß die meisten Anschlüsse für E/A-Geräte vorgesehen werden müssen, während der Großteil des Datenverkehrs zwischen Prozessor und Speicher stattfindet, werden durch die erfindungsgemäße Kombination von unidirektionellen und bidirektionellen Sammelleitungen vermieden.

Vorteilhafte Weiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.

Ein Ausführungsbeispiel der Erfindung soll nun anhand von Figuren beschrieben werden.

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Es zeigen:

Fig. 1 ein Blockdiagramm einer Datenverarbeitungsanlage mit Logikeinrichtungen zur Steuerung der Daten,

Fig. 2 ein Blockschema der Logikeinrichtungen zur

Steuerung der Daten und

Fig. 3 eine detaillierte Darstellung der in Fig. 2

gezeigten Torschaltungslogik.

Fig. 1 zeigt ein Blockschema einer Datenverarbeitungsanlage mit einer Datensteuerlogik. Die Anlage enthält eine zentrale Verarbeitungseinheit CPU 1, deren Ausgang mit einer Datensammel leitung 11 und deren Eingang mit einer Datensammelleitung 14 verbunden ist. Die CPU 1 enthält einen Prozessor und eine Speichersteuerung für direkten Zugriff DMA zur übertragung von Daten zwischen dem Speicher und den E/A-Geräten zwischen den Prozessorzyklen. Beiden Datensammelleitungen 11 und 14 sind vorzugsweise als unidlrektionelle Datensammelleitungen aufgebaut, können also Daten nur in einer Richtung übertragen. Die CPU 1 ist außerdem mit einem Decodierer 4, einer Samme1-leitungssteuerungslogik 3 über eine Steuersignalleitung 15 verbunden. Die Leitung 15 überträgt codierte Takt- und Steuerdaten zu der Sammelleitungssteuerlogik 3 von der Taktsteuerung der Anlage und der CPU. Die Datensammelleitung 11 ist mit dem Eingang des Speichers 2 verbunden und überträgt Adressen und Daten von der CPU zum Speicher 2. Die Datensammelleitung ist ferner mit dem Eingang der Torschaltung 5 verbunden und überträgt Ausgangsdaten von der CPU zu der Torschaltung. Der Ausgang des Speichers 2 ist mit der unidirektionellen Sammelleitung 12 verbunden, welche die Daten vom Speicher 2 zur Torschaltung 5 überträgt. Die Torschaltung ist mit dem Decodierer 4 über die Signalleitung 16 verbunden und empfängt vom

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Decodierer 4 Steuersignale, durch die die Sammelleitungen 14 und 13 ausgewählt werden können, wenn eine langsame Eingangs/ Ausgangs-Datenübertragung verlangt wird. Die Sammelleitung ist eine bidirektionelle Sammelleitung, die also Daten in beiden Richtungen übertragen kann. Sie ist mit langsamen Eingangs/ Ausgangsgeräten I/O 6 bis 10 verbunden. Die Sammelleitung 14 ist eine unidirektionelle Sammelleitung und ist mit dem Eingang der CPU 1 verbunden.

In Fig. 2 ist der Decodierer 4 und die Torschaltung 5 genauer gezeigt. Der Decodierer 4 ist mit der CPU über Steuerleitungen 15 verbunden und empfängt codierte Steuersignale von der CPU, die die Konfiguration bestimmen, in der die Sammelleitungen mittels der Torschaltung 5 verbunden werden. Der Decodierer empfängt ein Signal CWRT 451 das angibt, ob die gewünschte Operation eine Schreibeoperation ist, ferner ein Signal POR 421 das angibt, ob die Operation eine "Anschalte-Rückstell-Operation" ist, ferner ein Signal ADR12 419, welches den lAdreßzyklus der Operation angibt, ferner ein Signal MEMCY Idas angibt, ob die Operation eine Speicherzyklusoperation ist, die vom Prozessor oder von der Speichersteuerung initiiert wurde, z.B. zur Zyklusentnahme, und schließlich die Signale XCC 475 und CHNSW 405, die die Taktsignale für die Operation darstellen. Das Signal XCC definiert dabei den Beginn des Zyklus und entspricht der Phase 1 des Prozessors. CHNSW defi- ; niert den Zeitpunkt, zu dem die Dateneingangssammelleitung DIO während der Prozessorphase zwei umgeschaltet werden soll. Zwei andere Eingänge INHDI 401 und INHIO 413 liefern Prüfsignale, ; lie dazu benutzt werden können, den Decodierer und die Torschaltung während der Prüfung der Einheit außer Betrieb zu ' setzen. i

j 3ie in Fig. 3 gezeigte Speichersteuerung für direkten Zugriff \ 3MA ist ausgangsmäßig mit dem Prozessor zusammengeschaltet, ; tun direkte Datenübertragungen zwischen dem Speicher und den i/O-Geräten zwischen den Prozessorzyklen durchzuführen. AT 97f ÖÖ4

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Die Speichersteuerung DMA ist mit der Prozessoreingangssammelleitung 14 und Ausgangssammelleitung 11 verbunden und arbeitet im Uberlappungsmodus. Die binären Signale auf der Steuerleitung 15 werden vom Decodierer 4 decodiert. Das decodierte Signal gelangt vom Ausgang des Decodierers 4 über die Leitung 16 zur i

Torschaltung 5. Ist die von der CPU verlangte Operation eine Ausgangsoperation, verbindet die Torschaltung 5 die Datensam- j melleitung 11 mit der Sammelleitung 13 und der Sammelleitung 14| und ermöglicht so die Datenübertragung von der CPU zu dem ! gewünschten I/O-Gerät 6 bis 10 oder zu einem I/O-Gerät auf der \ Sammelleitung 14. Ist eine Eingangsoperation zur CPU von den I/O-Geräten 6 bis 10 gewünscht, verbindet die Torschaltung 5 die Datensammelleitung 13 mit der Sammelleitung 14 zur Datenübertragung zu der CPU 1. Zusätzlich wird die Datensammelleitung 11 mit der Datensammelleitung 14 verbunden, um Daten zu der CPU von den I/O-Geräten auf der Sammelleitung 11 übertragen zu können. Wird keine Operation gewünscht, die mit I/O-Geräten zusammenhängt, trennt die Sammelleitungssteuerlogik 3 die langsame I/O-Datensammelleitung 13 von der Prο-zessorausgangsdatensammelleitung 11 und der Prozessoreingangsdatensammelleitung 14. Die Sammelleitungen 11 und 14 sind Hochgeschwindigkeitssammelleitungen die es dem Prozessor gestatten, im Pipelinemodus zu arbeiten, in dem Lese- und Schreibzugriffe zum Speicher 2 überlappt werden.

In Fig. 1 ist zu sehen, daß die I/0-Geräte die ungefähr gleichschnell arbeiten wie der Speicher direkt am Ende der Daten-Sammelleitungen 11 und 14 zusammen mit dem Speicher 2 parallel {verbunden werden können, ohne daß dabei der Wirkungsgrad des Prozessors herabgesetzt wird. Diese I/O-Geräte sind in Fig. 1

als Einheit 23 dargestellt. Ebenso können auch andere Hochgeschwindigkeitsspeicher, die in der Einheit 24 zusammengefaßt sind, mit den Datensammelleitungen 11 und 14 verbunden werden. Die Speicher 24 müssen dann jedoch eigene logische Torschaltungen analog der Torschaltung 5 aufweisen.

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Die Einheit 25 in Fig. 1 zeigt eine zweite Sammelleitungssteuerlogik SLIO, welche gleich ist der Steuerlogik 3 und die dazu benutzt werden kann, die Datenübertragung zu anderen langsamen I/O-Geräten zu steuern, die sich auf anderen Schaltungsgraden befinden.

Die I/0-Geräte 6 bis 10 arbeiten wesentlich langsamer als der Speicher 2 und setzen den Wirkungsgrad des Systems dadurch herab, daß überlappte Eingangs- und Ausgangsoperationen verhindert werden. Die Zugriffe zu diesen Geräten erfordern jedoch relativ wenig Prozessorzeit und der Wirkungsgrad des Systems wird wesentlich erhöht, indem diese langsamen Geräte vom System während der Hochgeschwindigkeitszugriffe abgetrennt werden.

Schnelle I/0-Geräte, welche keine DMA Verwendung bei Lese- oder Schreibzugriffen verlangen, können mit jeder der Sammelleitungen 11 oder 14 verbunden werden. In der gezeigten Konfiguration sind die I/0-Geräte direkt mit dem Prozessor über die Sammelleitung 11 für Ausgangsoperationen verbunden, während Einigangsoperationen zum Prozessor von diesen Geräten über die Torschaltung 5 und die Dateneingangssammelleitung 14 durchgeführt werden. Ist ein I/O-Gerät direkt mit der Sammelleitung 14 verbunden, werden Eingangsoperationen zum Prozessor von diesem Gerät direkt durchgeführt, während jedoch Ausgangsoperationen vom Prozessor über die Torschaltung 5 geleitet werden. Außerdem muß verhindert werden, daß das I/O-Gerät die Datensammelleitung 14 zugleich mit Prozessorlesezugriffen zum , Speicher 2 benutzt, wenn das I/O-Gerät direkt mit der Sammelileitung 14 verbunden ist. Um zu verhindern, daß das I/O-Gerät baten vernichtet, die vom Speicher 2 zum Prozessor übertragen !werden, muß im I/O-Gerät Vorsorge getroffen werden, daß es erst beginnt Daten auf die Sammelleitung 14 auszusenden, wenn das Signal CHNSW anliegt. Wenn diese schnellen I/0-Geräte sowohl DMA Lese- als auch Schreiboperationen verlangen, müssen sie sowohl mit der Sammelleitung 11 als auch mit der Sammel-

leitung 14 verbunden werden.
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Fig. 3 zeigt die Torschaltung 5 im einzelnen. Die Ausgangssignale vom Decodierer 4 gelangen über die Steuerleitung 16 zur Torschaltung 5. Hierbei handelt es sich um das Signal OUTPUT 417 das angibt, ob die Operation eine Ausgangsoperation von der CPU 1 ist, um das Signal DMARD 455 und DMAWT 463 die angeben, ob die Operation einen direkten Speicherzugriff für j Lesen oder Schreiben beinhaltet, um die Signale INOUT 441 und !

INOUT 437 die angeben ob die Operation eine I/0-Operation ist, um das Signal INHDI 403 das angibt, ob die Operation eine Prüfoperation ist, und um das Signal IOCIN 429 das angibt, ob die Operation eine Eingangsoperation von einem I/O-Gerät ist.

IOCIN 429 und DMAWT 463 sind die Eingangssignale zu dem NAND-Glied 504 das seinen Ausgang verbunden hat mit dem Ausgang des NAND-Gliedes 502 und angibt, ob die Daten auf der bidirektionelr len Sammelleitung 13 von den I/O-Geräten 6 bis 10 Eingangs- ' daten zu dem NOR-Glied 506 sind. Das Glied 506 treibt die Sammelleitung 11, die mit dem Eingang des Speichers 2 verbunden ist. Sein Ausgang ist am Knoten 505 mit den Eingängen 11a und 11b zu den Torschaltungen verbunden, die die Sammelleitung 14 zum Prozessor steuern und die Sammelleitung 13 für Ausgangsoperationen zu den I/O-Geräten steuern. Der Eingang des NAND-Gliedes 508 ist über die Leitung 11a mit dem Ausgang des NOR-Gliedes 506 verbunden. Die Arbeitsweise des NAND-Gliedes 508 Wird durch das Signal INOUT auf der Eingangsleitung 441 gesteuert. Das NAND-Glied 508 steuert die übertragung der Daten yon den I/O-Geräten über die Sammelleitung 14 zum Eingang des prozessors. Der Ausgang des NAND-Gliedes 508 ist mit den Ausgängen der NAND-Glieder 510 und 512 am Knoten 507 zusammengeschaltet. Das NAND-Glied 512 hat seinen Eingang mit dem Ausgang des Speichers 2 über die Sammelleitung 12 verbunden. Das NAND-Glied 512 wird über das Steuersignal INOUT auf der Eingangsleitung 437 gesteuert und ermöglicht die Datenübertragung vom Speicher über die Sammelleitung 14 zum Eingang des Prozessors. Den Eingang zum NAND-Glied 510 stellt das Steuer-

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Signal INHDI auf der Leitung 403 dar. Dieses Signal kann dazu benutzt werden, die Datenübertragung über das NAND-Glied 508 oder das NAND-Glied 512 während Prüfoperationen zu verhindern. Die zusamnengeschalteten Ausgänge der NAND-Glieder 508, 510 jund 512 treiben den Eingang des NOR-Gliedes 514, das den Samknelleitungstreiber für die Sammelleitung 14 darstellt, die mit {dem Eingang der CPU 1 verbunden ist.

ber Ausgang des NOR-Gliedes 506 ist außerdem mit dem Eingang jdes NAND-Gliedes 516 über die Sammelleitung 11b verbunden. Hierdurch wird ein Übertragungsweg von der Sammelleitung 11 {für frühere Datenausgangsoperationen vom Prozessor zu den I/O-Geräten über die Sammelleitung 13 geschaffen. Die Sammelleitung 11b treibt das NAND-Glied 516 und stellt außerdem einen zweiten übertragungsweg zur Verfügung für Daten vom Prozessor Über die Sammelleitung 11 zu einem I/O-Gerät, das an die 1/0-bammelleitung 13 angeschlossen ist. Hierdurch wird es dem Prozessor ermöglicht, Ausgangsoperationen zu den I/O-Geräten mit Lesezugriffen vom Speicher 2 zum Prozessor über die SammeljLeitungen 12 und 14 zu überlappen. Wenn also eine Leseoperation vom Prozessor initiiert wird, muß er nicht auf die datenübertragung vom Speicher warten, sondern kann seine Arbeite reise fortsetzen und z.B. Daten zu I/O-Geräten die entweder lit der Sammelleitung 11 oder der Sammelleitung 13 verbunden ind ausgeben. Die Arbeitsweise des NAND-Gliedes 516 wird vom ' teuersignal DMARD auf der Leitung 455 gesteuert. Das Ausgangsignal des NAND-Gliedes 516 treibt das NOR-Glied 522 und ist j tuBerdem mit den Ausgangssignalen der NAND-Glieder 518 und 520 usammengeschaltet. Der Eingang des NAND-Gliedes 518 ist mit den Ausgang des NOR-Gliedes 514 verbunden und steuert die Datenübertragung vom Speicher 2 zu den I/O-Geräten, während einer fallweisen Zyklusentnahmeoperation. Die Arbeitsweise des NAND-Gliedes 518 wird vom Signal OUTPUT auf der Leitung 417 gesteuert. )as NAND-Glied 520 wird durch die Signale DMARD und OUTPUT jesteuert und verhindert die Datenübertragung zu dem 1/0-

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Sammelleitungstreiber 522, wenn die Operation eine Eingangsoperation von Daten zum Prozessor vom Speicher 2 oder von einem der I/O-Geräte betrifft. Das NOR-Glied 522 stellt den Sammelleitungstreiber von der I/0-Sammelleitung 13 dar.

Die Sammelleitungstreiber 506, 514 und 522 sind als Logikglie- , der mit offenem Kollektor ausgeführt. Für jede Datensammelleitung muß daher ein gemeinsamer Verbindungswiderstand R vorgesehen werden, der mit der Speisespannung V verbunden ist.

Es soll nun die Arbeitsweise der gezeigten Einrichtung beschrieben werden. Angenommen wird zunächst, daß die CPU 1 eine Datenübertragung vom Speicher 2 zu der CPU verlangt. Der Prozessor und die Taktsteuerung geben die folgenden Signale zum Steuerdecodierer 4 auf der SteuerSammelleitung 15 ab:

- eine logische Null für MEMCY auf der Leitung 423 die angibt, i daß ein Speicherzyklus verlangt wird, :

- eine logische Eins für DMAM auf der Leitung 457 die angibt, j daß die Operation keine direkte Speicherzugriffsoperation ist,

- eine logische Eins für CWRT auf der Leitung 451 die angibt, daß die Operation eine Prozessorleseoperation ist,

- eine logische Eins für POR die angibt, daß die Operation nicht eine Spannungseinschaltesequenz ist und

- logische Einsen für INHDI und INHIO die angeben, daß die Operation nicht eine Prüfoperation ist.

Die restlichen Signale ADRI2 auf der Leitung 419, CHNSH auf ier Leitung 405 und XCC auf der Leitung 475 liefern die Adreß- and Taktinformation.

piese Signale werden vom Decodierer 4 decodiert und liefern die !folgenden Steuersignale zu der Torschaltung 5 auf den Steuerte it ungen 16:

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- eine logische Eins für IOCIN auf der Leitung 429 die angibt, daß die Operation nicht eine I/O-Eingangsoperation ist,

- eine logische Eins für DMAWT auf der Leitung 463 die angibt, daß die Operation nicht eine direkte Speicherzugriffsschreibeoperation ist,

- eine logische Null für INOUT und eine logische Eins für INOUT die angeben, daß die Operation nicht eine I/0-Operation ist,

- eine logische Null für INHDI auf der Leitung 403 die angibt, daß die Operation nicht eine Prüfoperation ist,

- eine logische Eins für DMARD auf der Leitung 455 die angibt, daß die Operation nicht eine direkte Speicherzugriffsleseoperation ist und

- eine logische Eins für OUTPUT die angibt, daß die Operation nicht eine Ausgangsoperation vom Prozessor ist.

!Die Daten vom Speicher werden auf die Speicherausgangsdatenjeammelleitung MOO12 ausgegeben, die das NAND-Glied 512 treibt. t>as Signal INOUT zum NAND-Glied 512 auf der Leitung 437 ist eine logische Eins und veranlaßt das NAND-Glied 512, die Daten über Iden Ausgangsknoten 507 zum Eingang des Sammelleitungstreiber 514 zu übertragen. Da das Signal INOUT auf der Leitung 441 das las NAND-Glied 508 steuert und das Signal INHDI auf der Leitung 403 das das NAND-Glied 510 steuert beide logische Nullen sind, ■rird kein Inhibitsignal am Knoten 507 erzeugt, daß die Datenübertragung vom Glied 512 zum Treiber 514 verhindern könnte. )er Sammelleitungstreiber 514 überträgt die Daten auf die )ateneingangssammelleitung DIO 14, die mit dem Eingang des Prozessors 1 verbunden ist. Die Daten werden außerdem zum Einang des NAND-Gliedes 518 geliefert, der mit der Datenleitung , 14 zusammengeschaltet ist. Die Kombination der Signale DMARD ind OUTPUT verhindern jedoch die Datenübertragung zum Sammel- j Leitungstreiber 522, der die I/O-Datensammelleitung 13 steuert.

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FUr eine Prozessor-Schreibeoperation zum Speicher werden die gleichen decodierten Steuersignale für die Torschaltungslogik verwendet und der Prozessor schreibt direkt in den Speicher 2 über die Datensairanelleitung MIO.

Um eine Ausgangsoperation vom Speicher zu einem ausgewählten I/O-Gerät durchzuführen liefert der Prozessor über die Steuersammelleitung 15 die folgenden Steuersignale zum Decodierer 4:

- eine logische Null für MEMCY auf der Leitung 423 die angibt,

daß die Operation nicht einen Speicherzyklus benötigt,

- eine logische Eins für DMAM auf der Leitung 457 die angibt, daß die Operation keinen direkten Speicherzugriff beinhaltet,;

- eine logische Eins für POR auf der Leitung 421 die anzeigt, daß die Operation nicht eine Netzspannungseinschalteseguenz beinhaltet und

- eine logische NQlI für CWRT auf der Leitung 451 die anzeigt, daß die Operation eine Schreiboperation ist.

Die restlichen Signale sind dieselben wie für einen Prozessorlesezugriff zum Speicher.

Diese Steuersignale vom Prozessor werden vom Decodierer 4 decodiert und liefern die folgenden Steuersignale zu der Torschaltung 5:

r eine logische Eins für IOCIN auf der Leitung 429 die angibt, daß die Operation nicht eine I/O-Eingangsoperation ist,

- eine logische Eins für DMAWT auf der Leitung 463 die anzeigt, daß die Operation nicht einen direkten Speicherschreibzugriff beinhaltet,

*· eine logische Eins für INOüT auf der Leitung 441 und eine Null für INOUT auf der Leitung 437 die anzeigen, daß die Operation eine I/0-Operation ist,

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- eine logische Null für INHDI auf der Leitung 403 die anzeigt, daß die Operation keine Prüfoperation ist,

- eine logische Eins für DMARD auf der Leitung 455 die anzeigt, daß die Operation nicht eine direkte Speicherzugriffsleseoperation ist und

- eine logische Null für OUTPUT auf der Leitung 417 die anzeigt, ■ daß die Operation eine Prozessorausgangsoperation ist.

Die Daten werden vom Prozessor über die Datensanunelleitung 11 zur Datensteuerungstorschaltung 5 übertragen. Die Sammelleitung 11 ist am Knoten 505 mit dem Ausgang des Sammelleitungstreibers 506 und den Eingängen zu den NAND-Gliedern 508 und 516 zusammengeschaltet. Das Steuersignal für das NAND-Glied 516 DMARD ist eine logische Eins (Leitung 455), so daß die Daten zum Sammelleitungstreiber 522 übertragen werden. Das Signal OUTPUT erzeugt eine logische Null an den Ausgängen beider NAND-Glieder 518 und 520, so daß die Datenübertragung Vom NAND-Glied 516 zum Sammelleitungstreiber 522 nicht verhindert wird. Der Treiber 522 gibt sodann die Daten auf die 1/0-{Sammelleitung 13 zum ausgewählten I/O-Gerät.

[Jm eine Eingangsoperation von einem I/O-Gerät durchzuführen Let es nur notwendig, das Signal CWR auf der Leitung 451 in sine logische Eins umzuändern die angibt, daß die Operation licht eine Prozessorschreibeoperation ist. Dieser Wechsel rird vom Decodierer 4 decodiert und erzeugt einen Wechsel lea Signales OUTPUT auf der Leitung 417, das somit eine logiiche Eins wird und anzeigt, daß die Operation nicht eine Ausrangsoperation ist und das Signal IOCIN auf der Leitung 429 las zu einer logischen Null wird und damit anzeigt, daß die )peration eine Eingangsoperation von einem I/O-Gerät ist. )ie Eingangsdaten werden vom betrachteten I/O-Gerät auf die Sammelleitung 13 gegeben. Das Signal IOCIN ist eine logische ! lull und erzeugt eine logische Eins am Ausgang des NAND-

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Gliedes 504 und verhindert damit nicht die Datenübertragung über das NAND-Glied 502, dessen Ausgang mit dem Ausgang des NAND-Gliedes 504 zusammengeschaltet 1st. Das Ausgangssignal des NAND-Gliedes 502 treibt den Sammelleitungstreiber 506 und überträgt damit die Daten in die NAND-Glieder 508 und 516. Für Hochgeschwindigkeits-I/O-Geräte die mit der Sammelleitung ; 11 verbunden sind, werden die Daten auf die Sammelleitung 11 und die Eingänge der NAND-Glieder 508 und 516 über die Leitungen , 11a und 11b gegeben. Das Steuersignal INOUT auf der Leitung 441 ist eine logische Eins, so daß die Torschaltung 508 die Daten zum Treiber 514 überträgt. Die NAND-Glieder 510 und 512 ; die am Knoten 507 mit dem NAND-Glied 508 zusammengeschaltet j sind, verhindern nicht den Ausgang vom NAND-Glied 508, da beide; Signale INHDI und INOUT logische Nullen sind. Der Treiber 514 überträgt somit die Daten auf die Sammelleitung 14, die mit den) Eingang des Prozessors verbunden ist. ι

Ausgangsübertragungen vom Prozessor zum Speicher oder zu einem I/O-Gerät werden überlappt mit Prozessorlesezugriffen zum Speicher 2 ausgeführt. Während des betrachteten Zyklus wird die Speicheradresse geliefert. Die Daten werden während der zweiten Hälfte des betrachteten Zyklus oder der ersten Hälfte des nächsten Zyklus übertragen. Der Prozessor gibt die Adresse und die Daten zum Speicher 2 aus, der die Adresse in einem Register festhält. Der Datenausgang vom Speicher auf die Sarame I leitung 14 kann bis zu einem vollen Prozessorzyklus verzögert werden. Während dieser Zeit ist der Prozessor frei Dateneingangs- oder Ausgangsoperationen im Zusammenhang mit I/O-Geräteii auszuführen oder auch den Speicher nochmals anzusprechen. Wenn die nächste Instruktion eine Ausgangsoperation vorschreibt, werden die Daten über die Datensammelleitung 11 zum Knoten 505 gegeben. Die Daten werden jedoch durch das Steuersignal INOUT daran gehindert, über das NAND-Glied 508 zu laufen.

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Dadurch wird verhindert, daß die Daten mit Daten kollidieren, !die aus dem Speicher kommen und über den Knoten 507 laufen müssen. Die Sammelleitung 11b stellt jedoch einen NYbendraht für die Daten zum NAND-Glied 516 dar. Das Ausgangssignal vom NAND-Glied 516 wird vom Signal OUTPUT gesteuert, so daß die Daten wie vorhin für eine Ausgangsoperation beschrieben zum Sammelleitungstreiber 522 gelangen. Die Daten vom Speicher 2 passieren die Speicherausgangssammelleitung 12, das Tor 512, den Sammelleitungstreiber 514 und die Dateneingangssammelleitung 14, wie ebenfalls vorher beschrieben.

Die Sammelleitungs-Steuerlogik steuert auch die Datenübertragung während zwei speziellen Operationen: "direkte Speicherzugriff sleseoperation" DMARD, und "direkte Speicherzugriffsschreibeoperation" DMAWT. Diese beiden Operationen werden von der Speichersteuerung für direkten Zugriff gesteuert, die funktionell mit dem Prozessor derart zusammengeschaltet ist, daß sie die gleichen Schaltungen wie der Prozessor benutzen kann. Diese Speichersteuerung für direkten Zugriff DMA führt !Zyklusentnahmeoperationen zwischen Prozessorzyklen durch und überträgt Daten direkt zwischen dem Speicher 2 und den 1/0-Geräten 6 bis 10.

!Nährend direkten Speicherzugriffsleseoperationen vom Speicher jsu einem ausgewählten I/O-Gerät werden vom Prozessor die _: gleichen Signale abgegeben wie für eine Prozessorleseoperation, wobei jedoch von der DMA das Signal DMAM zu einer logischen \ RuIl verändert wird und damit anzeigt, daß die Operation einen direkten Speicherzugriff betrifft. Die Veränderung dieses j Signales auf der Leitung 457 bewirkt auch über den Decodierer 4J •inen Wechsel des Signales DMARD auf der Leitung 455 von einer logischen Eins zu einer logischen Null was anzeigt, daß die Operation eine DMA Leseoperation ist. Die Datenausgangsübertragung vom Speicher 2 auf die Datensammelleitung 12 erfolgt dann über denselben Pfad wie oben für eine Prozessorleseoperatipn

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beschrieben, also über das NAND-Glied 512 und den Sammelleitungstreiber 514 auf die Sammelleitung 14. Die Veränderung des Signales DMARD auf der Steuerleitung 455 bewirkt aber außerdem, daß die Daten auch über das NAND-Glied 518 zum Sammelleitungs- |

I treiber 522 gelangen. Dieser gibt dann die Daten auf die i Sammelleitung 13 zum ausgewählten I/O-Gerät 6 bis 1O. Da die j Daten also auch auf der Dateneingangssammelleitung 14 erscheine^, kann die Operation eine Leseoperation von Daten in die Speichersteuerung DMA selbst oder zu einem I/O-Gerät sein. ,

In gleicher Weise werden für eine DMA Schreibeoperation in den \

ι Speicher 2 von einem I/O-Gerät dieselben Prozessorsteuersignale:

verwendet wie für eine Prozessorschreibeoperation, mit Ausnahme! jedoch des Signales DMAM auf der Leitung 457, das zu einer logischen Null wird. Damit wird auch das Signal DMAWT von einer logischen Eins zu einer logischen Null verändert und zeigt ^: damit an, daß die Operation eine direkte Speicherzugriffs*- , schreibeoperation betrifft. Das ausgewählte I/O-Gerät gibt die Daten auf die Sammelleitung 13, die zum NAND-Glied 502 führt.

Der Wechsel des Signales DMAWT auf der Steuerleitung 463 hebt die Verhinderung am Knoten 503 auf und gestattet damit dem NAND-Glied 502 den Sammelleitungstreiber 506 zu speisen. Dieser gibt die Daten auf die Sammelleitung 11 für einen Dateneingang zum Speicher 2 auf der Dateneingangssammelleitung MIO. Es ist festzustellen, daß für eine DMA Schreibefunktion die Sammelleitung 11 als bidirektionelle Sammelleitung ausgeführt Werden muß. Die Speichersteuerung für direkten Zugriff DMA kann auch die Daten von einer Speicheradresse zu einer anderen Übertragen und Daten von einem I/O-Gerät zum Speicher übertragen.

At 97& 0O4

709851/076S

Leerseite

Claims

PATENTANSPRÜCHE

Sanunelleitungsanordnung zur gegenseitigen Verbindung einer zentralen Verarbeitungseinheit, eines zentralen Speichers und peripheren Geräten,
gekennzeichnet durch eine erste Sammelleitung (11) zwischen dem Ausgang der zentralen Verarbeitungseinheit

(I) und dem Eingang des Speichers (2) sowie dem ersten Eingang einer Datenübertragungstorschaltung (5), durch eine zweite Sammelleitung (12) zwischen dem Ausgang des Speichers (2) und einem zweiten Eingang der Torschaltung (5),

durch eine dritte Sammelleitung (14) zwischen dem Ausgang der Torschaltung (5)

und dem Eingang der zentralen Verarbeitungseinheit (1), durch eine vierte Sammelleitung (13) zwischen dem Ausgang der Torschaltung (5) und den peripheren Geräten (I/O, 6 bis 10),

sowie durch einen von der zentralen Verarbeitungseinheit (1) gesteuerten Decodierer (4) zur Durchschaltung der Torschaltung (5) in der Weise, daß je nach gewünschter Datenübertragung die Sammelleitungen in geeigneter Weise verbunden werden.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet,

daß die erste (11), die zweite (12) und die dritte (14) Sammelleitung als unidirektionelle Datensammelleitung und die vierte Sammelleitung (13) als bidirektionelle Datensammelleitung ausgeführt sind.
3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite (12) und die dritte (14) Sammelleitung als unidirektionelle Datensammelleitung und die erste

(II) und die vierte (13) Datensammelleitung als bidirek-* tionelle Datensammelleitung ausgeführt sind.

AT 976 OO4

ORIQINAL INSPECTED

7098S1 /0765
4. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Torschaltung (5) den Speicher (2) mit den peripheren Geräten (6 bis 10) während Zyklusentnahmeoperationen verbindet.
5. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Torschaltung (5) den Ausgang der zentralen Verarbeitungseinheit mit einem gewünschten peripheren Gerät (6 bis 10) und gleichzeitig den Eingang der zentralen Verarbeitungseinheit (1) mit dem Ausgang des Speichers (2) verbindet.
6. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß langsame periphere Geräte (6 bis 10) mit dem Ausgang der Torschaltung (5) verbunden werden, während jedoch schnelle periphere Geräte (23) deren Arbeitsgeschwindigkeit mit der des Speichers (2) vergleichbar ist und andere schnelle Speicher (24) eingangsseitig mit der ersten Sammelleitung (11) und ausgangsseitig mit der dritten Sammelleitung (14) verbunden werden.

AT 976 OO4

7098BI/0765