DE2804915A1 - Umsetzer - Google Patents

Umsetzer

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DE2804915A1 DE19782804915 DE2804915A DE2804915A1 DE 2804915 A1 DE2804915 A1 DE 2804915A1 DE 19782804915 DE19782804915 DE 19782804915 DE 2804915 A DE2804915 A DE 2804915A DE 2804915 A1 DE2804915 A1 DE 2804915A1
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    • H03M3/30Delta-sigma modulation
    • H03M3/50Digital/analogue converters using delta-sigma modulation as an intermediate step
    • H03M3/502Details of the final digital/analogue conversion following the digital delta-sigma modulation

Description

280431$
THE POST OFFICE, London, WlP 6HQ, Großbritannien
Umsetzer
Die Erfindung betrifft einen Umsetzer zum Umsetzen eines Delta-Sigma-Modulationssignales (auch als Pulsdichte-Modulationssignal bezeichnet) in ein Pulscode-Modulationssignal (PCM-Signal).
Ein Delta-Sigma-Modulationssignal ist ein Ein-Bit-Größe-Code und besteht aus einem Strom von Impulsen fester Frequenz, die entweder eine binäre 1 oder 0 darstellen. Der Wert des Ausgangssignales des Stromes ist das mittlere Verhältnis der "1"-Werte zu den "O"-Werten im Strom, d. h. der Mittelwert des Stromes.
Ein Delta-Sigma-Modulator kann als Anfangsstufe in einem Analog-PCM-Codierer verwendet werden. Der Delta-Sigma-Modulator wird mit einem zu digitalisierenden Analog-Signal versorgt und erzeugt ein einzelnes Bit je Abtastung, wobei der Delta-Sigma-Modulationscode das Analog-Signal darstellt. Der Delta-Sigma-Modulationscode hat eine
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relativ hohe Abtastgeschwindigkeit und wird in ein Pulscode-Modulationssignal mit beträchtlich geringerer Abtastgeschwindigkeit und einigen Bits je Abtastung umgewandelt.
Es ist Aufgabe der Erfindung, einen Umsetzer zum Umsetzen eines Delta-Sigma-Modulationssignales in ein PCM-Signal anzugeben.
Die Lösung dieser Aufgabe ist bei einem Umsetzer nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil angeführten Merkmale gegeben.
Das Null-Eins-Element kann ein (n-1)-Bit-Echt/Komplement Null-Eins-Element sein, das auf (n-1) Bits des Zählers einwirkt und durch das höchstwertige Bit des Zählers gesteuert ist. Der Akkumulator kann einen m-Bit-Addierer und ein m-Bit-Halte- oder Verriegelungsglied aufweisen.
Der Umsetzer kann ein Ausgangs-Halteglied zur Aufnahme gesammelter Abtastwerte vom Akkumulator haben. Der Umsetzer kann ein Logik-Glied zwischen dem m-Bit-Addierer und dem m-Bit-Halteglied besitzen.
Bei einer anderen Ausfuhrungsform kann das Element ein ρ-Bit-Echt/Komplement-Null-Eins-Element sein, das auf ρ Bits des Zählers einwirkt, wobei das Element zwei Steuereingänge hat, von denen der eine den Pulsdichte-Modulationsstrom aufnimmt und der andere mit einem 2P-Bit-Schieberegister verbunden ist, das mit dem Pulsdichte-Modulationsstrom versorgt wird.
Die Takt- oder Zeitsteuersignale für die Umsetzer-Elemente können vom Ausgang des Zählers erhalten werden.
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Anhand der Zeichnung wird die Erfindung nachfolgend näher erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild eines erfindungsgemäßen Delta-Sigma-Modulation/PCM-Umsetzers,
Fig. 2(a) bis 2(c) Signale zur Erläuterung des Betriebs des in Fig. 1 dargestellten Umsetzers,
Fig. 3 ein Blockschaltbild einer Abwandlung des in Fig. 1 gezeigten Umsetzers,
Fig. 4 ein Schaltbild eines mit handelsüblichen Bauelementen bestückten Umsetzers,
Fig. 5 ein Blockschaltbild eines anderen Ausführungsbeispiels des erfindungsgemäßen Umsetzers, und
Fig. 6(a) bis 6(c) und Fig. 7 Signale zur Erläuterung des Betriebs des in Fig. 5 gezeigten Umsetzers .
Der erfindungsgemäße Delta-Sigma-Modulation/PCM-Umsetzer kann zum Umsetzen des Ausgangssignales eines herkömmlichen Delta-Sigma-Modulators (vgl. "Electronics Letters", 22. Juli 1976, Vol. 12, Nr. 15, Seiten 379 und 380) verwendet werden. Der Umsetzer zusammen mit einem derartigen Delta-Sigma-Modulator ist insbesondere in der Fernsprechtechnik vorteilhaft, z. B. für einen Codierer in einer Digital-Schalteinheit (vgl. GB-Patentanmeldung 38 689/76).
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Pig. 1 zeigt schematisch ein erstes Ausführungsbeispiel eines Umsetzers. Dieser hat einen η-Bit-Zähler 10, der Taktsignale auf einer Leitung 11 empfängt, ein Logik-Glied in der Form eines 7-Bit-Echt/Komplement-Null-Eins-Elements 12 zum Einwirken auf n-1 Bits des Zählers, wobei das Logik-Glied das Ausgangssignal eines Delta-Sigma-Modulators auf einer Leitung 14 empfängt, einen m-Bit-Akkumulator 15 und ein Ausgangs-Halteglied 16. Die zum Takten des Zählers 10 verwendeten Taktsignale sind die gleichen wie die zum Ansteuern des Delta-Sigma-Modulators vorgesehenen Signale. Dies gewährleistet einen synchronen Betrieb des Umsetzers bezüglich des Eingangs-Delta-Sigma-Modulator-Digit-Stromes auf der Leitung 11. Ein Taktimpulsgenerator 18 liegt zwischen dem Zähler 10 und dem Ausgangs-Halteglied 16 und dem Akkumulator 15.
Der m-Bit-Akkumulator 15 besitzt einen m-Bit-Binär-Addierer 20 und ein m-Bit-Halteglied 21. Der Ausgang des Haltegliedes 21 ist mit dem B-Eingang des Addierers 20 verbunden. Der "Summen"-Ausgang 22 des Addierers 20 ist mit dem Eingang des Haltegliedes verbunden.
Im Betrieb werden die Delta-Sigma-Modulationsabtastvrerte, insbesondere 20^8 K Abtastwerte/s, vom Delta-Sigma-Modulator-Ausgang auf der Leitung 11 zum Element 12 synchron zum Ausgangssignal des Zählers 10 gespeist, der mit der gleichen Geschwindigkeit wie der Modulator getaktet ist. Der Zähler 10 und das Echt/Komplement-Null-Eins-Element 12 multiplizieren die ankommenden Delta-Sigma-Abtastwerte mit einer Gewichtsfolge, die einen Dreieck-Verlauf beziehungsweise ein Dreieck-Profil besitzt. Dies wird dadurch erreicht, daß das Element 12 durch das höchstwertige Bit des Zählers 10 gesteuert ist. Der Zähler 10 zählt nacheinander von 0 bis zu seinem größten Wert, und wenn sich das höchstwertige Bit η des Zählers von 0 nach
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1 ändert, wird das Element 12 von seinem Echt-Zustand in seinen Komplement-Zustand geändert. Obwohl der Zähler 10 tatsächlich immer aufwärts zählt, führt dies dazu, daß der Zähler scheinbar während der ersten Hälfte des Zählzyklus aufwärts und dann während der zweiten Hälfte abwärts zählt, um so ein Dreieck-Profil zu erzielen. Die gewichteten Abtastwerte vom Element 12 werden im Akkumulator 15 bei der Delta-Sigma-Modulator-Taktgeschwindigkeit gesammelt. Periodisch am Ende jeder Zählperiode werden die Inhalte des Akkumulators 15 in das Halteglied 16 getaktet, und zwar gesteuert durch Taktsignale vom Generator 18 und bei gelöschtem Akkumulator für den nächsten Zyklus. Die Folge der Zahlen im Halteglied bildet die erforderlichen Linear-PCM-Codeworte in versetzter Binärform. Diese können z. B. in einen Linear/A-Gesetz-Umsetzer vor einer weiteren Verarbeitung eingespeist werden. Eine A-Gesetz-Kompandierungs-PCM wird gewöhnlich in der Fernsprechtechnik verwendet.
Der Betrieb des in Fig. 1 gezeigten Umsetzers wird im folgenden anhand der Fig. 2 näher erläutert. Wenn der Inhalt des Haltegliedes 21 auf der i-ten Addition S. ist und wenn die dem "A"-Eingang des Addierers 160 zugeführte Zahl X. ist, dann gilt:
Wenn das Halteglied 21 getaktet ist, tritt das Signal £. in das Halteglied ein und wird zu S-+1· Auf diese Weise werden durch das Takten des Haltegliedes wirksam alle dem "A"-Eingang des Addierers 20 zugeführten Zahlen gesammelt, da zuletzt das Halteglied gelöscht war.
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In Fig. 2(a) wird der n-Bit-Zähler 10 mit der Delta-Sigma-Modulator-Abtastgeschwindigkeit getaktet, wobei die ersten (n-1) Bits Zahlen 0 bis 2 ~ -1 erzeugen. Das n-te Bit des Zählers 10 teilt die erzeugte Anzahl von Sägezähnen in ungerade und gerade Phasen, wie dies in Fig. 2(b) gezeigt ist. Das Bit η bewirkt zusammen mit dem Ausgangssignal des Delta-Sigma-Modulators, daß das Element 12 auf der Zahlfolge betrieben wird, um Zahlen zu erzeugen, die im Akkumulator mittels des folgenden Algorithmus addiert werden (mit Δ£ = Ausgangssignal des Modulators):
Wenn Δ£ = 0, dann ist X^ = 0, unabhängig vom Zählerzustand.
Wenn Δ£ = 1 und Zähler-Bit η = 0 (ungerade Phasen), dann ist X. gleich dem Zahlenwert C..
Wenn Δ£ = 1 und Zähler-Bit η = 1 (gerade Phasen), dann gilt X. = C-., das eine Komplement des Zahlenwertes C1.
Die Zahl entsprechend U1 = (V1"1-!] - C\. Durch die Operationen wird so eine Zahlenfolge mit Dreieck-Profil erzeugt, wie dies in Fig. 2(c) gezeigt ist, das bei jedem Takt zyklus im Akkumulator addiert wird, wenn Δ£ = 1 vorliegt. Es erfolgt keine Addition, wenn Δ£= 0 vorliegt. Das Umkehren oder Invertieren des Ausgangssignales des Delta-Sigma-Modulators hat das Umkehren oder Invertieren der Ausgangs-PCM-Abtastwerte zur Folge.
Am Ende jeder geraden Periode werden die Inhalte des Akkumulators in das Halteglied 16 getaktet, und der Akkumulator 15 wird gelöscht, um den nächsten Akkumulationszyklus einzuleiten. Die Folge der Zahlen im Ausgangs-Halteglied
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sind Linear-PCM-Codeworte in versetzter Binärform.
Wenn die Abtastgeschwindigkeit oder -frequenz des Delta-Sigma-Modulators f. beträgt und der Zähler 10 η Bits lang ist, werden Linear-PCM-Codeworte mit der Frequenz oder Geschwindigkeit fp = f../2 erzeugt. Das größte Aus gangs signal wird abgegeben, wenn Δ Σ. - 1 über der vollen Akkumulationsperiode vorliegt. Dann gibt es 2n Additionen, und der Mittelwert von X. beträgt (21^"1-!)/2. Auf diese Weise ist die größte gesammelte Zahl gegeben durch:
2n-1-l gn _ 22(n-l)_2n-l
Damit muß die Länge des Akkumulators 15 den Wert m = 2(n-l) Bits betragen.
Wenn z.B. f. = 2048 K Abtastungen/s vorliegt und f„ 8 K Abtastungen/s betragen muß, dann gilt η = 8, und die erforderliche Akkumulatorlänge beträgt 2(8-1) = 14 Bits.
Die Taktimpulse zum Löschen des Akkumulators 15 und zum Takten des Ausgangs-Haltegliedes 16 werden von den n-Bit-Zähler-Zuständen erzeugt. Um die Erzeugung der PCM-Abtastwerte mit den zeitlichen Anforderungen des Codierersystems auszurichten, in dem der Umsetzer arbeitet, wird der Zähler 10 periodisch mit dem Wert belastet, den er im Zeitpunkt der Belastung aufweisen sollte, wenn er Abtastwerte in richtiger Zeit erzeugen würde. Auf diese Weise führt der erste Lastimpuls zur Erzeugung von Abtastwerten in zeitlicher Ausrichtung, jedoch folgende Impulse versuchen lediglich, den Zähler mit dem Wert zu belasten, den der Zähler bereits besitzt. Sie sind jedoch erforderlich, um die Einflüsse von Rauschen zu verringern, das eine Pehloperation der Schaltung
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hervorruft.
In Fig. 3 ist eine Abwandlung des Umsetzers der Fig. 1 gezeigt, bei der der Akkumulator 15 gelöscht werden kann, während noch eine volle Taktperiode zum Lesen des Akkumulatorinhaltes in das Ausgangs-Halteglied 16 und auch für die erste Addition der nächsten Akkumulationsperiode möglich ist. Dies wird durch ein Logik-Glied 30 mit einer Steuerleitung 31 zwischen dem Ausgang des Akkumulator-Haltegliedes 21 und dem B-Eingang des Addierers 20 erzielt. Wenn die Steuerleitung 31 im "Akkumulier"-Zustand ist, werden die Zahlen vom Halteglied 21 in den "B"-Eingang des Addierers 20 unbeeinflußt geschickt. Am Ende jeder vollen Akkumulationsperiode ändert sich der Zustand der Leitung 31 für eine Taktperiode. Das Logik-Glied 30 führt alle Null-Werte zum "B"-Eingang des Addierers 20. Als Ergebnis ist die in das Halteglied 21 am Ende dieser Taktperiode getaktete Zahl eine Null zusätzlich dem beliebigen Wert, der am Α-Eingang vorliegt, was genau das gleiche ist, wie wenn der Akkumulator plötzlich gelöscht und die erste Zahl einaddiert wurde.
Zusätzlich kann ein weiteres Halteglied zwischen dem Element 12 und dem Akkumulator 15 vorgesehen sein. Dieses Halteglied wird mit der Modulator-Geschwindigkeit oder -Frequenz getaktet, um die durch die Zähler-Logik erzeugten Zahlen an der aktiven Flanke des Taktimpulses zu regenerieren, Dies ermöglicht die Verwendung einer vollen Taktperiode für die Addition, was erforderlich sein kann, wenn die Operationsgeschwindigkeit in der Nähe der Grenzen der verwendeten Technologie liegt. Die Impulse zum Ausgangs-Halteglied 16 und zum Löschen des Akkumulators 15 müssen durch eine weitere Taktperiode verzögert sein, wenn diese eingeschlossen ist.
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Pig. 4 zeigt ein Schaltbild des durch Fig. 3 abgewandelten Umsetzers der Fig. 1 mit handelsüblichen Bauelementen. Der Zähler 10 hat zwei integrierte Schaltungen 40, 41 vom Typ 74193, und das Element 12 weist zwei 1J-Bit-Echt/Komplement-Null-Eins-Elemente 43, 44 vom Typ 74H87 auf. Der m-Bit-Addierer 20 hat vier 4-Bit-Binär-Voll-Addierer 45 bis 48 vom Typ SN 74283, und das Halteglied 21 hat vier D-Flipflops 50 vom Typ 74175. Das Ausgangs-Halteglied 16 hat drei D-Flipflops 55 - 57 vom Typ 74175, und das Logik-Glied 30 weist vier 4-Bit-Echt/Komplement-Null-Eins-Elemente 58 - 61 vom Typ 74H87 auf. Der Taktimpulsgenerator 18 hat zwei D-Flipflops 63, 64 vom Typ 7474, die mit den Ausgangs-Bits des Zählers 10 beaufschlagt sind, wie dies schematisch durch a bis h angedeutet ist. Die Impulse auf einer Leitung 66 bilden Taktsignale für das Ausgangs-Halteglied 16, und die Impulse auf einer Leitung 67 bilden Taktsignale für das Logik-Glied 30.
Fig. 5 zeigt eine andere Schaltung zum Erzeugen gesammelter Zahlen. Die Schaltung hat einen η-Bit-Aufwärts-Zähler 80, der abhängig von Taktimpulsen vom Delta-Sigma-Modulator zählt, ein p-Bit-Echt/Komplement-Null-Eins-Element und ein 2P-Bit-Schieberegister 84, das den Pulsdichte-Strom empfängt. In dieser Anordnung wirkt das Element 82 auf die ρ Bits des Zählers 80 entsprechend dem Ausgangssignal des Schieberegisters 84 und dem Delta-Sigma-Modulationsstrom ein. Das Element 82 ist mit einem Akkumulator auf ähnliche Weise verbunden, wie dies in Fig. 1 für das Element 12 gezeigt ist.
Der Betrieb der in Fig. 5 gezeigten Schaltung wird im folgenden anhand der Fig. 6(a) bis 6(c) erläutert. Zwischen-Ausgangs-Abtastwerte werden durch Gewichten der vorhergehenden 2P Impulse vom Modulator durch ein Dreieck-Koeffizient-Profil gebildet (Fig. 6(b)). Die 2P Taktperioden zwischen den
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Zwischen-Ausgangs-Abtastwerten I werden in der Auswertung verwendet. Die Summe der Produkte der beiden Eingangs-Abtastwerte und deren entsprechenden Koeffizienten werden gleichzeitig ausgewertet. Wenn der gerade ankommende Delta-Sigma-Modulator-Abtastwert A£ . beträgt und mit W. zu multiplizieren ist, und wenn der 2P Taktperioden zuvor ankommende Wert Δ£ i_pP (was das Schieberegister-Ausgangssignal ist) beträgt und mit W.__p zu multiplizieren ist, dann ergibt sich;
Xi =
i-2p'Wi-2p *
Das Ausgangssignal des Zählers 80 ist in Fig. 6(c) gezeigt, Wenn die Zahl bei der i-ten Periode C. beträgt, dann gelten:
N._2p =
W1 = (2P-1) -
1 = C"±
1 = Δε .c.
._2p c
Tabelle 2 zeigt die möglichen Werte von X., die die im Akkumulator zu sammelnden Abtastwerte sind.
^i-2p
Ae1 \\
0 1
0 0 ci
1 Pi 2P-1
Tabelle 2
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\Δ£· ρΡ
^v X C-
Δε. ^vn
O 1
O Null Echt
1 Komp. Eins
Tabelle 3
Der Ausgang des Zählers 80 wird durch ein p-Bit-Echt/Komplement -Null-Eins-Element betrieben, das entsprechend der Tabelle 3 angesteuert ist.
Die X.-Werte werden in der oben erläuterten Weise gesammelt, um Zwischen-Abtastwerte nach allen 2P Taktperioden zu erzeugen. Wenn der Akkumulator jede 2n Taktperiode gelesen und rückgesetzt wird, wenn der Zähler alle Null-Werte enthält, ist der PCM-Abtastwert die Summe der vorhergehenden 2n~p Zwischen-Ausgangs-Abtastwerte.
Wenn die Taktgeschwindigkeit bzw. -frequenz des Delta-Sigma-Modulators f., beträgt, ist die Ausgangs-Abtastgeschwindigkeit bzw. -frequenz gegeben durch f« = f /2n. Das maximale Ausgangssignal wird erzeugt, wenn X. = 2P-1 über den vollen 2n Taktperioden vorliegt. Dies bedeutet, daß die größte gesammelte Zahl 2n (2P-1) = 2n+p-2n beträgt, und daß die erforderliche Akkumulatorlänge m = η + ρ Bits ist.
Fig. 7 erläutert die Situation, wenn das Element 82 ein 7-Bit-Echt/Komplement-Null-Eins-Element ist, wenn der Zähler 80 ein 8-Bit-Zähler ist, und wenn das Register 8U ein 128-Bit·
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Schieberegister ist. Es gibt zwei Zwischenabtastungen, die 128 Abtastungen getrennt sind. Dies ist durch Pfeile 86 und 87 angedeutet.
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Leerse ite

Claims (8)

  1. Ansprüche
    Umsetzer zum Umsetzen eines Delta-Sigma-Modulationssignales in ein Pulscode-Modulationssignal,
    gekennzeichnet durch
    einen n-Bit-Zähler (10, 80),
    ein Echt/Komplement-Null-Eins-Element (12, 82), das aus den Bits des Zählers (10, 80) entsprechend dem Pulsdichte-Modulations-Eingangssignal Ausgangs-Abtastwerte erzeugt, und
    einen m-Bit-Akkumulator (15) zum Sammeln der Abtastwerte, um Pulscode-Modulations-Abtastwerte zu erzeugen.
  2. 2. Umsetzer nach Anspruch 1, dadurch gekennzeichnet,
    daß das Element ein (n-l)-Bit-Echt/Komplement-Null-Eins-Element (12) ist, das auf (n-1) Bits des Zählers (10) einwirkt und durch das höchstwertige Bit des Zählers (10) gesteuert ist.
  3. 3. Umsetzer nach Anspruch 2, dadurch gekennzeichnet,
    daß der Akkumulator (15) einen m-Bit-Addierer (20) und ein m-Bit-Verriegelungsglied (21) hat.
  4. 4. Umsetzer nach einem der Ansprüche 1 bis 3j gekennzeichnet durch
    4l-(9O 804)-KoE
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    ORSGiMAL INSPECTED
    28049)5
    ein Ausgangs-Verriegelungsglied (l6) zur Aufnahme der gesammelten Abtastwerte vom Akkumulator (15).
  5. 5. Umsetzer nach Anspruch 3 oder 4,
    gekennzeichnet durch
    ein Logik-Glied (30) zwischen dem m-Bit-Addierer (20) und dem m-Bit-Verriegelungsglied (21).
  6. 6. Umsetzer nach Anspruch 1,
    dadurch gekennzeichnet,
    daß das Element ein p-Bit-Echt/Komplement-Null-Eins-Element (82) ist, das auf ρ Bits des Zählers (80) einwirkt und zwei Steuereingänge aufweist, von denen einer mit dem Pulsdichte-Modulationsstrom beaufschlagt und der andere mit einem 2P-Bit-Schieberegister (84) verbunden ist, in das der Pulsdichte-Modulationsstrom einspeisbar ist.
  7. 7. Umsetzer nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet,
    daß Taktsignale für die Umsetzer-Elemente vom Ausgang des Zählers (10) abgegeben werden.
  8. 8. Analog/Digital-Umsetzer mit einem Delta-Sigma-Modulator, gekennzeichnet durch
    einen Umsetzer nach einem der Ansprüche 1 bis 7.
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