DE2816913A1

DE2816913A1 - Decoder fuer konvolutinal codierte daten

Info

Publication number: DE2816913A1
Application number: DE19782816913
Authority: DE
Inventors: Anthony Acampora
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1977-04-19
Filing date: 1978-04-19
Publication date: 1978-10-26
Also published as: JPS53131717A; JPS584502B2; NL7804149A; GB1594548A; FR2388441B1; BE866094A; FR2388441A1; US4087787A

Description

Al
BLUMBACH · WESER · BERGEN · KRAMER

ZWIRNER · HIRSCH · BREHM '1% 169 13

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Western Electric Company, Incorporated Acampora, A. 1

Broadway

New York, N.Y. 10038, U.S.A.

Decoder für konvolutinal codierte Daten

Die Erfindung betrifft Decodierer und im einzelnen solche Decodierer, die eine Annäherung an den Viterbi-Algorithmus zur Decodierung konvolutional codierter Daten ermöglicht.

Die Konvultional-Codierung und Viterbi-Decodierung hat grösseres Interesse beispielsweise für Anwendungen im Weltraum gefunden, wo die Primärenergie beschränkt ist. Mit einer Decoderstruktur beherrschbarer Kompliziertheit lassen sich leicht Einsparungen der Hochfrequenzleistung von 4 bis 5 dB erreichen. Die Decodierung wird durch eine geeignete Abtastung des Empfangssignals, Quantisieren mit einer Genauigkeit von drei Bits und Durchführung von Wegmaßberechnungen (path metric) mit Hilfe von elektronischen Digitalschaltungen erreicht. Nach dem heutigen Stand ist eine solche digitale Decodierung auf Datenfrequenzen von etwa 10 Megabit/sec. unter Verwendung von Transistor-Transistor-Logikschaltungen (TTL) oder ggf. von 30 Megabit/sec. unter Verwendung von emittergekoppelten Logikschaltungen (ECL) beschränkt. Höhere Daten-

München . R. (Cramer Dipl.-Ing. . W. Weser Drpl.-Phys. Or. rer nat. · P. Hirsch Dipl.-Ing. · H. P. Brchm Dipl.-Chem. Dr. phil. nal. Wiesbaden: P. G. Blumbach Dipl.-Ing. . P. Bergen Dipi.-Ing. Dr.jur. · G. Zv/irner Oipl.-Ing. Dipl.-W.-Ing.

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frequenzeh, die an die zulässige Bandbreite von Satellitenanlagen bei einem Betrieb in 4/6- oder 12/14-GHz-Bändern arbeiten, angepasst sind, lassen sich nur dadurch verwirklichen, daß die codierten Kanalsymbole eine Anzahl von Quellen mit niedrigen Datenfrequenzen multiplext v/erden, Dieses Multiplexen kann entweder im Zeitbereich erfolgen, wodurch ein Demultiplexer gefolgt von einer Anzahl paralleler Decoder im Empfänger erforderlich wird, oder im Frequenzbereich, wodurch eine Unterteilung des Satellitenbandes in mehrere Schmalbandkanäle nötig ist, die Je ihren eigenen Transponder und Decoder besitzen.

Ein Verfahren zum Decodieren von Konvolutional-Codierungen ist in einem Aufsatz "Error Bounds for Convolutional Codes and an Asymptotically Optimum Decoding Algorithm" von A.J. Viterbi in IEEE Transactions on Information Theory, Band IT-13, Nr. 3, April 1967, Seiten 260-269 beschrieben. Dort wird ein Algorithmus zur Auswahl einer begrenzten Anzahl von Überbleibsel-(survivor)-Folgen beim Decodieren eines Konvolutional-Code empfohlen. Die Aufsätze "Convolutional Codes and Their Performance in Communication Systems" von A.J. Viterbi in IEEE Transactions on Communications Technology, Band COM-19, Nr. 5, Oktober 1971, Seiten 751-772 und "Viterbi Decoding for Satellite and Space Communication" von J.A. Heller et al in IEEE Transactions on Communications Technology, Band COM-19, Nr. 5, Oktober 1971, Seiten 835-848 erörtern den Viterbi-

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Decodier-Algorithnius und die generelle Anwendung in einem Decoder.

Ein typischer Decoder bekannter Art ist in der US-Patentschrift 3 789 360 (29.1.1974) beschrieben, die sich auf einen Decoder zur Korrektur und Decodierung von Konvolutional-Daten bezieht. Der Decoder enthält Korrelatoren mit Logikschaltungen, die neu ankommende Datenteile oder -zweige mit allen möglichen inkrementellen Wegen korrelieren, welche Abzweigübergänge zwischen Zuständen darstellen. Akkumulatoren berechnen eine neue laufende Korrelation für jeden unmittelbar vorhergehenden Überbleibsel-Weg, wobei jeder mögliche neue Abzweigübergang angehängt ist. Komparatoren vergleichen dann den Korrelationszustand aller Wege, die in diesen Zustand eintreten und wählen den Weg mit der höchsten Korrelation als Überbleibsel-Weg für diesen Zustand. Weitere Komparatoren vergleichen die laufenden Korrelationen der Überbleibsel-Folgen, um die Überbleibsel-Folgen mit der höchsten Korrelation zu identifizieren. Dann rekonstruieren Nachfolgeeinrichtungen die Überbleibsel-Folgen zur Feststellung derjenigen Zustände, die die Folge in früheren Abzweigintervallen eingenommen hat, so daß Logikschaltungen jedes Nachrichtenbit der ursprünglichen Nachricht decodieren können.

Wie in den oben angegebenen Aufsätzen beschrieben ist, werden

bei dem Viterbi-Alogrithmus die Daten nicht sofort nach dem Empfang decodiert. Stattdessen wird zuerst eine Folge von Daten mit einer vorgegebenen Decodiertiefe nach der zu decodierenden Ziffer angesammelt«, Dann wird durch Berechnen von sogenannten Wegmaßen (path metrics) eine begrenzte Anzahl von möglichen Nachrichten gewählt, die sich je in die Decodiertiefe weit über die im Augenblick zu decodierende Ziffer hinaus erstrecken, wobei jeweils eine solche Überbleibsel-Folge in jedem der Datenzustände endet. Eine Korrelation zwischen jeder Überbleibsel-Folge und den tatsächlich empfangenen Daten wird für die gesamte betrachtete Decodiertiefe berechnet. Dann wird die Überbleibsel-Folge mit der höchsten Korrelation als die einzige Überbleibsel-Folge gewählt. Die zuerst empfangene Ziffer oder Ziffern innerhalb der Decodiertiefe werden dann dauernd unter der zeitweiligen Annahme decodiert, daß die einzige Überbleibsel-Folge die richtige Folge ist.

Der Erfindung liegt die Aufgabe zugrunde, einen verbesserten Decoder zu schaffen. Die Erfindung geht dazu aus von einem Decoder für einen Strom von konvolutional codierten Daten, die durch Rauschen gestört sein können und eine vorgegebene Zahl von möglichen Zuständen sowie eine vorgegebene Code-Rate besitzen* Die Lösung der Aufgabe ist gekennzeichnet durch eine analoge Speichereinrichtung zur Abgabe aufeinander folgender Abtastwerte des codierten Datenstroms und eine analoge

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Verarbeitungseinrichtung, die zur Lieferung eines decodierten Ausgangssignals die aufeinander folgenden Abtastwerte abhängig von den möglichen Zuständen des Konvolutionscode selektiv verarbeitet. .

Für die praktische Ausführung sieht eine Weiterbildung der Erfindung vor, daß die analoge Verarbeitungseinrichtung Wahrscheinlichkeitsfunktionen berechnet, die jedem der möglichen Zustände des Code entsprechen, und weitere analoge Speichereinrichtungen aufweist, in denen die jedem der möglichen Zustände des Code entsprechenden Wahrscheinlichkeitsfunktionen gespeichert werden.

Bei einer Ausführungsform kann die analoge Verarbeitungseinrichtung die aufeinander folgenden Abtastwerte des codierten Datenstroms und die Wahrscheinlichkeitsfunktionen für jeden der möglichen Zustände des Codes bearbeiten, um weitere Wahrscheinlichkeitsfunktionen zu liefern, die allen möglichen Übergängen in jeden Zustand des Code entsprechen. In diesem Fall kann die analoge Verarbeitungseinrichtung einen analogen Komparator enthalten, der die weiteren Wahrscheinlichkeitsfunktionen entsprechend jedem Zustand des Code vergleicht und die diesem Zustand entsprechende Wahrscheinlichkeitsfunktion abhängig vom Ausgangssignal des Komparators modifiziert.

Zweckmäßig wird ein Ausgangsspeicher für das Ausgangssignal

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des Komparators vorgesehen, der jedem der Zustände des Code entsprechende Datenfolgen speichert und das decodierte Ausgangssignal abgibt. Der Ausgangsspeicher v/eist zweckmäßig eine Vielzahl von digitalen Speichereinrichtungen in einer vorbestimmten Anordnung auf, wobei jede Speichereinrichtung sowohl je einem besonderen Zustand des Code und einem der aufeinanderfolgenden Abtastwerte des codierten Datenstroms zugeordnet ist. Die digitalen Speichereinrichtungen sind so miteinander verbunden, daß sie den möglichen Übergängen in jeden der Zustände des Code entsprechen, wobei die Anordnung derart getroffen ist, daß in Abhängigkeit von einem Ausgangssignal des analogen Komparators ein Digitalsignal in die erste digitale Speichereinrichtung eingegeben wird, die jedem der Zustände entspricht und den wahrscheinlichsten Übergang in den entsprechenden Zustand angibt.

Zweckmäßig kann in Weiterbildung der Erfindung vorgesehen sein, daß der Ausgang der letzten der digitalen Speichereinrichtungen, die jedem der Zustände entsprechen, mit einem Ausgangsanschluß des Decoders zur Lieferung des decodierten Ausgangssignals verbunden ist. Es kann auch eine Majoritätsgattereinrichtung vorgesehen sein, die mit der letzten der digitalen Speichereinrichtungen verbunden ist, welche jedem der Zustände entsprechen, wobei der Ausgang der Majoritätsgattereinrichtungen mit einem Ausgangsanschluß des Decoders

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zur Lieferung des dccodicrten Aus^angssignals verbunden ist.

Die analoge Verarbeitungseinrichtung kann jedem der Zustände des Code zugeordnete Kombiniereinrichtungen zur selektiven Korabination für jeden der Zustände, der aufeinander folgenden Abtastv/erte der codierten Daten und der dem jeweiligen Zustand entsprechenden Wahrscheinlichkeitsfunktionen und zur Lieferung der v/eiteren, allen möglichen Übergängen in diesen Zustand zugeordneten Walxrscheinlichkeitsfunktionen auf v/eisen. Dann können die Kombiniereinrichtungen Addierer mit unipolaren Eingängen (beispielsweise nicht invertierende oder invertierende Eingänge) sein und die analoge Speichereinrichtung kann so ausgelegt sein, daß sie jedem der aufeinander folgenden Abtastwerte der codierten Daten entsprechende, nicht invertierte und invertierte Signale liefern. Die Kombiniereinrichtung kann auch ein Operationsverstärker sein, der mit bipolaren Eingängen (beispielsweise nicht invertierende und invertierende Eingänge) versehen ist und die analoge Speichereinrichtung kann so ausgelegt sein, daß sie jedem der aufeinander folgenden Abtastwerte der codierten Daten entsprechende, unipolare Signale liefert. Bei einem bevorzugten Ausführungsbeispiel der Erfindung weist die analoge Speichereinrichtung eine analoge Signalverzögerungseinrichtung zur Lieferung der aufeinander folgenden Abtastwerte des codierten Datenstroms auf. In einem Fall ist die analoge Signalverzögerungseinrichtung ein Verzögerungselement mit einer Verzögerungszeit, die der

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vorgegebenen Codefrequenz des codierten Signals entspricht. Dem Verzögerungselement ist zweckmäßig eine Invertereinrichtung zugeordnet, so daß die aufeinander folgenden Abtastwerte der codierten Daten in nicht invertierter und in invertierter Form geliefert werden. Außerdem kann eine Abtast- und Halteeinrichtung zur Speicherung der aufeinander folgenden Abtastwerte der codierten Daten vorgesehen sein.

Bei einer weiteren Anordnung des bevorzugten Ausführungsbeispiels ist ein erstes und ein zweites Verzögerungselement vorgesehen. Dem ersten Verzögerungselement werden die codierten Daten zur Lieferung der aufeinander folgenden Abtastwerte der Daten zugeführt, und dem zweiten Verzögerungselement v/erden die codierten Daten über eine Invertereinrichtung zugeführt, so daß invertierte, den aufeinander folgenden Abtastwerten zugeordnete Signale abgegeben werden.

Bei einer weiteren Anordnung entsprechend dem bevorzugten Ausführungsbeispiel der Erfindung enthält die analoge Signalverzögerungseinrichtung eine Verzögerungsleitung, die zweckmäßig eine angezapfte Verzögerungsleitung zur Lieferung von Ausgangssignalen in Zeitintervallen ist, die der Codefrequenz der codierten Daten entsprechen. Zweckmäßig ist eine Invertereinrichtung vorgesehen, die den aufeinander folgenden Abtastwerten der codierten Daten entsprechende intertierte Signale liefert.

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Zweckmäßig können eine erste und eine zweite angezapfte Verzögerungsleitung vorgesehen sein, wobei an die erste Verzögerungsleitung die codierten Daten zur Lieferung der aufeinander folgenden Abtastwerte angelegt sind und an die zweite Verzögerungsleitung die codierten Daten über eine Invertereinrichtung angelegt sind, wodurch den aufeinander folgenden Abtastwerten entsprechende, invertierte Signale abgegeben werden.

Bei einer weiteren Anordnung entsprechend dem bevorzugten Ausführungsbeispiel der Erfindung kann eine angezapfte Verzögerungsleitung mit einer Vielzahl von Anzapfungen vorgesehen sein. Ein Eingangsteil der angezapften Verzögerungsleitung bildet die analoge Speichereinrichtung des Decoders und ein Ausgangsteil der Verzögerungsleitung bildet wenigstens teilweise die weitere analoge Speichereinrichtung des Decoders. Dabei kann eine Vielzahl von analogen Schalteinrichtungen in einer vorbestimmten Anordnung eingesetzt sein, die je einem anderen Zustand des Code und einem anderen, vom Ausgangsteil der angezapften Verzögerungsleitung gelieferten Ausgangssignal zugeordnet sind.

Zweckmäßig können Mittel vorgesehen sein, die jedem der Zustände des Code zugeordnet sind, um selektiv unter Steuerung der analogen Schalteinrichtungen, die diesem Zustand zugeordnet sind, die vom Ausgangsteil der angezapften Verzögerungsleitung gelieferten Ausgangssignale zu kombinieren und damit die Wahrscheinlichkeitsfunktionen bereitzustellen. Außerdem kann eine

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Vielzahl von digitalen Speichereinrichtungen vorgesehen sein, die so angeordnet und in Verbindung mit dem Ausgangssignal des !Comparators betreibbar sind, daß Digitalinformationen gespeichert werden, die sich auf jeden der Zustände dos Code beziehen, v/obei die digitalen Speichereinrichtungen selektiv zugeordnete Einrichtungen der analogen Schalteinrichtungen betätigen.

Bei einer Weiterbildung der Erfindung können die weiteren analogen Speichereinrichtungen Abtast- und Halteeinrichtungen enthalten, die jeweils den Zuständen des Code entsprechen und die zugehörige Wahrscheinlichkeitsfunktion unter Steuerung des Komparators und abgeleitet von den weiteren Wahrscheinlichkeitsfunktionen speichern. Die weiteren Wahrscheinlichkeitsfunktionen lassen sich zweckmäßig durch entsprechend v/eitere Abtast- und Halteeinrichtungen ableiten, deren Ausgangssignale selektiv an die Abtast- und Halteeinrichtungen der weiteren analogen Speichereinrichtungen und die Komparatoreinrichtungen angelegt sinde Alternativ können die weiteren Wahrscheinlichkeitsfunktionen direkt abgeleitet werden, wobei sie jeweils den Zuständen des Code entsprechen, die an die zugeordneten Abtast- und Halteeinrichtungen der weiteren analogen Speichereinrichtungen über Verzögerungseinrichtungen angelegt werden.

Es kann vorgesehen sein, daß das Ausgangssignal einer der Abtast- und Halteeinrichtungen, die einem der Zustände des Code

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zugeordnet ist, von den. Ausgangssignalen der den übrigen Zuständen zugeordneten Abtast- und Halteeinrichtungen subtrahiert wird.

Bei einem in erster Linie bevorzugten Ausführungsbeispiel der Erfindung ist ein Decoder für einen Strom von !convolutional codierten Daten vorgesehen, bei dem der Konvolutionscode vier vorgegebene Zustände entsprechend den Zuständen 00, 01, 10, 11 sowie eine Codefrequenz von R/2 besitzt.

Nachfolgend soll die Erfindung an Hand von Ausführungsbeispiolen und in Verbindung mit den Zeichnungen näher beschrieben werden. Es zeigen:

Fig. 1 das Blockschaltbild einer typischen Nachrichtenübertragungsanlage unter Verwendung eines bekannten binären Konvolutionscode mit K = 3 und R = φ;

Fig. 2 ein bekanntes Decodier-Diagramm, das die zulässigen Zustandsübergänge und codierte Kanalsymbole für den Konvolutionscode gemäß Fig. 1 erläutert;

Fig. 3 das Blockschaltbild eines typischen bekannten Decodierverfahrens für einen Konvolutionscode;

Fig. 4 ein vereinfachtes Blockschaltbild einer ersten Anordnung zur Verwirklichung des Decoders nach der Erfindung;

Fig„ 5A und 5B vereinfachte Blockschaltbilder typischer Logikschaltungen zur Speicherung und Berichtigung

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der Informationen der wahrscheinlichsten Kanalsymbolfolge und Quellenfolge oder des Weges, der jeweils zu jedem Zustand führt;

Fig. 6 ein vereinfachtes Blockschaltbild einer zweiten Anordnung zur Verwirklichung des Decoders nach der Erfindung;

Fig, 7 ein vereinfachtes Blockschaltbild einer dritten Anordnung zur Verwirklichung des Decoders nach der Erfindung in Abänderung der Anordnung nach Fig. 6;

Fig. 8 ein vereinfachtes Blockschaltbild einer Anordnung zur Verhinderung eines Maßüberlaufs bei den Anordnungen gemäß Fig. 6 und 7.

Nachfolgend werden drei Anordnungen zur Verwirklichung des Viterbi-Algorithmus auf natürliche analoge Weise beschrieben. Ein solcher analoger Decoder ermöglicht eine wesentliche Erhöhung der zulässigen Datenfrequenz, da Wegmaßberechnungen durch analoge Schaltungen großer Bandbreite durchgeführt werden. Es sind keine Analog-Digital-Wandler hoher Geschwindigkeit erforderlich, und die sich aus dem Quantisierungswähler ergebende Verschlechterung ist ausgeschaltet. Diese Verschlechterung ist zwar im allgemeinen klein für Kanäle mit ausreichend großer Bandbreite zur Ermöglichung einer Codier-Redundanz, sie tritt aber bei realen, bandbegrenzten Kanälen stärker hervor. Die zu beschreibenden analogen Decodierer lassen sich vom

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Fachmann leicht so abändern, daß Operationen größerer Genauigkeit durchgeführt werden können, beispielsweise 1) eine Folgenschätzwertbildung maximaler Wahrscheinlichkeit für konvolutional codierte Daten bei Vorhandensein von Zwischensymbolstörungen oder 2) Decodieren von vielstufigen oder vielphasigen Codierungen. Eine modifizierte Analoganordnung kann außerdem zur Durchführung von Folgenschätzwertbildungen maximaler Wahrscheinlichkeit ohne eine Codierung verwendet werden, die dadurch für eine Dämpfungsentzerrung von stark in ihrer Bandbreite begrenzten Breitbanddaten brauchbar wird.

Die nachfolgende Beschreibung ist zwar in erster Linie auf Viterbi-Decoder unter Anwendung analoger Verarbeitungsverfahren zur Decodierung eines einfachen binären Konvolutionscode mit einer Bedingungslänge K = 3 und einer Rate 1/2 auf einem speicherfreien Kanal gerichtet ist, sei darauf hingewiesen, daß diese Beschreibung nur als Beispiel gegeben ist und den Umfang der Erfindung nicht beschränken soll. Es läßt sich erkennen, daß die beschriebenen Grundgedanken der Erfindung in gleicher Weise zur Decodierung von Konvolutionscodes mit anderen Bedingungslängen und Raten oder nicht binäre sowie vielstufige Alphabete, Übertragungen und so weiter angewendet werden können, nachdem der Decoder entsprechend abgeändert worden ist. Solche Abänderungen können vom Fachmann leicht getroffen werden, nachdem die Bedingungslänge und Rate bekannt sind.

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Bevor Decoder nach der Erfindung irn einzelnen beschrieben v/erden, sollen zweckmäßig einige allgemeine Informationen vermittelt werden. Fig. 1 zeigt ein typisches bekanntes Nachrichtenübertragungssystem unter Verwendung eines binären Konvolutionscode mit K = 3, R = 1/2. Das System weist einen Codierer 11, einen Kanal 12 und einen Empfänger 13 auf. Binäre Daten aus einer Quelle 14 werden in ein Drei-Bit-Schieberegister 15 mit einer Rate von einem Bit alle T-Sekunden geschoben. Ein erster Modulo-2-Addierer 16 verarbeitet die in allen drei Bit-Stellen im Register 15 gespeicherten Informationen und erzeugt als Ergebnis ein erstes Bit auf der Übertragungsleitung M, während gleichzeitig ein zweiter Modulo-2-Addierer 18 das erste und dritte Bit im Register 15 unter Erzeugung eines zweiten Bit auf der Übertragungsleitung 19 verarbeitet. Während jedes Intervalls von T Sekunden wählt ein Umschalter 20 das Signal auf der ersten Übertragungsleitung 17 und dann das Signal auf der zweiten Übertragungsleitung 19, wodurch zwei Bits über dem Kanal 12 für jedes in das Register 15 geschobene Datenbit übertragen werden. Bei der Übertragung der konvolutional codierten Daten werden weißes Gauss'sches Rauschen und andere Störsignale in üblicher Weise zu den über den Kanal 12 laufenden Binärsignalen hinzugefügt, so daß die empfangenen binären Datensignale in gewissem Umfang verschlechtert sind.

Im Empfänger 13 nimmt ein Rausch- und Bandbegrenzungsfilter 21

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das gewünschte Signal vom Kanal 12 ab und sperrt Störsignale außerhalb dieses Bandes. Das gefilterte Signal ist das Eingangssignal des Decoders 22, der am Ausgang ein binäres Signal erzeugt, das eine gute Annäherung an den echten Schätzwert maximaler Wahrscheinlichkeit für das ursprüngliche Signal der Datenquelle ist.

Im einzelnen wird die Decodierung durch Bildung der logarithmischen Wahrscheinlichiceitsfunktion (log-likelihood function) erreicht, die nachfolgend als Wegmaß (path metric) bezeichnet werden soll:

A (a) =

Darin bedeuten r, den k-ten Abtastwert für den empfangenen
Vorgang nach einer an den Empfänger angepassten Filterung,
a die angenommene Inforraationsfolge und y, (a) das k-te Kanalsymbol für diese Folge. Es werden zwei Abtastwerte alle T
Sekunden genommen. Das Wegmaß wird für jede mögliche Quellenfolge a gebildet, und diejenige Folge, für die das Wegmaß
am größten ist, wird als bester Schätzwerte für die tatsächlich übetragene Folge gewählt.

Wie in dem oben behandelten Stand der Technik gezeigt wird,
sind Wegmaßberechnungen eine Anwendung dynamischer Programmier verfahren und das Decodieren mit maximaler Wahrscheinlichkeit

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läßt sich durchführen, ohne tatsächlich das Wegmaß für jede Folge zu finden. Das Verfahren wird durch das bekannte Zustandsdiagramm gemäß Fig. 2 erläutert. Der Zustand ist definiert als der Inhalt der ersten "beiden Stufen des Schieberegisters 15, der sich mit einer Rate von T-Sekunden ändert. Betrachtet den Zustand OO zum Zeitpunkt t + T, so kann dieser Zustand von beiden Zuständen 00 oder 01 erreicht werden. Beide Übergänge entsprechen dem Eintreten eines Datenbit 0 in den Codierer. Wenn das jedem der beiden einmündenden Wege entsprechende Teilmaß bis zum und einschließlich des Zeitpunktes t + T bekannt ist, dann muß, da die beiden Wege eingemündet sind, der wahrscheinlichste Weg, der den Zustand 00 für t > t + T verläßt, als Untergruppe den Weg mit dem größten Wegmaß bis zu diesem Punkt enthalten, da zukünftige Abtastwerte r^. vergangene Wegmaße nicht beeinflußen können.

Fig. 3 zeigt eine typische Anordnung zum Decodieren von Konvolutionscodes, wobei zum Zeitpunkt t = t die vier wahrscheinlichsten Wege, die den zu jedem der vier Zustände führenden Weg darstellen, und ihre zugeordneten Wegmaße bekannt und in einer Speichereinrichtung 24 für größte Wahrscheinlichkeit gespeichert sind. Während des ZeitIntervalls [t , t + TJ werden zwei Kanalabtastwerte empfangen _a Diese beiden Abtastwerte werden gemäß Gleichung (1) mit den angenommenen früheren Kanalziffern korreliert und zu den vorhandenen Maßwerten zur Bildung von acht neuen Maßwerten, nämlich zwei für jeden Zustand,

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in demjenigen Teil von Fig. 3 addiert, der dem Zustandsdiagramm gemäß E¹Ig. 2 entspricht. Die beiden Maßwerte für jeden Zustand werden in Komparatoren 26 verglichen. Der größte der beiden Maßwerte v/ird für jeden Zustand bestimmt und der dem größeren ■ Maßwert entsprechende Weg wird zusammen mit dem Maßwert selbst in der Speichereinrichtung 24 für größte Wahrscheinlichkeit zum Zwecke v/eiterer Berechnungen gespeichert.

Es läßt sich zeigen, daß mit hoher Wahrseheinlichkeit alle vier an jedem zeitlichen Knoten übrigbleibenden Wege vorher von einem gemeinsamen Zustand mit einer Bedingungslänge von vier oder fünf in der Vergangenheit ausgegangen sind. Demgemäß kann der gemeinsame Weg als die wahrscheinlichste Quellenunterfolge decodiert werden.

Eine erste Anordnung nach der Erfindung Eur Verwirklichung des Viterbi-Algorithmus unter Verwendung analoger Verarbeitungsverfahren ist in den Fig. 4, 5A und 5B gezeigt. Gemäß Fig. 4 wird das analoge Eingangssignal des Decoders 22 in Fig. 1 am Eingangsanschluß 30 aufgenommen. Das Eingangssignal ist das !convolutional codierte Signal, das vom Codierer 11 übertragen worden ist und möglicherweise durch weißes Gauss'sches Rauschen oder andere Störsignale verzerrt worden ist, während es über den Kanal 12 läuft, oder auch im Empfänger 13. Das empfangene Analogsignal wird gleichzeitig an eine erste und eine zweite

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angezapfte Verzögerungsleitung (TDL von Tapped Delay Line) 31 bzw. 32 angelegt. Jede Verzögerungsleitung weist Anzapfungen 33 auf, die einen Abstand entsprechend der Symbolrate des Kanals 12 haben, d.h., T/2 Sekunden. Die Speicherfälligkeit jeder der Verzögerungsleitungen 31 und 32 entspricht wenigstens 4 bis 5 Bedingungslängen des Codierers 11, was wiederum wenigstens 8 bis 10 Mal gleich der Bedingunslänge des Codierers ist. Ein Inverter 34 invertiert das Eingangssignal der Verzögerungsleitung 31, so daß der Inhalt der Verzögerungsleitungen 31 und 32 jeweils zueinander komplementär ist.

Jede der Anzapfungen 33a, 33n der Verzögerungsleitungen 31 und 32, die den Signalverzögerungsintervallen 3T/2 zugeordnet sind, werden über Leitungen 35 im Vielfach jeweils zu einem getrennten Pol von vier einpoligen analogen Schalteinrichtungen 36 mit zwei Schaltstellungen verbunden, die eine getrennte Spalte einer Schaltmatrix 37 bilden. Jede der analogen Schalteinrichtungen 36 einer Spalte ist einem der vier Zustände gemäß Fig. 2 zugeordnet und kann irgendeine Schalteinrichtung sein, beispielsweise ein Feldeffekttransistor. Als Beispiel liefern die Anzapfung 33a,. der Verzögerungsleitung 31 und die Anzapfung 33a₂ der Verzögerungsleitung 32 einen Abtastwert des invertierten und nicht invertierten analogen Eingangssignals, der um 3T/2 Zeitintervalle verzögert wird und je im Vielfach den zugeordneten Polen der vier analogen Signalschalter

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256a zugeführt werden. Auf entsprochfinde Weise v/erden die Abtastwerte von jeweils den beiden nachfolgenden Anzapfungen 33b.j und 33b₂ bis zu den Anzapfungen 33η,. und 33n~ der Verzögerungsleitungen 31 und 32 im Vielfach zu den Polen der zugeordneten vier analogen Signalschalter 36b bis 36n geführt. Die analogen Signalschalter 36a-36n in jeder Zeile der Schaltmatrix 37 wählen das positive oder negative Ausgangssignal an jeder entsprechenden Anzapfposition. Der Schaltarm jedes Schalters 36 in einer speziellen Zeile, die einem getrennten Zustand in Fig. 2 entspricht, ist mit einem getrennten Eingang eines zugeordneten Addierers 38 verbunden. Jeder Addierer 38 liefert die Summe aller Eingangssignale von den Schaltern 36a-36n der zugeordneten Schalterzeile. Beispielsweise ist der Schaltarm der Schalter 36a-36n in der dem Zustand 00 zugeordneten Zeile mit getrennten Eingängen des Addierers 38a verbunden. Entsprechend sind die Schaltarme der Schalter 36a-36n in den den Zuständen 01, 10 und 11 zugeordneten Zeilen mit getrennten Eingängen der Addierer 38b, 38c bzw. 38d verbunden.

Mit Ausnahme der den Anzapfungen 33a¹ und 33a¹' der Verzögerungsleitungen 31 und 32 zugeordneten Eingangssignal-Abtastwerte stimmt die Ausv/ahl der Schalter 36 mit den Kanalsymbolen für jeden der vier übrigbleibenden Wege höchster Wahrscheinlichkeit überein, und zwar einen Weg für jeden Zustand. Wenn beispielsweise angenommen wird, daß die Länge der Ver-

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zögerungsleitungen 31 und 32 gleich dera Zehnfachen der Bedingungslänge des Codierers ist, so daß jede Verzögerungsleitung zehn Anzapfungen besitzt, und daß, wenn der wahrscheinlichste Weg, der zum Zustand 00 führt, für seine zehn letzten Kanalsymbole die Folge 0011010010 hat, wobei die am weitesten rechts stehende Ziffer dem am weitesten zurückliegenden und der Anzapfung 33n zugeordneten Punkt entspricht, die acht zum Addierer 38a führenden Schalter 36 auf ++-+—+- eingestellt sind, wobei ein + einer logischen 1 und ein einer logischen 0 entspricht. Demgemäß ist eine Wegmaßinformation bezüglich des übrigbleibenden Weges in den Verzögerungsleitungen 31 und 32 in Verbindung mit der Einstellung der Schalter 36a-36n enthalten. Die Steuerung jedes Schalters 36 wird aus einer Gruppe von vier digitalen Verzögerungsleitungen (Schieberegistern) abgeleitet. Das soll später in Verbindung mit Pig. 5A beschrieben werden.

Das Ausgangssignal jedes der Addierer 38a-38d wird einem getrennten Paar von Addierern 39a und 39b zugeführt, wobei jeder Addierer 39 einem der beiden Wege entspricht, die gemäß Fig. 2 einen alten Zustand verlassen. Jeder der Addierer 39a und 39b ist außerdem mit den beiden zuletzt über die Leitungen 44 empfangenen Kanalsymbolen verbunden, die durch die Anzapfungen 33a¹¹ und 33a¹ nach geeigneter Bewertung mit - 1 geliefert v/erden. Im einzelnen gibt entsprechend dem Diagramm in Fig. 2 eine Kanalziffer mit einem Wert 0 an, daß der Wert dieser empfangenen Ziffer vom alten Wegmaß (gezeigter Zustand)

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abzuziehen ist, um zum neuen Zustand zu lconimen, während der Wert 1 angibt, daß der Wert dieser empfangenen Ziffer zum alten Wegmaß zu addieren ist, um zum neuen angegebenen Zustand zu kommen. Um daher den ¥eg vom Zustand 00 zum neuen Zustand 00 zu durchlaufen, werden die beiden letzten Kanalsyrnbole unter Verwendung des invertierten Signals der Anzapfungen 33a' und 33a¹' vom alten Wegmaß subtrahiert (0,0). Urn den Weg vom alten Zustand 00 zum neuen Zustand 10 zu durchlaufen, werden auf entsprechende Weise die beiden letzten Kanalsyrabole unter Verwendung der nicht invertierten Signale der Anzapfungen 33a' und 33a^tf zum alten Wegmaß addiert (1,1). Demgemäß entspricht in Fig. 4 der mit dem Ausgang des Addierers 58a verbundene Addierer 39a dem Weg zwischen dem alten Zustand 00 und dem neuen Zustand 00 in Fig. 2 und besitzt demgemäß zwei Eingänge, die den invertierten Signalen der Anzapfungen 33a¹¹ und 33a' zugeordnet sind, um die Subtrahierung des vorletzten und letzten Kanalsymbols zu ermöglichen. Auf entsprechende Weise sind die übrigen Addierer 39a und 39b mit den invertierten oder nicht invertierten Signalanzapfungen 33a· und 33a^!t der Verzögerungsleitungen 31 oder 32 verbunden, um dem Decodier-Diagramm gemäß Fig, 2 zu entsprechen. Auf diese Weise wird das Wegmaß für jeden Zustand mittels des Decodier-Diagramms gemäß Fig. 2 auf den neuesten Stand gebracht, indem die beiden letzten, geeignet mit ί 1 bewerteten Kanalsymbole zu der Gruppe von alten Wegmaßen addiert bzw. von dieser subtrahiert werden. Auf analoge Weise gewinnt man

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- 22--

t It I ti

die Gruppe M^, M^ bis M^, M^ , die die acht in Fig. 2 dargestellten Wege angeben.

Das Ausgangssignal der beiden Addierer 39, die die beiden zu einem neuen Zustand führenden Wege darstellen, werden als Eingangssignale jeweils eines von vier Komparatoren 40 benutzt, und zwar jeweils eines Komparators für jeden neuen Zustand. Die Komparatoren 40 wählen das größere Eingangssignal jedes Paares von Eingangssignalen. Die Komparatoren 40 werden durch einen Taktgeber 41 mittels eines Signals auf der Leitung 42 aufgetastet, um den Vergleich zum geeigneten Abtastpunkt zu liefern. Jeder Komparator 40 liefert ein Signal, das den zu diesen Zustand führenden Weg höchster Wahrscheinlichkeit angibt.

Die Bezeichnung des Zustandes höchster Wahrscheinlichkeit durch die Komparatoren 40 während jedes Zeitintervalls T leitet die in den Fig. 5A und 5B dargestellte Folge von Ereignissen ein. In diesen Figuren ist eine erste und eine zweite Gruppe von Schieberegistern 50 bzw. 51 gezeigt, die je eine Vielzahl von in vier Zeilen angeordneten Registern enthalten. In jeder Gruppe ist eine Zeile von Registern 50 oder 51 jedem Zustand des Decoder-Diagramms gemäß Fig. 2 zugeordnet, und die Leitung von dem diesen Zustand zugeordneten Komparator 40 in Fig. 4 ist mit jedem der Register 50 und 51 in dieser Zeile verbunden, um das eine der beiden während jedes Zeitintervalls T in jedes Register zu führenden Eingangssignale zu wählen.

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In der in Fig, 5Λ gezeigten Gruppe 1 speichern die Register 50 jeder Zeile die Kanalsymbole in Form von Bits, die dem zu dem zugeordneten Zustand führenden Weg höchster Wahrscheinlichkeit entsprechen. Außerdem wird der Inhalt dieser Register zur Steuerung der zugeordneten Analogschalter 36 in Fig. 4 benutzt. In der in Fig. 5B gezeigten Gruppe 2 enthalten die Register 51 die für jeden Zustand wahrscheinlichste Dateninformationsfolge. Das Verschieben von Informationen von links nach rechts in beiden Registergruppen 1 und 2 erfolgt entsprechend dem Format des Decodier-Diagramins gemäß Fig. 2.

Zur Erläuterung soll das Verfahren für den Zustand OO dargestellt werden. Wenn beispielsweise der dem Zustand 00 zugeordnete Komparator 40 in Fig. 4 angibt, daß der Analogwert von M., nämlich das Ausgangssignal des dem Addierer 38a zugeordneten Addierers 39a größer ist als der Analogwert von M₁ , nämlich das Ausgangssignal des dem Addierer 38b zugeordneten Addierers 39a, dann bewirkt das Ausgangssignal auf der Leitung 52, daß der Inhalt der Register 50a bis 5Od usw. in der obersten Zeile der Gruppe 1 in Fig. 5A einfach dadurch auf den neuesten Stand gebracht wird, daß alüe Daten um zwei Einheiten nach rechts verschoben und zwei O-Werte in die Register 50a und 50b eingegeben werden. Dies entspricht den KanalSymbolen für den Weg zwischen dem alten Zustand 00 und dem neuen Zustand 00 in Fig. 2. Das Verschieben der Daten um zv/ei Einheiten nach rechts wird durch das Signal auf der

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Leitung 52 bewirkt, das veranlasst, daß das Signal am oberen Eingang auf der linken Seite jedes Registers 50 in der obersten Zeile der Gruppe 1 in dieses Register geführt wird. Wenn der dem Zustand 00 zugeordnete Komparator 40 angegeben hätte,

lit

daß IYL y> KL ist, dann würde das Signal auf der Leitung 52 veranlasst haben, daß das untere Eingangssignal auf der linken Seite jedes Registers 50 in der obersten Zeile der Gruppe 1 in Fig. 5A in dieses Register geführt worden wäre, wodurch 1-Werte in die Register 50a und 50b und die Werte der dem Zustand 01 zugeordneten Register 50a und 50b in die Register 50c und 5Od in der obersten Zeile gegeben worden wären usw. Die Verschiebung von Informationen in den beiden Gruppen 1 und 2 in Fig. 5A und 5B für jeden der Zustände in jeder Gruppe entspricht der oben beschriebenen Informationsverschiebung in Verbindung mit dem Auf-den-neusten-Stand-Bringen oder Berichtigen des Zustandes 00 in der Gruppe 1. Es läßt sich erkennen, daß das Berichtigen der Informationen in der Gruppe 1 und 2 der Darstellung im Decodier-Diagramm gemäß Fig. 2 entspricht.

Schließlich ist die Lange der angezapften Verzögerungsleitungen 31 und 32 sowie der Schieberegister 50 und 51 so gewählt, daß sie wenigstens gleich 4 bis 5 äquivalenten Bedingungslängen ist, wodurch mit hoher Wahrscheinlichkeit alle übrigbleibenden Wege eine gemeinsame Kennziffer haben. Demgemäß kann die letzte Stufe jeder Zeile von Registern 51 der Gruppe 2 als die deco-

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dierten Infornationsziffern höchster Wahrscheinlichkeit gewählt werden. Alternativ kann die letzte Stufe jeder Zeile von Registern 51 in der Gruppe 2 als getrenntes Eingangssignal eines Majoritäts-Logikgatters bekannter Art benutzt werden, das den durch die Majorität von Endstufen angegebenen Ausgangswert wählt und im Falle eines Gleichstandes eine 0 oder eine 1 an den Ausgang gibt. Eine zweite Alternative würde darin bestehen, daß die letzte Stufe der Reihe maximale Wahrscheinlichkeit angibt.

Der in Verbindung mit den Fig. 4, 5A und 5B beschriebene analoge Decoder kann potentiel Datenraten mit mehreren Hundert Megabit/sec. verarbeiten. Eine noch schnellere Operation ist mit Hilfe der Mikrowellen-Technologie möglich. Der Hauptfaktor, der einen Betrieb mit Datenraten wesentlich größer als die mit digitalen Verfahren erreichbarn ermöglicht, ist die analoge Berechnung der Wegmaße.

Eine zweite Anordnung zur Verwirklichung eines Decoders unter Verwendung analoger Verarbeitungsverfahren entsprechend der Erfindung ist in Fig. 6 gezeigt. Dort werden die Wegmaße der übrigbleibenden Wege in Abtast- und Halteschaltungen 61 (S/H von S_ample-and-Hold), wodurch die langen angezapften Verzögerungsleitungen gemäß Fig. 4 überflüssig werden. Stattdessen muß bei der Anordnung gemäß Fig. 6 die Kurvenform des Kanal-

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signals über nur eine Taktperiode T, die zwei Kanalsymbole umfasst, gespeichert werden.

Gemäß Fig» 6 wird das Signal am Eingangsanschluß 30 wie bei Fig. 4 aufgespalten und läuft dann weiter über angezapfte Verzögerungsleitungen 31 und 32, wobei das in die Verzögerungsleitung 31 eintretende Signal vorher durch einen Invertierer 34 invertiert wird. Die Anzapfungen 33a¹ und 33a¹¹ liefern die analogen Abtastwerte der beiden zuletzt empfangenen Kanalsymbole, die den durch Rauschen beeinträchtigten Abtastwerten der beiden Kanalsignale entsprechen, welche ursprünglich während jeder Taktperiode T vom Codierer 11 erzeugt v/erden. Vor jedem Taktimpuls ist das alte Wegmaß für jeden der Zustände 00, 01, 10 und 11 in den Abtast- und Halteschaltungen 6ia-6id als Ladung eines Kondensators 60 gespeichert. Jede der Abtast- und Halteschaltungen 6ia-6id weist entsprechend der Darstellung für die Schaltung 6ia a) eine Puffereinrichtung 62 geeigneter Art mit hoher Impedanz und der Verstärkung 1 zwischen dem Kondensator 60 und dem Ausgang der Abtast- und Halteschaltung 61 auf, um ein ungewolltes Abfließen des im Kondensator 60 gespeicherten Signals zu verhindern, ferner b) ein Paar von analogen Schalteinrichtungen 63 nit irgendeinem geeigneten Bauteil, beispielsweise einem Paar von Feldeffekttransistoren, die so geschaltet sind, daß selektiv eine der Schalteinrichtungen 63 während jeder Taktperiode T durch das vom zugeordneten Komparator 40 erzeugte Signal auf der Leitung 65 geschlossen wird, um das Analogsignal für das Weg-

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28 1 BB 13

maß höchster Wahrscheinlichkeit für diesen Zustand in Kondensator 60 zu speichern, und c) ein Paar von Puffereinrichtungen 64 niedriger Impedanz mit der Verstärkung 1, die je an einem anderen Eingang des Paares von Schalteinrichtungen 63 angeordnet sind. Die für die Abtast- und Halteschaltung 6ia dargestellte Anordnung entspricht der Anordnung für jede der Abtast- und Halteschaltungen 6ib-6id. Es sei darauf hingewiesen, daß diese Anordnungen nur zur Erläuterung dargestellt sind und keine Beschränkung bedeuten sollen. Jede geeignete Konstruktion für die Abtast- und Kalteschaltungen 6ia-6id, die eine analoge Signalspannung speichern kann, welche das Wegmaß höchster Wahrscheinlichkeit darstellt, kann statt dessen benutzt werden.

Es sollen jetzt die zur Ableitung eines neuen Wegmaßes für den Zustand 00 führenden Schritte beschrieben werden. Abhängig von den während einer Taktperiode erscheinenden Kanaldaten wird das Kanalmaß für die Zustände 00 und 01, das in den Kondensatoren 60 der Abtast- und Halteschaltungen 6ia und 6ib gespeichert ist, dadurch auf den neuesten Stand gebracht, daß auf geeignete Weise das invertierte und nicht invertierte Kanalsignal auf den Leitungen 44 von den Anzapfungen 33a¹ und 33a¹' entsprechend dem Diagramm in Fig. 2 zu den in den Abtast- und Halteschaltungen 61a und 6ib gespeicherten alten Wegmaßen IYL und M_? in Addierern 39a addiert werden, die den Zuständen 00 und 01 zugeordnet sind, um neue Wegmaße M. und

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Γ-L zu bilden. Jeder dieser neuen Wegir.aßwerte v/ird über eine getrennte analoge Schalteinrichtung 66 übertragen und zeitweilig als Ladung eines getrennten Kondensators 67 gespeichert, der am Ausgang eine Puffereinrichtung 68 hoher Impedanz mit der Verstärkung 1 aufweist. Außerdem kann eine Puffereinrichtung (nicht gezeigt) entsprechend den Puffern 64 in den Abtast- und Halteschaltungen 61 am Eingang jedes Schalters 66 vorgesehen sein. Die Bauteile 66-68 in jedem Zweig bilden eine getrennte Abtast- und Halteschaltung, die zeitweilig den zuge-

I t t

ordneten neuen Wegmaßwert M₁ und M₁ speichert und diesen Analogwert für die zugeordnete Abtast- und Halteschaltung 6ia über Rückkopplungswege 69 zu einem im Voraus festgelegten Zeitpunkt verfügbar macht. Zu diesem festgelegten Zeitpunkt nimmt der zugeordnete Komparator 40 den größeren der Wegmaß-

I I f

werte M₁, M₁ auf und erzeugt ein Signal, das diese Wahl über die Leitung 65 zur Abtast- und Halteschaltung 61a zurückgibt, um die analoge Schalteinrichtung 63 auf geeignete Weise so zu betätigen, daß der analoge Signalwert des gewählten, auf der Leitung 69 ankommenden Wegmaßes im Kondensator 60 gespeichert wird. Entsprechende Operationen werden gleichzeitig ausgeführt, um die übrigen Wegmaße für die Zustände 01, 10 und 11 abzuleiten.

Wie bei der Verwirklichung des Viterbi-Decoders mit angezapften Verzögerungsleitungen gemäß Fig. 4 werden die Entscheidungen der Komparatoren 40 benutzt, um die vier Zeilen von Schieberegistern 51 (dargestellt in Fig. 5B) auf den neuesten Stand

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zu bringen, und zv/ar entsprechend der wahrscheinlichsten Datenfolge, die zu jedem Zustand in der Gruppe 2 führt. Wiederum hat jede Zeile von Schieberegistern eine Länge gleich wenigstens 4 bis 5 Bedingunsglängen, und es kann mit hoher Wahrscheinlichkeit das Ausgangssignal jeder der vier Zeilen als decodierte Ausgangsdateninformation gewählt werden, wie oben beschrieben.

Eine dritte Anordnung zur Verwirklichung eines Decoders unter Verwendung analoger Verarbeitungsverfahren entsprechend der Erfindung ist in Fig. 7 gezeigt. Dort werden wie in Fig. 6 die Wegmaße der übrigbleibenden Wege für die Zustände 00, 01, 10 und 11 in Abtast- und Halteschaltungen 6ia-6id gespeichert, wodurch die langen angezapften Verzögerungsleitungen gemäß Fig. 4 überflüssig sind. Stattdessen ist es bei der Anordnung gemäß Fig. 7 nur erforderlich, die Kurvenform der Kanalsignale über eine Taktperiode T zu speichern, die zwei Kanalsymbole umfasst.

Gemäß Fig₄ 7 wird das am Eingangsanschluß 30 ankommende Signal wie bei den Fig. 4 und 6 in zwei Zweige 31 und 32 aufgespalten, wobei der Zv/eig 31 eine Verzögerung von T/2 Sekunden aufweist. Das an jeden der Zweige 31 und 32 gegebene Eingangssignal wird an Abtast- und Halteschaltungen 70 bzw. 71 angelegt, die einmal in jeder Taktperiode T auf den neuesten Stand gebracht werden, um die beiden zuletzt empfangenen analogen

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Kanalsymbole zu speichern. Die in den Abtast- und Halteschaltungen 70 und 71 gespeicherten Analogsignal-Abtastwerte entsprechen den durch Rauschen beeinträchtigten Abtastwerten der beiden, ursprünglich vom Codierer 11 während jeder Abtastperiode erzeugten Kanalsignale. Da der Zweig 32 das Kanaleingangs signal nicht verzögert, speichert die Abtast- und Halteschaltung 71 das zuletzt empfangene Signal, während die Abtast- und Halteschaltung 70 das vorletzte Empfangssignal als Ergebnis der Verzögerung von T/2 Sekunden aufnimmt. Das Ausgangssignal jeder der Abtast- und Halteschaltungen 70 und 71 wird in ein getrenntes Paar von Zweigen 72 und 73 aufgespalten, wobei die Zweige 72 einen Inverter 74 enthalten, so daß über Leitungen 44 der invertierte und nicht invertierte Abtastwert der beiden zuletzt empfangenen Kanalsignale geliefert wird. Diese invertierten und nicht invertierten Abtastwerte auf den Leitungen 44 werden an geeignete Eingänge von Addierern 39a und 39b für jeden der vier Zustände angelegt, und zwar auf die für die Addierer 39a und 39b in Fig. 4 und 6 beschriebene Weise sowie entsprechend dem Decodier-Diagramm in Fig. 2.

Fig, 6 und 7 sind im wesentlichen gleich mit der Ausnahme, daß die analoge Schalteinrichtung 66, der Kondensator 67 und der Puffer 68 mit hoher Impedanz und der "Verstärkung 1 im Ausgangszweig jedes der Addierer 39a und 39b in Fig. 6, die eine getrennte Abtaat- und Halteschaltung für das zu den

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Abtast- und Halteschaltungen 6ia-6id zurückzuübertragende Wegnaß darstellen, in der Anordnung gemäß Fig. 7 durch eine getrennte Verzögerungsschaltung 76 in jedem der Rückkopplungsv/cge 69 ersetzt worden sind. Die Verzögerungsschaltungen 76 sind lediglich als Vorsichtsmaßnahme vorgesehen und können auf irgendeine Weise verwirklicht werden, derart, daß eine Verzögerung gleich der Durchschaltzeit der Abtast- und Halteschaltungen 6ia-6id bereitgestellt wird, und sind in die Rückkopplungsschleifen 69 eingeführt, um Instabilitäten während des kurzen Zeitabschnittes zu verhindern, wenn die Schleifen über die Schalter 63 geschlossen werden, d.h., wenn die Abtast- und Halteschaltungen 6ia-6id ihr Signal anbieten. Die Schritte zur Ableitung der neuen Wegmaße für die Zustände 00, 01, 10 und 11 sind die gleichen, die für die Anordnung nach Fig. 6 beschrieben wurden, mit dem Unterschied, daß die Verzögerungsschaltung 46 in Fig. 7 die Funktion der Kondensatoren 67 in Fig. 6 erfüllen.

Mit den Anordnungen gemäß Figo 6 und 7 besteht die Möglichkeit, daß die Wegmaße ohne zeitliche Begrenzung ansteigen. Um einen Wegmaßüberlauf zu verhindern, der der Sättigung eines aktiven Bauteils entspricht, kann ein Wegmaß willkürlich auf Null gesetzt werden. Fig. 8 zeigt eine Anordnung zur Verhinderung eines Wegmaßüberlaufs, bei dem der Ursprungswert eines Wegmaßes, beispielsweise das alte Wegmaß für den Zustand 00 zuerst von allen anderen Wegmaßen subtrahiert wird, wodurch die Einheit-

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keit der Differenz zv/ischen den Wegmaßon beibehalten wird. Gemäß Fig. 8 wird diese Subtraktion durch Invertieren des Ausgangssignals der Abtast- und Halteschaltung 61a im Inverter 80 und Zuführen des invertierten Signals als ein Eingangssignal zu den Addierern 39a und 39b erreicht, die Übergängen aus den Zuständen 01, 10 und 11 zugeordnet sind. Bei der Normalisierung der Wegmaße entsprechend der Anordnung nach Fig, 8 ist keine Leitung von der Abtast- und Halteschaltung 6ia zu den Addierern 39a und 39b gezeigt, die die neuen Wegmaße I'L bzw. M-, erzeugen, da eine Addition des invertierten und nicht invertierten Eingangssignals der Abtast- und Halteschaltung 61a in diesen Addierern eine effektive Auslöschung dieser beiden Signale ergeben würde. Es sei darauf hingewiesen, daß das invertierte Ausgangssignal jeder der Abtast- und Halteschaltungen 6ib-6id anstelle des Signals von der Abtast- und Halteschaltung 61a zur Durchführung der Wegmaßnormalisierung benutzt werden kann.

Im Rahmen der Erfindung besteht die Möglichkeit, bipolare Operationsverstärker mit invertierendem und nicht invertierendem Eingangsanschluß oder andere geeignete lineare Bauteile f die invertierende und nicht invertierende Eingangsanschlüsse besitzen, für jeden der Addierer 38 und 39 in Fig. 4, 6, 7 und 8 zu verwenden, um die Notwendigkeit zu vermeiden, getrennt sowohl invertierte als auch nicht invertierte Eingangs-

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analogsignal-Abtastv/arte bereitstellen zu müssen, die beispielsweise durch, die Inverter 34 in den angezapften Verzögerungsleitungen 31 und 32 in Fig. 4 und 6 und die Inverter 74 und die Leitungen 72, 73 in Fig. 7 sov/ie den Inverter 80 in Fig. 8 geliefert v/erden. Stattdessen können der nicht invertierte Eingangsanalogsignal-Abtastwert, der von der angezapften Verzögerungsleitung 32 in Fig. 4 und 6 sowie den Leitungen 73 in Fig. 7 geliefert wird, und ein nicht invertiertes Ausgangssignal der Abtast- und Halteschaltung 6ia in Fig. 8 selektiv an einen nicht invertierenden oder einen invertierenden Anschluß des zugeordneten bipolaren Operationsverstärkers 38 oder 39 gegeben werden, um den erforderlichen nicht invertierten und invertierten Eingangssignal-Abtastwert in bekannter ¥eise zu gewinnen.

Wenn beispielsweise die Addierer 38 und 39 in Fig. 4 durch bipolare Operationsverstärker 38 und 39 ersetzt werden, dann kann die Verzögerungsleitung 31 wegfallen, und die nicht invertierten Signale von den Anzapfungen 33a' und 33a'' der Verzögerungsleitung 32 können über Leitungen 44 mit den jeweils richtigen invertierenden und nicht invertierenden Eingangsanschlüssen der Operationsverstärker 39a und 39b verbunden werden, um die richtige Berechnung für den Übergang aus jedem der Zustände zu ermöglichen. Beispielsweise wird das nicht invertierte Signal von den Anzapfungen 33a' und 33a¹¹ der Verzögerungsleitung 32 mit getrennten invertierenden Ein-

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gangsanschlüssen des dem Zustand 00 zugeordneten Operationsverstärkers 39a verbunden, um die richtige Berechnung für den Wert des Übergangs IYL zu ermöglichen. Außerdem müssen, wenn die Addierer 38a-38d durch getrennte Operationsverstärker 38a-38d ersetzt werden, die Schalter 36a-36n umgekehrt werden und das nicht invertierte Signal von jeder der Anzapfungen 33ap-33n2 der Verzögerungsleitung 32 wird mit den Schaltarmen der zugeordneten Schalter verbunden, während die Pole des Schalters, die in der Darstellung mit dem invertierenden oder nicht invertierenden Signal der zugeordneten Anzapfung verbunden sind, mit dem invertierenden oder nicht invertierenden Eingangsanschluß der zugeordneten Operationsverstärker 38a-38d verbunden werden. Beispielsweise wird der Schaltarm des Schalters 36a, der dem.Zustand 00 zugeordnet ist, mit der Anzapfung 33a₂ verbunden, und der obere und untere Pol v/ird an den invertierenden und nicht invertierenden Eingangsanschluß des Operationsverstärkers 38a angeschlossen. Ähnliche Abänderungen können für die Fig. 6 und 7 getroffen werden. In Fig. 8 läßt sich die Abänderung durch Weglassen des Inverters 80 und Anschalten des nicht invertierenden Ausgangs der Abtast- und Halteschaltung 61a an den invertierenden Eingangsanschluß der Operationsverstärker 39a und 39b durchführen, die den Abtast- und Halteschaltungen 6ib-6id zugeordnet sind»

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Claims

BLUM3ACH · WESER . BERGEN · KRÄMER

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

Patentconsult Radectcestraße 43 8000 München 60 Telefon (089) 883003/833604 Telex 05-212313 Telegramme Pateniconsult Patentconsult Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121) 56 2943/561998 Tijlex 04-186237 Telegramme PoientconsuU Western Electric Company, Incorporated Acampora, A. 1

Broadway

New York, N.Y. 10038, U.S.A.

Patentansprüche

M.) Decoder für einen Strom von !convolutional codierten Daten, die durch Rauschen gestört sein können und eine vorgegebene Zahl von möglichen Zuständen sowie eine vorgegebene Coderate besitzen,
gekennzeichnet durch eine analoge Speichereinrichtung (31, 32) zur Abgabe aufeinander folgender Abtastwerte des codierten Datenstroms und eine analoge Verarbeitungseinrichtung (38a-38d, 37, 39a, 39b, 40 ...), die zur Lieferung eines decodierten Ausgangssignals die aufeinander folgenden Abtastwerte abhängig von den möglichen Zuständen (00, 01, 10, 11) des Konvolutionscode selektiv verarbeitet.

2. Decoder nach Anspruch 1,

dadurch gekennzeichnet, daß die analoge Verarbeitungseinrichtung (37, 38a-38d) so ausgelegt ist, daß sie die jedem der möglichen Zustände des Code entsprechenden Wahrscheinlichkeitsfunktionen

München: R. Kramer Oipi.-Ing. · W. Weser Dipl.-Phys. Dr. rer. nat. · P. Hirsch Dipl.-Ing. · H. P. ßrehrn Dipl.-Chem. Dr. phi!. nai. Wiesbaden; P. G. BlumbacJi Dip!.-!ng. . P. Bergen Difl.-lng. Dr- jur. · G. Zvvirner Dipl.-Ing. Dipl.-W.-Ing.

a O 9 a Λ 3 / 0 8 0 ^

ORIGINAL INSPECTED

(M^-M.) berechnet.

3. Decoder nach Anspruch 2,
gekennzeichnet durch weitere analoge Speichereinrichtungen (31, 32), in denen die jedem der möglichen Zustände des Code entsprechenden Wahrscheinlichkeitsfunktionen gespeichert sind.

4. Decoder nach Anspruch 2 oder 3,
dadurch gekennzeichnet, daß die analoge Verarbeitungseinrichtung (39a, 39b) die aufeinander folgenden Abtastwerte des codierten Datenstroms und die Wahrscheinlichkeitsfunktionen für jeden der möglichen Zustände des Codes selektiv bearbeitet, um weitere, allen möglichen Übergängen in jeden Zustand des Code entsprechende Wahrscheinlichkeitsfunktionen (M₁, M₁ - M/, M/ ) zu liefern.

5. Decoder nach Anspruch 4,

dadurch gekennzeichnet, daß die analoge Verarbeitungseinrichtung eine analoge Kornparatoreinrichtung {40 ) zum Vergleichen der weiteren, jedem der Zustände des Code entsprechenden Wahrscheinlichkeitsfunktionen aufweist, um die dem jeweiligen Zustand entsprechende Wahrscheinlichkeitsfunktion abhängig vom Ausgangssignal der Koinparatoreinrichtung (40) abzuändern.

5 0 Q 8 /, 3 / 0 8 3

- 37- -

6. Decoder nach Anspruch 5,

gekennzeichnet durch eine Ausgangsspeichereinrichtung (51a, 51b, 51c), die unter Verarbeitung des Ausgangssignals der Komparatoreinrichtung (4o) jedem der Zustände des Code entsprechende Datenfolgen speichert und das decodierte Ausgangssignal liefert.

ο Decoder nach Anspruch 6,

dadurch gekennzeichnet, daß die Ausgangsspeichereinrichtung eine Vielzahl von digitalen, in einer vorbestimmten Anordnung liegenden Speicherelementen (51a, 51b, 51c) aufweist und daß jedes Speicherelement (51a, 51b, 51c) sowohl einem der Zustände des Code und einem der aufeinander folgenden Abtastwerte des codierten Datenstroms getrennt zugeordnet ist.

8_e Decoder nach Anspruch 7,

dadurch gekennzeichnet, daß die digitalen Speicherelemente (51a, 51b, 51c) so verbunden sind, daß sie den möglichen Übergängen in jeden der Zustände des Code entsprechen, und daß die Anordnung so getroffen ist, daß abhängig von einem Ausgangssignal der analogen Komparatoreinrichtung (40) ein Digitalsignal in das erste Speicherelement (51a) der digitalen, jedem

der Zustände entsprechenden Speicherelemente eingegeben wird, das den wahrscheinlichsten Übergang in den entsprechenden Zustand angibt.

9. Decoder nach Anspruch 7,

dadurch gekennzeichnet, daß der Ausgang eines (51n) der Schieberegister (51a, 51b, 51c) mit einem Ausgangsanschluß des Decoders verbunden ist, um das decodierte Ausgangssignal zu liefern.

10. Decoder nach Anspruch 7,

dadurch gekennzeichnet, daß eine Majoritätsgattereinrichtung mit dem letzten (51η) der digitalen Speicherelemente (51a, 51b, 51c) verbunden ist, die federn der Zustände entsprechen, und daß der Ausgang der Majoritätsgattereinrichtung mit einem Ausgangsanschluß des Decoders verbunden ist, um das decodierte Aüsgangssignal zu liefern.

11. Decoder nach einem der Ansprüche 4 bis 10, dadurch gekennzeichnet, daß die analoge Verarbeitungseinrichtung eine jedem der Zustände des Code zugeordnete Kombiniereinrichtung (39a, 39b) aufweist, die selektiv für jeden der Zustände die aufeinander folgenden Abtastwerte (33a¹, 33a¹¹) der codierten Daten und die diesem Zustand entsprechenden Wahrschein-

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lichkeitsfunktionen (M₁ - M/) kombiniert und die weiteren, allen möglichen Übergängen in diesen Zustand entsprechenden

¹ M t II.

Wahrscheinlichkeitsfunktionen (M₁, M₁ - M^, M^ ) liefert.

12. Decoder nach Anspruch 11,

dadurch gekennzeichnet, daß die Kombiniereinrichtung durch Addiereinrichtungen (39a, 39b) mit unipolaren Eingängen (beispielsweise nicht invertierenden oder invertierenden Eingängen) gebildet wird, und daß die analoge Speichereinrichtung (31, 32) so ausgelegt ist, daß sie nicht invertierte und invertierte Signale für jeden der aufeinander folgenden Abtastwerte der codierten Daten liefert.

13· Decoder nach Anspruch 11,

dadurch gekennzeichnet, daß die Kombiniereinrichtung (39a, 39b) mit bipolaren Eingängen (beispielsweise nicht invertierenden und invertierenden Eingängen) ausgestattet ist, und daß die analoge Speichereinrichtung (31, 32) so ausgelegt ist, daß sie unipolare Signale für jeden der aufeinander folgenden Abtastwerte der codierten Daten liefert.

14* Decoder nach Anspruch 13,

dadurch gekennzeichnet, daß die Kombiniereinrichtung in Form eines Operationsverstärkers verwirklicht ist„

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15. Decoder nach einein der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die analoge Speichereinrichtung analoge Signalver-■ zögerungseinrichtungen (31, 32) zur Lieferung der aufeinander folgenden Abtastwerte des codierten Datenstroms aufweist.

16. Decoder nach Anspruch 15,
dadurch gekennzeichnet, daß die analoge Signalverzögerungseinrichtung in Form eines Verzögerungselernentes (31, 32, Fig. 6) verwirklicht ist, das eine Zeitverzögerung bereitstellt, die der vorbestimmten Coderate des codierten Signals entspricht.

17. Decoder nach Anspruch 16,
gekennzeichnet durch einen dem Verzögerungselement (31, 32) zugeordneten Inverter (3A-), wodurch die aufeinander folgenden Abtastwerte der codierten Daten in nicht invertierter und in invertierter Form geliefert werden.

18. Decoder nach Anspruch 17,
gekennzeichnet durch eine Abtast- und Halteeinrichtung (70, 71) zur Speicherung der aufeinander folgenden Abtastwerte der codierten Daten.

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19. Decoder nach Anspruch 16,

dadurch gekennzeichnet, daß erste und zweite Verzögerungselemente (31, 32) vorgesehen sind, daß dem ersten Verzögerungselement (32) die codierten Daten zur Lieferung der aufeinander folgenden Abtastwerte zugeführt sind, und daß dem zweiten Verzögerungselement (31) die codierten Daten über einen Inverter (34) zugeführt werden, wodurch den aufeinander folgenden Abtastwerten entsprechende invertierte Signale geliefert werden.

20«, Decoder nach Anspruch 15»

dadurch gekennzeichnet, daß die analoge Signalverzögerungseinrichtung eine Verzögerungsleitung (31, 32) aufweist.

21. Decoder nach Anspruch 20,
dadurch gekennzeichnet, daß die Verzögerungsleitung als angezapfte Verzögerungsleitung (Fig_e 4; 31, 32) verwirklicht ist, die Ausgangssignale (33a¹, 33a" - 33n») in Zeitintervallen liefert, die der Coderate der codierten Daten entsprechen.

22. Decoder nach Anspruch 20 oder 21,
dadurch gekennzeic h-n et,

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daß ein Inverter (34) vorgesehen ist, der den aufeinander folgenden Abtastwerten der codierten Daten entsprechende invertierte Signale liefert.

23. Decoder nach Anspruch 22,

dadurch gekennzeichnet, daß erste und zweite angezapfte Verzögerungsleitungen (31, 32) vorgesehen sind, daß der ersten angezapften Verzögerungsleitung (32) die codierten Daten zur Lieferung der aufeinander folgenden Abtastwerte dieser Daten zugeführt sind, und daß der zweiten angezapften Verzögerungsleitung (31) die codierten Daten über den Inverter (34) zugeführt sind, so daß den aufeinander folgenden Abtastwerten entsprechende invertierte Signale geliefert v/erden.

24_O Decoder nach einem der Ansprüche 20 bis 23 bei Abhängigkeit des Anspruchs 15 von einem der Ansprüche 3 bis 14, dadurch gekennzeichnet, daß eine angezapfte Verzögerungsleitung mit einer Vielzahl von Anzapfungen vorgesehen ist, daß ein Eingangsteil (33a^f, 33a'') der angezapften Verzögerungsleitung die analoge Speichereinrichtung des Decoders bildet, und daß ein Ausgangsteil (33a..-33a ) der angezapften Verzögerungsleitung wenigstens zum Teil die weitere analoge Speichereinrichtung des Decoders darstellt.,

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25. Decoder nach Anspruch 24,
dadurch gekennzeichnet, daß eine Vielzahl von analogen Schalteinrichtungen (36a-36n) in einer vorbestimmten Anordnung vorgesehen ist, und daß jede Schalteinrichtung (36a-36n) einem getrennten Zustand des Code und einem getrennten Ausgangssignal zugeordnet ist, das vom Ausgangsteil (33a, 33a ) der angezapften Verzögerungsleitung geliefert wird.

26. Decoder nach Anspruch 25,
gekennzeichnet durch eine jedem der Zustande des Code zugeordnete Einrichtung (]VL - Mi ), die selektiv unter Steuerung der analogen, diesem Zustand zugeordneten Schalteinrichtungen (36a - 36n) die vom Ausgangsteil der angezapften Verzögerungsleitung gelieferten Ausgangssignale kombiniert, um die Wahrscheinlichkeitsfunktionen (M. - M») bereitzustellen.

27. Decoder nach Anspruch 25 oder 26 in Abhängigkeit vom Anspruch 5,

dadurch gekennzeichnet, daß eine Vielzahl von digitalen Speicherelementen (50a, 50b - 5On) in einer Anordnung vorgesehen und in Verbindung mit dem Ausgangssignal der Komparatoreinrichtung (40) so betreibbar ist, daß sie digitale Informationen mit Be-

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2Ug auf jeden der Zustände des Code speichern, und daß die digitalen Speicherelemente selektiv zugeordnete Schalteinrichtungen der analogen Schalteinrichtungen (36a - 3βη) betätigen»

28. Decoder nach einem der Ansprüche 5 bis 23, dadurch gekennzeichnet, daß die weitere analoge Speichereinrichtung Abtast- und Halteschaltungen (6ia - 6id) aufweist, die jedem der Zustände des Code entsprechen und so betreibbar sind, daß sie die zugeordneten Wahrscheinlichkeitsfunktionen (M,.-M^) unter Steuerung der Komparatoreinrichtung (40) speichern,

die aus den v/eiteren Wahrscheinlichkeitsfunktionen (M,.,

Il I Il

M. - M^, M^ ) abgeleitet sind.

29. Decoder nach Anspruch 28,
dadurch gekennzeichnet,

.1 It

daß die weiteren Wahrscheinlichkeitsfunktionen (M., M.

I Il

M-, M. ) über entsprechende weitere Abtast- und Halteschaltungen (66, 67, 68) abgeleitet sind, deren Ausgangssignale selektiv an die Abtast- und Halteschaltungen (6ia 6id) der v/eiteren analogen Speichereinrichtung und der Komparatoreinrichtung (40) angelegt sind.

30. Decoder nach Anspruch 28,
dadurch gekennzeichnet,

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,. (16913 M

daß die v/eiteren Wahrscheinlichkeitsfunktionen (M-, IL

I t t

Μλ, Μλ ) direkt abgeleitet sind, und daß die jedem der Zustände des Code entsprechenden v/eiteren Wahrscheinlichkeitsfunktionen an die entsprechenden Abtast- und Halte schaltungen (61a, 6id) der v/eiteren analogen Speichereinrichtung über eine Verzögerungseinrichtung (76) zugeführt sind.

31. Decoder nach einem der Ansprüche 28 bis 30, dadurch gekennzeichnet, daß das Ausgangssignal einer (61a - Fig. 8) der Abtast- und Halteschaltungen (6ia - 6id), die einem der Zustände des Code entspricht, von den AusgangsSignalen der den übrigen Zuständen entsprechenden Abtast- und Halteschaltungen subtrahiert wird.

32. Decoder nach einem der vorhergehenden Ansprüche zur Decodierung eines Stroms von konvolutional codierten Daten, dadurch gekennzeichnet, daß der Konvolutionscode vier vorbestimmte Zustände besitzt, die den Zuständen 00, 01, 10, 11 entsprechen, sowie eine Coderate von R/2 hat.

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