DE2818090A1 - Bipolartransistor und verfahren zur herstellung desselben - Google Patents

Bipolartransistor und verfahren zur herstellung desselben

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Description

Henkel, Kern, Feiler & Hänzel Patentanwälte
Möhlstraße 37
Nippon Telegraph and Telephone Public D-8000 München 80
Corporation Tel.: 089/982085-87
mnV. TanOT1 Telex: 0529802 hnkld
Tokxo, Japan Telegramme: ellipsoid
25. April 1978
Bipolartransistor und Verfahren zur Herstellung desselben
Die Erfindung betrifft eine Halbleitervorrichtung und speziell einen Bipolartransistor und ein Verfahren zur Herstellung desselben.
Transistoren dieses Typs wurden bereits mit verschiedenen Konstruktionen bzw. Strukturen vorgeschlagen. Die Anordnung und Konstruktion der Elektroden dieser Transistoren ist mehr oder weniger aufgrund der Probleme eingeschränkt, die sich bei dem Herstellungsverfahren ergeben. Aufgrund dieser Probleme ist eine Miniaturisierung, die Verbesserung der Eigenschaften der Transistoren und die Erhöhung der Packungsdichte der integrierten Schaltungen nicht möglich.
Gemäß einem typischen Herstellungsverfahren für einen Bipolartransistor, beispielsweise einen NPN-Transistor, wird auf einem einkristallinen Siliziumsubstrat vom N-Leitfähigkeitstyp eine Basisdiffusionszone vom P-Leitfähfcfckeitstyp unter Anwendung eines gut bekannten Photolithographieprozesses und Diffusionstechnik ausgebildet, und danach wird über einen Siliziumoxidfilm, der über der Basisdiffusionszone ausgebildet ist, mittels einer herkömmlichen Litho-
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graphietechnik oder -prozesses eine Emitter-Diffusionsöffnung ausgebildet. Danach wird eine Verunreinigung vom N-Typ durch diese Öffnung eindiffundiert, um eine inseiförmige Emitterzone in der Basiszone auszubilden. Daran anschließend wird mit Hilfe eines Photolithographieverfahrens eine Basiskontaktöffnung vorgesehen, und es werden eine Emitterelektrode und eine Basiselektrode in der Basiskontaktöffnung und in der Emitterdiffusionsöffnung jeweils eingebracht. Ein herkömmlicher Transistor wird auf diese Weise hergestellt, wobei jedoch dieses Herstellungsverfahren zu den folgenden Problemen führt:
Erstens ist es erforderlich, die relativen Lagen der vier Photolithographieverfahren bzw. -prozesse zur Bildung der Basisdiffusionsöffnung, der Emitterdiffusionsöffnung, der Basiskontaktöffnung und der Basis- und Emitterelektroden in der Basiszone auszurichten. Für die Herstellung eines extrem kleinen Transistors muß die Genauigkeit dieser Positionsausrichtung und die Genauigkeit dieser Abschnitte extrem hoch sein, wodurch jedoch die Qualität von zufriedenstellenden Endprodukten reduziert wird.
Wenn man versucht, die Qualität durch Erhöhung der Genauigkeit der Lagenausrichtung zu verbessern und auch die Genauigkeit der Bearbeitung der Fläche der Basiszone (ausgenommen des Abschnitts derselben, der unmittelbar unterhalb der Emitterzone gelegen ist), so wird diese letztere Zone extrem größer als die Emitterzone, wodurch die Kollektor-Basis-Übergangsqualitat vergrößert wird und auch der Basiswiderstand vergrößert wird, oder mit anderen Worten, die Eigenschaften des Transistors verschlechtert werden.
Obwohl bereits vorgeschlagen wurde, die Basisdiffusionsöffnung als Abschnitt der Emitterzone zum Zwecke der Vergrößerung
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der Integrationsdichte zu verwenden, nimmt jedoch die Basisflächenkonzentration nahe der äußeren Grenze der Basiszone, die dem Siliziumoxidfilm gegenüberliegt, ab, so daß sich ein Leckstrom zwischen dem Kollektoranschluß und dem Emitteranschluß aufgrund der Flächenumkehrung vom N-Typ einstellt, die durch eine ¥erunr@inig'irig des Siliziumoxidfilms verursacht wird. Um diesem Problem zu begegnen wurde vorgeschlagen, eine P+-Zone nahe der äußeren Grenze der Basiszone vorzusehen. Diese P+-Zone wird jedoch mit Hilfe von Photolithographietechnik hergestellt,und wenn ein kleiner Transistor hergestellt wird, nimmt die Fläche der Basiszone, ausgenommen des Abschnitts, der unmittelbar unter der Emitterzone gelegen ist, aufgrund der Positionsausrichtung zu, so daß dadurch die Eigenschaften des Transistors verschlechtert werden.
Bs ist daher Aufgabe der vorliegenden Erfindung, einen verbesserten Bipolartransistor und ein Verfahren zur Herstellung desselben anzugeben, bei welchem die Kollektor/Basisübergangskapazität vermindert ist bzw. wird und wobei der Transistor ohne Erhöhung der Basiskapazität in miniaturisierter Ausführung hergestellt werden kann und somit seine Gesamtqualität verbessert wird.
Im Rahmen dieser Aufgabe soll auch ein verbesserter Bipolartransistor mit kleiner Größe ausführbar sein, so daß er für die Herstellung einer integrierten Schaltung besonders geeignet ist, die einen hohen Integrationsgrad oder Packungsdichte aufweist.
Durch das Verfahren nach der vorliegenden Erfindung soll auch eine Basis- und Emitterzone, eine Basiselektrode und ein Anschluß zu dieser mit Hilfe einer einzigen Photomaske hergestellt werden können.
Die Erfindung sucht auch ein neuartiges Verfahren zur Her-
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stellung eines Bipolartransistors zu schaffen, durch welches der Abstand zwischen der Emitterzone und der Basiselektrode und die Breite des Basiskontaktes auf kleine Werte reduziert werden können, und zwar auf Werte kleiner als 1 Mikron.
Durch die vorliegende Erfindung wird somit ein Bipolartransistor geschaffen, der aus einem Halbleitersubstrat besteht, wobei in dem Substrat eine Basiszone ausgebildet ist und eine Basiselektrode aus polykristallinem Silizium vorgesehen ist, die den gesamten Umfang des Grenzbereiches der Basiszone in einer konstanten Breite umgibt, und wobei eine inselförmige Emitterzone in der Basiszone ausgebildet ist, auf der Fläche der Emitterzone eine Emitterelektrode gebildet ist und schließlich ein Isolierfilm die Basiselektrode elektrisch von der Emitterelektrode isoliert hält.
Die Erfindung schafft auch ein Verfahren zur Herstellung eines Bipolartransistors, gemäß welchem auf einem Halbleitersubstrat des einen Leitfähigkeitstyps ein erster Isolierfilm ausgebildet wird, danach ein mit einer Verunreinigung eines zweiten Leitfähigkeitstyps dotierter zweiter Isolierfilm auf dem ersten Isolierfilm ausgebildet wird, durch den ersten und den zweiten Isolierfilm eine öffnung geformt wird, an einem Abschnitt des Halbleitersubstrats, welches in der öffnung freiliegt, dann eine Ionenimplantationszone unter Verwendung der Öffnung als Maske ausgebildet wird, eine nicht dotierte polykristalline Siliziumschicht auf der Fläche des Halbleiter-Substrats ausgebildet wird, das Halbleitersubstrat dann wärmebehandelt wird, um die Verunreinigung bzw. Fremdatome aus dem zweiten Isolierfilm heraus einäudiffundieren, derart, daß um eine durch den Isolierfilm auf dem Substrat isolierte Zone eine Diffusionszone entsteht, die mit Fremdatomen des zweiten Leitfähigkeitstyps dotiert ist, und wobei dann ein Abschnitt der polykristallinen Siliziumschicht, der nicht über der isolierten Zone liegt, in eine Zone umgewandelt wird, die mit
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Fremdatomen des zweiten Leitfähigkeitstyps diffundiert ist, woraufhin dann eine nicht dotierte polykristalline Siliziumschicht auf der isolierten Zone entfernt, auf der Fläche des Halbleitersubstrats eine dritte Isolierschicht ausgebildet und durch einen Abschnitt der dritten Isolierschicht in der ersterwähnten Öffnung eine Basis- und Emitterdiffusionsöffnung ausgebildet wird, durch die Diffusionsöffnung eine Basiszone in dem Halbleitersubstrat gebildet wird, derart, daß die Basiszone an die mit den Fremdatomen des zweiten Leitfähigkeitstyps dotierte Zone angrenzt, woraufhin dann in der Basiszone eine inselförmige Emitterzone des ersten Leitfähigkeitstyps ausgebildet wird und schließlich eine Metallschicht mit Hilfe eines Dampfhiedeischlagsve rf ahrens zur Bildung der Basis- und Emitterelektrode hergestellt wird, wobei die Metallschicht an einen Abschnitt der polykristallinen Siliziumschicht angrenzt, der mit den Fremdatomen des zweiten Leitfähigkeitstyps diffundiert wurde, und an einen Abschnitt der Emitterzone angrenzt.
Gemäß einer abgewandelten Ausführungsform der Erfindung besteht das Verfahren zur Herstellung eines planaren Bipolartransistors darin, daß ein erster Isolierfilm auf einem Halbleitersubstrat eines ersten Leitfähigkeitstyps gebildet wird, durch den ersten Isolierfilm eine Öffnung eingebracht wird, zur Bedeckung der Fläche des Halbleitersubstrats eine polykristalline Siliziumschicht, die mit Fremdatomen eines zweiten Leitfähigkeitstyps dotiert ist, aufgebracht wird, danach eine zweite und eine dritte Isolierschicht mit unterschiedlichen Isolationseigenschaften auf der polykristallinen Siliziumschicht ausgebildet, durch die zweite und die dritte Isolierschicht eine zweite öffnung eingebracht- und schließlich die polykristalline Siliziumschicht unter Verwendung der zweiten öffnung als Maske derart geätzt wird, daß die polykristalline Siliziumschicht zur Bildung einer Basisdiffusions-
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Öffnung seitlich angeätzt wird. Daraufhin wird durch die Basisdiffusionsöffnung eine Zone vom zweiten Leitfähigkeitstyp durch Eindiffundieren von Fremdatomen des zweiten Leitfähigkeitstyps und durch Eindiffundieren von Premdatomen aus der polykristallinen Siliziumschicht nahe dem Halbleitersubstrat hergestellt, danach auf einem freigelegten Abschnitt des Halbleitersubstrats und auf der polykristallinen Siliziumschicht ein vierter Isolierfilm hergestellt, es werden dann Ionen implantiert, um eine ionenimplantierte Isolierfilmzone und eine nicht ionenimplantierte Isolierfilmzone in den freigelegten Abschnitten des zweiten und des dritten Isolierfilms unter Verwendung derselben als Maske herzustellen, woraufhin dann die ionenimplantierte Isolierfilmzone entfernt und eine Basiszone hergestellt wird, indem durch die Basisdiffusions-Öffnung Fremdatome des zweiten Leitfähigkeitstyps und Fremdatome aus der polykristallinen Siliziumschicht nahe dem Halbleitersubstrat eindiffundiert werden, weiter eine Emitterzone des ersten Leitfähigkeitstyps in der Basiszone des Halbleitersubstrats über die Basisdiffusions öffnung ausgebildet -tfird und eine Metallschicht zur Bildung der Basis- und Emitterelektrode nach einem Dampfniederschlagsverfahren aufgebracht wird, wobei die Metallschicht an die polykristalline Siliziumschicht und an einen Abschnitt der Emitterzone angrenzt.
Gemäß einem weiteren Merkmal des Herstellungsverfahrens nach der Erfindung wird zur Herstellung eines planeren Bipolartransistors ein erster Isolierfilm auf einem Halbleitersubstrat des einen Leitfähigkeitstyps hergestellt, durch den ersten Isolierfilm dann eine Öffnung eingebracht, weiter eine mit Fremdatomen eines zweiten Leitfähigkeitstyps dotierte polykristalline Siliziumschicht zur Bedeckung der Fläche des Halbleitersubstrats aufgebracht, dann auf der polykristallinen Siliziumschicht ein zweiter und ein dritter Isolierfilm mit unterschiedlichen Isoliereigenschaften aufgebracht, durch den
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2weiten und den dritten Isolierfilm eine Öffnung eingebracht. Ss wird Sann weiter die polykristalline Schicht unter Verwendung der Öffnung als Maske geätzt«, so daß die polycristalline Siliziumschieht zur Bildung einer Basisdiffusionsöffnung seitlich angeätst wird., weiter wird eine ionenimplantierte Zone in einem Abschnitt dss in der öffnung freigelegten Halbleitersubstrats gebildet, das Halbleitersubstrat unter Einwirkung von Hitze oxidiert5 um auf der ionenimplantierten Zone einen Osidfilm zu bilden, dessen Dicke geringer ist als andere Abschnitte und um die Fremdatome aus der polykristallinen Sili2ium!schicht nahe dem Halbleitersubstrat zur Bildung einer Zone des zweiten Leitfähigkeitstyps eindiffundierten zu lassen. Es wird dann auf der ionenimplantierten Zone der Oxidfilm entfernt, durch die Basisdiffusionsöffnung Fremdatome des zweiten Leitfähigkeitstyps zur Bildung einer Basiszone eindiffundiert, in der Basiszone eine inseiförmig gestaltete Emitterzone des ersten Leitfähigkeitstyps gebildet und schließlich eine Metallschicht zur Bildung der Basis- und Emitterelektroden durch ein Dampfniederschlagsverfahren aufgebracht, wobei die Metallschicht an die polykristalline Siliziumschicht und an einen Abschnitt der Emitterzone angrenzt.
Im folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Hinweis auf die Zeichnungen näher erläutert. Es zeigen:
Fig. 1A bis 1L Schnittdarstellungen, die aufeinanderfolgende Schritte γοη beispielsweise einem Herstellungsverfahren zur Herstellungeines Bipolartransistors nach der Erfindung wiedergeben;
Fig. 2 eine Schnittdarstellung zur Veranschaulichung eines abgewandelten Verfahrensschrittes;
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Fig. 3A bis 3F Schnittdarstellungen, welche atifeinanderfolgende Herstellungsschritte zur Herstellung eines Bipolartransistors nach der Erfindung veranschaulichen;
Fig. 4a bis 4C Schnittdarstellungen, welche bestimmte Verfahrensschritte bei einer abgewandelten Ausführungsform des Herstellungsverfahrens nach der Erfindung zur Herstellung eines Bipolartransistors wiedergeben;
Fig. 5 eine Schnittdarstellung eines erfindungsgemäßen Transistors, der für die Herstellung einer integrierten Schaltung geeignet ist; und
Fig. 6a bis 6F Draufsichten typischer Konfigurationen der Basiszone oder der Emitterzone eines Bipolartransistors nach der Erfindung.
Bei dem erfindungsgemäßen Herstellungsverfahren wird gemäß Fig. 1 von einem monokristallinen Siliziumsubstrat vom N-Typ mit einer Verunreinigungskonzentration ausgegangen, die zu einem spezifischen Widerstand von ca. 1 ohm-cm führt. Es wird dann ein Siliziumoxidfilm 11 (SiO2) mit einer Dicke von ca. 0,4 Mikron auf der Fläche des Substrats 10 beispielsweise mit Hilfe eines thermischen Oxidationsverfahrens aufgebracht. Ein Siliziumoxidfilm 12 mit einer Dicke von ca. 0,2 Mikron, der Bor in hoher Konzentration enthält, beispielsweise ca. 8-10 mol#, wird dann auf der Fläche des Siliziumoxidfilms 11 ausgebildet, wie dies in Fig. 1A gezeigt ist, und zwar mit Hilfe eines CVC-Verfahrens (chemisches Dampf niederschlagsverfahren). Daraufhin wird gemäß Fig. 1B ein Photowiderstandsfilm 13 beispielsweise AZ-1350 (Handelsbezeichnung) mit einer Dicke von ca. 0,8 Mikron auf dem Siliziumoxidfilm aufgebracht und danach wird eine Öffnung 14 durch die Oxidfilme 11 und 12
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mit Hilfe eines herkömmlichen Photolithographiverfahrens eingebracht. Wie dies aus Fig. 1B ersichtlich ist, ist eine Unterschneidung oder seitliche Einätzung I1 von ca. 0,3-1 Mikron ebenfalls zu diesem Zeitpunkt vorhanden bzw. wird zu diesem Zeitpunkt ausgebildet.
Gemäß Fig. 1C werden dann ohne Entfernung des Photowiderstandsfilms 13 Stickstoffatome N2 + mit Hilfe eines Ionenimplantationsverfahrens implantiert, um eine Stickstoffimplantationszone 15 in der Fläche des Substrats 10 auszubilden. Es sei darauf hingewiesen, daß der Photowiderstandsfilm 13 durch einen Silikonnitridfilm oder einen polykristallinen Siliziumfilm ersetzt werden kann. Die Tiefe der Stickstoffimplantation ist sehr gering und beträgt beispielsweise weniger als 0,1 Mikron, und weiter ist die Menge des implantierten Stickstoffs ausreichend, um den Siliziumnitridfilm zu bilden, beispielsweise eine Dosis von N2 von ca. 3x10 Atomen/cnr bei einer Implantationsspannung von 30 - 40 KeV. Wie noch an späterer Stelle erläutert werden soll, wird die Tiefe der Ionenimplantation derart bestimmt, daß der ionenimplantierte Film eine Oxidation verhindern kann, so daß es also wünschenswert ist, den ionenimplantierten Film so nahe wie möglich an der Fläche des Substrats auszubilden.
Gemäß Fig. 1D wird nach der Entfernung des Photowiderstandsfilms eine nicht dotierte polykristalline Siliziumschicht 16 auf der freigelegten Fläche mit Hilfe eines CVC-Prozesses ausgebildet, und zwar beispielsweise bis zu einer Dicke von ca. 0,4 Mikron. Die polykristalline Siliziumschicht 16 befindet sich in direktem Kontakt mit der Fliehe des Substrats in der öffnung 14. Gemäß Fig. 1E wird beim Bor durch Hitzebehandlung in die polykristalline Siliziumschicht 16 eindiffundiert und ebenso in das Substrat, und zwar aus der Bor enthaltenden Siliziumoxidschicht 12, um denjenigen Abschnitt
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der polykristallinen Siliziumzone 17 zu bilden, der Bor enthält und um ferner eine mit Bor diffundierte P+-Zone 18 in dem einkristallinen Siliziumsubstrat 10 auszubilden, und zwar um die Öffnung 14 zur Bildung der diffundierten Basiszone. Die Breite I2 der P+-polykristallinen Siliziumzone 17 in Berührung mit der P+-Zone 18 beträgt ca. 0,3-1 Mikrometer. Die Bedingungen für die thermische Behandlung sind 900 - 100O0C für 20 - 30 min. Jede der polykristallinen Siliziumzonen 17 und P+-Zone 18 enthält mehr als 5x10^ Atome/cnr Bor.
Die polykristallinen Siliziumzonen 16 und 17 werden dann mit einer alkalinen Ätzlösung geätzt. Die Ätzgeschwindigkeit ist sehr viel höher am nicht dotierten polykristallinen Siliziumfilm als an dem mit Bor dotierten polykristallinen Siliziumfilm. Wenn beispielsweise eine KOH-Lösung als Ätzlösung verwendet wird, ist die Ätzgeschwindigkeit bei der nicht dotierten polykristallinen Siliziumschicht ca. 3- bis 10-mal größer als diejenige beim mit Bor dotierten polykristallinen Siliziumfilm.
Gemäß Fig. 1G werden durch Wärmeoxidation Siliziumoxidfilme 19 und 20 auf der Fläche der mit Bor dotierten polykristallinen Siliziumzone 17 ausgebildet und auch auf der freigelegten Fläche des monokristallinen Siliziumsubstrats 10. Der thermische Oxidationsprozeß wird in einer Atmosphäre feuchten Sauerstoffs beispielsweise bei einer Temperatur von 10000C 60 min lang durchgeführt. Die Oxidationsgeschwindigkeit der mit Stickstoffionen implantierten Zone 15 ist geringer als diejenige der mit Bor dotierten polykristallinen Siliziumzone 17. Aus diesem Grund wird ein extrem dünner Oxidfilm mit einer Dicke von weniger als 0,1 Mikron auf der Fläche der mit Stickstoff ionen dotierten bzw. implantierten Zone 15 ausgebildet, während der Siliziumoxidfilm 20 eine größere Dicke von ca. 0,35 - 0,5 Mikron besitzt und auf der Fläche der mit Bor
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dotierten polykristallinen Siliziumzone 17 ausgebildet wird.
Zu diesem Zeitpunkt wird die Oxidation fortgesetzt, bis die gesamte mit Stickstoff ionen implantierte Zone 15 gemäß Fig. 1F oxidiert ist. In dieses Fall hat die Breite 1, der P+-polykristallinen Siliziumsone in Berührung mit der P+-Zone 13 einen Wert von ca. O905 - O9S pm.} o^olil diese mit der Dicke des Siliziumoxidfilms 20 und der Zeitdauer des thermischen Qxidationsprosesses veränderlich ist.
Gemäß Fig. IH wird darm der Siliziumoxidfilm 19 auf der Stickstoff ionen- implantierten Zone entfernt. Der Siliziumoxidfilm
19 ist dünner als der Siliziumoxidfilm 20 auf dem polykristallinen Siliziumfilm 17, so dass dann, wenn die Anordnung unter den Ätzbedingungen geätzt wird, die zum Entfernen de3 Siliziumoxidfilms 19 erforderlich sind, der Siliziumoxidfilm
20 auf der mit Bor dotierten Siliziumzone 17 und auf dem Abschnitt nahe dieses Films mit einer Dicke von ca. 0,25 Mikron erhalten bleibt, wie dies in Fig. IH gezeigt ist. Obwohl der Oxidfilm 20 sich leicht in das monokristalline Siliziumsubstrat 10 erstreckt und diese Abschnitte ebenfalls entfernt werden, ist dieser erweiterte Oxidfilm hier nicht veranschaulicht.
Gamäß Fig. 11 wird eine Basiszone 21, die mit einer P-Typ-Verunreinigung dotiert ist, auf der Fläche des Substrats 10 dadurch hergestellt, indem man die P-Typ-Verunreinigung durch die Basis-Emitter-Diffusionsöffnung mit Hilfe des gut bekannten Dampfphasendiffusionsverfahrens, Festphasendiffusions-Verfahrens oder Ionenimplantationsverfahrene eindiffundiert. Die Basiszone 21 wird somit derart ausgebildet, daß sie die P+-Zone 18 enthält, die nach dem Verfahrensschritt gemäß £ig. 1E hergestellt wird, und daß die Dicke der Basiszone nahe der P+-Zone größer ist als die Dicke der Diffusionsschicht, die durch Eindiffundieren der Verunreinigung durch die öffnung 20a gebildet wird.
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Gemäß Fig. U wird eine Emitterzone 22, die mit N-Typ-Fremdatomen dotiert ist, dadurch hergestellt, indem die N-Typ-Fremdatome durch die Öffnung 20a mit Hilfe der gut bekannten Dampf phasendiffusionsverfahren, Festphasendiffusionsverfahren oder Ionenimplantationsverfahren eindiffundiert werden.
Gemäß Fig. 1K werden der nicht erforderliche polykristalline Siliziumfilm und der Siliziuraoxidfilm auf diesem mit Hilfe eines herkömmlichen Photolithographieprozesses entfernt. Da die für den Betrieb des Transistors wesentlichen Emitter- und Basisübergänge bereits ausgebildet wurden, ist es nicht erforderlich, sich auf eine hochgenaue Photolithographitechnik zu verlassen.
Es wird dann gemäß Fig. 1L das Elektrodenmetall nach einem Dampfniederschlagsverfahren niedergeschlagen, und es werden nicht erforderliche Abschnitte dieses Metalls mit Hilfe eines herkömmlichen Lithographieprozesses entfernt, um dadurch eine Emitterelektrode/und eine Basiselektrode 24 zu bilden.
Alternativ kann gemäß Fig. 2 eine polykristalline Siliziumschicht 23* mit N-Typ-Fremdatomen dotiert werden und als N-Typ-Fremdatom-Quelle ausgebildet und verwendet werden, um die öffnung 20a zu schließen und um teilweise den Siliziumoxidfilm 20 zu überdecken. Bei diesem abgewandelten Verfahren ist es möglich, die polykristalline Siliziumschicht 23' oder einen Teil derselben nach Ausbildung der Emitterzone als Emitterelektrode zu verwenden. Obwohl gemäß Fig. 2 eine Metallschicht mit Hilfe eines Dampfniederschlagsverfahrens auf der polykristallinen Siliziumschicht 23' ausgebildet ist, braucht eine derartige Metallschicht nicht unbedingt ausgebildet zu werden.
Der Transistor und das Herstellungsverfahren, wie es zuvor erläutert wurde, ergibt folgende Vorteile:
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1) Da die polykristalline Basiselektrode mit einer vorbestimmten Breite dicht bei der Grenze der Basisflächenzone ausgebildet wird und diese umschließt, ist es möglich, die Kapazität des Basis-Emitter-Übergangs herabzusetzen.
2) Da die Basiselektrode darüber hinaus in einem vorbestimmten Abstand von der Emitterzone ausgebildet ist, ergibt sich die Möglichkeit, den Basiswiderstand herabzusetzen.
3) Wenn einmal bei dem Herstellungsverfahren nach der Erfindung das Basismuster gemäß Fig. 1B und den nachfolgenden Figuren bestimmt ist, ergibt sich für wesentliche Elemente des Transistors, die in der Basiszone enthalten sind, automatisch bei den weiteren Verfahrensschritten eine Ausrichtung, so daß es nicht erforderlich ist, eine Photomaske zu verwenden, bevor die Basiselektrode hergestellt wird. Demnach wird die Weite der Basiszonenfläche durch das Ausmaß der Unterschneidung bzw. Itzunterschneidung der Siliziumoxidfilme 11 und 12 bestimmt, die in Fig. 1B gezeigt ist, so daß die Möglichkeit geschaffen wird, die Weite derart einzuschränken, daß sie kleiner als 1 Mikron ist. Beispielsweise wird nach dem Stand der Technik ein Transistor mit einer Emitterelektrode hergestellt, deren minimale Größe 2 Mikron beträgt, wobei bei der Herstellung eine Lageausrichtgenauigkeit von ±1 Mikron und eine Fläche von 2 u χ 2 η = 4 Quadratmikrons erreicht werden kann, der Abstand zwischen dem Basiskontakt, der eine Fläche von 2x2 Quadratmikron besitzt und der Emitterelektrode dabei 4 Mikron betragen sollte, wenn das Oberlappungsausmaß der Kontaktöffnung und die Elektrode 1 Mikron betragen soll, wobei die Lageausrichtgenauigkeit mit einkalkuliert ist. Wenn man weiter die Lageausricht-
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genauigkeit berücksichtigt, sollten der Emitterkontakt und der Basiskontakt an einem inneren Abschnitt ausgebildet werden, und zwar 2 Mikron vom Umfang der Basiselektrode entfernt, so daß die Basisfläche beim 6 π χ 12 u= 72 Quadratmikron betragen müßte.
Wenn jedoch bei dem Transistor nach der Erfindung das Ausmaß der Unterschneidung der Siliziumoxidfilme 11 und 12 auf 0,5 Mikron festgelegt wird, würde die Fläche der Basis lediglich 3x3=9 Quadratmikron betragen, da die Muster in der Basiszone automatisch ausgerichtet werden.
Aus diesem Grund läßt sich die Basisfläche des Transistors nach der ErfMung auf 1/8 derjenigen eines nach dem Stand der Technik hergestellten Transistors reduzieren, der die gleiche Emitterfläche besitzt, so daß auch demzufolge die Kollektor-Basis-Übergangskapazität proportional vermindert wird. Da darüber hinaus die Basiselektrode sich in Kontakt mit dem gesamten Umfang der Basisflächenzone befindet, ist es auch möglich, den Basiswiderstand zu reduzieren, so daß also die Eigenschaften des Transistors bzw. dessen Parameter entscheidend verbessert werden.
Das Ergebnis des gezeigten Ausführungsbeispiels zeigt, daß die Ätzgeschwindigkeit um das Doppelte vergrößert wurde und daß die Übergangskapazität dabei trotzdem vermindert wurde. Da es möglich ist, den Emitter-Basis-Übergang und den Kollektor-Basis-Übergang durch Verwendung einer einzigen Photomaske zu bestimmen, ist es darüber hinaus einfach, die Transistoren, die Basis- und Emitter-Zonen enthalten, mit den gewünschten Mustern gemäß den Fig. 6A bis 6F herzustellen, so daß ein größerer Freiheitsgrad bei der Konstruktion oder Ausführung möglich ist. Wenn eine extrem kleine Photomaske in der Grössenordnung von 2x2 Quadratmikron verwendet wird, läßt sich ein kreisförmiges Muster aufgrund der Interferenz des Lichtes
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erhalten. Bei der bekannten Planarkonstruktion war es schwierig, einen derartigen miniaturisierten Transistor herzustellen, und swar aufgrund des Positionsausrichtproblems, während jedoch nach der vorliegenden Erfindung derart !deine Transistoren äußerst einfach und in hoher Qualität hergestellt werden können.
Der unter Punkt 3) angegebene Vorteil hat bei integrierten Xnjektionslogikschaltungen (I L) große Bedeutung, bei welchen Transistoren in umgekehrtem Betrieb verwendet werden, da sich die 3etriebsgsschwindigkeit von I L-Schaltungen vergrößern läßt, und zwar mit sieh der Einheit näherndem Verhältnis aus Emitterfläche zur Basisfläche. Mit anderen Worten ist es erforderlich, so viel als möglich von der Basisflächenzone zu entfernen. Nach der vorliegenden Erfindung ist es möglich, die Basisweite auf weniger als 0,5 Mikron zu beschränken, indem man genau das Ausmaß der Unterschneidung steuert. Wenn der Gegenstand der Erfindung bsi einer Diodenanordnung einer Trans is torlconstruktion zur Anwendung gelangt, ergibt sich die Möglichkeit, eine feine Diodezianordnung mit extrem niedriger parasitärer Kapazität herzustellen, ohne daß dabei eine hohe Arbeitegenauigkeit erforderlich ist.
Die Fig. 3A bis 3F zeigen aufeinanderfolgende Verfahrensschritte entsprechend einer abgewandelten Ausführung der Erfindung. Gemäß Fig. 3A wird ein monokristallines Siliziumsubstrat 30 mit einem spezifischen Widerstand von 1 ohm-cm hergestellt, und weiter wird ein Siliziumoxidfilm 31 mit einer Dicke von ca. 0,5 Mikron auf dem Substrat mit Hilfe eines herkömmlichen thermischen Oxidationsverfahrens, CVD-Verfahrens usw., aufgebracht. Danach wird durch den Siliziumoxidfilm 31 mit Hilfe einer herkömmlichen Photolithographietechnik eine Öffnung 32 eingebracht.
Gemäß Fig. 3B wird dann eine mit Bor dotierte polykristalline Siliziumschicht 33 mit einer Dicke von ca. 0,5 Mikron auf de«
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Siliziumoxidfilm 31 ausgebildet. Die Konzentration des dotierten Bors liegt bei ca. 10 ^ - 10 Atome/cm . Wie sich aus Fig. 3B entnehmen läßt, befindet sich die polykristalline Siliziumschicht 33 in der Öffnung in direktem Kontakt mit der Fläche des Substrats.
Gemäß Fig. 3C wird auf der Bor-dotierten polykristallinen Siliziumschicht 33 eine zusammengesetzte Schicht in Form eines Siliziumoxidfilms 34 und eines Siliziumnitridfilms 35 ausgebildet, und zwar mit Hilfe eines CVD-Prozesses oder einem ähnlichen Verfahren, und dann werden diese Filme 34 und 35 in die Form einer Basiselektrode gebracht, was ebenfalls mit Hilfe einer herkömmlichen Photolithographietechnik erfolgt. Dann wird unter Verwendung dieser Isolierfilme 34 und 35 als Maske die polykristalline Siliziumschicht geätzt, und zwar mit einer geeigneten Ätzlösung wie beispielsweise einer KOH-Lösung, derart, daß die polykristalline Siliziumschicht 33 eine Unterschneidung erhält und man dadurch eine Öffnung 36 für den BasisdiffusionsVorgang erhält. Das Ausmaß der Unterschneidung oder Unterhöhlung beträgt ca. 0,3 - 1 Mikron. Zu diesem Zeitpunkt sind die anderen Abschnitte der polykristallinen Siliziumschicht 33 entsprechend einem vorbestimmten Muster geätzt.
Gemäß Fig. 3D wird danach Bor in das Substrat 30 unter Anwendung eines herkömmlichen Dampfphasen-Diffusionsverfahrens, Festphasen-Diffusionsverfahrens usw., eindiffundiert, um eine Basisdiffusionszone 37 auszubilden. Im Falle der Dampfphasen-Diffus ions verfahren wird ein Siliziumoxidfilm 38 mit einer Dicke von 0,1 - 1 Mikron zum Zeitpunkt der Wärmebehandlung ausgebildet. Im Falle des Festphasen-Diffusionsverfahrens wird mit Hilfe des CVD-Verfahrens ein mit Bor dotierter Silizium-Mtidfilm 38 ausgebildet, und dann wird dieser Film in einer wärmebehandelt, um Bor einzudiffundieren.
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Gemäß Fig. 3E werdendann Argon-Ionen, Bor-Ionen, Arsen-Ionen, Phosphor-Ionen oder Stickstoff-Ionen in einer Richtung senkrecht zur Fläche des Substrats implantiert, um lonenimplan-Isolierfilmzonen 35a und 38a und eine nicht mit Ionen implantierte Isolierfilmzone 38b zu bilden.
Danach werden diese Isolierfilmzonen geätzt. Die Ätzgeschwindigkeit beim ionenimplantierten Isolierfilm ist größer als diejenige beim nicht ionenimplantierten Film. Diese Tatsache wurde bereits in Verbindung mit der vorher erläuterten Ausführungsform dargelegt. Aus diesem Grund wird gemäß Fig. 3F dann, wenn die ionenimplantierten Isolierfilmzonen vollständig entfernt sind, der Umfang der öffnung der mit Bor dotierten polykristallinen Siliziumschicht, die als Basiselektrode wirkt, mit einem Isolierfilm bedeckt.
Dann wird mit Hilfe eines herkömmlichen Dampfphasen-Diffusionsverfahrens oder Ionenimplantationsverfahrens eine ^-Emitterzone 39 ausgebildet. Danach soll die weiteren Verfahrensschritte wie beim ersten Ausführungsbeispiel, um eine Öffnung für den Basiskontakt auszubilden, und es wird schließlich Elektrodenmetall durch ein Dampf niederechlagsverfahren abgeschieden, um die Emitter- und Basiselektroden vorzusehen.
Die in den Fig. 3 D bis 3F veranschaulichten Verfahrensschritte können identisch mit den beim ersten Ausführungsbeispiel erläuterten Verfahrensschritten sein, und diese Verfahrensschritte sind in den Fig. 4A bis AC veranschaulicht. Speziell wird nach Ausbildung der Basisdiffusionsöffnung 36 gemäß dem in Fig. 3C veranschaulichten Verfahrensschritt eine Zone 42, in die Stickstoff-Ionen implantiert sind, unter Verwendung der Oxidfilme 34 und 35 als Maske gemäß Fig. 4A hergestellt.
Yenn dann eine Oxidation unter Einwirkung von Hitze vorgenommen wurde, nimmt die Dicke des Siliziumoxidfilms 43 am nicht im-
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plantierten Abschnitt zu, bevor die implantierten Zonen 42 nicht vollständig oxidiert sind, da die Oxidationsgeschwindigkeit der mit Stickstoff implantierten Zonen 42 geringer ist als diejenige der nicht mit Stickstoff implantierten Zone. Fig. 4B veranschaulicht diesen Zustand. Mit 45 ist ein Oxidfilm angezeigt, der auf der Zone 42 durch Oxidationsbehandlung gebildet wird. Am Abschnitt der polykristallinen Siliziumschicht, der in Kontakt mit dem Substrat 30 steht, wird die Verunreinigung in der polykristallinen Siliziumschicht in das Substrat eindiffundiert, um eine P+-Zone zu bilden.
Es werden dann die Oxidfilme 35 und 45 an dem ionenimplantierten Abschnitt durch Ätzen entfernt, um die in Fig 4C veranschaulichte Struktur zu erhalten. Danach werden die Schritte der Basisdiffusion und Emitterdiffusion ausgeführt, um die in Fig. 3F gezeigte Struktur zu erzielen.
Fig. 5 zeigt ein Anwendungsbeispiel des Gegenstandes dar Erfindung bei einem Transistor, der in geeigneter Weise ia einer integrierten Schaltung verwendet werden kann, wobei die Bezugszeichen 50, 51 und 52 den Emittery die Basis und den Kollektor angeben. Die weiteren Elemente sind identisch mit denjenigen in Fig. 3F. Obwohl dieses Ausführungsbeispiel einen P-N-Isolationstyp betrifft, ist die vorliegende Erfindung auch auf einen dielektrischen Isolationstyp,beispielsweise einen Ais oplanartyp, anwendbar.
Es sei darauf hingewiesen, daß die vorliegende Erfindung nicht auf die erläuterten Ausführungsbeispiele beschränkt ist, und daß eine Reihe von Abwandlungen und Änderungen vorgenommen werden kann, ohne dadurch den Rahmen der vorliegenden Erfindung zu verlassen. Beispielsweise können anstelle von NPN-Transistoren auch PNP-Transista· en hergestellt werden.
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Zusammenfassend schafft die Erfindung somit einen Bipolartransistor, bei dem an die Grenzlinie einer Basiszonenflache, die auf einem Halbleitersubstrat ausgebildet ist, eine Basiselektrode mit einer konstanten Weite -von weniger als 1 Mikron ausgebildet ist, die axm polykristallinem Silizium besteht. Eine inselföraig gestaltete Eaittsrsone ist in der Basiszone ausgebildet, und auf der Fläche der Emitterzone ist eine Emitterelektrode vorgesehen. Die Emitterelektrode ist elektrisch von der Basiselektrode durch einen Isolierfilm elektrisch isoliert, der sich zwischen Umfang der Emitterzone und der Basiselektrode erstreckt.
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Claims (8)

  1. Patentansprüche
    Bipolartransistor, bestehend aus einem Halbleitersubstrat und mit einer im Substrat ausgebildeten Basiszone, dadurch gekennzeichnet, daß die Basiselektrode aus polykristallinem Silizium besteht und den gesamten Umfang des Grenzbereiches der Basiszone in einer konstanten Breite oder Weite umgibt, daß in der Basiszone eine inselförmig gestaltete Emitterzone ausgebildet ist, daß auf der Fläche der Emitterzone eine Emitterelektrode angeordnet und ein Isolierfilm die Basiselektrode elektrisch von der Emitterelektrode isoliert hält.
  2. 2. Bipolartransistor nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleitersubstrat aus polykristallinem Silizium mit N-Leitfähigkeit besteht.
  3. 3. Bipolartransistor nach Anspruch 1, dadurch gekennzeichnet, daß die Basiselektrode einen definierten Abstand von der Emitterzone aufweist.
  4. 4. Verfahren zur Herstellung eines Bipolartransistors, dadurch gekennzeichnet, daß auf einem Halbleitersubstrat eines Leitfähigkeitstyps ein erster Isolierfilm ausgebildet wird, daß auf dem ersten Isolierfilm ein mit einer Verun-
    - 2
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    vl/ro
    reinigung eines zweiten Leitfähigkeitstyps dotierter zweiter Isolierfilm ausgebildet wird, danach durch den ersten und den zweiten Isolierfilm eine öffnung eingebracht wird, an einem Abschnitt des in der Öffnung freigelegten Halbleitersubstrats eine Ionenimplantationszone unter Verwendung der Öffnung als Maske ausgebildet wird und auf der Fläche des Halbleitersubstrats eine nicht dotierte polykristalline Siliziumschicht hergestellt wird, daß dann das Substrat wärmebehandelt wird, um die Verunreinigung bzw. Fremdatome aus dem zweiten Isolierfilm einzudiffundieren, so daß eine mit der Verunreinigung des zweiten Leitfähigkeitstyps dotierte Diffusionszone und eine Zone ausgebildet wird, die durch die Isolierfilme auf dem Substrat isoliert ist, und daß ein Abschnitt der polykristallinen Siliziumschicht, der nicht über der isolierten Zone liegt oder diese überlappt, in eine Zone umgewandelt wird, die mit einer Verunreinigung des zweiten Leitfähigkeitstyps diffundiert ist; daß auf der isolierten Zone die nicht dotierte polykristalline Siliziumschicht entfernt, auf der Fläche des Halbleitersubstrats ein dritter Isolierfilm hergestellt und durch einen Abschnitt des dritten Isolierfilms in der ersterwähnten Öffnung eine Basis- und Emitterdiffusionsöffnung eingebracht wird; daß durch die Diffusionsöffnung in dem Halbleitersubstrat eine Basiszone ausgebildet wird, wobei die Basiszone dicht bei der Zone gelegen ist, die mit der Verunreinigung des zweiten Leitfähigkeitstyps diffundiert bzw. dotiert ist; daß in der Basiszone dann eine inseiförmig gestaltete Emitterzone des ersten Leitfähigkeitstyps ausgebildet und eine Metallschicht zur Herstellung der Basis- und Emitterelektroden durch ein Dampfniederschlagsverfahren aufgebracht wird, wobei die Metallschicht bis dicht an einen Abschnitt der polykristallinen Siliziumschicht an die mit einer Verunreinigung des zweiten Leitfähigkeitstyps diffundiert wir de und einen Abschnitt der Emitterzone heranreicht.
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  5. 5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß als Halbleitersubstrat monokristallines Silizium verwendet wird.
  6. 6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß zur Herstellung einer Öffnung in dem ersten und dem zweiten Isolierfilm auf den zweiten Isolierfilm ein Photowiderstandsfilm aufgebracht wird, durch den Photowiderstandsfilm eine Öffnung eingebracht wird und der erste und der zweite Isolierfilm unter Verwendung der Öffnung als Maske geätzt wird, derart, daß diese Isolierfilme eine Unterschneidung oder Unterhöhlung erfahren, und daß zur Ausbildung der Ionenimplantationszone im Halbleitersubstrat der Photowiderstandsfilm als Maske für die Implantationsionen verwendet wird.
  7. 7. Verfahren zur Herstellung eines Bipolartransistors, dadurch gekennzeichnet, daß auf einem Halbleitersubstrat eines ersten Leitfähigkeitstyps ein erster Isolierfilm hergestellt, in dem ersten Isolierfilm eine erste Öffnung eingebracht und eine polykristalline Siliziumschicht, die mit einer Verunreinigung eines zweiten Leitfähigkeitstyps dotiert ist, zur Bedeckung der Fläche des Halbleitersübstrats aufgebracht wird, daß dann ein zweiter und ein dritter Isolierfilm mit unterschiedlichen Isolationseigenschaften auf der polykristallinen Siliziumschicht ausgebildet und eine zweite Öffnung durch den zweiten und den dritten Isolierfilm eingebracht wird, daß weiter die polykristalline Siliziumschicht unter Verwendung der zweiten Öffnung als Maske derart geätzt wird, daß die polykristalline Siliziumschicht seitlich eingeätzt wird und eine Basisdiffusionsöffnung entsteht, daß durch Eindiffundieren einer Verunreinigung des zweiten Leitfähigkeitstyps durch die BasisdiffusionsÖffnung und durch Eindiffundieren der Verunreinigung aus der polykristallinen Siliziumschicht dicht
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    bei dem Halbleitersubstrat eine Zone des zweiten Leitfähigkeitstyps ausgebildet wird, dann auf dem freigelegten Abschnitt des Halbleitersübstrats und auf der polykristallinen Siliziumschicht ein vierter Isolierfilm hergestellt wird und dann Ionen implantiert werden, um eine ionenimplantierte Isolierfilmzone und eine nicht ionenimplantierte Isolierfilmzone in den freigelegten Abschnitten des zweiten und dritten Isolierfilms unter Verwendung derselben als Maske herzustellen, daß dann die ionenimplantierte Isolierfilmzone entfernt und eine Basiszone durch Eindiffundieren einer Verunreinigung des zweiten Leitfähigkeitstyps durch die Basisdiffusionsöffnung und durch Eindiffundieren der Verunreinigung aus der polykristallinen Siliziumschicht, die sich dicht bei dem Halbleitersubstrat befindet, ausgebildet wird, dann eine Emitterzone des ersten Leitfähigkeitstyps in der Basiszone auf dem Halbleitersubstrat durch die Basisdiffusionsöffnung hergestellt und eine Metallschicht vermittels eines Dampfniederschlagsverfahrens abgeschieden wird, um die Basis- und Emitterelektroden herzustellen, wobei die Metallschicht nahe bei der polykristallinen Siliziumschicht und nahe einem Abschnitt der Emitterzone zu liegen kommt.
  8. 8. Verfahren zur Herstellung eines Bipolartransistors, dadurch gekennzeichnet, daß auf einem Halbleitersubstrat des einen Leitfähigkeitstyps ein erster Isolierfilm hergestellt wird, dann in den ersten Isolierfilm eine erste Öffnung eingebracht wird, weiter eine polykristalline Siliziumschicht, die mit einer Verunreinigung eines zweiten Leitfähigkeitstyps dotiert ist, zur Überdeckung der Fläche des Halbleitersubstrats aufgebracht und dann ein zweiter und ein dritter Isolierfilm mit unterschiedlichen Isoliereigenschaften auf der polykristallinen Siliziumschicht aufgebracht wird, daß durch den zweiten und den dritten Isolierfilm eine Öffnung eingebracht und die polykristalline
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    Siliziumschicht unter Verwendung der Öffnung als Maske bzw. der Isolierfilme als Maske angeätzt wird, derart, daß die polykristalline Siliziumschicht zur Bildung einer Basisdiffusionsöffnung seitlich angeätzt wird, daß in einem Abschnitt des Halbleitersubstrats, der in der Öffnung freiliegt, eine Ionenimplantationszone ausgebildet und das Halbleitersubstrat zur Bildung eines Oxidfilms auf der lonenimplantationszone durch Einwirkung von Hitze oxidiert wird, wobei der Oxidfilm eine Dicke kleiner als die anderen Abschnitte aufweist, und daß dann die Verunreinigung aus der polykristallinen Siliziumschicht dicht beim Halbleitersubstrat zur Bildung einer Zone des zweiten Leitfähigkeitstyps eindiffundiert wird, ferner der Oxidfilm auf der Ionenimplantationszone entfernt und eine Verunreinigung des zweiten Leitfähigkeitstyps durch die Basisdiffusionsöffnung zur Bildung einer Basiszone eindiffundiert wird, daß in der Basiszone eine inseiförmig gestaltete Emitterzone des ersten Leitfähigkeitstyps ausgebildet und eine Metallschicht aufgedampft wird, um Basis- und Emitterelektroden zu bilden, wobei die Metallschicht dicht an die polykristalline Siliziumschicht und einen Abschnitt der Emitterzone angrenzt.
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NL (1) NL189220C (de)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2928923A1 (de) * 1978-07-19 1980-02-07 Nippon Telegraph & Telephone Halbleitervorrichtung
EP0010633A1 (de) * 1978-11-03 1980-05-14 International Business Machines Corporation Verfahren zur Herstellung sehr schmaler Dosierungsgebiete in einem Halbleiterkörper sowie Verwendung dieses Verfahrens bei der Erzeugung von voneinander isolierten Halbleiterkörperbereichen, Bipolar-Halbleiteranordnungen, integrieten Injektionslogikschaltungen und doppelt diffundierten FET-Halbleiteranordnungen
EP0010624A1 (de) * 1978-11-03 1980-05-14 International Business Machines Corporation Verfahren zur Ausbildung sehr kleiner Maskenöffnungen für die Herstellung von Halbleiterschaltungsanordnungen
EP0011477A1 (de) * 1978-11-13 1980-05-28 Xerox Corporation Feldeffekttransistor mit selbstausgerichtetem Schottky-Gate und Verfahren zu seiner Herstellung
DE3022565A1 (de) 1979-06-18 1981-01-08 Hitachi Ltd Halbleiteranordnung
DE3235467A1 (de) * 1981-09-25 1983-04-14 Hitachi, Ltd., Tokyo Halbleiteranordnung und verfahren zu deren herstellung
EP0036634B1 (de) * 1980-03-24 1984-08-08 International Business Machines Corporation Verfahren zur Herstellung einer bipolaren Transistorstruktur
DE3051130C2 (de) * 1979-06-18 1997-07-31 Hitachi Ltd Verfahren zur Herstellung eines Bipolartransistors

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53132275A (en) * 1977-04-25 1978-11-17 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device and its production
US4157269A (en) * 1978-06-06 1979-06-05 International Business Machines Corporation Utilizing polysilicon diffusion sources and special masking techniques
US4229502A (en) * 1979-08-10 1980-10-21 Rca Corporation Low-resistivity polycrystalline silicon film
JPS5676562A (en) * 1979-11-29 1981-06-24 Toshiba Corp Manufacture of semiconductor integrated circuit
JPS5676561A (en) * 1979-11-29 1981-06-24 Toshiba Corp Manufacture of semiconductor integrated circuit
JPS5688352A (en) * 1979-12-21 1981-07-17 Toshiba Corp Manufacture of semiconductor integrated circuit
JPS5676563A (en) * 1979-11-29 1981-06-24 Toshiba Corp Manufacture of semiconductor integrated circuit
DE3064143D1 (en) * 1979-12-03 1983-08-18 Ibm Process for producing a vertical pnp transistor and transistor so produced
JPS56135964A (en) * 1980-03-28 1981-10-23 Nec Corp Semiconductor device
JPS56148825A (en) * 1980-04-21 1981-11-18 Nec Corp Manufacture of semiconductor device
FR2501912A1 (fr) * 1981-03-13 1982-09-17 Efcis Transistor bipolaire lateral sur isolant et son procede de fabrication
JPS57206071A (en) * 1981-06-12 1982-12-17 Fujitsu Ltd Semiconductor device and manufacture thereof
FR2508704B1 (fr) * 1981-06-26 1985-06-07 Thomson Csf Procede de fabrication de transistors bipolaires integres de tres petites dimensions
JPS5870570A (ja) * 1981-09-28 1983-04-27 Fujitsu Ltd 半導体装置の製造方法
US4665424A (en) * 1984-03-30 1987-05-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US4640721A (en) * 1984-06-06 1987-02-03 Hitachi, Ltd. Method of forming bipolar transistors with graft base regions
JPS6146063A (ja) * 1984-08-10 1986-03-06 Hitachi Ltd 半導体装置の製造方法
JPH0611053B2 (ja) * 1984-12-20 1994-02-09 三菱電機株式会社 半導体装置の製造方法
GB2172744B (en) * 1985-03-23 1989-07-19 Stc Plc Semiconductor devices
US5049964A (en) * 1985-05-07 1991-09-17 Nippon Telegraph & Telephone Corp. Bipolar transistor and method of manufacturing the same
JPH0658912B2 (ja) * 1985-05-07 1994-08-03 日本電信電話株式会社 バイポーラトランジスタの製造方法
JPS6246545A (ja) * 1985-08-23 1987-02-28 Nec Corp 半導体装置の製造方法
DE3571366D1 (en) * 1985-09-21 1989-08-10 Itt Ind Gmbh Deutsche Method of applying a contact to a contact area for a semiconductor substrate
JPS6272163A (ja) * 1985-09-26 1987-04-02 Toshiba Corp 半導体装置
US4843033A (en) * 1985-09-27 1989-06-27 Texas Instruments Incorporated Method for outdiffusion of zinc into III-V substrates using zinc tungsten silicide as dopant source
EP0239652B1 (de) * 1986-03-22 1991-07-24 Deutsche ITT Industries GmbH Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor
JPH0628266B2 (ja) * 1986-07-09 1994-04-13 株式会社日立製作所 半導体装置の製造方法
US4722908A (en) * 1986-08-28 1988-02-02 Fairchild Semiconductor Corporation Fabrication of a bipolar transistor with a polysilicon ribbon
JPS6362272A (ja) * 1986-09-02 1988-03-18 Seiko Instr & Electronics Ltd 半導体装置の製造方法
US4883772A (en) * 1986-09-11 1989-11-28 National Semiconductor Corporation Process for making a self-aligned silicide shunt
US4700461A (en) * 1986-09-29 1987-10-20 Massachusetts Institute Of Technology Process for making junction field-effect transistors
JPS63193562A (ja) * 1987-02-06 1988-08-10 Toshiba Corp バイポ−ラトランジスタの製造方法
US4734382A (en) * 1987-02-20 1988-03-29 Fairchild Semiconductor Corporation BiCMOS process having narrow bipolar emitter and implanted aluminum isolation
US4916083A (en) * 1987-05-11 1990-04-10 International Business Machines Corporation High performance sidewall emitter transistor
US4847670A (en) * 1987-05-11 1989-07-11 International Business Machines Corporation High performance sidewall emitter transistor
US5051805A (en) * 1987-07-15 1991-09-24 Rockwell International Corporation Sub-micron bipolar devices with sub-micron contacts
US4839303A (en) * 1987-10-13 1989-06-13 Northrop Corporation Planar bipolar transistors including heterojunction transistors and method
GB2218565B (en) * 1988-05-10 1992-04-01 Stc Plc Varicap diode structure
US5244822A (en) * 1988-05-16 1993-09-14 Kabushiki Kaisha Toshiba Method of fabricating bipolar transistor using self-aligned polysilicon technology
US5096842A (en) * 1988-05-16 1992-03-17 Kabushiki Kaisha Toshiba Method of fabricating bipolar transistor using self-aligned polysilicon technology
US5468989A (en) * 1988-06-02 1995-11-21 Hitachi, Ltd. Semiconductor integrated circuit device having an improved vertical bipolar transistor structure
JPH027529A (ja) * 1988-06-27 1990-01-11 Nec Corp バイポーラトランジスタ及びその製造方法
US5204276A (en) * 1988-12-06 1993-04-20 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US5109263A (en) * 1989-07-28 1992-04-28 Hitachi, Ltd. Semiconductor device with optimal distance between emitter and trench isolation
US4980304A (en) * 1990-02-20 1990-12-25 At&T Bell Laboratories Process for fabricating a bipolar transistor with a self-aligned contact
US4997775A (en) * 1990-02-26 1991-03-05 Cook Robert K Method for forming a complementary bipolar transistor structure including a self-aligned vertical PNP transistor
DE69127143T2 (de) * 1990-06-25 1997-12-18 Matsushita Electronics Corp Kaltkathodenelement
US5126285A (en) * 1990-07-02 1992-06-30 Motorola, Inc. Method for forming a buried contact
US5413966A (en) * 1990-12-20 1995-05-09 Lsi Logic Corporation Shallow trench etch
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
JP2625602B2 (ja) * 1991-01-18 1997-07-02 インターナショナル・ビジネス・マシーンズ・コーポレイション 集積回路デバイスの製造プロセス
US5248625A (en) * 1991-06-06 1993-09-28 Lsi Logic Corporation Techniques for forming isolation structures
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
US5252503A (en) * 1991-06-06 1993-10-12 Lsi Logic Corporation Techniques for forming isolation structures
JP3061891B2 (ja) * 1991-06-21 2000-07-10 キヤノン株式会社 半導体装置の製造方法
JPH04373133A (ja) * 1991-06-24 1992-12-25 Hitachi Ltd 半導体装置
AU2805092A (en) * 1991-10-23 1993-05-21 Microunity Systems Engineering, Inc. Bipolar junction transistor exhibiting improved beta and punch-through characteristics
US5286996A (en) * 1991-12-31 1994-02-15 Purdue Research Foundation Triple self-aligned bipolar junction transistor
DE4308958A1 (de) * 1993-03-21 1994-09-22 Prema Paezisionselektronik Gmb Verfahren zur Herstellung von Bipolartransistoren
US5420051A (en) * 1993-12-28 1995-05-30 Intel Corporation Pre-poly emitter implant
US5932922A (en) * 1994-08-08 1999-08-03 Semicoa Semiconductors Uniform current density and high current gain bipolar transistor
US5545574A (en) * 1995-05-19 1996-08-13 Motorola, Inc. Process for forming a semiconductor device having a metal-semiconductor compound
US5705846A (en) * 1995-07-31 1998-01-06 National Semiconductor Corporation CMOS-compatible active pixel image array using vertical pnp cell
KR100191270B1 (ko) * 1995-09-29 1999-06-15 윤종용 바이폴라 반도체장치 및 그의 제조방법
KR100190029B1 (ko) * 1996-03-19 1999-06-01 윤종용 바이씨모스 에스램 소자의 제조방법
JP3688816B2 (ja) * 1996-07-16 2005-08-31 株式会社東芝 半導体装置の製造方法
KR100248504B1 (ko) * 1997-04-01 2000-03-15 윤종용 바이폴라 트랜지스터 및 그의 제조 방법
US6136674A (en) * 1999-02-08 2000-10-24 Advanced Micro Devices, Inc. Mosfet with gate plug using differential oxide growth
US7494887B1 (en) * 2004-08-17 2009-02-24 Hrl Laboratories, Llc Method and apparatus for fabricating heterojunction bipolar transistors with simultaneous low base resistance and short base transit time
US7628932B2 (en) * 2006-06-02 2009-12-08 Micron Technology, Inc. Wet etch suitable for creating square cuts in si
US7625776B2 (en) * 2006-06-02 2009-12-01 Micron Technology, Inc. Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon
US7709341B2 (en) * 2006-06-02 2010-05-04 Micron Technology, Inc. Methods of shaping vertical single crystal silicon walls and resulting structures
JP2008135504A (ja) * 2006-11-28 2008-06-12 Elpida Memory Inc 半導体装置の製造方法
FR3100381B1 (fr) * 2019-08-29 2021-08-20 Commissariat Energie Atomique Procédé de fabrication d’une cellule photovoltaïque
US11404540B2 (en) 2019-10-01 2022-08-02 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming a collector for a bipolar junction transistor
US11563084B2 (en) 2019-10-01 2023-01-24 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming an emitter for a bipolar junction transistor
US11355585B2 (en) 2019-10-01 2022-06-07 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming a charge control structure for a bipolar junction transistor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1061506A (en) * 1965-03-31 1967-03-15 Ibm Method of forming a semiconductor device and device so made
DE2149705A1 (de) * 1970-10-06 1972-04-13 Motorola Inc Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE1764313B1 (de) * 1967-05-18 1972-05-25 Ibm Verfahren zum herstellen von hochfrequenztransistoren mit einer zwei bereiche unterschiedlicher dotierung aufweisenden basiszone
US3975818A (en) * 1973-07-30 1976-08-24 Hitachi, Ltd. Method of forming closely spaced electrodes onto semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3843425A (en) * 1971-04-05 1974-10-22 Rca Corp Overlay transistor employing highly conductive semiconductor grid and method for making
US3925880A (en) * 1971-04-29 1975-12-16 Signetics Corp Semiconductor assembly with beam lead construction and method
JPS5145951B2 (de) * 1972-06-07 1976-12-06
US3847687A (en) * 1972-11-15 1974-11-12 Motorola Inc Methods of forming self aligned transistor structure having polycrystalline contacts
US3945030A (en) * 1973-01-15 1976-03-16 Signetics Corporation Semiconductor structure having contact openings with sloped side walls
US3896473A (en) * 1973-12-04 1975-07-22 Bell Telephone Labor Inc Gallium arsenide schottky barrier avalance diode array
US4006046A (en) * 1975-04-21 1977-02-01 Trw Inc. Method for compensating for emitter-push effect in the fabrication of transistors
JPS5936396B2 (ja) * 1975-09-30 1984-09-03 松下電工株式会社 位相制御式放電灯点灯装置
US4087986A (en) * 1976-03-29 1978-05-09 Parker-Hannifin Corporation Control valve
JPS53132275A (en) * 1977-04-25 1978-11-17 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device and its production
US4157269A (en) * 1978-06-06 1979-06-05 International Business Machines Corporation Utilizing polysilicon diffusion sources and special masking techniques
US4417385A (en) * 1982-08-09 1983-11-29 General Electric Company Processes for manufacturing insulated-gate semiconductor devices with integral shorts

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1061506A (en) * 1965-03-31 1967-03-15 Ibm Method of forming a semiconductor device and device so made
DE1764313B1 (de) * 1967-05-18 1972-05-25 Ibm Verfahren zum herstellen von hochfrequenztransistoren mit einer zwei bereiche unterschiedlicher dotierung aufweisenden basiszone
DE2149705A1 (de) * 1970-10-06 1972-04-13 Motorola Inc Halbleiteranordnung und Verfahren zu ihrer Herstellung
US3975818A (en) * 1973-07-30 1976-08-24 Hitachi, Ltd. Method of forming closely spaced electrodes onto semiconductor device

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Proceedings of IRE, Bd. 43, 1955, S.556 *
Scientia Electrica, Bd. 20, 1964, H. 4, S. 110 *
US-Z.: Proceedings of the IRE, Bd. 43, 1955, S. 551-559

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2928923A1 (de) * 1978-07-19 1980-02-07 Nippon Telegraph & Telephone Halbleitervorrichtung
EP0010633A1 (de) * 1978-11-03 1980-05-14 International Business Machines Corporation Verfahren zur Herstellung sehr schmaler Dosierungsgebiete in einem Halbleiterkörper sowie Verwendung dieses Verfahrens bei der Erzeugung von voneinander isolierten Halbleiterkörperbereichen, Bipolar-Halbleiteranordnungen, integrieten Injektionslogikschaltungen und doppelt diffundierten FET-Halbleiteranordnungen
EP0010624A1 (de) * 1978-11-03 1980-05-14 International Business Machines Corporation Verfahren zur Ausbildung sehr kleiner Maskenöffnungen für die Herstellung von Halbleiterschaltungsanordnungen
EP0011477A1 (de) * 1978-11-13 1980-05-28 Xerox Corporation Feldeffekttransistor mit selbstausgerichtetem Schottky-Gate und Verfahren zu seiner Herstellung
DE3022565A1 (de) 1979-06-18 1981-01-08 Hitachi Ltd Halbleiteranordnung
US4933737A (en) * 1979-06-18 1990-06-12 Hitachi, Ltd. Polysilon contacts to IC mesas
DE3051130C2 (de) * 1979-06-18 1997-07-31 Hitachi Ltd Verfahren zur Herstellung eines Bipolartransistors
EP0036634B1 (de) * 1980-03-24 1984-08-08 International Business Machines Corporation Verfahren zur Herstellung einer bipolaren Transistorstruktur
DE3235467A1 (de) * 1981-09-25 1983-04-14 Hitachi, Ltd., Tokyo Halbleiteranordnung und verfahren zu deren herstellung

Also Published As

Publication number Publication date
DE2818090C2 (de) 1989-02-23
IT7822688A0 (it) 1978-04-26
NL189220C (nl) 1993-02-01
NL189220B (nl) 1992-09-01
FR2389236B1 (de) 1982-04-16
US4920401A (en) 1990-04-24
FR2389236A1 (fr) 1978-11-24
NL7804432A (nl) 1978-10-27
IT1095322B (it) 1985-08-10
JPS5527469B2 (de) 1980-07-21
CA1093703A (en) 1981-01-13
GB1573496A (en) 1980-08-28
JPS53132275A (en) 1978-11-17
US4531282A (en) 1985-07-30

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