DE2828726C2

DE2828726C2 - Monolithische integrierte Schaltungsstruktur mit einer Speichervorrichtung

Info

Publication number: DE2828726C2
Application number: DE2828726A
Authority: DE
Inventors: Donald Keith Poway Calif. Lauffer; William Paerson Ward
Original assignee: NCR Corp
Current assignee: NCR International Inc
Priority date: 1977-07-01
Filing date: 1978-06-30
Publication date: 1983-02-24
Also published as: NL190857C; JPS6141074B2; FR2401490B1; GB2000618A; DE2828698A1; IL55025A0; IT1096958B; IL55026A; FR2401490A1; JPS5414130A; FR2430066B1; GB2000618B; GB2000617B; DE2828698C2; US4159541A; DE2828726A1; NL190429C; IL55025A; GB2000617A; NL190429B

Description

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Die Erfindung betrifft eine monolithische integrierte Schaltungsstruktur mit einer Speichervorrichtung gemäß dem Oberbegriff des Patentanspruchs 1.

Die Erfindung befaßt sich mit dem Problem der Datenspeicherdichte, die bei Verwendung monolithischer integrierter Schaltungsstrukturen erzielt werden kann. Die Herstellung der Anschlüsse zu den Schaltungen erfolgt im allgemeinen durch Verbinden der Leitungen mit den Anschlußpunkten. die auf einem Chip angeordnet sind, welches die integrierte Schaltung trägt, sow!'- durch Verbinden der leitungen mit Gehäuseanschlüssen. Das Gehiiuse umgibt die integrierte Schaltung, und die Anschlüsse ragen aus dem Gehäuse heraus. Die Anschlüsse sind elektrisch mit Leitern verbunden, die wiederum mit einer Schaltungsplatte in Verbindung stehen und die über die Schaltungsplatte geführt sind, um die integrierte Schaltung mit ihrer Umgebung zu verbinden. Jeder nimmt eine bestimmte Fläche auf der Schaltur.gsplatte ein. Die durch die Leiter belegte Fläche reduziert diejenige Fläche, die dann für die integrierte Schaltung zur Verfugung steht, d. b„ daß die Dichte der Schaltungsanordnung auf der Schalungsplatte reduziert wird. Eine Reduzierung der Leiterzahl auf der Schaltungsplatte erhöht andererseits die Fläche auf der zusätzliche integrierte Schaltungen aufgebracht werden können. Das heißt, daß auch die Dichte der integrierten Schaltungen erhöht wird. Eine derartige Steigerung der Dichte ist insbesondere bei Speichervorrichtungen von Vorteil da eine größere Dichte es erlaubt, eine größere Anzahl von Speicherbits vorzusehen, als es bei einem System möglich wäre, das in meinem Umfang durch die vorgenannten Grenzen beschränkt ist

Die US-PS 39 69 706 offenbart eine monolithische integrierte Schaitungsstruktur mit einer Speichervorrichtung, wobei Adressenklemmen vorgesehen sind, an die sowohl die Spalten- als auch die Reihenadressen für die Speichervorrichtung nacheinander in bit-paralleler Form angelegt werden. Die bekannte Schaitungsstruktur verwendet jedoch -dne eigene Dateneingangsklemme und eine eigene Datenausgangsklemme, so daß die Datenspeicherdichte, die mit der bekannten integrierten Schaitungsstruktur erreicht werden kann, beschränkt ist, da die durch die zu der integrierten Schaitungsstruktur führenden Leiter eine Fläche einnehmen, die nicht mehr für andere integrierte Schaltungsstrukturen zur Verfugung steht

Die DE-OS 22 24 389 beschreibt eine monolithische integrierte Schaitungsstruktur mit einer Speichervorrichtung und einer Adressenklemme an die Adressensignale in bit-serieller Form angelegt werden, wodurch die Anzahl der verwendeten Arlressfc.'Jdemmen verglichen mit Strukturen, bei denen die Adressierung in paralleler Form erfolgt, reduziert wird. Diese bekannte Anordnung verwendet jedoch eine eigene Klemme für Datensignale, so daß auch hier die Datenspeicherdichte beschränkt ist.

Eine monolithische integrierte Schaitungsstruktur der im Oberbegriff des Patentanspruchs 1 angegebenen Art, ist aus der DE-AS 19 35 390 bekannt. Bei dieser bekannten Anordnung werden Adressensignale in bit-paralleler Form über Zugriffsklemmen während eines ersten Zeitintervalls angelegt während dem ein von einer ersten Impulsquelle kommender Impuls über ein? weitere Klemme an die Schaitungsstruktur angelegt wird, wodurch eine Speicherung der Adresseninformation erfolgt. Während eines zweiten Zeitintervalls wird eine Impulsquelle über eine weitere Klemme mit der integrierten Schaitungsstruktur zur Speicherung der Daten in der Speichervorrichtung oder zum Auslesen der Daten aus der Speichervorrichtung über Zugriffsklemmen verbunden. Da die Adressen und die Daten die gleiche Zugriffsklemme verwenden, hat die bekannte integrierte Schaitungsstruktur den Vorteil, daß eine hohe Speicherdichte erzielbar ist. da die Anzahl der Klemme für die integrierte Schaitungsstruktur reduziert wurde. Da jedoch zwei weitere getrennte Klemmen für das Anlegen von Impulsen von der ersten und zweiten Impulsquelle verwendet werden, ist die er/.iclbare Datenspeicherdichte immer noch beschränkt.

Der Erfindung liegt deshalb die Aufgabe zugrunde, eine monolithische integrierte Sehaltungsstruktur der im Oberbegriff des Patentanspruchs t angegebenen Art derart auszugestalten, daß die Datenspeicherdichte weiter erhöht wird.

Diese Aufgabe wird erfüllt durch die Merkmale des Kennzeichens des Patentanspruchs 1.

Durch die Verwendung einer Betriebsartenauswahlschaltung, die durch ein Betriebsartenauswahlsignal einstellbar ist, das in den an die Zugriffsklemme angelegten Signden enthalten ist, zusammen mit der Torschaltung, deren Eingänge und dessen Ausgang wie im Kennzeichen des Patentanspruchs 1 angegeben, verbunden sind, ist es möglich, mit einer einzigen Zugriffsklemme für die Adressierung des Dateneingangs und Datenausgangs auszukommen.

Im folgenden wird die Erfindung an Hand eines Ausführungsbeispiels beschrieben, wobei Bezug auf die beiliegenden Zeichnungen genommen wird. In diesen zeigt

F i g. 1 eine perspektivische Darstellung eines monolithischen integrierten Bausteins mit einem Speicher,

Fig.2 eine Blockschaltung des in Fig. 1 gezeigten Bausteins,

Fig.3A und 3B Wellenformen zur Erläuterung der Arbeitsweise der Schaltung gemäß F i g. 2,

F i g. 4 eine in der Schaltung gemäß F i g. 2 verwendete Decodierschaltung,

Fig.5A bis 5F weitere Wellenformen zur Erläuterung der Wirkungsweise der Schaltung gemäß F i g. 2 und

Fig.6 ein Blockschaltbild einer Alternativschaltung.

In Fig. 1 ist ein monolithischer Baustein 10 dargestellt, der gemäß der Erfindung aufgebaut ist und der lediglich insgesamt vier Anschlußstifte CK, F, Kund G/VDaufweist Er enthält eine Speicherschaltung 12, der verschiedene Schaltungen zugeordnet sind. Diese Auswahl- und Ansteuerschaltungen enthalten eine integrierte Spannungsversorgungsschaltung 14, an die eine Eingangsspannung über den Anschlußstift V und den Anschlußstift Masse GND angelegt werden. Sie erzeugt die entsprechenden Spannungen, die von den Schaltungen auf dem Baustein benötigt werden. Der Baustein 10 enthält außerdem einen Taktgenerator 16, eine Decodierschaltung 22, ein Adressenschieberegister 24, ein Schieberegister 26 und eine Verknüpfungsschaltung 28.

Das hier beschriebene bevorzugte Ausführungsbeispiel gemäß der Erfindung in Form eines monolithischen Bausteins 10 kann mit seinen elektrischen Anschlüssen bzw. Kontaktstiften in ein Schaltungsbord eingesteckt werden.

In F i g. 2 ist die bevorzugte Ausführungsform gemäß der Erfindung in Form eines Blockschaltbildes dargestellt. Die Stifte V und GND sind mit der integrierten Spannungsversorgurgsschaltung 14 elektrisch verbunden. Die Schaltung 14 erzeugt die in dem Baustein benötigten Spannungen, beispielsweise VO bis Vs. Da solche integrierten Spannungsverscrgungsschaltungen allgemein bekannt sind, werden sie im Rahmen der vorliegenden Erfindung nicht im Detail beschrieben. Der Anschluß CK wird dem Taktgenerator 16 zugeführt, in dem ein an die Schaltung angelegtes Synchronisationssignal, beispielsweise ein Taktsignal, in interne Taktsignale, beispielsweise Taktsignal Φο bis Φν, umgewandelt wird. Eine Decodierschaltung 18, die später noch im einzelnen beschrieben wird, ist mit dem Taktgenerator 16 verbunden, so daß in dieser ein an den Taktgenerator 16 angelegter Taktimpuls decodiert werden kann. Die Decodierschaltung 18 erzeugt ein Speicherauswahlsignal MS, dessen Zustand in Abhängigkeit von einer Codekomponente in dem empfangenen Taktsignal verändert wird Der Anschluß Fwird als Zugriffsschaltung für die in den Speicher einzugebenden und aus diesem auszulesenden Daten und für die Modusauswahlsignale (Lesen/Schreiben) verwendet Der Speicher 12 in dem monolithischen Baustein 10

ίο kann beispielsweise als ladungsgekoppelte Speichervorrichtung (CCD) aufgebaut sein. Solche Speicher sind z. B. in dem Artikel von W. F. Kosonocky und D. J. Sauer in »Electronic Design 6«, 15. März 1976, Seiten 70 bis 78 beschrieben. Die Speicherschaltung erhält an ihrem Eingang MS ein Speicherauswahlsignal und reagiert auf dieses Signal durch aktives Verhalten oder Sperrverhalten, und zwar in Abhängigkeit von dem Signalzustand des MS-Signals. Wie alle Speicher weist auch die Speicherschaltung 12 eine Vielzahl von Adresseneingangen auf, die mit 0 bis N bezeichnet sind. Die Speicherschaltung 12 enthält außerdem folgende Anschlüsse: einen Dateneingangsan·: :hluß DI, einen Lese-ZSchreib-Modusauswahlanschluß (PJW) zur Einstellung der Speicherschaltung 12 auf Lesebetrieb oder Schreibbetrieb, einen Datenausgang DO und einen oder mehrere Taktanschlüsse CRo, CR* Durch das Speicherauswahlsignal MS kann die Speicherschaltung 12 auf Lesebetrieb oder auf Schreibbetrieb eingestellt werden. Bei Abwesenheit des Speicherauswahlsignals MS wird die Speicherschaltung 12 gesperrt, so daß in diese weder Daten eingeschrieben noch ausgelesen werden können. Eine Torschaltung 20, die beispielsweise als NAND-Glied aufgebaut sein kann, empfängt als Torsteuersignal das Speicherauswahlsignal MS von der Decodierschaltung 18 und ein Modusauswahlsignal, das als Q-Ausgangssignal von der Modusauswahlschaltung 22 geliefert wird, sowie ein Signal <p„-Ausgangssignal von dem Schieberegister 26. Des weiteren wird der Torschaltung 20 der Datenausgang des Speichers 12 zugeführt. Der Ausgang der Torschaltung 20 ist mit dem Funktiorsausgangsstift F verbunden und er transportiert die Signale von dem Datenausgangsanschluß DO des Speichers 12 zu i'zm Stift F, wenn alle Eingangssignale an der Torschaltung 20 einen hohen Pegel aufweisen. Falls ein oder mehrere Signale einen niedrigen Pegel aufweisen, so ist dieser Durchgang gesperrt. Ein niedriger Pegel wird als »0« und ein hoher Pegel als »1« bezeichnet.

Die Modusauswahlschaltung 22 kann aus einem üblichen D-Flipflop bestehen, deren D-Eingang mit dem Stift Fund deren Q-Ausgang mit dem Schreib-/Lesemodusanschluß über das ODER-Glied 28 verbunden sind. Der Takteingang CK der Modusauswahlschaltung 22 erhält ein interner! Taktsignal Φο. Die Schaltung besitzt einen Taktbefähif ungseingang CK ENB, durch den di<" aus einem Flipflop bestehnde Modusauswahlschaltung 22 betriebsbereit oder gesperrt wird, und zwar unabhängig vom Pegel des Taktsigr,a!s Φο am Eingang CK. Der Kreis um den Eingang CK ENB zeigt an, daß das Flipflop beim Anliegen eines niedrigen Signals wirksam und beim Anliegen eines hohen Signals unwirksam ist. Dat Flipflop ist unwirksam, wenn der Speicher ausgewählt wurde, was ein hohes MS-Signal bedeutet.

Das hier verwendete D-FIipflop übert.ägt den an seinem D-Eingang anliegenden Signalpegcl zu seinem O-Ausgan^. wenn ein negativer Übergang bei dem an dem Eingang CK anliegenden Taktsignal auftritt. Dieser Signalpegel wird am Ausgang Q bis zum Auftreten des

nächsten negativen Übergangs im Taktsignal aufrechterhalten. In dem Taktsignal tritt jeweils dann ein solcher negativer Obergang auf, wenn der Signalpegcl von dem hohen Wert auf den niedrigen Wert wechselt.

In dem Adressenschieberegister 24 sind 0 bis N ί Speicherstellen vorgesehen, die mit den Anschlüssen 0 bis N in dem Speicher 12 korrespondieren. An den D-Eingang des Schieberegisters 24 wird der Funktiotiseingang Fzur Eingabe von Adressen in das Schieberegister angelegt. Der Takteingang CK wird mit den intern erzeugten Taktsignalen Ά) beaufschlagt, wodurch die Adressen durch das Adressenschieberegister getaktet werden. Das Schieberegister 24 enthält ebenfalls einen Taktbefähigungseingang CK ENB 1, ?n den die MS-Signale angelegt werden. Über diesen Eingang ist somit is das Adressenschieberegister 24 mit der Modusauswahlschaltung 22 und mit dem D- und dem S-(Setzen) Eingang des Schieberegisters 26 verbunden. Das Φ;, Taktsignal wird üb?r c'pn F.ingang CK auch dem Schieberegister 26 zugeleitet. Der Zählausgang des Schieheregister 26 ist mit Q_n bezeichnet und wird dem CK /./Vß2-Eingang des Adressenschieberegisters 24 und einem Eingang des ODER-Gliedes 28 zugeleitet. Das Register 26 schaltet die an seinem Eingang D anliegenden Impulse beim Auftreten der Taktsignale Φα 2*> durch. Die Anzahl der Stufen des Schieberegisters 26 stimmt mit der Anzahl der Adressenbits überein. Beim Auftreten eines SETZ-Signals am Eingang Swerden alle Stufen des Registers 26 auf einen Zählwert 1 gesetzt. Das an dem Eingang D anliegende Signal MS wird durch das Schieberegister 26 durchgetaktet, so daß in der gesamten Länge des Registers Nullen auftreten. Wenn das Register 26 voll ist, so wird an seinem Ausgang Q_n ebenfalls eine »0« auftreten, durch die das Adressenschieberegister 24 unwirksam gemacht wird. In dem hier beschriebenen Ausführungsbeispiel enthält die Adresseninformation vier Bits. d. h., daß das Schieberegister 26 ein Vier-Bit-Register ist.

Im folgenden wird auf die F i g. 3A und 3B bezug genommen, aus denen die gemäß der Erfindung verwendete Codiertechnik hervorgeht. Nach dieser wird die Impulsbreite der Taktsignale CK verringert, wenn die Speicherschaltung ausgewählt werden soll. In Fig. 3A weist das Taktsignal CK innerhalb einer Periode T₁ eine Breite von M auf. Wenn als Speicher eine ladungsgekoppelte Vorrichtung oder ein anderer Speicher mit flüchtigen Speichereigenschaften verwendet wird, so muß das Taktsignal auch für die Regenerierung bzw. für die Auffrischung der in dem Speicher vorhandenen Informationen verwendet werden. Dies ist möglich. ohne daß der Speicher ausgewählt ist. Wenn der Speicher 12 ausgewählt werden soll, so wird die Breite des Impulses M des Taktsignals auf die Breite N verändert, wie dies aus F i g. 3B ersichtlich ist Außerdem kann zusätzlich die Frequenz bzw. die Wiederholungsrate des /V-Taktsignals erhöht werden, so daß der Speicher mit einer höheren Geschwindigkeit arbeiten kann. Als Grenze für die hier verwendete Codiertechnik gilt daß die Periode T₂ kleiner als die Impulsbreite M sein muß, da andernfalls bei der Speicherauswahl Fehler auftreten können, falls nicht zusätzliche Detektorschaltungen eingesetzt werden.

Das Taktsignal CK weist zwei Informationsarten auf, von denen die eine die Synchronisation selbst d. h. die Taktfrequenz, und die andere die Auswahl- bzw. Nichtauswahlinformation für den Speicher ist Obwohl in dem hier beschriebenen Ausführungsbeispiel mit einer Impulsbreitencodierung des Taktsignals CK gearbeitet wird, versteht es sich, daß im Rahmen der Erfindung auch andere Codierungstechniken verwendet werden können, z. B. Amplituden- und/oder Frequenzcodierung.

Eine für die Schaltung gemäß F i g. 2 geeignete Decodierschaltiing für das Taktsignal CK zur Erzeugung des Speicherauswahlsignals MS ist in F i g. 4 gezeigt. Die Decodierschaltung 18 in Fig. <t enthält ein Verzögerungsnetzwerk 30, das aus sechs hintereinandergeschalteten Invertern 32 besteht. Die Gesamtver-

zögerungszeit in diesen Invertern ist M-N + N,

wobei Mund /Vdie Impulsbreiten des in F i g. JA und 3B gezeigten Taktsignals sind. Mit der Decodierschaltung 18 bzw. mit deren Verzögerungsnetzwerk 30 ist der externe Taktsignaleingang CK verbunden. Der verzögerte Ausgang des Verzögerungsnetzwerks 30 liegt am C/C-Eingang eines D-Flipflops 34, an dessen D-Eingang die unverzögerten Taktsignale angelegt werden. Am Ausgang Q des Flipflops 34 entsteht dann das Auswahlsignal MS.

Die in den F i g. 5A bis 5F gezeigten Wcllenformcn zeigen im Zusammenhang mit der Schaltung gemäß Fig. 2 das der Erfindung zugrundeliegende Prinzip. In Fig. 5A und 5B ist der Rezirkulationsmodus für flüchtige Speicher, _z. B. für ladungsgekoppelte Speicher, die in dem Speicher 12 verwendet werden, ge/.eigi. Der Rezirkulationsmodus stimmt auch mit dem nichtausgewählten Modus überein, bei dem der Speicher nicht ausgewählt ist. Das Taktsignal CK hat eine Breite von M und eine Periodendauer von Γι. Die Periode Ti wurde so festgelegt, daß eine ausreichende Zeit für die Regenerierung der in dem Speicher vorhandenen Information vorhanden ist, wobei mit minimaler Energie gearbeitet werden kann. Der Signalpegel an F, der in Fig.5B gezeigt ist, kann einen beliebigen Pegel aufweisen, da das Auswahlsignal MS den Speicher nicht aktivieren kann.

In F i g. 5C und 5D ist der Lesemodus gezeigt. Das an F auftretende Signal weist drei Hauptinstruktionssegmente auf. Das erste dient zur Modusauswahl, das zweite zur Adressierung und das dritte für die Daten-Ein- und Ausgabe. Die Modusauswahl wird lediglich durch den Pegel des Signals an F festgelegt, durch den der DEingang der Modusauswahlschaltung 22 wirksam gemacht wird, wenn ein Speicherauswahlsignal MS erzeugt wird. Das Flipflop der Speicherauswahlschaltung 22 wird auf dem Pegel gehalten, der an seinem Ausgang Q vorhanden ist, und zwar durch das Speicherauswahlsignal MS, da durch dieses das Flip'top nicht mehr kippen kann, da das Signal am Flipflopeingang CK ENB anliegt In Fig.5C ist der Lesemodus gezeigt, der jeweils dann ausgewählt wird, wenn an F vor der Erzeugung eines Speicherauswahlsignals MSein Signal mit einem niedrigen Pegel anliegt Die Breite des Taktsignais CK wird auf Nreduziert und die Periode des speziellen Abschnitts des Taktsignals auf T₂ reduziert Die erste Periode mit reduzierter Impulsbreite ist mit MS bezeichnet, wodurch die Speicherauswahl definiert wird. Während des Lesemodus liegen die Ausgänge Q und der Ausgang des ODER-Gliedes 28 auf einem hohen Pegel. Ein hoher Pegel am Lese-/Schreibeingang des Speichers 12 stellt diesen auf Lesebetrieb ein. Ein niedriger Pegel am Lese-/Schreibeingang stellt dagegen den Speicher auf Schreibbetrieb.

In der Decodierschaltung 18 wird der Wechsel in der Impulsbreite des Taktsignals festgestellt und das

Speicherauswahlsignal erzeugt und der (MS)-Klemme des Speichers 12 zugeführt. Die an F auftretenden Signale werden dem D-Eingang des Schieberegisters 24 und dem Dateneingang des Speichers 12 zugeführt. Die Signale an Fsind so aufgebaut, daß die nächstfolgenden /V-3its mit den gewünschten ersten Adressenbits An bis Am übereinstimmen, die mit einer Taktratc Φ_α in das Schieberegister 24 eingegeben werden sollen. Durch den Empfang des Spcicherauswahlsignals MSan seinem Taktb/ ähigungseingang CK ENB 1 wird das Schieberegister 24 aktiviert. Wenn die Adressenbits vollständig in das Adressenschieberegistcr 24 eingegeben wurden, so wird das Adessenschieberegister 24 durch das Register 26 gesperrt. Dies erfolgt durch Anlegen eines niedrigen Signalpegels an den Eingang CK ENB 2 am ΐί Schieberegister 24. Nun können die den in das Adressenschieberegistcr 24 eingegebenen Adressen zugeordnete Daten aus dem Speicher 12 über den Datenausgang DO synchron mit den Taktimpulsen Φ_ο ausgegeben werden. Die Torschaltung 20, die aus einem N¹ANL) Glied bestehe" kann. e::ä!'. von dem C'-A¹-¹?- gang der Modusauswahlsch.iltung 22 ein Signal mit einem hohen Pegel zusammen mit einem Signal mit hohem Pegel von dem Cn-Ausgang des Schieberegisters (wenn die Adressensignale vollständig in das Schieberegister 24 eingegeben sind). Zusätzlich wird an die Torschaltung 20 das Speicherauswahlsignal MS mit einem hohen Pegel angelegt. Da der Speicher 12 in der vorangehend beschriebenen Weise ausgewählt wurde, kann die Torschaltung 20 die an diese angelegten Daten von dem Datenausgang des Speichers 12 über jeden Ausgang auf die Leitung F weiterleiten.

In '.jn F i g. 5E bis 5F ist ein Schreibmodus dargestellt. Bei diesem ist die Modusauswahlschaltung 22 so eingestellt, daß an ihrem Ausgang Q ein Signal mit j5 niedrigem Pegel erscheint, wenn an ihrem Eingang D von Fein Signal mit hohem Pegel angelegt wird. Beim Auftreten eines Speicherauswahlsignals MS wird das Flipflop auf dem Schreibmodus gehalten. In diesem Fall wird die Torschaltung 20 unwirksam, wenn der mit dem Ausgang Oder Modusauswahlschaltung 22 verbundene Eingang einen niedrigen Pegel aufweist. In Fig. 5E w ochselt der Takt CK auf ein Speicherauswahlsignal mit einer Breite, bei der die Erzeugung eines Speicherauswahlsignals MS im Decoder 18 bewirkt wird. Das Adressenregister 24 wird wieder aktiviert, da an seinem Eingang CK ENB 1 ein Speicherauswahlsignal anliegt. Das Register 26 wird gleichzeitig durch das an seinem Eingang 5 anliegende Speicherauswahlsignal aktiviert. Nun werden die auf der Leitung F auftretenden Schreibadressen in das Adressenschieberegister 24 über dessen D-Eingang eingegeben. Da der Ausgang Q der Modusauswahlschaltung einen niedrigen Wert aufweist, wodurch ein Schreibmodus angezeigt wird und der andere Eingang des ODER-Gliedes 28 auf einem hohen Pegel bleibt, verbleibt auch ein Ausgang auf diesem hohen Pegel. Der somit am Lese/Schreibeingang des Speichers 12 anliegende hohe Pegel hält den Speicher im Lesemodus. Der Speicher wird im Lesemodus gehalten, während die .Scheibadressen in das Adressenregister eingegeben werden, wodurch das Einschreiben der Schreibadresse in die dieser zugeordneten Speichersteile als Datenbits vermieden wird. Dies wäre der Fall, wenn der Speicher nicht im Lesemodus gehalten würde. In diesem Fall wurden die Adressenbits auch dem Dateneingang des Speichers zugeführt. Beim Eingeben der Adressenbits erzeugt das Schieberegister 26 an seinem Ausgang Q_n ein Signal mit niedrigem Pegel, das dem ODER-Glied 28 zugeleitet wird. Dadurch erscheint am Ausgang des ODER-Gliedes 28 ebenfalls ein Signal mit hohem Pegel. Erst wenn der Ausgang des ODER-Gliedes einen niedrigen Signalpegel erhält. erfolgt die Umschaltung des Speichers in den Schreibmodus. Beim Wechseln des Ausgangssignals an Q_n auf einen niedrigen Pegel erfolgt gleichzeitig die Sperrung des Schieberegisters 24. Die anschließend auf der FiinUtionslritung F auftretenden Datenhits D, (0) bis Di (n) können nun in den Speicher eingeschrieben werden, wobei deren Plazierung in dem Speicher durch die in dem Adressenschieberegister 24 vorhandenen Adressenbits bestimm 1 wird, die über die Ausgänge Obis /Van den Speicher 12 angelegt werden. Nachdem alle Daten in den Speicher 12 eingeschrieben wurden, erfolgt ein Wechsel der Taktimpulsbreite zurück auf M, wodurch durch das Speicherauswahlsignal der Speicher unwirksam wird.

In Fig. 6 ist eine weitere Ausführungsform gezeigt, bei der das Speicherauswahlsignal MS nicht von einer Decodierung eines codierten Synchronisationssignals abgeleitet wird. Das Speicherauswahlsignal wird vielmehr von außerhalb über den Anschluß MSp dem monolithischen Baustein zugeleitet. Der Anschluß MSp ist mit dem MS-Anschluß des Speichers 12 verbunden. Außerdem wird er der Torschaltung 20, dem CAC ENB-Eingang der Modusauswahlschaltung 22, dem CiC ENB 1-Eingang des Adressenschieberegisters 24 und dem S- und dem D-Eingang des Schieberegisters 26 zugeleitet.

Der an den CAC-Anschluß angelegte Takt wird weiterhin direkt dem Taktgenerator 16 zugeleitet, welcher die Ausgangstakte Φο bis Φ_η erzeugt und diese den CRo- bis O?„-Eingängen des Speichers 12 direkt zuleitet.

Der Fachmann kann das der Erfindung zugrundeliegende Prinzip in verschiedener Hinsicht modifizieren. Beispielsweise kann an Stelle der in dem vorangehend beschriebenen Ausführungsbeispiel verwendeten ladungsgekoppelten Speichervorrichtung ein anderer Speicher z. B. ein Blasenspeicher, ein Schieberegister, ein Speicher mit wahlfreiem Zugriff oder ein Lesespeicher verwendet werden.

Hierzu 4 Blatt Zeichnungen

Claims

Patentansprüche:

1. Monolithische integrierte Schaltungsstruktur mit einer Speichervorrichtung, welche eine Vielzahl von adressierbaren Speicherstellen sowie Zugriffsanschlußmittel besitzt, welche serielle Signale empfangen können, die Adressensignale für die adressierbaren Speicherstellen in der Speichervorrichtung, Eingangsdatensignale zur Eingabe in die Speichervorrichtung und aus der Speichervorrichtung ausgelesene Ausgangsdatensignale beinhalten, gekennzeichnet durch eine Betriebsartenauswahlschaltung (22), welche in einen Zustand gesetzt werden kann, der die Betriebsart (Rl W) is abhängig von einem Betriebsartenauswahlsignal angibt, welches in den seriellen Signalen enthalten ist, und durch eine Torschaltung (20), deren Eingänge an einen Ausgang der Betriebsartenauswahlschaltung (22) und an einen Ausgang der Speichervorrichtung (12) gekoppelt sind und deren Ausgang mit den Zugriffsanschiußmittein (F) gekoppelt ist

2. Schaltungsstruktur nach Anspruch 1, gekennzeichnet durch Adressierschaltungen (24, 26), an die die genannten Adressensignale während einer Operation angelegt werden und die mit dem Speicher (12) verbunden sind.

3. Schaitungsstruktur nach Anspruch 2, gekennzeichnet durch eine weitere Torschaltung (28), deren Eingänge mit den Adressierschaltungen (24, 26) und der Betriebsartenauswahlschaltung (22) und dessen Ausgang mit (kr Speichervorrichtung (12) verbunden sind.

4. Schaltungsstruktur nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß an einem Befähigungseingang des Speichers (12) ein Befähigungssignal (MS. MS_P) anlegbar ist

5. Schaltungsstruktur nach Anspruch 4, dadurch gekennzeichnet, daß die Befähigungseingangsschaltung ein Synchronisationssignal (CK) empfängt, das eine Zeitkomponente und eine Befähigungskomponente aufweist und daß die Befähigungsschaltung eine Decodierschaltung (18) enthält, die auf die Befähigungskomponente anspricht und ein Befähigungssignal erzeugt.

6. Schaltungsstruktur nach Anspruch 4, dadurch gekennzeichnet, daß die Befähigungseingangsschaltung einen Befähigungseingangsanschluß aufweist, an den ein Befähigungssignal (MS_P) anlegbar ist, und daß eine Synchronisationseingangsschaltung mit einem Taktanschluß vorgesehen ist, an den Taktsignale (CK) anlegbr.r sind (F i g. 6).