DE2834094A1

DE2834094A1 - Schaltungsanordnung zur beseitigung von schraeglauf- bzw. bitversatzeffekten in einem datenverarbeitungssystem

Info

Publication number: DE2834094A1
Application number: DE19782834094
Authority: DE
Inventors: Edward Roald Besenfelder
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Inc
Priority date: 1977-08-08
Filing date: 1978-08-03
Publication date: 1979-03-01
Also published as: JPS6334548B2; US4115759A; FR2400242B1; JPS5428608A; DE2834094C2; FR2400242A1; AU521906B2; CA1112356A; GB2002555B; AU3837278A; GB2002555A

Description

DIPL, ING. HEINZ BARDEHLE München, ? :H*fti§l" 1 ■:)/H DIPL. CHEM. DR. PETER FÜRNISS 2834094 PATENTANWÄLTE

-7-

Aktenzeichen: Unser Zeichen:^

Anmelder.· Honeywell Information Systems Inc.

200 Smith Street

Waltham, Mass., V. St. v. A.

Schaltungsanordnung zur Beseitigung von Schräglauf--bzw. Bitversatzeffekten in einem Datenverarbeitungssystem

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Kanzlei: Herrnstraße 15, München 22

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Beschreibung

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Schräglaufkorrektur bei aus Massenspeichereinrichtungen ausgelesenen Daten.

Eine Schaltungsanordnung, die eine ähnliche Funktion ausführtjWie sie die vorliegende Erfindung ausführt,ist bereits bekannt (US-PS 3 789 AOO). Diese bekannte Schaltungsanordnung erfordert jedoch einen gesonderten Steueroszillator für jede Datenspur der in einer Mehrzahl vorgesehenen und gelesenen Datenspuren. Außerdem erfordert die bekannte Schaltungsanordnung wesentlich kompliziertere und mehr Einzelteile als die vorliegende Erfindung. Im übrigen unterscheidet sich die vorliegende Erfindung von der betreffenden bekannten Schaltungsanordnung in vorteilhafter Weise dadurch, daß bei der bekannten Anordnung jedes Bits taktgesteuert durch so viele gesonderte Pufferstufen geleitet werden muß wie in dem System vorhanden sind, bevor das jeweilige Bit für die Ausgabe in einem vom Schräglauf befreiten Byte verfügbar ist. Die vorliegende Erfindung benutzt eine Dateneinstellanordnung, bei der die jeweils zuerst eingegebenen Daten die.zuerst ausgegebenen Daten sind und bei der das erste Datenbit nicht durch jede der Vielzahl von Bitstufen geschoben werden muß, um an die Byte-Verarbeitungseinrichtung ausgegeben werden zu können.

Es ist ferner eine Puffer-Schaltungsanordnung zur Beseitigung eines Schräglaufes bzw. Versatzes von Daten bekannt (US-PS 3 792 436), wobei Einrichtungen zur Ermittelung und Korrektur von Kanalfehlern vorgesehen sind. Diese bekannte Schaltungsanordnung ist jedoch noch komplizierter und erfordert mehr Einzelteile als die vorliegende Erfindung. Überdies ist ein gesonderter Pseudotakt für jeden der vorgesehenen neun Kanäle erforderlich, während demgegenüber die vorliegende Erfindung neun Kanäle synchron mit einem Bezugstakt zu betreiben gestattet. Gegenüber der zuvor

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betrachteten Schaltungsanordnung (US-PS 3 789 400) ist die vorliegende Erfindung durch eine Kunstschaltung gegeben, bei der jedes Bit durch sämtliche Pufferbereiche taktgesteuert werden muß, beyar es an die Datenauswerteeinrichtung abgegeben werden kann.

Ea sind ferner ein Verfahren und eine Schaltungsanordnung zur Korrektur einer Zwischenkanal-Zeitversetzung bekannt (US-PS 3 708 783). Dieses gekannte Verfahren bzw. diese bekannte Schaltungsanordnung sind jedoch kompliziert und erfordern eine Vielzahl von Einzelteilen. Außerdem erfordert die betreffende bekannte Schaltungsanordnung die Einfügung einea Synchronworts in jede Spur für jedes gelesene Bit, um nämlich die Daten zu synchronisieren und am Ausgang von einem Schräglauf zu befreien.

ist ferner eine Schaltungsanordnung für eine digitale Datenwiedergewinnung aus Massenspeichereinrichtungen vorgeschlagen worden (siehe US-Patentanmeldung, Serial No. 807 711 vom 17.6.77). In dieser Schaltungsanordnung ist gezeigt, wie die Eingangs signale erzejogjfcjvwrjien^dle an einen zur Schräglaufbeseitigung dienenden Mehrfach-Puffer übertragen werden.

Die vorliegende Erfindung bezieht sich nun generell auf elektronische Schaltungsanordnungen, die zur Wiedergewinnung und Verarbeitung von digitalen Daten aus Massenspeichereinrichtungen verwendet werden. Ein dabei speziell verwendeter, zur Schräglaufbeseitigung dienender Mehrfach-Puffer stellt eine Einrichtung dar, mit dessen Hilfe der Schräglauf bzw. Bitversatz von Daten aus magnetischen Massenspeichereinrichtungen beseitigt wird, wodurch die Fehlerrate weitgehend herabgesetzt wird, die durch die Schräglauf- bzw. Datenversatzbeseitigung des gelesenen magnetischen Aufzeichnungsträgers hervorgerufen wird. Außerdem steht somit eine vielseitige programmierbare Einrichtung zur Verfügung, welche die Größe des zur

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Schräglaufbeseitigung bzw. Datenversatzbeseitigung dienenden Puffers selbst verändert. Es sei darauf hingewiesen, daß die vorliegende Erfindung nicht die Anwendung irgendeiner analogen Schaltungsanordnung erfordert.

Die bisher bekannten Schaltungsanordnungen, die zur Beseitigung eines Schräglauf bzw. Datenversatzes bei au* Massenspeicherainrichtungen ausgeleaenen digitalen Daten verwendet worden sind, haben hybride Analog-Digital-Schaltungtn verwendet, um diejenige Schaltung zu realisieren, die zur Erzeugung der in Frage kommenden Zeitsteuersignale und Steuersignale für die vom Schräglauf bzw. Datenversatz zu befreienden Mehrspur-Daten erforder-Iich sind. Aufgrund dieser Verwendung von hybriden Einrichtungen waren die bekannten Schaltungsanordnungen nicht itlr automatische Testprozeduren anwendbar, weshalb ein größter Arbeitsaufwand für geschultes Personal erforderlich warf" um die Anlage zu testen, und zwar im Vergleich zu dem Fallj daß eine insgesamt digitale Lösung benutzt würde. Die bisher bekannten Einrichtungen erforderten außerdem eine gesonderte Taktanordnung für jede der Datenspuren, was zu einem höheren Schaltungsaufwand führte als er durch die vorliegende Erfindung erforderlich ist. Überdies erforderten die bekannten Anordnungen, daß jedes Bit durch sämtliche Stufen des zur Beseitigung des Schräglaufs bzw. Bitversatzes dienenden Puffers geschoben wurde.

Der Erfindung liegt nun die Aufgabe zugrunde, eine vollkommen digital arbeitende Schaltungsanordnung mit einem Puffer zur Beseitigung des Schräglaufs bzw. Datenversatzes bei Mehrspur-Datenbits aus Massenspeichereinrichtungen bereitzustellen«

Überdies soll die neu zu schaffende Schaltungsanordnung eine einzige Haupttaktschaltung verwenden, wobei sämtliche

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Datenmanipulationen und Datenübertragungen auf den einzigen Haupttakt synchronisiert sein sollen.

Schließlich soll die betreffende Schaltungsanordnung ohne weiteres an eine Erweiterung anpaßbar sein, und zwar so-

hinsichtlich wohl hinsichtlich einer Firmware-Steuerung als auch/einer Software-Steuerung.

Gelöst wird die vorstehend aufgezeigte Aufgäbe durch die im Patentanspruch 1 angegebene Erfindung.

Die einen Mehrfachbit-Puffer zur Schräglaufbeseitigung bzw. Bitversatzbeseitigung enthaftende Schaltungsanordnung gemäß der vorliegenden Erfindung ist so ausgelegt, daß sie im Anschluß an eine digitale Datenwiedergewinnungs-Schaltungsanordnung zu verwenden ist, wobei eine Daten- und Fehler detektor-Schnittstelle zwischen den beiden Schaltungsanordnungen vorgesehen ist. Dabei werden ein Positionszähler, ein Positions-Decoder/Überlastungs-Detektor, ein Steuerschieberegister, ein Datenschieberegister, ein Fehlerregister, ein Byte-Bereitschaftsdetektor und ein Byte-Puffer als die verschiedenen Schaltungselemente verwendet, um den Betrieb der Schrägläufbeseitigung bzw. Bitversatzbeseitigung auszuführen. Mit Ausnahme des Byte-Pufferdetektors und des Bytepuffers - diese Schaltungselemente sind lediglich einmal pro System erforderlich - müssen die übrigen Teile des zur Schräglaufbeseitigung bzw. Bitversatzbeseitigung dienenden Mehrfachbit-Puffers je gelesene Datenspur vorgesehen sein. Im Falle eines 9-Spur-Datensystems, bei dem eine Datenspur ein Paritätsbit enthält bzw. wiedergibt, wären neun gesonderte Schaltungen erforderlich.

In Betrieb merkt sich der zur Schräglaufbeseitigung bzw. Datenbitversatzbeseitigung dienende Mehrfachbit-Puffer jedes durch die entsprechende Datenwiedergewinnungseinrichtung gelesene Datenbit durch Verwendung eines Bitpositionszählers, dessen Zählerstellung durch den Positionsdecoder/

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Überlastungsdetektor decodiert und von dem Steuerschieberegister und dem Datenschieberegister ausgenutzt wird. Das Steuerschieberegister liefert ein Bit-Bereitschaftssignal, wenn gültige Daten für die übertragung zu dem Byte-Puffer bereitstehen, während das Datenschieberegister die relativen Positionen der Bit-Bereitschaftssignale festhält und das tatsächliche Datenbit selbst speichert. Durch selektives Erhöhen oder Vermindern der Zählerstellung des Positionszählers sowie durch geeignete Verschiebung des Inhalts der Schieberegister können die Mehrfach-Datenbits in einer Weise aufrechterhalten werden, um später zu den entsprechenden Datenspuren des Byte-Puffers ausgerichtet zu werden. Zugleich geben der Positionszähler und der Positionsdecoder/ Überlastungs-Detektor Ausgangssignale ab, die anzeigen, daß entweder ein Versuch unternommen worden ist, um mehr Datenbits zu speichern, als die Schieberegister zu speichern imstande sind, wodurch ein Spurfehler in die Berechnung eingeführt wird, oder bzw. daß ein Schreibbetriebs-Überlastungssignal verwendet wird, und zwar für den Fall, daß in die Massenspeichereinrichtung eingeschrieben wird, aus der zugleich ausgelesen wird, um sicherzustellen, daß jegliche Schräglauf- bzw. Datenversatzbeseitigung - die auf ein nachfolgendes Auslesen hin erfolgt - nicht durch den ursprünglichen Schräglauf bzw. Datenversatz im Schreibbetrieb hervorgerufen wird.

Durch undmäßiges Verknüpfen sämtlicher Bit-Bereitschaftssignale zur Abgabe eines Signals, welches anzeigt, daß sämtliche Datenbits der Aufzeichnung für ein Auslesen bereitstehen, und durch undmäßiges Verknüpfen des Abtastsignals für jede der Datenspuren zur Abgabe eines Ausgangssignals, welches sicherstellt, daß keinerlei Daten in irgendeiner Spur sich in einem Übergangszustand befinden, werden Ausgangssignale an den Byte-Puffer für eine anschließende Übertragung zu der Schnittstelle hin bereitgestellt, d.h. für das Auslesen der nunmehr vom Schräglauf bzw. Datenbitversatz befreiten Datenbytes. Die Ausgangs-

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signale zeigen der Schnittstelle an, daß der Byte-Puffer nunmehr zum Lesen bereit ist. Auf die Annahme der Daten durch die Schnittstelle wird ein Quittungssignal an den N zur Schräglaufbeseitigung bzw. Bitversatzbeseitigung dienenden Puffer abgegeben, wodurch der betreffende Byte-Puffer zurückgesetzt wird und wodurch die Schaltungsanordnung für die nächste Übertragung eines vom Schräglauf bzw. Bitversatz befreiten Bytes vorbereitet ist.

Anhand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.

Fig. 1 zeigt ein Blockdiagramm der vorliegenden Erfindung. Fig. 2 zeigt einen Schaltplan eines Positions-Zählers, eines Positions-Decoders/Überlastungs-Detektors, eines Datenschieberegisters und eines Steuerschieberegisters. Fig. 3 zeigt einen Schaltplan eines Byte-Bereitschafts-Detektors.

Fig. 4 zeigt einen Schaltplan des Byte-Puffers als zugehörige Steuerschaltung.

Fig. 5 zeigt ein Flußdiagramm der vorliegenden Erfindung. Fig. 6a, 6b und 6C veranschaulichen in Impuls-Zeit-Diagrammen Zeitsteuersignale,»die zur Verwendung in einem zur Schräglaufbeseitigung bzw. Bitversatzbeseitigung dienenden Mehrfachbit-Puffer erzeugt werden.

Der in Fig. 1 dargestellte Daten- und Fehlerdetektor ist im einzelnen an anderer Stelle näher erläutert (siehe US-PS 3 832 684). Obwohl dies nicht im Flußdiagramm veranschaulicht ist, ist darüber hinaus anzumerken, daß außerdem bei der vorliegenden Erfindung ein Haupttakt und ein Datentakt verwendet werden, wie sie durch eine an anderer Stelle näher beschriebene Schaltungsanordnung erzeugt werden (siehe US-Patentanmeldung, Serial No. 807 711 vom 17.6.77). Wie in Fig. 1 angegeben, sind ein Daten- und Fehlerdetektor, ein Steuerschieberegister, ein Positonszähler, ein Datenschieberegister, ein Positions-Decoder/Überlastungs-Detektor und ein Fehlerregister je Datenspur erforderlich,

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von der aus einer Massenspeichereinrichtung Daten gelesen werden. Demgegenüber werden der Byte-Bereitschaftsdetektor und der Byte-Puffer lediglich einmal je System verwendet; die Funktion dieser Schaltungseinrichtungen besteht darin, auf Signale hin zu arbeiten, die von dem Steuerschieberegister und dem Datenschieberegister der jeweiligen Datenspur bereitgestellt werden. Obwohl in Fig. 1 veranschaulicht, wird das in den Zeichnungen dargestellte Föhlerregister nicht beschrieben, und zwar mit Rücksicht darauf nicht, daß es in direkter Art und Weiee unter Verwendung eines einfachen JK-Flipflops realisiert werden kann. Der Zweck des Registers besteht darin, jeglichen Fehler festzuhalten bzw. zu verriegeln, der jeweils auftritt, da ein Fehler auf der Dateneingangsseite des Fehlerdetektors ermittelt worden ist oder da der Überlastungs-Detektor anzeigt, daß in die Massenspeichereinrichtung mit einem Bitversatz von mehr als einem Bit eingeschrieben (und zugleich aus der betreffenden Speichereinrichtung ausgelesen) worden ist. Wenn neun Datenspuren gelesen werden₅wird im allgemeinen eine Spur als Paritätsspur verwendet, und ein einzelner Fehler in dem Datenbyte wird keinen nicht korrigierbaren Zustand hervorrufen. Wenn ein Datenfehler auftritt, werden, somit die Bit-X-Bereitschafts- und Bit-X-Daten-Leitungen für eine zukünftige Korrektur durch die Fehlecermittelungs- und Feh-3-erkorrekturschaltungsanordnung im Anschluß an den zur Schräglaufbeseitigung bzw. Bitversatzbeseitigung dienenden Puffer freigegeben. In jedem Fall entwickeln zwei oder mehr Spuren einen Spurfehler, wobei die gesamte Aufzeichnung unwirksam wird und neu gelesen oder übergangen werden muß.

In Fig. 2 sind der Positions-Zähler 200, der Positions-Decoder/Überlastungs-Detektor 210, das Steuerschieberegister 220 und das Datenschieberegister 250 veranschaulicht. Der Positions-Zähler 200 ist ein binärer Vorwärts/Rückwärts-Vier-Bit-Zähler mit einer Lade- und Löschfähigkeit. Die Lade-Eingangssignale charakterisieren die Binärzahl 1100.

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Die Lade-Eingangssignale werden derart festgehalten, daß dann, wenn das Zähler-Ladesignal PE (Nachgang und Ermittelung) ein Verknüpfungssignal O ist - unter Anwendung einer positiven Verknüpfungslogikdarstellung - die § Zähler-Ausgangssignale ebenfalls durch ein Binärsignel 1100 gegeben sind. Auf diese Weise ist sichergestellt, daß keine Daten durch die Steuer- oder Datenschieberegister übertragen werden können. Wenn das PE-Signal ein Verknüpfungssignal 0 ist, kennzeichnet es den Umstand, daß die gelesene Datenaufzeichnung nicht mehr brauchbare Daten enthält, weshalb jegliche weitere Datenübertragung fehlerhaft wäre. Das Auslösesignal wird den Löscheingängen des Zählers und der Register zugeführt, um diese Schaltungen vor Beginn des Datenblockes vorzubereiten. Das betreffende Signal ist im Verknüpfungszustand "1" aktiv. Sin von dem Daten- und Fehlerdetektor erzeugtes Abtast-X-Signal tritt gleichzeitig mit dem Daten-X-Impuls auf und gibt an, daß gültige Daten auf der Daten-X-Leitung vorhanden sind. Das Abtast-X-Signal wird dazu herangezogen, die Zählerstellung des Positions-Zählers zu erhöhen sowie dazu, die Ausgangssignale des Positions-Decoders/Überlastungs-Detektors in das Steuerschieberegister zu laden. Es ist wichtig darauf hinzuweisen, daß das Schieberegister und die Datenschieberegister mit einem aktiven hohen Signalpegel am Ladeeingang ladbar sind und daß außerdem lediglich Verknüpf ungssignale in die Schieberegister geladen werden können, was bedeutet, daß dann, wenn ein Verknüpfungssignal "1" zuvor in eine Registerstufe geladen worden ist oder in die betreffende Stufe geschoben worden ist, ein Ladesignal mit einem "0"-Eingangspegel das Registerausgangssignal nicht ändern wird, welches dem Registereingangssignal für die betreffende Stufe entspricht. Das von der Schaltungsanordnung gemäß Fig. 3 erzeugte Byte-Lesesignal wird dazu herangezogen, die Zählerstellung des Positions-Zählers zu verringern und eine Taktsteuerung sowohl des Steuerschieberegisters als auch des Datenschieberegisters zu bewirken. Das Takteingangssignal wird durch ein aktives hohes Signal am Ladeeingang gewisser-

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maßen überschrieben. Wenn eine Taktsteuerung bei einem der Schieberegister erfolgt, dann werden Daten vom Ausgang "a" zum Ausgang "b", vom Ausgang "b" zum Ausgang "c", etc., übertragen. Zugleich führt das Festhalten des Serieneingangs auf Masse- bzw. Erdpotential dazu, daß ein Verknüpfung spegel "O" am "a"-Ausgang abgegeben wird. Ein Signal hohen Pegels am Spurfehlereingang führt dazu, daß das Bit-X-Bereitschafts-Ausgangssignal als Verknüpfungssignal "1" auftritt und daß die Bit-X-Daten mit einem Verknüpfungs-Null-Zustand auftreten. Auf diese Art und Weise wird eine Spur mit einem Spurfehler stets bereit sein, um mit einem Datenbit "0" gelesen zu werden, welches stets als Eingangssignal in den Byte-Puffer eingegeben wird. Wie zuvor erwähnt, wird - so lange nur eine Spur fehlerhaft ist - die nachfolgende Fehlerkorrektur- und Fehlerdetektorschaltung diese bestimmten Spurdaten auf den richtigen Verknüpfungspegel einstellen. Das Daten-X-Eingangssignal wird dazu herangezogen, die Ladefunktion des Datenschieberegisters freizugeben, da das Abtast-X-Signal mit dem Daten-X-Signal koinzidiert, wenn beide Signale durch Verknüpfungssignale ⁿ1" gebildet sind. Der Positions-Zähler wird bis zur Rückflanke des Abtast-X-Impulses taktgesteuert; der Daten-X-Impuls ermöglicht die gerade vorhandene Zählerstellung in dem Positions-Decoder/Überlastungs-Detektor in das Datenschieberegister vor der Taktsteuerung des Positions-Zählers zu laden. Ein Beispiel dafür, wie diese Funktionsweise abläuft, wird im folgenden gegeben. Nachdem der Einleitungsimpuls den Positions-Zähler und die Schieberegister gelöscht hat, tritt am "O"-Ausgang des Positions-Decoders ein Verknüpfungssignal "1" auf, welches den "e"-Eingängen des Steuerschieberegisters und des Datenschieberegisters zugeführt wird. Wenn das erste Datenbit einen Verknüpfungspegel "1" besitzt, wird ein Verknüpfungssignal "1" in die "e"-Position der beiden Schieberegister geladen, und auf das Auftreten der Rückflanke des Abtast-X-Impulses hin wird der Positions-Zähler durch Taktsteuerung in den Binärzustand 0001 gebracht, was seinerseits dazu führt, daß der

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¹¹1 "-Ausgang des Positions-/Decoders in den Verknüpfungszustand "1" gelangt. Wenn ein "1"-Verknüpfungseingangssignal in die "e" Position beider Register geladen worden ist, dann führt der Bit-X-Bereitschaftsausgang ein Verknüpfungssignal "1", wie der Bit-X-Datenausgang. Diese Signale sind die Eingangssignale für den Byte-Bereitschaftsdetektor bzw. für den Byte-Puffer. Wenn ein zweites "1"-Verknüpfungsdateneingangssignal vor der Übertragung der Daten aus dem Bytepuffer aufgenommen wird, dann wird ein Verknüpfungssignal "1" in die Position "d" beider Register geladen. Zu diesem Zeitpunkt ist ein "1"-Verknüpfungsausgangssignal an den Ausgängen "d" und "e" der beiden Register vorhanden, und der Positions-/Decoder besitzt in der "a"-Position ein "1"-Verknüpfungsausgangssignal. Wenn zu diesem Zeitpunkt das erste Datenbyte für die Übertragung bereitsteht und tatsächlich übertragen wird, dann wird das Byte-Lesesignal eine Taktsteuerung des Takt-Abwärtseingangs des Positions-Zählers bewirken, und das Positions-/Decoder-Ausgangssignal wird mit einem Verknüpfungspegel "1" am "1"-Ausgang und mit einem Verknüpfungspegel "O" am "2^M-Ausgang auftreten, wobei zugleich der Inhalt der beiden Register derart verschoben wird, daß der Verknüpfungspegel "1"-vom "d"-Ausgang zum "e"-Ausgang übertragen wird und daß die zuvor am '^"-Ausgang vorhanden gewesenenDaten verloren gehen. Dabei handelt es sich um das Datenbyte, welches demjenigen Bit zugehörig ist, welches bereits gelesen worden ist. Wenn das nächste Datenbit eine "0" ist, wird ein Verknüpfungssignal "1" in den "d"-Eingang des Steuerschieberegisters geladen, nicht jedoch in das Datenschieberegister, da ein "O"-Datenverknüpfungsbit die Ladefunktion des Registers nicht aktiviert. In diesem Fall führen die beiden Ausgänge "d" und "e" des Steuerschieberegisters jeweils einen Verknüpfungspegel "1", wodurch angezeigt wird, daß zwei Datenbits gespeichert worden sind, während die Ausgänge "d" und "e" des Datenschieberegisters die Bits "0" bzw. "1" führen. Dadurch werden die den Steuerschieberegisterstufen entsprechenden Daten angezeigt.

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Auf diese Art und Weise können bis zu fünf Datenbits von dem Steuerschieberegister erfaßt werden, während die entsprechenden Datenbits in dem Datenschieberegister gespeichert sind.

In Fig. 3 ist in einem Schaltplan der Byte-Bereitschaftsdetektor veranschaulicht. Wie oben erwähnt, ist lediglich ein Byte-Bereitschaftsdetektor pro System erforderlich, um die erforderlichen Signale von jeder der in einer Mehrzahl vorgesehenen Spuren als Eingangssignale für den Detektor zu verwenden. Die Arbeitsweise des Byte-Bereitschaftsdetektors ist folgende.

Der Einleitungsimpuls löscht die Q-Ausgänge der Flipflops 310 und 350, so daß an diesen Ausgängen der Verknüpfungszustand "0" vorhanden ist. Anschließend wird dann, wenn die verschiedenen Bit-X-Bereitschaftssignale von jeder der Datenspuren zu einem Verknüpfungssignal "1" werden, wodurch angezeigt wird, daß das jeweilige Bit in der betreffenden Spur für das Lesen bereit ist, das Ausgangssignal des UND-Gliedes 300 in einen Verknüpfungszustand "1" übergehen. Auf das Auftreten des nächsten Bezugstaktimpulses hin wird der Q-Ausgang des Flipflops 310 in den Verknüpfungszustand "1" übergehen. Dadurch wird der Ausgang des UND-Gliedes 360 freigegeben. Das Ausgangssignal des UND-Gliedes 360 wird auf die Aufnahme des als Verknüpfungssignal "1" auftretenden Sinleitungsimpulses vom Ausgang Q des Flipflops 350 in einen Verknüpfungszustand 1 übergehen. Bis zu diesem Zeitpunkt wird, da der Ausgang des UND-Gliedes 340 in den Verknüpfungszustand 1 übergeht, keiner der Flipflop-Ausgänge oder der Ausgänge der UND- und NAND-Glieder des Byte-Bereitschaftsdetektors eine Änderung zeigen. Bei als Verknüpfungssignal 1 auftretendem Byte-Bereitschaftspuff er-Bere it schaftslgnal wird durch die Schnittstellenschaltung der Byte-Puffer gelesen, und ein Rückstellsignal worauf im Zusammenhang mit der Erläuterung gemäß Fig. 4 noch eingegangen wird - bewirkt das Setzen des Flipflops

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und gibt den Ausgang des UND-Gliedes 340 frei, wenn zu dem betreffenden Zeitpunkt kein aktives Pegelsignal auf irgendeiner der Abtast-X-Leitungen vorhanden ist. Wenn am Ausgang des UND-Gliedes 340 ein Verknüpfungspegel "1" auftritt, das Byte-Lesesignal, dann wird am Ausgang des NAND-Gliedes 320 ein negativer Impuls auf das Auftreten des nächsten Bezugstaktimpulses hin erzeugt. Dieses Byte-Lesesignal wird zur Taktsteuerung der Steuerungs- und Datenschieberegister sowie zur Verringerung der Zählerstellung des Positions-Zählers herangezogen. Zugleich wird das Byte-Lesesignal erzeugt, und der Q-Ausgang des Flipflops 310 schaltet vom Verknüpfungspegel 1 zum Verknüpf ungspegel 0 um. Dieses Ergebnis wird durch das Auftreten eines Verknüpfungs-Ausgangssignals 1 am Ausgang des UND-Gliedes 340 hervorgerufen, welches Signal dem K-Eingang des Flipflops 310 zugeführt wird. Dabei bewirkt das Auftreten eines Bezugstaktimpulses die Umsteuerung des Flipflops mit dem am J-Eingang liegenden Bit-Bereitschaftssignal . Nach Umschaltung des Flipflops 310 wechselt das Signal am Q-Ausgang dieses Flipflops vom Verknüpfungszustand 1 zum Verknüpfungszustand 0, wodurch der Ausgang des UND-Gliedes 340 auf einen Verknüpfungszustand 0 gebracht wird. Das nächste "1"-Bit-Bereitschaftsverknüpfungssignal von dem UND-Glied 300 her veranlaßt das Byte-Bereitschaftssignal auf einen Verknüpfungspegel "1" überzugehen, wenn das Flipflop durch den Bezugstakt getastet wird. Diese Folge wird wiederholt, wie dies während der gesamten Datenaufzeichnung erforderlich ist.

In Fig. 4 ist in einem Schaltplan der Byte-Puffer selbst in Verbindung mit seiner zugehörigen Steuerschaltung veranschaulicht. Der Byte-Puffer wird in entsprechender Weise wie der übrige Teil der zur Schräglaufbeseitigung dienenden Mehrfachbit-Pufferschaltung in die geeigneten Einleitungszustände durch den Einleitungsimpuls gesetzt, der das Mehrfachbit-Paralleleingabe-ZParallelausgabe-Register 400 zurückstellt sowie die Flipflops 420 und 440 löscht. Im

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Anschluß an das Auftreten des Einleitungsimpuls-Byte-Puffer-Bereitschaftssignals - wie dies im Zusammenhang in Fig. 3 im einzelnen beschrieben worden ist - wird die eine Hälfte des Verknüpfungsgliedes 410 bei Vorliegen des Verknüpfungszustands "1" freigegeben. Dies zeigt an, daß der Byte-Puffer an sämtlichen Dateneingängen gültige Daten aufweist. Zugleich führt der Byte-Puffer-Voll-Ausgang des Registers 400 ein Verknüpfungssignal "0", nachdem eine Zurückstellung durch den Einleitungsimpuls erfolgt ist. Dieses "O"-Signal in Verbindung mit dem mit hohem Pegel auftretenden Byte-Puffer-Bereitschaftssignals gibt das Verknüpfungsglied 410 frei und bewirkt die Abgabe eines Verknüpfungssignals "1" an den J-Eingang des Flipflops 420, das auf das Auftreten der Rückflanke des nächsten Haupttaktimpulses hin umschaltet und am Q-Ausgang vom Verknüpfungszustand "0" in den Verknüpfungszustand "1" übergeht. Der Haupttakt - wie er in Verbindung mit der Schaltungsanordnung zur digitalen Datenwiedergewinnung aus Massenspeichereinrichtungen beschrieben worden ist - ist ein Mehrfaches des in Verbindung mit Fig. 3 beschriebenen Bezugstaktes. Bei Auftreten eines Verknüpfungssignals "1" am Q-Ausgang des Flipflops 420 wird das NAMD-GIied 430 nunmehr den nächsten Haupttaktimpuls durchlassen, der seinerseits die Daten und die Byte-Puffer-Bereitschaftseingangssignale von der Eingangsseite des Registers 400 zu der Ausgangsseite hin überträgt und zugleich den Ausgang des Verknüpfungsgliedes 410 sperrt. Dadurch wird mit Auftreten des nächsten Haupttaktimpulses am Q-Ausgang des Flipflops 420 eine Umschaltung in den Verknüpfungszustand "0" bewirkt. Das quittierte Signal wird von der Aufnahmeeinrichtung, d.h. von der Schnittstellenschaltung, an den Byte-Puffer übertragen, sobald das vorliegende Byte gelesen worden ist. Ein Quittungssignal mit hohem Pegel ermöglicht die Übertragung des nächsten Haupttaktimpulses zur Taktsteuerung des Ü-Ausgangs des Flipflops 440 vom Verknüpfungszustand "1" zum Verknüpfungszustand "0" sowie die Zurückstellung des Flipflops 350 gemäß Fig. 3, wie

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dies oben erwähnt worden ist. Zugleich geht das Signal am Q-Ausgang des Flipflops 440 in den Verknüpfungszustand "0" über, und das Signal am Q-Ausgang geht in den Verknüpfungszuständ "1" über. Dadurch ist das NAND-Glied 450 freigegeben bzw« in den Stand versetzt, den nächsten Haupttaktimpuls über das Verknüpfungsglied 460 weiterzuleiten. Dadurch wird das Paralleleingabe-XParallelausgabe-Register 400 zurückgesetzt, und außerdem wird die Schaltungsanordnung freigegeben, um zu Beginn der nächsten Ab-Xauffolge bereitzusein.

In Fig. 5 sind in einem Flußdiagramm die durch den zur Schräglaufbeseitigung dienenden Mehrfachbit-Puffer getroffenen Entscheidungen und Maßnahmen veranschaulicht.

In Fig* .6A₁ 6B und 6C sind in Impuls-Zeitdiagrammen die ^r Impulse bzw. Signale veränsQhaulichtt welche von dem zur Sehräglaufbeseitigung dienenden MehrfachMt-'Püffer verwendetund erzeugt werden* So sei zum Zwecke der Veran·*· schaulichung darauf hingewiesen, daß die Abkürzung P.C. für ein Positionszähler-Ausgangsaignal verwendet ist, daß die Abkürzung G*S.R. für die Bezeichnung des SteuerSchieberegisters verwendet ist und daß die Abkürzung D.S.R. eine Abkürzung für das Datenschieberegister ist.

Durch die vorliegende Erfindung ist also ein zur Schräg-TäüfbeseitigungHbzw. zur Bitversatz-Beseitigung dienendes '"" Mehrfachbit-Puffer geschaffen, mit dessen Hilfe eine Bi tversatz- bzw. Schräglaufkorrektur bei Mehrspur-Daten erfolgt, die aus Massenspeichereinrichtungen ausgelesen werden bzw. sind. Sämtliche Datenübertragungen sind dabei auf einen Grundtakt synchronisiert, wodurch die Verwendung von Mehrfach-Taktsystemenvermieden ist, wie sie beim Stand der Technik verwendet sind* Die Erfindung ist dabei so getroffen, daß sie ohne weiteres modifiziert werden könnte, um die Anzahl der in dem Byte-Puffer festgehaltenen Datenbytes zu variieren, und zwar entweder durch Hardware -Einrichtungen, durch Firmware-Einrichtungen oder durch Software-Einrichturjgen.

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Claims

Patentansprüche

Λ1. Schaltungsanordnung zur Beseitigung von Schräglaufbzw. Bitversatzeffekten in einem Datenvsrarbeitungssystem, in welchem Daten von peripheren Einrichtungen gelesen werden, bei denen eine Vielzahl von Leseeinrichtungen zum Lesen von digitalen Daten aus Massenspeiche reinrichtungen und eine Vielzahl von Datenfehlerdetektoren verwendet sind,wobei ein Mehrfachbit-Puffer vorgesehen ist, dadurch gekennzeichnet, daß eine Vielzahl von Bit-Spur- und Bit-Spsicherbereichen vorgesehen ist, deren,jeder folgende Schaltungseinrichtungen aufweist:

a) einen Positions-Zähler,' der auf ein Datensignal der Vielzahl von Datensignale anspricht, und Fehlerdetektoren zur Bestimmung der Anzahl der in den betreffenden Bereichen gespeicherten Bits,

b) einen Positions-Decoder/Überlastungs-Detektor, der auf die Ausgangssignale des Positions-Zählers anspricht und der individuelle Fehlersignale und eine digitale Zählerstellung bezüglich der Anzahl der in dem betreffenden Bereich gespeicherten Bits bereitstellt,

c) ein Steuerschieberegister, welches durch den Positionsdecoder/Überlastungsdetektor und die Daten eines Fehlerdetektors gesteuert ein Bit-Bereitschafts-Ausgangssignal bereitstellt, welches kennzeichnend ist dafür, daß ein Datenbit aus dem betreffenden Bereich nunmehr für ein Auslesen bereitsteht,

d) ein Datenschieberegister, welches durch den Positions-Detektor/Überlastungsdetektor und die Daten eines

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ORIGINAL INSPECTED

Fehlerdetektors gesteuert ein dem Bit-Bereitschafts-Ausgangssignal des Steuerschieberegisters entsprechendes Datenausgangssignale bereitstellt, wobei das Datenschieberegister ferner eine Einrichtung zur Speicherung einer Vielzahl von Datenbits bereitstellt,

e) ein Fehlerregister, welches durch die Daten eines Fehlerdetektors und durch den Positions-Decoder/ Überlastungsdetektor gesteuert ein Spurfehlersignal in dem Fall abgibt, daß ein Fehler ermittelt ist, wobei das betreffende Spurfehlersignal durch das Bit-Bereitschafts-Ausgangssignal eine Anzeige dafür gibt, daß ein Bit für ein Auslesen bereitsteht und daß durch das Datenausgangssignal des Datenschieberegisters eine Anzeige dafür geliefert wird, daß ein Verknüpfungs-Datenbit "0" für ein Auslesen bereitsteht,

daß ein Byte-Bereitschaftsdetektor vorgesehen ist, der durch das Bit-Bereitschafts-Ausgangssignal des jeweiligen Steuerschieberegisters und durch ein Abtast-Ausgangssignal des jeweiligen Daten- und Fehlerdetektors gesteuert ein Ausgangssignal abzugeben vermag, welches kennzeichnend ist dafür, daß ein Datenbyte in richtiger Weise ausgerichtet ist und für eine Übertragung bereitsteht,

und daß ein Byte-Puffer vorgesehen ist, der auf das Auftreten des Ausgangssignals des Byte-Bereitschafts-Detektors und des Daten-Ausgangssignals des jeweiligen Datenschieberegisters hin ein Byts aus vom Schräglauf bzw. Bitversatz befreiten Daten als Ausgangssignal abgibt.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Positions-Zähler einen Vorwärts-/ Rückwärts-Mehrfachbit^Binärzähler enthalten, der Lade- und Löscheigenschaften besitzt.
3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Positions-Decoder/Überlastungsdetektor ferner einen. Binär-Dezimal-Decoder enthält, dessen dem Dezimalwert 2 entsprechender Ausgang ein Fehler-Ausgangssignal im Schreibbetrieb liefert und dessen dem Dezimalwert 6 entsprechender Ausgang ein Fehler-Anzeigesignal im Lesebetrieb liefert.
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Steuerschieberegister und das Datenschieberegister ein mit paralleler Eingabe und paralleler Ausgabe arbeitendes mit einem Serientakt gesteuertes Mehrfachbit-'Schieberegister enthalten, welches Lade- und Löscheigenschaften aufweist, und daß die Ladefunktion so ausgelegt ist, daß das Laden lediglich bei Verknüpfungs-Elngangssignalen "1" ermöglicht ist.
5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Fehlerregister eine Detektoreinrichtung enthält, mit deren Hilfe ein Fehlersignal entweder von dem Datenfehlerregister oder von dem Steuerschieberegister feststellbar ist und mit dessen Hilfe ein Spurfehler-Ausgangssignal in dem Fall abgebbar ist, daß ein Fehler-Eingangssignal auftritt.
6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Byte-Bereitschafts-Detektor ein erstes Mehrfachbit-UND-Glied (300) enthält, welches eingangsseitig eines der in einer Vielzahl vorgesehenen Steuerschieberegister-Bit-Bereitschafts- Ausgangs signale für die Abgabe eines Signals aufzunehmen gestattet, welches eine Anzeige dafür liefert, daß sämtliche Bit-Spur- und Speicherbereiche für die Übertragung eines Datenbits zu dem Byte-Puffer

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bereitstehen,

ein zweites UND-Glied (330) mit einer Vielzahl von Eingängen, die zur Aufnahme eines der in einer Vielzahl vorgesehenen Daten- und Fehlerdetektor-Abtastausgangs signale zwecks Lieferung eines Signals dienen, welches kennzeichnend dafür ist, daß keiner der Bitspur- und Speicherbereiche ein Datenbit aus dem Datenfehlerdetektor aufzunehmen imstande ist, und eine Steuereinrichtung (230) umfaßt, die durch die Ausgangssignale der beiden UND-Glieder gesteuert ein Byte-Lesesignal und ein Byte-Puffer-Bereitschaftssignal abgibt.
7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Byte-Puffer ein mit paralleler Eingabe und paralleler Ausgabe arbeitendes rückstellbares Mehrbit —^-Register umfaßt, welches das Datenausgabesignal des Datenschieberegisters des jeweiligen Bereichs und das Byte-Puffer-Bereitschaftssignal des Byte-Bereitschaftsdetektors zum Zwecke der Verriegelung eines von einem Schräglauf bzw. Bitversatz befreiten Datenbytes für eine Übertragung aufnimmt, und daß eine Steuereinrichtung vorgesehen ist, die ein Rückstellsignal an den Byte-Bereitschaftsdetektor abgibt, nachdem das vom Schräglauf bzw. Bitversatz befreite Datenbyte aus dem Register ausgelesen worden ist.
8. Schaltungsanordnung zur Beseitigung von Schräglaufeffekten bzw. Bitversatzeffekten mit einem Puffer, zur Verwendung in Verbindung mit einer Einrichtung zum Lesen von Mehrspurdaten aus Massenspeichereinrichtungen, unter Verwendung eines Datenfehlerdetektors je Datenspur, insbesondere nach einem der Ansprüche 1 bis 7> dadurch gekennzeichnet,

daß eine Vielzahl von Dateneinstelleinrichtungen vorgesehen ist, die ein Bit-Bereitschaftssignal und ein

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Datensignal bereitstellen und die jeweils folgende Schaltungseinrichtungen aufweisen;

a) eine Zählereinrichtung, die durch einen Datenfeh-lerdetektor gesteuert ein Ausgangssignal bereitstellt , welches kennzeichnend ist für die Anzahl der Datenbits, die ausgelesen, jedoch noch nicht von den Einstelleinrichtungen übertragen worden sind,

b) Decodiereinrichtungen, die an der Zählereinriehtung angeschlossen sind und die ein eindeutiges Ausgangssignal für jeden Zählerzustand der Zählereinrichtung sowie eine Vielzahl von Fehlersignalen bereitstellen,

c) Datenspeichereinrichtungen, die durch den Datenfehler detektor und die Zählereinrichtung steuert Datenbits zu speichern gestatten, die ausgelesen jedoch noch nicht von der Einstelleinrichtung übertragen worden sind,

d) Steuereinrichtungen, die durch die Decodereinrichtung gesteuert ein Ausgangssignal entsprechend einem Datenbit der in den Datenspeichereinrichtungen gespeicherten Datenbits bereitstellen,

e) Fehlererkennungseinrichtungen, die an dem entsprechenden Datenfehlerdetektor und der Decodereinrichtung angeschlossen sind und die ein Fehlersignal bereitstellen, durch welches das Ausgangssignal der Datenspeichereinrichtung und der Steuereinrichtung in einen bestimmten Zustand bringbar ist,

f) Byte-Detektoreinrichtungen, die durch das Ausgangssignal der jeweiligen Steuereinrichtung gesteuert ein Ausgangssignal abgeben, welches kennzeichnend ist dafür, daß jedes Bit des Datenbytes nunmehr vom Schräglauf bzw. Bitversatz befreit ist und für eine Übertragung bereitsteht, und

g) Byte-Puffereinrichtungen, die am Ausgang der jeweiligen Datenspeichereinrichtungen angeschlossen sind

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und, die ein vom Schräglauf bzw. Bitversatz befreites Mehrfach-Byte-Ausgangssignal abgeben.

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