DE2850447A1

DE2850447A1 - Schneller koppler fuer uebertragungsleitungen oder peripheriegeraete eines rechners mit einer besonderen mikroinstruktionsstruktur

Info

Publication number: DE2850447A1
Application number: DE19782850447
Authority: DE
Inventors: Thomas Balla; Jean-Francois Mescam
Original assignee: Bull SA
Current assignee: Bull SA
Priority date: 1977-11-21
Filing date: 1978-11-21
Publication date: 1979-05-23
Also published as: GB2011668B; IT1160082B; FR2409551A1; FR2409551B1; JPS5482145A; IT7829877A0; US4249239A; GB2011668A

Description

"ot *^s ··., 285Ü447

Patentanwälte

Dipl.-lng. Dipl.-Chem. Dipl.-lng.

E. Prinz - Dr. G. Hauser - G. Leiser

Ernsbergerstrasse 19

8 München 60

Compagnie International·
Pour L'Informatique
CII- HONEYWELL BULL
94 Avenue Gambetta

75020 Paris /Frankreich

Unser Zeichen: C 3215 21. November 1978

Schneller Koppler für Übertragungsleitungen oder Peripheriegeräte eines Rechners mit einer besonderen Mikroinstruktionsstruktur

Die Erfindung betrifft Koppler zwischen Empfängern und Sendern und insbesondere Koppler zwischen Übertragungsleitungen oder Peripheriegeräten und Rechnern.

In der Rechnertechnik ist es bekannt, die gewöhnlich CPU genannte Zentraleinheit von den Aufgaben der Verwaltung und Steuerung der Eingangs-/Ausgangsleitungen oder der Peripheriegeräte unter Verwendung von Mikroprozessoren zu entlasten, die zwischen die Zentraleinheit und die verschiedenen peripheren Geräte geschaltet sind.

Die Verwendung von Mikroprozessoren erfordert die Verwendung eines Programmes, das mit im Anwenderhandbuch des

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Mikroprozessors festgelegten Befehlstypen geschrieben ist. Jedem Befehl entspricht natürlich eine Folge von Mikroinstruktionen und die Ausführung eines Befehls erfordert eine mehr oder weniger große Anzahl von Mikroprozessorzyklen. Die Ausführung einer Mikroinstruktion erfordert im allgemeinen nur einen einzigen Zyklus. Infolgedessen führt das Programmieren eines Mikroprozessors für eine Verwendung in einem Koppler zu einer Beschränkung hinsichtlich der Übertragungsgeschwindigkeit der Daten auf den Übertragungslei— tunken oder Peripherieleitungen und zwar besonders dann, wenn die auf die genannten Daten und Übertragungsleitungen anzuwendenden Operationen zahlreich sind.

Aufgabe der Erfindung ist es, einen Mikroprozessor zu schaffen, der eine schnelle Kopplung mit Datenleitungen oder Peripheriegeräten gestattet, ohne daß es erforderlich ist, besondere Befehlstypen für seine Verwendung festzulegen.

Diese Aufgabe wird durch die besondere Architektur des Mikroprozessors gelöst, auf Grund der die Funktionen der Kopplung der übertragungsleitungen oder Peripheriegeräte und die Funktionen zur Verarbeitung der auf den Übertragungsleitungen oder Peripheriegeräte-Leitungen ausgetauschten Daten gleichzeitig ausgeführt werden.

Der Gegenstand der Erfindung wird anhand der folgenden Beschreibung mit Bezug auf eine Zeichnung besser verständlich. Es zeigen:

Fig, IA und 1B die Architektur des Mikroprozessors gemäß der Erfindung,

Fig. 2 Einzelheiten des Aufbaus der Auswähllogik, Fig. 3 die Anwendung des erfindungsgemäßen Mikroprozessors zur Kopplung eines Rechners mit seinen Peripheriegeräten, Fig. k das Format einer geläufigen Mikroinstruktion, Fig. 5 ^A di^e Quelle der Operanden,

Fig. 5 I'> die verschiedenen von der Recheneinheit ausführbaren Operationen,

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Fig. 6 eine Tabelle der von den Bits l6 bis 18 der Mikroinstruktion gesteuerten Operationen, 7 das Format einer Makroinstruktion für eine unbedingte

8 das ^1?orniat einer Mikroinstruktion für eine bedingte Verzweigung,

Figuren 9 A-, 9 B und 9 C die Kodierung des für den Aufbau der Taktlogik verwendeten programmierbaren Speichers, Fig. 10 eine Tabelle zur Veranschaulichung der in den Registern D und QS der Fig. 1 B möglichen Verschiebungsoperationen und
Fig. 11 in Gestalt einer Tabelle die zu testenden Bedingungen.

Der in den Figuren 1A und 1B dargestellte Mikroprozessor besteht aus um die Recheneinheit k herum organisierten Verarbeitungseinrichtungen sowie Vorrichtungen zur Adressierung des Steuerspeichers 15· Bei einer bevorzugten Ausführungsform der Erfindung weist der Steuerspeicher 15 eine Kapazität von 2 K Worten mit jeweils 32 bit auf. Diese Kapazität kann durch Anfügen weiterer Speicherblöcke mit je 2 K Worten erweitert werden.

Die Recheneinheit k führt Operationen mit Operanden durch, die über die fünf Eingänge eines Datenselektors 3 angelegt werden. Der Datenselektor 3 weist folgende Eingänge aufϊ

- einen Eingang 1, der die von außen zum Mikroproprozessor gelangenden Daten DI sowie die Bits 17-23 des Mikrobefehlsregisters RI 16 erhält,

- Eingänge 2 und 3f die mit den Ausgängen k und 5 der Arbeitsregister RAM 2 verbunden sind; die Zahl der Arbeitsregister beträgt 16 und jeder der Eingänge 2 und 3 des Datenselektors 3 kann mit einem der 16 internen Register des Schaltkreises RAM 2 verbunden sein, die über dessen Eingänge 2 und 3 adresaierbar sind,

- einen mit dem Ausgang 3 eines Registers Q 7 verbundenen Eingang U.

Der Datenselektor 3 erhält außerdem über seinen Eingang 5 die Binärzahl 0. In einem bevorzugten Ausführungsbeispiel

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der Erfindung arbeitet die Recheneinheit k mit Worten einer Länge von 8 bit. Selbstverständlich können andere Recheneinheiten, die mit einer anderen Wortlänge arbeiten, auch vorgesehen werden.

Die Ausgänge 6 und 7 des Datenselektors 3 sind jeweils mit
den Eingängen 1 und 2 der Recheneinheit k in Verbindung
und empfangen die Operanden R und S,an denen die arithmetischen und logischen Operationen ausgeführt werden.

Die Recheneinheit k empfängt über ihren Eingang 8 auch ein
Übertragsanzeigesignal C . Das Ergebnis der mit den Eingangssignalen R, S und dem Übertrag C durchgeführten Operation
erscheint am Ausgang 7 der Recheneinheit k und wird zu verschiedenen Bestimmungsorten geleitet.

Das Resultat wird unter Zwischenschaltung eines Multiplexers 5 und eines Datentors 20 zur Datenleitung D0,
zum Eingang 2 des Registers Q 7 sowie über ein
Schieberegister D 1 zu einem Arbeitsregister RAM 2 übertragen. Der Inhalt des Registers Q 7 kann über die den Ausgang des Registers Q 7 mit dem Eingang 1 des Registers QS 6 verbindende Leitung in das Schieberegister QS 6 übertragen werden und der Inhalt des Registers QS 6 kann dann seinerseits verschoben oder nichtverschoben über die seinen Ausgang 2 mit dem Eingang 1 des Registers Q 7 verbindende Leitung in dasselbe Register Q 7 transferiert werden. Die Verschiebungsoperation in den Registern QS 6 und D 1 kann je nach dem Zustand der jeweils durch die Signale FC6, FC7, 17 und FC6, FC7 und 17* gesteuerten Multiplexer 21 und 22 verschiedener Art sein. Die Wirkung dieser Maßnahmen ist in
der Tabelle der Fig. 10 zusammengefaßt. So kann ein Verschieben der Inhalte der Register D 1 und QS 6 nach links
nur stattfinden, wenn das Signal 17 einen hohen Pegel (l7 = 1) aufweist. In den gleichen Registern findet eine Verschiebung nach rechts statt, wenn das Signal 17 einen niedrigen Pegel (17 = θ) hat. Im letzten Fall wird das Signal
17 von einem Inverter 23 abgegeben. Nachdem die Verschie—
bungsoperationen durchgeführt sind, findet eine übertragung

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vom Register D 1 in eins der Register RAM 2 und vom Register QS 6 in das Register Q 7 statt. Unter Bezug auf" die Figuren 1B und 10 ist ersichtlich, daß bei einem Steuersignal (17, FC6, FC 7) = (1,0,0) der Eingang 6 des Multiplexers MX ein Bit O zum Platz 7 des Registers QS 7 überträgt und alle Bits der Plätze Q^ bis Q jweils um einen Platz nach links verschoben sind. In der gleichen Weise übermittelt der Eingang 10 des Multiplexers MX. ein Bit 0 zum Platz 7 des Registers D 1 und alle Bits der Plätze U^ - D„ werden

ο O

jeweils um einen Platz nach links verschoben. Bei dem Steuersignal (l7,FC6,FC7) = (1,0,1) überträgt der Eingang 5 des Muxtiplexers MX„ ein 1-Bit zum Platz 7 des Registers QS 6 und alle Bits der Plätze Q. - Q werden jeweils um einen Platz nach links verschoben. In der gleichen Weise übermittelt der Eingang 1 1 des Multiplexers MXj, ein 1-Bit zum Platz 7 des Registers D 1 und alle Bits der Plätze D,- - D_n sind wieder um einen Platz nach links verschoben. Bei einem Steuersignal (l7,FC6,FC7) = (1,1,O) wird eine geschlossene Verschiebung in jedem der Register J) 1 und QS 6 dtirchgeführt, wonach der Platz QS₇ von dem Bit eingenommen wird, das vorher den Platz QS. belegte und der Platz D_ weist das Bit auf, das vorher den Platz D inne hatte. Das Zurückführen der Speicherinhalte der Plätze 7 zu den Plätzen 0 geschieht über die Eingänge h und 12 der Multiplexer MX„ und MX. . Bei dem Steversignal (17,FCOjI¹¹C?) = 0»1§Ό findet eine doppelte logische Verschiebung infolge Jlintereinanderschaltens der Register D 1 und QS 6 statt, wobei sioh die Multiplexer MX void MX. in den Stellungen 3 und 13 befinden. Bei dieser Art der Verschiebung speichert der Platz 7 des Registers QS 6 das Bit 0, wobei alle anderen Bits um eine Stelle nach links verschoben werden. Somit befindet sich das Bit des alten Platzes QS auf dem Platz QS und das Bit des alten Platzes QS auf dem Platz D₇, Bei dem Steuersignal (17, FC6,FC7) = (Ο,Ο,ο) wird ein Verschieben nach rechts um eine Bitstelle in ,jedem der Register QS 6 und 1)1 durch Umschalten der Multiplexer MX₁ und MX,, in die Stellungen 6 und mit der Folge durchgeführt, daß ein Bit 0 in jeden der Plätze QS_n und D der Register U 1 und QS 6 eingeschreiben wird. Bei der Kombination (17, FC6, FC7) = (0,0,1) werden die Multiplexer MX. und MX₀ in die Stellungen 5 und 11 umgeschaltet

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und die beiden Register befinden sich in einer Reihenschaltung, um eine doppelte geschlossene Verschiebung nach rechts auszuführen. Bei dieser Konfiguration gelangt das Bit des Platzes QS^ auf den Platz QS₁, und jenes des Platzes QS auf den Platz DO, Bei der Kombination (l7,FC6,FC7) = (O,1,O) findet eine geschlossene Verschiebung nach rechts in jedem der Register D 1 und QS 6 unter Umschaltung der Multiplexer MX₁ und MX₂ in die Stellungen k und 12 statt. Schließlich wird bei der Kombination (l7, FC6, FC7) = (0,1,1) eine doppelte arithmetische Verschiebung nach rechts unter Umschaltung der Multiplexer MX₁ und MX„ in ihre Stellungen 3 und 13 ausgeführt. Bei dieser Betriebsart wird das Bit FO des Resultats der Operation bei der Verschiebung von D_n nach D₁ dem Speicherplatz D_n wieder eingegeben und das Bit D findet sich auf dem Platz QS wieder.

Wenn ein in den Registern RAM 2 enthaltenes Wort nach dem Lesen keine Verarbeitung erfordert, wird es über den Ausgang h des Schaltkreises IiAM 2 zum Eingang 2 des Multiplexers 5 übertragen, ohne die Recheneinheit 4 zu durchlaufen. Die Recheneinheit 4 weist auch weitere Ausgänge auf, die die Operationsergebnisse der beiden Operanden R und S anzeigen, wobei der Ausgang 3 angibt, ob das Resultat 0 ist, der Ausgang h anzeigt, ob das Resultat kleiner als 0 ist, der Ausgang 5 einen übertrag signalisiert und der Ausgang 6 zum Anzeigen eines Überlaufes dient. Die verschiedenen Ausgangssignale werden zum Eingang 3 einer Auswähllogik 18 übermittelt,

Der Ausgang 2 des Steuerspeichers 15 ist an die parallelen Eingänge eines Mikroinstruktionsregisters RI 16 angeschlossen, das während des Ablaufs der in den Steuerspeicher 15 eingeschriebenen Mikroprogramme die jeweilig gerade ausgeführte Makroinstruktion speichert. Im Mikroinstruktionsregister RI 16 sind drei Gruppen von Kippschaltungen vorgesehen und steuern:

a) die Quellen der Operanden,

b) die im Rechenwerk auszuführende Operation

c) die Bestimmung,

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Im Beispiel der Fig. 1A bestimmen die Kippschaltungen RI₂ - RIq die Quelle der Operanden. Die Ausgänge dieser Kippschaltungen sind mit dem Eingang 8 des Datenselektors 3 verbunden, Die Kippschaltungen RI - RIt- bestimmen die Rechenoperation und sind über ihren Ausgang mit dem Eingang 9 der Recheneinheit h in Verbindung. Die Kippschaltungen Rio — ^-^-f. i?^el:)en die Bestimmung an und weisen mit dem Eingang 3 des Multiplexers 5 und den Steuereingängen der Schieberegister D 1 und QS 6 verbundene Ausgänge auf.

Die Auswahl der Adresse einer im Stapelspeicher 15 enthaltenen MikroInstruktion geschieht mit Hilfe einer Taktlogik, die die Adresse der Mikroinstruktion unter fünf Quellen auswählen kann» Bei der Initialisierung wird die Adresse O angesteuert und an den Eingang 1 eines UND-Schaltkreises 1h angelegt. Nach der Initialisierung kann die Adresse der Makroinstruktion entweder ausgehend von einem Mikroprogrammzähler 10, dessen Ausgang 1 mit dem Eingang k eines Multiplexers -1-3 verbunden ist, oder aus einem Stapelspeicher 9 mit h Registern, dessen Ausgang 3 mi* dem Eingang 3 des Multiplexers 13 in Verbindung steht, oder aus einem mittels eines Mikroprogramms vorher ladbaren Adressenregister RA 12, dessen Ausgang 2 mit dem Eingang 2 des Multiplexers 13 in Verbindung steht, oder aus dem Mikroinstruktionsregister RI 16, dessen Kippschaltungsausgänge 6-16 unmittelbar mit dem Eingang 1 des Multiplexers 13 verbunden sind, ausgelesen werden.

Die von einer durch den Multiplexer 13 ausgewählten Quelle herkommende Adresse der Mikroinstruktion wird über den Ausgang 5 des Multiplexers 13 zum Eingang 2 des UND-Schaltkreises lh übermittelt. Der Ausgang 3 des UND-Schaltkreises lh ist mit dem Eingang 1 des Steuerspeichers 15 verbunden und überträgt so die Adresse der gesuchten Mikroinstruktion zum Steuerspeicher 15. Der Ausgang 3 des UND-Schaltkreises 1U ist außerdem mit dem Eingang 3 eines Inkrementierers 11 verbunden, Die im Inkrementierer 11 enthaltene Adresse kann bei jedem Taktzyklus mit Hilfe des an seinem Eingang 2 anliegenden Taktsignales um I erhöht werden. Der Ausgang 1 des In-

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krementierers 1 1 ist mit dem eingang 2 des Mikroprogramm-Zählers 10 verbunden, dessen Atisgang 1 an den Eingang- 2 des Stapelspeichers 9 angeschlossen ist„ Im vorliegenden Ausführungsbeispiel der Erfindung verfügt der Strvpelspeicher 9 über 4 Register.

Der Stapelspeicher 9 dient als Rettungsspeicher bei der Ausführung von Unterprogrammen sowie bei Programraunterbrechungen, wobei die Unterbrechungsanforderung über die Leitung NDSUSP ankommt. \}&nn einer Unterbrechungsanf*orderung stattgegeben wird, erzwingt der Ausgang h eines Festspeichers PROM 17 über ein ODER-Gatter 1*tO eine Null am Eingang 1 des Tri-State-UND-Gatters 14 und befiehlt die Rettung der Adresse des unterbrochenen Mikroprogramms, indem die übertragung des Mikroprogrammzählerinhaltes in den Stapelspeicher 9 genehmigt wird.

Beim Auftreten des Signals "Genehmigung der Unterbrechung" hat der Benutzer die Möglichkeit, über Leitungen ADM 8-11 die geringstwertigen Stellen einer Adresse zwischen 1 und 15 zu bestimmen tind sich auf diese Weise einen Zugriff zu 15 verschiedenen Programmen zu verschaffen. Einer Unterbrechungsanforderung entsprechen daher dank dieser Vorrichtung 16 verschiedene Programme,

Ein Stapelzeiger 8 gestattet es, ein beliebiges Register im Inneren des Stapelspeichers 9 auszuwählen. Er ist über seinen Ausgang 3 mit dem Eingang 1 des Stapelspeichers 9 verbunden.

Der programmierbare Festspeicher PROM 17 dient ztir Steuerung der Taktlogik tind zur Festlegung des Eingangsübertrags für die Recheneinheit k. Er wird über die Artsgänge der Kippschaltungen 27 - 31 des Mikroinstruktionsregisters RI 16, die die Signale CSO - CS3 liefern, über den Ausgang 1 der Auswähllogik 18, über eine von außerhalb des Mikroprozessors kommende Unterbrechungsanforderung NDSUSP sowie von dem Übertrag des Resultats einer Operation adressiert, das vom Ausgang 5 der Recheneinheit h abgegeben und zum Eingang h

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des Speichers PROM Ί7 übertragen wird, Uie Auswähllogik 18 gestattet es, eine zu testende Bedingung: unter 15 Bedingungen in Abhängigkeit von den Kopplungsfunktionen auszuwählen, die am Eingang der Kippschaltungen FCO — FC7 anliegen, wenn die Kombination (VFCO,VFC1, VFC2) = (1,1,1 ) vorhanden ist.

Die zu testenden bedingungen umfassen die 11 äußeren Ereignisse EV_ _1O sowie die Anzeigesignale der Recheneinheit k.

Der Festspeicher PROM 17 liefert an seinen Ausgängen 4-11 die für die Steuerung der Organe der Taktlogik und der Recheneinheit k erforderlichen Signale. Der Ausgang 5 des Schaltkreises PROM 17 ist an den Eingang 8 der Recheneinheit k angeschlossen, um gegebenenfalls ein Übertragsbit weiterzuleiten.

Der Ausgang 6 übermittelt das zum Ansteuern des Stapelspeichers 9 in aufsteigender oder absteigender Richtung erforderliche Signal (Push/Pop) und ist mit dem Eingang 1 des Stapelzei— gers 8 in Verbindung, Die Ausgänge 7 und 8 sind jeweils an die Eingänge 6 und 7 des Multiplexers 13 angeschlossen und liefern die Signale SO und S1 zur Selektion der Eingänge 1 bis h des erwähnten Multiplexers MX 13. Der Ausgang 10 ist an den Eingang 2 des Stapelzeigers 8 angeschlossen und gibt das Freigabesignal für den Eingang der Stapelregister ab. Schließlich liefert der Ausgang 11 des Festspeichers PROM 17 das Unterbrechungsgenehmigungssignal, wenn eine Unterbrechung von einem Gerät außerhalb des Mikroprozessors angefordert worden ist.

Das Datentor 20 mit Tri-State-Ausgängen überträgt die Ergebnisse der Operationen auf eine Datenleitung D0, die eingangsseitig und ausgangsseitig mit Arbeitsregistern verbunden sein kann, Wenn das Datentor 20 mit Hilfe des Signals "Inhy-uP" blockiert ist, wird das Mikroprogramm weiter ausgeführt, und die Operationsergebnisse werden nicht mehr auf die Datenleitung D0 übertragen, wobei der Benutzer die Möglichkeit hat, die an die Leitung D0 angeschlossenen Arbeitsregister T₁ und Tp mit Hilfe von Koppelfunktionen zu benutzen,

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Von dieser letzten-Möglichkeit wird Gebrauch gemacht, wenn die in dem Register T₁ k3 zu speichernden Daten keiner Verarbeitung bedürfen.

Die Figur 2 veranschaulicht Einzelheiten des Aufbaus der mit LS bezeichneten Auswähllogik 18 und ihrer Kopplung an den programmierbaren Festspeicher PROM 17· Uie Auswähllogik 18 enthält einer ersten Multiplexer MX₁ 2k, dessen erste Eingänge folgende von der Arithmetik—Logik—Einheit der Recheneinheit k kommende Signale empfangen: den übertrag C « das Nullergebnis-Signal einer Operation sowie ein Negativergebnis-Signal ober ein überlaufsignal, über zweite Eingänge wird die Auswähllogik 18 mit den Ereignissignalen EV „ - ^V_1n gespeist , die von Geräten außerhalb des Mikroprozessors ausgesendet werden. Diese Signale werden in Abhängigkeit von der Kombination der Bits einer Mikroxnstruktion 16 ausgewählt und an die Adresseneingänge des Multiplexers 2k angelegt. Der Multiplexer 2k verfügt über zwei Ausgänge, die es gestatten, das zu testende Signal auszuwählen. Ein erster Ausgang liefert das direkte selektierte signal und ein zweiter Ausgang liefert das invertierte selektierte Signal, Die beiden Ausgänge sind jeweils mit einem von zwei Eingängen eines Multiplexers MX 25 verbunden, die mit Hilfe der Koppelfunktion FCO wahlweise wirksam gemacht werden, die über den Eingang der Kippschalfrung 17 des Mikroinstruktionsregisters 16 übermittelt wird. Die V;ahl eines jeden der beiden Eingänge des Multiplexers 25 ist nur möglich, wenn die Kombination der Freigabe-Bits der Koppelfunktion lautet (VFCO, VFC1, VFC2) = (1,1,1 ), was im Schaltplan durch die Bezeichnung VFC7 = 1 am Eingang des UND-Gatters 26 symbolisch dargestellt ist.

Das vom Multiplexer 25 ausgewählte Signal wird anschließend in der Kippschaltung 27 gespeichert, um ein Bit für die Adresse des Festspeichers PROM 17 zu bilden. Die Kippschaltung 28 speichert das Signal für den Übertrag C , das am Ausgang der Arithmetik-Logik—Einheit der Recheneinheit k auftritt, und bildet ein Bit ONS ALUM zur Adressierung des Festspeichers PItOM 17, i>ie oben erörtert werden die anderen Adressenbits

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des Festspeichers PROM 17 von den Signalen CSO - CS3 und dem Signal NDEMSUS geliefert. Der Festspeicher PROM 17 gibt an seinem Ausgang die Steuerbits RE, SO, S1, PUP, FE sowie die Bits "Eingangsübertrag ALU" und NSUS AUTO ab, deren Bedeutungen weiter oben erörtert worden sind. Wie man erkennen kann, wird der Multiplexer MXp 25 über das UND-Gatter 26 gesteuert, das die drei am Eingang der Kippschaltungen VFC des Mikroinstruktionsregisters 16 vorhandenen Bits empfängt.

Die Figuren 9A bis 90 zeigen in Tabellenform die Zustände der Ausgangsbits des FestSpeichers PROM 17, die mit "Taktlogik-Steuerausgänge" benannt sind, in Abhängigkeit von den Adressenbits, die'Taktlogik-Steuereingänge" genannt worden sind. Die Tabelle der Fig. 9A und die obere Hälfte der Tabelle in Fig. 9B veranschaulichen den Inhalt des Festspeichers PROM 17 und zwar, wenn entweder die Kombination (VFCO, Vi¹Ci-, VFC2) verschieden von (1,1,1) ist, wobei die zu testende Bedingung unwirksam gemacht worden ist, oder wenn die Kombination (VFCO, VFC1, VFC2) = (1,1,1) lautet und die zu testende Bedingung nicht erfüllt ist. In beiden Fällen kann die folgende MikroInstruktion eine fortlaufende Mikroinstruktion oder eine MikroInstruktion einer unbedingten Verzweigung sein« Wenn in Fig. 9A an den "Taktlogik-Steuereingängen" die Kombination

- Bit© CSO - 3 des Registers RI 16 alle Null,

~ keia© Unterbrechungpanforderung (Bit NDEMSUS = O) anliegt, liefern die TaktIogik-Steuereusganges

- ein Übertragungsbit C = 0 für die Recheneinheit 4,

- ein Unterbrechungsgjenehmigungssignal mit dem Wert Null, wodurch jegliche Unterbrechung verboten wird,

- ein Signal RE mit dem Wert Null, das ein Laden des Registers RA blockiert,

- Signale SO und S1 zum Umschalten des Multiplexers MX 13 in seine Stellung 4, so daß die folgende Adresse dem Mikroprogrammzähler 10 entnommen werden kann,

- ein Signal "Pop/Stack" oder P/P mit dem Wert Null, das ein Ansteuern des Stapelspeichers 9 verbietet,

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- ein Signal "Push- /iP-Zäfeler" mit dem Wert KuXl, das ein Einschieben des Inhalts des Mikroprogratmnzählers in den Stapelspeicher 9 untersagt.

In der folgenden Zeile der Tabelle in Fig. 91 hat die Kombination der Taktlogik-Steuereingangssignale CSO-3=O, Unterbrechungsanforderung DEMSUS = 1 (Unterbrechungsanforderung am Eingang des Mikroprozessors vorhanden) an den Taktlogik-Steuerausgängen folgendes Ergebnis:

- Aussenden des Unterbrechungsgenehmigungssignals, mit dem das UND-Gatter 14 gesperrt wird,

- eine Adressierung des Steuerspeichers 15 durch die Bits ADM 8-11, die von Geräten außerhalb des Mikroprozessors geliefert werden,

- Aussenden eines Signals P/P = 1 (Spalte Push uP-Zähler) und des Signals PE = O (Spalte Pop Stack) und infolgedessen die Adressierung einer von 16 Ebenen des Mikroprogramme und das Einschieben des Inhalts des Mikroprogrammzählers 10 in den Stapelspeicher 9. Die MikroInstruktion ist dann eine unterbrochene fortlaufende Mikroinstruktion.

Für die Kombination CSO - 3 mit einem Bitmuster entsprechend den Binärzahlen 1 bis 7 zeigt die Tabelle 9A, daß die folgende Mikroinstruktion immer eine fortlaufende ist und daß beim Auftreten einer Unterbrechungsanforderung 16 Ebenen des Mikroprogramms adressiert werden können.

Bei der Kombination CSO -3 = 8 befindet sich die folgende Adresse im Register RA 12, und die Bits SO, S1 schalten den Multiplexer 13 auf seinen Eingang 2 um. Diese Kombination gestattet einen unbedingten Sprung.

Bei der Kombination CSO -3=9 befindet sich die folgende Adresse im Stapelspeicher 9 (Stellung 3 des Multiplexers 13) und ermöglicht so eine unbedingte Rückkehr.

Die untere Tabellenhälfte in Fig. 9B und die Tabelle in Fig. 9C stellen den Inhalt des Festspeichers 17 bei der Kombination (VFCO, VFC1, VFC2) = (1,1,1) und bei Vorhandensein

der getesteten Bedingung dar.

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In diesem Fall ergibt sich die folgende Mikroinstruktion zwangsweise aus einer bedingten Verzweigung zu der Adresse, die entweder vom direkten Eingang 1 des Multiplexers 5 oder vom Adressregister UA 12 angezeigt wird. Die zu testenden Bedingungen treten entweder am Ausgang der Recheneinheit h im Inneren des Mikroprozessors oder angezeigt durch äußere Ereignisse aiißerhalb des Mikroprozessors auf.

So bedingt die Kombination CSO - 3 = 0 in der Fig. 9B zusammen mit einer nicht vorhandenen Unterbrechungsanforderung ein Umschalten des Multiplexers MX 13 auf seinen Eingang I, so daß die nächste Adresse unmittelbar vom Register RI 16 erhalten wird und daher eine bedingte Verzweigung zu der vom Register RI 16 angezeigten Adresse stattfindet. Die Verzweigungsadresse wird bei den folgenden Kombinationen

1 bis 3 der Bits CSO - 3 ebenfalls dem Register RI 16 entnommen. Für die Kombinationen h bis 7 der Bits CSO - 3 (Fig. 9B und 9C) wird der Multiplexer MX 13 in seine Stellung

2 gebracht. Die nächste Adresse wird dann von dem Register RA 12 angegeben. Diese letzte Stellung erlaubt es, bedingte Sprünge auszuführen.

Die zu testenden Bedingungen werden durch die Bits der Kopplungsfunktionen FCO bis FC4 gemäß der in Fig. 11 dargestellten Tabelle ausgewählt.

Die Fig. 3 zeigt die spezielle Anwendung des erfingungsgemäßen Mikroprozessors zur Lösung der Aufgabe der Kopplung von ijbertragtingsleitungen oder Peripheriegeräten eines Rechners.

Die Datenleitungen DI und D0 verbinden den Mikroprozessor 36 mit Anpassungsschaltungen 35 und 37 und gestatten es, eine Eingangs-/Ausgangsverbindung zwischen einem Rechner ^O und den Peripheriegeräten 38 und 39 herzustellen. Die Verbindung zwischen dem Rechner ^O und der Datenleitung D0 geschieht über einen Multiplexer 41. Die Datenleitung D0 ist mit einem Adresszähler 3^ und einem Daten-Schreibregister k2 verbunden, das die in den Speicher des Rechners ^O ein-

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zuschreibende Information erhält. Ein Daten-Leseregister ist unmittelbar mit dem Ausgang des Rechners 40 in Verbindung und dient zum Auslesen der Daten im Speicher des Rechners. Der Ausgang des Registers 32 ist an den Bus DI angeschlossen. Der Ausgang des Rechners 40 ist außerdem mit einem Silospeicher (PIFO) 30 verbunden, der die Eingangs-/Ausgangsfunktionen empfängt. Der Ausgang des Silospeichers 30 ist an die Datenleitungen DI angeschlossen. Ein Austausch zwischen dem Koppler und dem Speicher des Rechners 40 wird beim Schreiben mit Hilfe eines Lese-Änderungs-Schreib-Zyklus und beim Lesen mit Hilfe eines Lesezyklus durchgeführt, wobei der Koppler als Master auftritt.

Dieser Datenaustausch vollzieht sich wortweise. Der Adresszähler 34 und das Daten-Schreibregister 42, die mit der Sammelleitung D0 0-7 mit Hilfe von Koppelfunktionen verbunden sind, können oktadenweise geladen werden. Die Inkrementierung oder Dekrementierung der Adressen geschieht automatisch und werden von einer Koppelfunktion ausgelöst. Das Daten-Leseregister 32, das mit der Datenleitung DI mit Hilfe von Koppelfunktionen verbunden ist, kann oktadenweise gelesen werden. Der Koppler gestattet es, Daten wortweise oder blockweise zu übertragen. Beim wortweisen Datentransfer wird der Adresszähler 34 bei jeder Transferanforderung erneut geladen. Beim blockweisen Transfer der Daten wird der Adresszähler nur am Anfang jeden Blocks geladen. Die Anforderung des Transfers DT auf den Bus BC des Rechners und die Selektion der Transferrichtung sind mikroprogrammiert. Ein angeforderter Transfer wird durchgeführt, wenn der Rechner ihn genehmigt und dem Koppler die höchste Priorität zukommt.

Der Mikroprozessor erkennt die Eingangs-/Ausgangsfunktionen durch periodisches Abfragen der Siloregister PIPO 30.

Pur den besonderen Pail, daß im Speicher gelesene Daten keine Verarbeitung erfordern, ist es möglich, einen direkten Transfer vom Daten-Leseregister 32 zur Anpassungsschaltung auszuführen. Wenn in den Speicher einzuschreibende Daten keine Verarbeitung erfordern, kann die Anpassungssehaltung diese

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Daten in das Daten-Schreibregister k2 übertragen, wobei der Mikroprozessor blockiert ist.

Die Signale J£ingangs-/Ausgangsfunktion vorhanden, Bus besetzt und Unterbrechungen im Verlauf der Bearbeitung werden über die Leitungen EV_n bis EV _ zum Eingang der Auswähllogik 18 übertragen.

Die Fig. k zeigt das Format der geläufigen Makroinstruktion, die für die Steuerung der internen und externen Operationen des Mikroprozessors verwendet wird.

Dieser Mxkroinstruktionstyp erlaubt es, gleichzeitig eine Kopplungsfunktion und eine arithmetische und logische Funktion auszuführen. Sie umfaßt ein Feld 18 bis 16, das die Bestimmung der durchzuführenden Maßnahme anzeigt.

Das Feld 15 bis 13 gibt die Funktion an, die ausgeführt werden muß; das Feld 12 bis IO gibt die Quelle an, wo die Operanden geholt werden müssen; das Feld AO bis A3 bestimmt das Register im Schreib-Lese-üpeicher HAM 2, das dvirch das Feld IO bis als erster oder zweiter Operand ausgewählt werden kann; das Feld BO bis B3 bezeichnet das Register im Schreib-Lese-Speicher RAi-I 2, das als zweiter Operand von dem Feld 10 bis 12 ausgewählt werden kann und das zur Speicherung des Resultats der ausgeführten Operation dient.

Das Feld FCO bis FC? bezeichnet die verwendete oder die verwendeten Koppelfunktionen. Wenn (VFCO, VFC1, VFC2) = (1,1,1) = 7 gilt, dienen die Bits FCO bis FC5 zur Bestimmung der Bedingung, die von der Auswähllogik 18 getestet werden muß, und gestatten es, eine indirekte bedingte Verzweigung auszuführen, wobei die Bits VFC6 und VFC7 zur Selektion des Typs der in den Registern D 1 und QS 6 der Fig. 1 durchzuführenden Verschiebungsoperationen verwendet werden. Wenn (VFCO, VFC1, VFC2) = (1,1,0) = 6 gilt, werden die Bits FCO bis FC7 auf die Dat-enleitungen DI_n ^ des Mikroprozessors gegeben, um einen unmittelbaren Operanden zu bestimmen. Wenn die Kombi-

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nation der Bits VFCO bis VFC2 einen Kode zwischen 0 und 5 darstellt, werden die Bits FCO bis FC7 für die Steuerungen der Kopplung verwendet.

Das Feld CSO - CS3 wird zur Steuerung der Taktlogik verwendet, wobei die entsprechenden Maßnahmen gleichzeitig mit den vorangehenden Maßnahmen ablaufen.

Der Ilauptvorteil dieser besonderen Struktur des Formats der Mikroinstruktion ist es, daß sie die Simultaneität zwischen den Rechenoperationen und den Steuerungsbefehlen, nämlich den Befehlen zur Kopplung oder Verschiebung oder zu einer indirekten bedingten Verzweigung gestattet, was auf der Stufe der Verarbeitung einen beachtlichen Zeitgewinn bedeutet.

Die folgende Mikroinstruktion ergibt sich entweder aus der um 1 erhöhten vom Mikroprogrammzähler angezeigten Adresse oder aus der um 1 erhöhten vom Stapelzeiger angezeigten
Adresse oder aus der vom Adressregister IiA 12 angegebenen Adresse, die eine vorher speicherbare indirekte Verzweigungsadresse bezeichnet. Eine durch den Mikroprogrammzähler festgelegte Rückkehradresse kann in den Stapelspeicher eingeschoben werden, und der Stapelzeiger kann dekrementiert werden.

Die Fig, 5A faßt in einer Tabelle die verschiedenen Fahlmöglichkeiten für die Operandenquellen zusammen, die sich entweder adressierbar durch die Adressfelder AO bis A3 oder BO bis B3 in einem Register des Schreib-Lese-Speichers RAM oder in dem Register Q 7 oder auf der Datenleitung DI befinden.

Die Fig, 5^ faßt in einer Tabelle die verschiedenen Operationen zusammen, die von der Recheneinheit 4 in Abhängikeit von
dem durch die Bits 13 bis 15 des Mikroinstruktionsfeldes
gebildeten Kodes und des von dem Festspeicher PROM 17 ausgesandten Übertragsbit C ausgeführt werden, R und S stellen die von den Ausgängen 6 und 7 des Datenselektors 3 ausgesandten Operanden dar. Die Zeichen + und - bezeichnen je-

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veils die Additionund Subtraktion. JJas Zeichen V ist das Zeichen für die Vereinigung oder das logische ODER. Das Zeichen/V bezeichnet den Durchschnitt oder ein logisches UND, Das Zeichen © bedeutet ein exklusives ODER, Die Schreibweise R bezeichnet die Operation zur Kompementbildung von R,

Fig. 6 faßt in einer Tabelle die verschiedenen, in Abhängigkeit vom durch die Bits l6 bis 18 der Mikroinstruktion angegebenen Kode durchgeführten Schritte zusammen.

Beim Lesen dieser Tabelle zeigt sich, daß der Ausgang D0 des Multiplexers 5 mit einer Ausnahme immer ein Operationsergebnis übermittelt, das vom Ausgang 7 der Recheneinheit k ausgesendet wird. Die Ausnahme besteht darin, daß bei der Kombination 101 der Ausgang D0 den Inhalt eines durch das Feld AO bis A3 der Mikroinstruktion bestimmten Registers des Schreib-Lese-Speichers RAM 2 überträgt.

Andererseits kann das Ergebnis einer Operation nach rechts oder nach links verschoben in den Schreib-Lese-Speicher RAM und/oder das Register Q gemäß der Bedeutung der Bits l6 bis 18 übertragen werden. Die Art der Verschiebung ist durch die Koppelfunktionen FC6 und FCJ bestimmt, wenn (VFCO, VFC1, VFC2) = (1,1,1) = 7 gilt,wie in Fig. 11 dargestellt ist.

Die Figur 7 zeigt das Format einer Mikroinstruktion für eine unbedingte Verzweigung oder zur Modifikation des Inhalts des Registers RvV. Dieser Mikroinstruktionstyp gestattet es, gleichzeitig eine Verzweigung des Mikroprogramms zu der von der Mikroinstruktion angegebenen Adresse oder das Laden des Adressregisters RA 12 der Taktlogik mit dem Wert der Verzweigungsadresse und eine Steuerung der Kopplung durchzuführen. Eine durch den Mikroprogrammzähler festgelegte Rückkehradresse kann in den Stapelspeicher eingeschoben werden, Die Recheneinheit k betrachtet einen solchen Mikroinstruktionstyp als Leerbefehl,

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Die Pig. 8 zeigt das Format einer Mikroinstruktion für· eine bedingte Verzweigung. Dieser Mxkroxnstruktionstyp gestattet nur die Ausführung einer bedingten Verzweigung, Die Recheneinheit und die Anpassungsschaltungen interpretieren diesen Mxkroxnstruktionstyp als Leerbefehl, Ein Ereignis unter 16 kann getestet und eine Verzweigung infolge einer wahren oder falschen Bedingung angefordert werden, Wenn die Verzweigungsbedingung nicht erfüllt ist, ist die folgende Mikroinstruktion die nächste in der Befelilsfolge. Falls die Versweigungsbedingung erfüllt ist, wird eine vom Mikroprogrammzähler 10 angegebene Jiückkeliradresse in den Stapelspeicher 9 eingeschoben.

Es versteht sich von selbst, daß die Erfindung nicht auf die dargestellten und oben beschriebenen Ausführungsbeispiele beschränkt ist, sondern im Gegenteil alle Abwandlungen erfaßt.

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Claims

Patentanwälte 2BbUAA7

Dipl -Ing. Dipl -Chem Dipl -Ing.

E. Prinz - Dr. G. Hauser - G. Leiser

Ernsbergerstrasse 1')

8 München 60

Compagnie Internationale
Pour L■Informatique
CII- HOHEYWELL BULL
94 Avenue Gambetta

75020 Paria /Frankreich

Unser Zeichen: C 3215 21₀ November 1978

Patentansprüche

Mikroprozessor mit Vorrichtungen zur Verarbeitung von eingespeisten Daten, denen Vorri '-htungen zur Adressierung eines mikroprogrammierten fcJteuerspeichers zugeordnet sind, dadurch gekennzeichnet, daß er Vorrichtungen aufweist, die die Simultaneität zwischen der Ausführung von arithmetischen und logischen Operationen einerseits und der Kopplung von außerhalb des Mikroprozessors befindlichen Datenempfangsoder Datensendegeräten andererseits ermöglichen,

2. Mikroprozessor nach Anspruch 1, dadurch gekennzeichnet, daß die die Simultaneität zwischen der Ausführung der arithmetischen und logischen Operationen und der Kopplung von außerhalb des Mikroprozessors befindlichen Geräten ermöglichenden Vorrichtungen tteschreibungsmittel für die im Steuerspeicher eingelesenen Mikroinstruktionen aufweisen, die bestehen aus ersten Mitteln zur Anzeige der Bestimmung der

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während des Ablaufs der Mikroinstruktionen durchzuführenden Maßnahme und aus zweiten Mitteln zur Anzeige der arithmetischen und/oder logischen Funktion, die durch die Datenverarbeitunpsmittel ausgeführt werden soll, aus dritten Mitteln zur Anzeige der Plätze, wo der Operand für die Durchführung der Mikroinstruktion hergenommen werden muß, aus vierten Mitteln zur Anzei- ⁿ der Arbeitsregister im Inneren der Datenverarbeitungseinrichtungen, aus fünften Mitteln zur Anzeige der während des Ablaufs der Mikroinstruktion verwendeten Koppelfunktion, aus sechsten Mitteln zur Freigabe der durch die fünften Mittel angezeigten Koppelfunktion sowie aus siebten Mitteln, die unmittelbar auf die Vorrichtungen zur Adressierung des Steuerspeichers einwirken.

3· Mikroprozessor nach den Ansprüchen I und 2, dadurch gekennzeichnet, daß die fünften Mittel auf achte Mittel einwirken, um die von Geräten außerhalb des Mikroprozessors oder unmittelbar vom Ausgang der Recheneinheit kommenden Ereignissignale auszuwählen, wobei die achten Mittel das ausgewählte Ereignissignal zu einem neunten Mittel übertragen, das die Steuerung der Adressiervorrxchtungen des Steuerspeichers gestattet.

h. Mikroprozessor nach Anspruch 2 und 3» dadurch gekennzeichnet, daß die achten Mittel über wenigstens einen Multiplexer verfügen, der getrennt von den einer Speichervorrichtung für das ausgewählte Ereignissignal zugeordneten fünften Mitteln die Auswahl des Ereignisses ermöglicht.

5« Mikroprozessor nach Anspruch 4, dadurch gekennzeichnet, daß die Steuerung wenigstens eines Multiplexers durch, das die Koppelfunktion anzeigende fünfte Mittel durch ein zehntes Mittel freigegeben wird, das auf einen "bestimmten Zustand der die Gültigkeit der Koppelfunktion anzeigenden sechsten Mittel anspricht.

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6. Mikroprozessor nach Anspruch 2 und k, dadurch, gekennzeichnet, daß das neunte Mittel ein programmierbarer Speicher ist, der zugleich durch die siebten Mittel, durch die Speichervorrichtung für das ausgewählte Ereignis, durch eine Unterbrechungsanforderung eines außerhalb des Mikropozessors liegenden Gerätes und durch ein von der !Recheneinheit herkommendes Übertragsbit adressierbar ist,

7. Mikroprozessor nach den Ansprüchen 1, 2,3 und k_f dadtirch gekennzeichnet, daß der die neunten Mittel darstellende programmierbare Speicher mit seinen Ausgängen an die Steuereingänge der Vorrichtungen zur Adressierung angeschlossen ist,

8. Koppler zwischen einem Rechner und seinen peripheren Geräten mit ersten Mitteln, die eine Verarbeitung der zu den peripheren Geräten übermittelten Daten gestatten und denen zweite Mittel zugeordnet" sind, die den Ablauf von Mikroprogrammen steuern, die in einem Speicher eingeschrieben sind und die Maßnahmen bestimmen, die von den ersten Mitteln durchzuführen sind, dadurch gekennzeichnet, daß er dritte Mittel zur Beschreibung der aus dem Steuerspeicher gelesenen Mikroinstruktion enthält, die auf die ersten und zweiten Mittel einwirken, wobei die dritten Mittel über vierte Mittel, die die Bestimmung der von der Mikroinstruktion durchzuführenden Maßnahme anzeigen, über fünfte Mittel zur Angabe der von den ersten Mitteln auszuführenden arithmetischen und/oder logischen Funktion, über sechste Mitte zur Angabe des Platzes, wo der Operand für die Durchführung der Mikroinstruktion hergenommen werden muß, über siebte Mittel zur Angabe der in den ersten Mitteln für die Ausführung der Mikroinstruktion enthaltenen Arbeitsregister, über achte Mittel, die die bei der Ausführung der Mikroinstruktion verwendete Koppelfunktion anzeigen, über neunte Mittel zur Freigabe der verwendeten Koppelfunktion sowie zehnte Mittel zur Steuerung der Ablatiffolge der gespeicherten Mikroprogramme verfügt.

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9. Koppler nach Anspruch 8, dadurch gekennzeichnet, daß er elfte Mittel aufweist, die ein Sperren des Datenausgangs des Mikroprozessors gestatten, wenn keine Verarbeitung der über den Koppler zu übertragenden Zeichen durchzuführen ist.

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