DE2923995A1 - Verfahren zum herstellen von integrierten mos-schaltungen mit und ohne mnos-speichertransistoren in silizium-gate-technologie - Google Patents

Verfahren zum herstellen von integrierten mos-schaltungen mit und ohne mnos-speichertransistoren in silizium-gate-technologie

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DE2923995A1 DE19792923995 DE2923995A DE2923995A1 DE 2923995 A1 DE2923995 A1 DE 2923995A1 DE 19792923995 DE19792923995 DE 19792923995 DE 2923995 A DE2923995 A DE 2923995A DE 2923995 A1 DE2923995 A1 DE 2923995A1
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Description

SIEMENS AKTIENGESELLSCHAFT Unser Zeichen
Berlin und München VPA _Λ
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Verfahren zum Herstellen von integrierten MOS-Schaltungen mit und ohne MNOS-Speichertransistoren in Silizium-Gate-Technologie
Die vorliegende Patentanmeldung betrifft ein Verfahren zum Herstellen von integrierten MOS-Schaltungen mit und ohne MNOS-Speichertransistoren in Silizium-Gate-Technologie mit überlappenden Kontakten unter Verwendung einer Siliziumnitridmaskierung.
Bei der Herstellung hochintegrierter Halbleiterschaltungen besteht eine der wichtigsten Aufgaben darin, unter Zugrundelegung einer minimalen beherrschbaren Strukturgröße möglichst viele Komponenten (z.B. Transistoren) bzw. Funktionseinheiten pro Flächeneinheit unterzubringen. Besonders störend sind dabei die inaktiven Bereiche der Schaltung, das heißt, diejenigen Bereiche, die nicht direkt zur Schaltungsfunktion beitragen. Hierzu gehören die nicht nutzbaren Bereiche an der Peripherie von Kontaktlöchern. Diese inaktiven Bereiche sind durch so-
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genannte Sicherheitsabstände bedingt. Zur Herstellung von MQS-Bauelementen wird heute bevorzugt die PolySilizium-Technologie eingesetzt. Bei dieser Technologie werden die Gate-Elektroden von Feldeffekttransistoren sowie Leiterbahnen zum Anschluß solcher Elektroden aus Poly-Silizium gebildet. Die wesentlichen Vorteile dieser Technologie bestehen gegenüber einer Technik, bei der diese Elektroden und Leiterbahnen aus Aluminium bestehen» darin, daß die störenden Gate-Source- und Gate-Drain-Überlappungskapazitäten sehr klein gehalten werden können und, daß in Gestalt des Poly-Silizium eine zusätzliche "Leiterbahn-"Ebene vorhanden ist.
Bei der n-Kanal- und auch bei der p-Kanal-Silizium- bzw. Doppel-Silizium-Gate-Technik müssen Kontaktlöcher in SiOp-Schic hten sowohl auf η - bzw. ρ -dotierten, einkristallinen, als auch auf η - bzw. ρ -dotierten, polykristallinen Siliziumbereichen erzeugt werden. Dabei muß verhindert werden, daß ein Kontaktloch mit einem Teil
20' seiner Fläche über den su kontaktierenden Bereich übersteht, da andernfalls die Gefahr bestehen würde, daß die über dem Kontaktloch anzubringende metallische Leitbahn einen Kurzschluß zu einem benachbarten p- bzw. n-dotierten Bereich des eifikr ist allinen Silizium-Grundkörpers verursacht."Im Falle eines Überstehens des Kontaktloches über eine Poly-Silizium-Struktur besteht außerdem die Gefahr, daß infolge einer Unterätzung des SiO2 unter die Poly-Silizium-Struktur ein Überhang der Poly-Silizium-Struktur erzeugt wird, der zu einer Unterbrechung der darüber liegenden Leitbahn führen kann.
Um ein Überstehen von Kontaktlöchern über die zu kontaktierenden Bereiche zu verhindern, müssen sogenannte Sicherheitsabstände zwischen den Kanten des Kontaktlochs einerseits und den Kanten der dotierten Siliziumbereiche
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andererseits vorgesehen werden. Diese Sicherheitsabstände sind deshalb erforderlich, weil der Abstand zwischen zwei Strukturkanten aus zwei verschiedenen Strukturebenen nicht beliebig genau, sondern nur mit einer bestimmten Toleranz, die beim heutigen Stand der Technik etwa + 2 /um beträgt, eingehalten werden kann.
In der Literatur findet man verschiedene Vorschläge, um die beschriebenen Sicherheitsabstände an der Peripherie von Kontaktlöchern überflüssig zu machen.
In der DT-OS 27 23 374 ist ein Verfahren beschrieben, bei dem mit Hilfe von Nitridschichten unter Ausnutzung ihrer oxidationshemmenden, sowie Ätzstop-Wirkung Kontaktlöcher zugelassen sind, deren Grundfläche über die zu kontaktierenden Poly-Silizium-Bereiche hinausragt. Allerdings benötigt dieses Verfahren eine zusätzliche Kontaktlochmaske; an der Peripherie der Kontaktlöcher zwischen den einkristallinen n+- bzw, p+-dotierten Bereichen und den metallischen Leitbahnen müssen nach wie vor Sicherheitsabstände vorgesehen werden und die Kontaktlochböschungen sind sehr steil oder sogar überhängend.
Nach einem weiteren Vorschlag (V.L. Rideout, J.J. Walker, A. Cramer: "A one-device memory cell using a single layer of polysilicon and a self-registering metal-to-polysilicon contact;, International Electron Devices Meeting, Technical Digest, Washington, USA, Dec. 1977, p. 258) wird die Poly-Silizium-Schicht an denjenigen Stellen, an denen Kontaktlöcher entstehen sollen, mit einer Doppelschicht aus Siliziumdioxid und Siliziumnitrid bedeckt, während die übrigen Teile der gewünschten Poly.-Silizium-Strukturen mit einer Siliziumdioxidschicht maskiert werden. Die nicht bedeckten Teile der Poly-Silizium-Schicht werden weggeätzt. Auch dieser Vorschlag weist die Nachteile desjin der
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DT-OS 27 23 374 geschilderten Verfahrens auf, mit dem Unterschied, daß die Böschungen der Poly-Silizium-Strukturen (und nicht der Kontaktlöcher) überhängend sein können.
5
Ein weiteres Verfahren wurde in einem Bericht von W. G. Oldham, M. Tormey: "Improved integrated circuit contact geometry using local oxidation", Elektrochemical Society Spring Meeting, Seattle, USA, May 1978, p. 690 vorgeschlagen. Hier wird die oxidatiohshemmende Siliziumnitridschicht nach der Ätzung der Poly-Silizium-Schiht aufgebracht. Diese Nitridschicht wird so geätzt, daß sie nur dort, wo Kontaktlöcher entstehen sollen, stehenbleibt. Nachteilig an diesem Verfahren ist, daß die Böschungen der Poly-Silizium-Strukturen überhängend sein können und daß bei kontaktlöchern, die ganz oder teilweise auf Gatebereichen angeordnet sind, die oben beschriebenen Sicherheitsabstände zu den Poly-Siliziumkanten erforderlich sind.
Ein Verfahren, welches die Sicherheitsabstände an der Peripherie der Kontaktlöcher zwischen einkristallinen n+-dotierten Bereichen und metallischen .Leitbahnen zu verringern gestattet, bzw. überflüssig macht, ist aus der DT-OS 25 09 315 bekannt. Bei diesem Verfahren bringt man nach der Kontaktlochätzung Dotierstoff (Phosphor oder Arsen) in die Kontaktlöcher ein. Damit verhindert man bei überstehenden Kontaktlöchern einen Kurzschluß von den einkristallinen n+-Bereichen zu den benachbarten p-dotierten Bereichen. Die Sicherheitsabstände an der Peripherie der Kontaktlöcher zu den Poly-Silizium-Strukturen sind aber bei diesem Verfahren nach wie vor erforderlich.
Die Aufgabe, die der vorliegenden Erfindung zugrunde-
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liegt, besteht in der Herstellung einer MOS-Schaltung in Silizium-Gate-Technologie, bei der
1. die genannten Sicherheitsabstände überflüssig sind und daher eine große Packungsdichte der Schaltkreise pro Flächeneinheit möglich ist,
2. die Kurzschlüsse zwischen den über dem Kontaktloch anzubringenden metallischer Leitbahnen und den dazu benachbarten, im Siliziumsubstrat erzeugten dotierten Bereichen vermieden werden,
3. die Oberfläche der Halbleiterschaltung möglichst eben ist und keine steilen Stufen aufweist und
4. gleichzeitig MOS-Transistoren wie auch MNOS-Speichertransistor en hergestellt werden.
Diese Aufgabe wird durch ein Verfahren der eingangs genannten Art dadurch gelöst, daß erfindungsgemäß nach der Herstellung der strukturierten SiO2~Schichten auf einem p- oder η-dotierten Halbleitersubstrat zur Trennung der aktiven Transistorbereiche nach dem sog. LOCOS- oder Isoplanarverfahren ganzflächig eine Silizium-Nitrid-Schicht abgeschieden und dann so strukturiert wird, daß die Bereiche freigelegt werden, in denen Gate-Oxid erzeugt wird und daß diese Silizium-Nitrid-Schicht bei der Gate-Oxidation oberflächlich in eine Oxinitridschicht übergeführt wird.
In einer Weiterbildung des Erfindungsgedankens ist vorgesehen, eine Kanal-Ionenimplantation durch die ganzflächig aufgebrachte Silizium-Nitrid-Schicht durchzuführen.
Besondere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen. So werden gemäß einem Ausführungsbeispiel nach der Lehre der Erfindung zur Herstellung vqn integrierten η-Kanal- bzw. p-Kanal-MOS-Schaltungen
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mit MNOS-Speichertransistören folgende Verfahrensschritte durchgeführt:
a) Herstellen von strukturierten SiC^-Schichten auf einem p- oder η-dotierten Halbleitersubstrat zur Trennung der aktiven Transistorbereiche nach dem sog. LOCOS- oder Isoplanarverfahren,
b) Erzeugen einer ganzflächigen SiOp-Schicht (Tunneloxid),
c) Abscheidung einer ganzflächigen Silizium-Nitrid-Schicht,
d) Durchführung der Kanalionenimplantation,
e) Ätzung der Silizium-Nitrid-Schüit zur Erzeugung bedeckter Substratbereiche,
f) Durchführung der Gateoxidation durch Aufoxidieren der freien p- bzw. n-Subbstratoberflachen, dabei gleichzeitig Aufoxidation der Silizium-Nitrid-Schicht zu Oxinitrid,
g) Herstellung einer ganzflächigen n+- bzw. p+-dotierten Poly-Silizium-Schicht und Strukturierung der Poly-Silizium-Schicht,
h) Durchführung einer Ionenimplantation zur Erzeugung einkristalliner n+- bzw. p+-dotierter Source- und Drain-Bereiche in p--bzw.. η-dotierten Siliziumsubstrat, i) Aufoxidation der Poly-Siliziumschicht in eine SiO2-
Schicht, '■_-".
j) Erzeugung einer ganzflächigen SiO2-Schicht (Zwischenoxid),
k) Ätzung der Kontaktlöcher zur Ausbildung von Kontakten zwischen einkristallinen n+- bzw. p+-dotierten Berichen^ Poly-Siliziumbereichen und metallischen Leitbahnen und
1) Herstellen des metallischen Leitbahnmusters.
In analoger Weise wie für den Si-Gate-Prozeß beschrieben, kann auch ein Doppel-Si-Gäte-Prozeß (Si -Gate-Prozeß) nach dem erfindungsgemäßen Verfahren angewandt werden. In diesem Fall wurden beim Verfahrensschritt e) auch die Gate-
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Gebiete der Poly-Silizium-2-Transistören geöffnet werden und nach dem Verfahrensschritt i) in an sich bekannter Weise die Poly-Silizium-2-Schicht erzeugt werden. Der Schritt h) würde dann nach der Strukturierung der PoIy-Si2-Schicht unmittelbar vor der Erzeugung des Zwischenoxids (Schritt j)) durchgeführt werden.
Gegenüber dem bekannten Silizium-Gate-Prozeß wird durch das erfindungsgemäße Verfahren die Möglichkeit gegeben, selbstjustierende, überlappende Kontakte mit übergroßem Kontaktloch zu verwenden. Die Silizium-Nitrid-Schicht wirkt bei der Ätzung des Zwischenoxids als Ätzstop; dadurch werden bei den Poly-Silizium-Kontakten unerwünschte ühterätzungen des Poly-Silizium vermieden. Außerdem wird bei den Source- und Drain-Kontakten infolge des Ätzstops beim Öffnen der Kontaktlöcher ein Aufreißen an der Dickoxidkante unmöglich gemacht und dadurch ein Metall-SubstEut-Kurzschluß vermieden. Besonders ist zu beachten, daß der Kontakt zwischen PoIy-Si und n*- bzw. p+-diffundiertem Gebiet platzmäßig kleiner ist als der technologisch schwierig realisierbare Buried-Kontakt, welcher außerdem noch eine zusätzliche Maske erfordert. Durch die überlappenden Kontakte wird eine wesentliche Erhöhung der Packungs- bzw. Integrationsdichte erreicht. Ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens liegt ferner darin, daß MOS-Transistoren wie ai.ch MNOS-Speichertransistoren gleichzeitig hergestellt werden können.
Weitere Einzelheiten und Vorteile der Erfindung werden an Hand eines Ausführungsbeispiels in Form der Anwendung der Erfindung auf n-Kanal-MOS-Technik und der Figuren 1 bis 6 noch näher beschrieben. Die Figuren 7 bis 12 zeigen Abbildungen im Maßstab 2000:1, aus denen die wesentliche Platzeinsparung durch überlappende Kontakte gegenüber den
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herkömmlichen Anordnungen ersichtlich ist. Dabei zeigen die Figuren 7, 9 und 11 die aus dem Stand der Technik bekannten Kontakte und die Figuren 8, 10 und 12 die nach dem ' Verfahren nach der Lehre der Erfindung hergestellten überläppenden Kontakte für verschiedene Kontaktbereiche.
Der Prozeßverlauf für einen Silizium-Gate-Prozeß in n-Kanal-MOS-Technik mit Siliziumnitrid-Isolatorschicht und überlappenden Kontakten wird beispielsweise wie folgt durchgeführt:
a) Herstellen von strukturierten SiOp-Schichten 1 (sog. Feldoxidbereiche ca. 0,7 /um dick) auf einem p-dotierten (2 bis 20-D.cm) Halbleitersubstrat 2 aus ^100>orientierten Silizium nach Aufbringen einer strukturierten Nitridschicht und Durchführung einer Feldionenimplantation. Zum Abschluß dieses sog» LOCOS-Prozesses wird die Nitridschicht entfernt. (Die einzelnen LOCOS-Prozeßschritte sind in den Figuren nicht dargestellt).
b) Unter Hinweis auf Figur 1 wird nun ganzflächig auf den mit den strukturierten SiO-^-Schichten 1 versehenen Siliziumsubstiat 2 eine als Tunneloxid 3 wirkende SiOp-Schicht in einer Schichtstärke von ca. 3 mn er;-:.-ugt.
c) Dann wird, wie aus Figur 1 zu entnehmen ist, ganzflächig eine Siliziumnitrid-Schicht 4 in einer Schichtdicke von 25 bis 40 nm abgeschieden und
d) eine Kanalionenimplantation mit Bor (S. Pfeile 5) durchgeführt.
e) Wie aus Figur 2 zu entnehmen ist, wird die Silizium-
nitrid-Schicht 4 zur Erzeugung nitridbedeckter Substratbereiche einem Ätzprozeß unterworfen, wodurch die Gate-Gebiete der Poly-Silizium-Transistoren geöffne t werden. Mit der strichpunktierten Linie ist die Kanaldotierung (Enhancement-Implantation) angezeigt.
f) Bei der in Figur 3 dargestellten Gate-Oxidation wer-
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den durch Aufoxidieren der freien p-dotierten Substratoberflächen 2 das Gateoxid 6 in 50 mn Schichtstärke erzeugt; dabei wird gleichzeitig die Siliziumnitrid-Schicht 4 oberflächlich in eine Oxinitrid-Schicht 7 (ca. 10 mn dick) übergeführt.
g) Aus Figur 4 ist die Abscheidung einer 500 nm dicken n+-dotierten Poly-Silizium-Schicht 8 nach dem CVD-Verfahren (= Chemical-Vapor-Deposition) und ihre Strukturierung sowie
h) die Durchführung einer Arsen-Ionenimplantation (Pfeile 9) zur Erzeugung einkristalliner n+-dotierter Source- und Drainbereiche (10 (s. Figur 5) im p-dotierten Siliziumsubstrat 2 ersichtlich.
i) Dann erfolgt, wie Figur 5 zu entnehmen ist, eine Aufoxidation der Poly-Silizium-Schicht 8 im Bereich 11 und die ganzflächige Abscheidung der als Zwischenoxid wirkenden 500 nm dicken Siliziumoxidschicht 12 im CVD-Verfahren.
k) In Figur 6 ist die Herstellung der Kontaktlöcher zur Ausbildung von Kontakten zwischen den einkristallinen n+-Bereichen 10 bzw. den Poly-Silizium-Bereichen 8 und den metallischen Leitbahnen (13) sowie die Herstellung des metallischen Leitbahnenmusters 13 dargestellt.
Wie aus der Figur 6 zu entnehmen ist, hat bei der Ätzung des Zwischenoxids 12 die Siliziumnitridschicht 4 als Ätzstop gewirkt, so daß keine Unterätzungen stattgefunden haben. Oxidätzung (Tunneloxid 3) bei der Herstellung der Kontaktlöcher ist nur bei der Prozeßführung mit NMOS-Speichertransistoren erforderlich.
Zum Abschluß wird die Anordnung noch in bekannter Weise mit einer Schutzschicht versehen. Dieser Verfahrensschritt ist in der Zeichnung nicht dargestellt.
In den Figuren 7 und 8 werden in Aufsicht und im Maßstab
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2000 : 1 die herkömmlichen Kontakte bezüglich ihres Platzbedarfs mit den selbstjustierenden, überlappenden Kontakten im Gate-Bereich verglichen. Mit der Linie 14 wird die Nitridmaske angedeutet. Ansonsten gelten die gleichen Be-' 5 zugszeichen wie bei den Figuren 1 bis 6. Der schraffierte Bereich 15 zeigt das Kontaktloch an.
Die Figuren 9 und 10 zeigen in Aufsicht ebenfalls im Maßstab 2000 : 1 einen Vergleich herkömmlicher Kontakte mit selbstjustierenden überlappenden Kontakten: Source-, Drain- und Gatekontakte. Es gelten auch hier die gleichen Bezugszeichen wie in den übrigen Figuren.
Die Figuren 11 und 12 zeigen einen Vergleich von Kontakten zwischen Poly-Silizium und n+-diffundiertem Gebiet, wobei die Figur 11 einen buried-Kontakt, für welchen ein zusätzlicher Maskenschritt erforderlich ist, darstellt, während die Figur 12 einen überlappenden Kontakt nach der Lehre der Erfindung abbildet. Auch hier gelten die gleichen Bezugszeichen wie in den übrigen Figuren.
12 Figuren
5 Patentansprüche
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Leerseite

Claims (5)

  1. 79 P 7 O 7 9 8RO
    Patentansprüche
    MJ
    MJ Verfahren zum Herstellen von integrierten MOS-Schaltungen mit und ohne MNOS-Speichertransistören in Silizium-Gate-Technologie mit überlappenden Kontakten unter Verwendung einer Silizium-Nitridmaskierung, dadurch gekennzeichnet , daß nach der Herstellung der strukturierten SiO^-Schichten (1) auf einem p- oder ndötierten Halbleitersubstrat (2) zur Trennung der aktiven Transistorbereiche nach dem sog. IiOCOS- oder Isoplanarverfahren ganzflächig eine Siliziumnitridschicht (4) abgeschieden und dann so strukturiert wird, daß die Bereiche freigelegt werden, in denen Gate-Oxid (6) erzeugt wird und daß diese Silizium-Nitridschicht (4) bei der Gate-Oxidation oberflächlich in eine Oxinitridschicht (7) übergeführt wird. (Fig. 3)
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine Kanal-Ionenimplantation (5) durch die ganzflächig aufgebrachte Silizium-Nitridschicht (4) durchgeführt wird. (Fig. 1)
  3. 3. Verfahren zum Herstellen von integrierten n-Kanal- bzw. p-Kanal-MOS-Schaltungen mit MNOS-Speichertransistoren nach Anspruch 1, g e k e η η ze i ohne t durch folgende Verfahrensschritte:
    a) Herstellen von strukturierten SiOp-Schichten (1) auf einem p- oder η-dotierten Halbleitersubstrat (2) zur Trennung der aktiven Transistorbereiche nach dem sog.
    LOCOS- oder Isoplanarverfahren (Fig. 1),
    b) Erzeugen einer ganzflächigen SiOp-Schicht (~3) (Tunneloxid) (Fig. 1),
    c) Abscheidung einer ganzflächigen Silizium-Nitridschicht (4) (Fig. 1), ■
    d) Durchführung der Kanal-Ionenimplantation (5) (Fig. 1),
    0300S1/038?
    e) Ätzung der Silizium-Nitridschicht (4) zur Erzeugung nitridbedeckter Substratbereiche (Fig. 2),
    f) Durchführung der Gate-Oxidation (6) durch Aufoxidieren der freien n- bzw. p-Substratoberflächen, dabei gleichzeitig Aufoxidation der Siliziumnitridschicht (4) zu Oxinitrid (7) (Fig. 3),
    g) Abscheidung einer■ganzflächigen n+-bzw. p+-dotierten Poly-Silizium-Schicht (8) und Strukturierung der PoIy-Silizium-Schicht (Fig. 4),
    h) Durchführung einer Ionenimplantation (9) zur Erzeugung einkristalliner n+- bzw. p+-dotierter Source- und Drain-Bereiche (10) im p- bzw. η-dotierten Siliziumsubstrat (2) (Fig. 4, 5),
    i) Auf oxidation der Poly-Silizium-Schicht (8) in eine SiO2-Schicht (11) (Fig. 5),
    J) Erzeugung einer ganzflächigen SiOp-Schicht (Zwischen-
    .oxid (12) (Fig. 5),
    k) Ätzung der Kontaktlöcher zur Ausbildung von Kontakten zwischen einkristallinen n+- bzw. p+-dotierten Bereichen (10) und Poly-Siliziumbereichen (8) bzw. metallischen Leitbahnen (13) und
    1) Herstellen des metallischen Leitbahnmusters (13) (Fig. 6).
  4. 4. Verfahren nach Anspruch 3» dadurch gekennzeichnet , daß in Abänderung des Verfahrens zur Herstellung von integrierten MOS-Schaltungen ohne MNOS-Speichertransistoren der Verfahrensschritt b) entfällt.
  5. 5. Verfahren nach Anspruch 3 und 4, dadurch gekennzeichnet , daß in Abänderung des Verfahrens zur Durchführung eines Si -Gate-Prozesses beim Verfahrensschritt e) auch die Gate-Gebiete der Poly-Silizium-2-Transistoren geöffnet werden, nach dem Verfahrensschritt
    i) in an.sich bekannter Weise die Poly-Silizium-2-Schicht '
    030051/0387
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    erzeugt wird und der Verfahrensschritt h) im Anschluß an die Poly-Silizium-2-Strukturierung (vor dem Ver-fahrensschritt j) durchgeführt wird.
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DE2923995A 1979-06-13 1979-06-13 Verfahren zum Herstellen von integrierten MOS-Schaltungen mit MOS-Transistoren und MNOS-Speichertransistoren in Silizium-Gate-Technologie Expired DE2923995C2 (de)

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