DE2926322C2 - Speicher-Subsystem - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf ein Speicher-Subsystem nach dem Gattungsbegriff des Anspruches 1.

Es ist bekannt, Speichersysteme unter Verwendung einer Anzahl kleber Speichermodule aufzubauen. Normalerweise wird hinsichtlich der Modulgröße ein kleines Speicherzuwachsstück vorgesehen, da hierdurch im

stellen und permanent in der vorbestimmten Spei- 35 Falle eines Ausfalles nur ein geringer Speicherplatz vercherzeile angeordnet sind. lorengeht. Zur weiteren Erläuterung eines derartigen

15. Speicher-Subsystem nach Anspruch 9, dadurch bekannten Systems sei auf die US-PS 38 03 560 verwiegekennzeichnet, daß das Subsystem erweitert wird,

um eine zweite Speichermodulplatine zu umfassen, die in Lrem Aufbau zu der ersten Speichermodulplatine identisch ist und die Anzahl von adressierbaren Speicherchips permanent nur in der genannten vorbestimmten Speicherzeile aufweist, wobei die Rotationsauswahl-Schalteinrichtung der ersten und zweiten Speichermodulplatine zur Erzeugung binär codier.er Signale mit den Wettsn »00« und »01« veranlaßt wird, um einen aus zwei gleichen Zuwächsen von Speicherchips bestehenden aneinandergrenzenden Adressenspeicherraum unter Verwendung des gleichen Typs vo.i Speichermodulplatinen zu bilden.

16. Speicher-Subsystem nach Anspruch 15, dadurch gekennzeichnet, daß die Segment-Auswahleinrichtungen der ersten und zweiten Speichermodulplatine Ausgangssignale erzeugen, die erste und zweite Zuwächse des Adreß-Speicherraumes vorgeben.

17. Speicher-Subsystem nach Anspruch 16, dadurch gekennzeichnet, daß das Subsystem erweitert wird, um eine dritte Speichermodulplatine zu umfassen, die in ihrem Aufbau zu der ersten Speichermodulplatine identisch ist und die Anzahl von adressierbaren Speicherchips permanent nur in der genannten vorbestimmten Speicherzeile aufweist, wobei die RotatiCiTiauswahl-Schalteinrichtung der dritten Speichermodulplatine binär codierte Signale mit dem Wert »10« erzeugt, um einen aus drei gleichen Zuwächsen von Speicherchips bestehenden anein-

sen.

Modulare Speichersysteme erlauben eine rasche Er-Weiterung der Speichersystemkapazität beim Anwende , sofern dies gewünscht ist. Um eine solche Erweiterung zu ermöglichen, mußten die Hersteller von Speichersystemen eine Anzahl unterschiedlicher Speicher-Systeme mit verschiedener Speicherkapazität anbieten.

Dies erfordert den Aufbau einer Anzahl von unterschiedlichen Arten von Speichereinheiten.

Ein aus der US-PS 40 01 790 bekanntes Speichersystem verwendet eine Anordnung, welche von einem gleichen Speicherplatinenaufbau für jeden möglichen Speichermodul, der an eine Speichersteuerung angeschlossen ist, Gebrauch macht. Bei dieser Anordnung umfaßt eine Art von Speicherplatine (Mutterplatine) die Stei'Tlogikschaltkreise und eine andere Art von Speicherplatine (Tochterplatine) enthält den Speichermodul. Es ist erforderlich, daß die Speichermodulplatine in verschiedenen Positionen eingesetzt werden kann. Bei dieser Art von Anordnung ist es möglich, das Speichersystem unter Verwendung der zwei Arten von Speicher platinen zu ergänzen und zu erweitern. Der Speicherzuwachs bzv/. die Speichergröße entspricht hierbei der Kapazität der Tochterplatine.

Auf Grund bestimmter Systemanforderungen und/ oder Anforderungen an die Packungsdichte ist es wünschenswert, sowohl die Steuerlogikschaltkreise als auch die Schaltkreise des Speic'iermoduls auf einer einzigen Platine anzuordnen. Auf Grund der Packungsdichte der verfügbaren Speichefmodulschaltkreise wird es erforderlich, Speichergrößen vorzusehen, die eine geringere

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Kapazität als die maximale auf der Speicherplatine unterzubringende Speicherkapazität aufweisen.

Jedesmal jedoch, wenn ein erworbenes Speichersystem, das auf einer einzigen Platine eine geringere Speicherkapazität als die maximai mögliche Speicherkapazität aufweist, erweitert werden soll, muß der Anwender eine zusätzliche Speicherplatine erwerben, die die zusätzliche Kapazität aufweist. Im Hinblick auf eine geeignete Wartung muß ferner das Wartungspersonal Ersatzteile für jeden unterschiedlichen Speicherplatinentyp zur Hand haben.

Es ist daher die Aufgabe der vorliegenden Erfindung, ein Speicher-Subsystem der eingangs genannten Art so auszubilden, daß eine Erweiterung der Speicherkapazität möglichst einfach und mit geringen Kosten möglich ist. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteräiispt üchcii eiiinciiniLmr.

Gemäß der Erfindung umfaßt das Speicher-Subsystem Speichermodulplatinen mit identischem Aufbau, wobei sich die Zahl dieser Platinen zwischen einer und einer vorbestimmten Anzahl von Platinen bewegen kann. Jede Platine weist eine Anzahl von Speicherchips auf, die fest in einem Bereich angeordnet sind, der der Anfangszeile einer vorbestimmten Anzahl von Zeilenspeicherplätzen entspricht. Die Zeile mit Chips bildet eine vorbestimmte Anzahl adressierbarer Multibit-Speicherplätze entsprechend einem vorbestimmten Speicherzuwachs bzw. einem Speicher-Adreßraum.

Jede Platine umfaßt ferner ein Register für den Empfang von Adreßsignalen zum Zugriff auf den Inhalt eines Speicherplatzes und Rotations-Chipauswahlschaltkreise, die eine Gruppe von Schaltern umfassen, sowie eine arithmetische Einheit mit ersten und zweiten Gruppen von Eingangsanschlüssen. Die erste Gruppe von Eingangianschlüssen ist mit dem Register verbunden, um vorbestimmte Adreßsignale entsprechend der Zeile von zu adressierenden Chips zugeführt zu erhalten. Die zweite Gruppe von Eingangsanschlüssen erhält codierte Signale von der Gruppe von Schaltern zugeführt, die die Spe-cherzeile der Anzahl von Chips in der Start-Speicherzeile repräsentieren.

Die arithmetische Einheit führt eine vorbestimmte arithmetische Operation hinsichtlich der an die erste und zweite Gruppe von Eingangsanschlüssen angelegten Signale aus, um eine Gruppe logischer Zeilen-Adreßsignale zu erzeugen. Diese Signale geben den Betrieb der Chips frei, die in der Start-Speicherzeile angeordnet sind.

Das Speicher-Sjbsystem kann hierdurch aus Platinen desselben Typs aufgebaut werden, und das Subsystem kann durch die bloße Hinzufügung weiterer Speicherplatinen mit identischem Aufbau erweitert werden, wobei diese zusätzlichen Speicherplatinen in identischer Weise bestückt sind. Beispielsweise befindet sich die Anzahl von Speicherchips in der gleichen Start-Speicherzeile.

Es sei beispielsweise angenommen, daß ein Anwender ein Speicher-Subsystem erworben hat, das eine Speichermodulplatine mit Chips umfaßt, die in einer Start-Speicherzeiie angeordnet sind, welche als Zeile 0 bezeichnet sei. Der gleiche Anwender kann sein Speicher-Subsystem erweitern bzw. verdoppeln, indem er einfach eine weitere Speichermodulplatine hinzufügt, die die Chips ebenfalls in der Speicherzeile 0 aufweist Durch Veränderung der Schaltsteilung der Gruppe von Schaltern, deren Signale die gewünschte Speicherzeile festlegen (z. B. Zeile 1) ruft die arithmetische Einheit die Erzeugung einer Gruppe von logischen Zeilenadreßsignalen hervor, um jeden der Chips freizugeben, die in der Speicherzeile der hinzugefügten Platine angeordnet sind. Dies geschieht auf Grund von Adrcßsignalen, die auf Grund ihrer Codierung nur Speicherplätze innerhalb des hinzugefügten Speicheradreßraumes adressieren.
Im vorliegenden Ausführungsbeispiel umfaßt jede solche Speichermodulplatine Speicherpräsenzschaltkreise, die eine weitere Gruppe von Schaltern und logische Schaltkreise aufweisen. Die Speicherpräsenzschaltkreise erzeugen Signale entsprechend dem adressierbaren Speicheradreßraum, der durch eine bestimm-

IS te Zeile von Chips gebildet wird. Im vorliegenden Beispiel wird daher die zweite Gruppe von Schaltern in den Speicherpräsenzschaltkreisen für jede Speichermodulplatine so eingestellt, daß sie einen unterschiedlichen Bereich siaühaftcr Adressen festlegt, mil den Rütätiuiis-Chipsauswahlschaltkreisen die Freigabe der zugeordneten Zeile von Chips zu gestatten.

Es sei darauf verwiesen, daß ein Speicher-Subsystem, das mit einer Speichermodulplatine aufgebaut wird, welche mit mehr als einer Zeile von Chips aber weniger als der vorbestimmten Anzahl von Zeilen bestückt ist, ebenfalls durch die Hinzufügung der gleichen oder kleineren Speichermodulplatine in der zuvor beschriebenen Weise C. «/eitert werden kann.
Anhand eines in den Figuren der Zeichnung dargestellten Ausführungsbeispieles sei die Erfindung im folgenden näher erläu-ert. Es zeigt

Fig. 1 ein System in Blockdiagrammdarstellung, in welchem die vorliegende Erfindung verwirklicht ist,
F i g. 2 in Blockdiagrammdarstellung den Aufbau einer Speichermodulplatine gemäß der vorliegenden Erfindung,

F i g. 3 das Format des AdreßworteSi welches benutzt wird, um Zugriff auf Speicherplätze innerhalb der Speichermodulplatine gemäß F i g. 2 zu nehmen,

F i g. 4 in näheren Einzelheiten den Aufbau der Speichermodulplatine gemäß F i g. 2,

Fi g. 5a und 5b eine Darstellung zur Erläuterung der Vorteile des erfindungsgemäßen Systems.
F i g. 1 zeigt in Blockdiagrammdarstellung ein Daten-Verarbeitungssystem, das das erfindungsgemäße System aufweist Eine Zentraleinheit 40 ist über eine gemeinsame System-Sammelschiene 10 mit einem Speicher-Subsystem 20 verbunden. Für die Zwecke der vorliegenden Erfindung kann die Zentraleinheit 40 einen herkömmlichen Aufbau aufweisen.

Das Speicher-Subsystem 20 umfaßt bis zu η Speichermodulplatinen 20-1 bis 20-/7. Das Speicher-Subsystem 20 kann bis zu 65536 Wörter mit jeweils 16 Bit umfassen, so daß der adressierbare Speicherplatz 64 k Worten entspricht In dem dargestellten System liefert jede Speichermodulplatine einen Zuwachs von 16384 Worten mit jeweils 16 Bit

Der Aufbau einer Speichermodulplatine ist in Übereinstimmung mit der Lehre der vorliegenden Erfindung in F i g. 2 dargestellt Gemäß dieser Figur ist erkennbar, daß die Speichermodulplatine 20-1 einen Datenabschnitt 20-2 und einen Paritätsabschnitt 20-3 aufweist Die Abschnitte umfassen bis zu η Zeilen von 16 k (Ik = 1024) 1 Bit-Speicherchips, die in Wortform organisiert sind und 16 Datenbits und 2 Paritätsbits aufweisen. Diese Chips besitzen einen herkömmlichen Aufbau und können dem 16384 Wort · 1 Bit dynamischen Speicher mit wahlfreiem Zugriff entsprechen, wie er von der

Firma Intel Corporation unter der Typnummer 2116 vertrieben wird.

Die Eingangsdaten und die Adreßsignale, die von der Sammelschiene 10 zugeführt werden, werden in ein 16 Bit-Dateneingangsregister 20-4 geladen. Die Adreßsignale werden in ein 16 Bit-Adreßregister 20-6 des Eingangsadressenabschnittes 20-5 geladen. Die in dem Registfr 20-6 gespeicherten hochrangigen 4 Bits der Adreßiiignale (z. B. die Signale MAIRO-03) werden als ein Eingangssignal einem Speicherpräsenzabschnitt 20-8 und einem Rotations-Chipauswahiwrhaltkreisabschnitt 20-10 zugeführt. Wie noch erläutert wird, erzeugt der Rotations-Chipauswahlabschnitt 20-10 Signale entsprechend einer logischen Zeilenadresse, während der Speicherpräsenzabschnitt 20-8 Signale erzeugt, die den Bereich der von den Abschnitten 20-2 und 20-3 gelieferten Adressen anzeigen. Diese Signale werden als Eingangssignale einem Speicher-Zeittaktabschnitt on 11 -...„„r.-.u-·

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schiedenen Taktsignale, die für die Aktivierung der Schaltkreise der Abschnitte 20-2 und 20-3 sowie für die Synchronisierung der Operationen innerhalb des Subsystems 20-1 erforderlich sind. Wie noch erläutert wird, erzeugt der Abschnitt 20-11 ein Signal aus einer vorbestimmten Anzahl von Zeilenchip-Auswahlsignalen für die Auswahlfreigabe der 16 k-Chips einer Speicherzeile. Die nicdrigrangigen 14 Adreßbits des Registers 20-6 werden als ein Eingangssignal den Adreßpufferschaltkrcisen des Blockes 20-12 zugeführt, der diese Signale im Multiplexbetrieb als Eingänge den Abschnitten 20-2 und 10-3 zuführt.

Die in das Register 20-4 geladenen Datensignale werden als Eingangssignale dem Datenabschnitt 20-2 und den Paritäterzeugungs/Prüfschaltkreisen des Blockes 20-14 zugeführt. Die Paritätserzeugungsschaltkreise des Blockes 20-14, die einen herkömmlichen Aufbau aufweisen, erzeugen Paritätsbitsignale für jedes Byte von 8 Bit des Datenwortes, wobei diese Paritätsbitsignale in den Paritätsabschnitt 20-3 zusammen mit den Datenbits eingeschrieben werden.

Während einer Leseoperation werden die Daten- und Paritätsbits eines Wortes in ein Datenausgaberegister 20-16 und ein Paritätsausgaberegister 20-18 ausgelesen. Die Paritätsbits werden ihrerseits den Paritätserzeugungs/Prüfschaltkreisen 20-14 zugeführt Das Ergebnis der Paritätsprüfung wird nicht dargestellten Fehlerschaltkreisen zugeführt Die Datenbits des Wortes werden von dem Datenausgaberegister 20-16 an die Sammelschiene 10 angelegt.

Die Speichermodulplatine 20-1 umfaßt ferner die Lese/Schreibsteuerschaltkreise des Blockes 20-18, die im Falle der vorliegenden Erfindung einen herkömmlichen Aufbau aufweisen können. Diese Schaltkreise erzeugen die Schreibfreigabesignale, die ihrerseits an die 16 k RAM-Chips der Abschnitte 20-2 und 20-3 angelegt werden.

Fig.4 zeigt in näheren Einzelheiten einen Teil der Schaltkreise gemäß F i g. 2. Die Platine ist mit einer einzigen Zeile von 16 k RAM-Chips für die Bildung eines 16 k-Zuwachses an adressierbarem Speicherplatz bestückt Wie noch erläutert wird, sind in Übereinstimmung mit der Lehre der vorliegenden Erfindung die RAM-Chips permanent in der Speicherzeile 0 angeordnet Unter Bezugnahme auf die Figur ist erkennbar, daß das Dateneingaberegister 20-4 ein Paar von 8 Bit-Registern 20-40 und 20^42 aufweist Jedes der Register empfängt ein Dateneingabe-Registertaktsignal MDlRCKOO, das durch den Speicher-Zeittaktabschnitt 20-11 erzeugt wird.

Gemäß Fig.4 werden die in den Dateneingaberegistern 20-40 und 20-42 gespeicherten Signale als Eingangssignale an die Adreßregister der Blöcke 20-50 und 20-52 angelegt Das Adreßregister 20-50 empfängt Signale entsprechend den oberen 4 Adreßbits, die durch ihre Codierung ein 4 k-Segment des Speichers festlegen. Das 16 Bit-Adreßwort für die Adressierung eines 16 k RAM-Chipmoduls besitzt das in Fig.3 dargestellte Format. Gemäß Fig.3 sind die verbleibenden Adreßbits 2-15 so codiert, daß sie die Adresse eines Speicherplatzes innerhalb der Zeile von 16 k RAM-Chips der Abschnitte 20-2 und 20-3 festlegen.

Es sei vermerkt, daß der Block 20-52 mehrere Register für die Speicherung der Zeilen-, Spalten- und Auffrisch-Adressen umfaßt. Die Registerausgänge werden im Multiplexbetrieb geschaltet, in dem sie zu einer festverdrahteten ODER-Anordnung verbunden sind. Diese

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l\t.g!3lCl auWIC UIC f\CglStCi AVTV₁ £U-fZ UIIU JiV'JU WClsen einen herkömmlichen Aufbau auf. Derartige Register können aus Verriegelungen vom £>-Typ und flankengetriggerten Flip-Flops aufgebaut werden, die in 3 Schaltzuständen betrieben werden. Beispielsweise können die Register aus integrierten Schaltkreischips des Typs SN74S373 bestehen, wie sie von der Firma Texas Instruments Inc. vertrieben werden. Die Betriebsweise mit 3 Schaltzuständen gestattet einen Multiplexbetrieb der 3 verschiedenen Gruppen von Adreßsignalen durch die Schaltkreise des Blockes 20-52. Die Signale MDIRCKOO und MAIRCKOO werden durch nichtdargestellte Zeittaktschaltkreise innerhalb des Abschnittes 20-11 erzeugt, und sie dienen dem Laden und der Eingabe von Daten- und Adreßsignalen in die Register 20-40, 20-42,20-50 und 20-52.

Die Ausgangs-Adreßsignale MAIRAOlO bis MAI-RA610 werden über Gruppen von Inverterschaltkreisen 20-54 bis 20-59 an die Eingangs-Adreßanschlüsse der Zeile von Chips des Datenabschnittes 20-2 angelegt. Die Inverterschaltkreise werden benutzt, um geeignete Treiber für die maximale Anzahl von Chips innerhalb der Abschnitte 20-2 und 20-3 zu bilden.

Der Speicherpräsenzabschnitt 20-8 umfaßt ein Paar von Segmentschaltern 20-80 und 20-82 mit 8 Positionen. Diese Schalter gestatten die Auswahl des Adressenbereiches, der durch die Chips in dem Datenfeld 20-2 gebildet wird. Die Bereichserweiterung ist durch 4 k-Speicherzuwächse gegeben. Der Ausgangsanschluß einer jeden Stellung der Segmentschalter 20-80 und 20-82 ist an entsprechende Eingangsanschlüsse der Multiplexerschaltkreise 20-84 und 20-86 in der dargestellten Weise angeschlossen. Den Datenauswahlanschlüssen eines jeden Multiplexerschaltkreises 20-84 und 20-86 werden Signale MAIROl 10 bis MAIRO310 von dem Adreßregister 20-50 zugeführt Das Signal MDIROOlO und sein Komplement MAIROOOO wird den Freigabeanschlüssen der Multiplexerschaltkreise 20-84 und 20-86 entsprechend zugeführt

Ein 4 k-Speicherzuwachs wurde gewählt, da die Abschnitte 20-2 und 20-3 ebenfalls mit RAM-Chips bestückt sein können, die ein Viertel der Speicherkapazität (z. B. 4 k-RAM-Chips) aufweisen. Da sowohl die 4 k- als auch die 16 k-Chips mit den Anschlußstiften kompatibel sind, kann jeder Chip von einem einheitlichen Platinenaufbau Gebrauch machen. Wenn nur 16 k-RAM-Chips benutzt werden, so kann die Anzahl der Schalterstellungen auf 4 reduziert werden.

Die Ausgangsanschlüsse der Multiplexerschaltkreise 20-84 und 20-86 werden einem UND-Gatter 20-88 als

Eingang zugeführt. Das UND-Gatter 20-88 setzt das Speicherpräsenzsignal MMPRESOO auf den Binärwert »0«, wenn das spezielle Speichersegment bzw. der spezielle Adreßbereich adressiert wird. Das Signal MMPRESOO wird seinerseits einem NAND-Gatter 20-89 zugeführt, das das Speicherpräsenzsignal MMPRESlO auf den Binärwert »1« setzt, wenn der korrekte Adreßbpceich adressiert wird.

Wie aus F: g. 4 ersichtlich, werden die in dem Adreßregister 20-50 gespeicherten Adreßsignale als Eingangssignale den ersten vier Stellungen eines Funktionsschalters 20-100 in dem Abschnitt 20-10 zugeführt. Die ersten zwei Positionen des Schalters 20-100 dienen der Erweiterung der Anzahl von Adreßsignalen, die den RAM-Chips der Abschnitte 20-2 und 20-3 zuzuführen sind (beispielsweise wird ein zusätzliches Adreßsignal hinzuaddiert). Die Positionen 3 bis 6 des Schalters 20-100 erhalten die Adreßregistersignale MAIROOlO bis MAIR0310 in der dargestellten Weise zugeführt. Die Ausgangsanschlüsse der Schalterpositionen 3 und 6 und der Positionen 4 und 5 sind in der dargestellten Weise miteinander verdrahtet. Die festverdrahteten ODER-Signale MAIR131C und MAIR021C werden den ersten beiden Eingangsanschlüssen der A-Operanden-Eingangsanschlüsse eines Addierschaltkreises 20-102 zugeführt. Diese Anordnung gestattet die Auswahl des oberen Paares (Schalterpositionen 3, 4) oder des unteren Paares (Schalterpositionen 5, 6) der Segmentadreßsignale für die Abschnitte, die entweder 16 k-Chips oder 4 k-Chips enthalten. In dem gezeigten Beispiel sind die Schalterstellungen 3 und 4 des Schalters 20-100 geschlossen.

Die Schalterpositionen 7 und 8 des Schalters 20-100 werden benutzt, um die spezielle Speicherzeile zu definieren, an der mit der Speicheradressierung zu beginnen ist. Die verbleibenden Bits der A- und S-Operandenanschlüsse sind unbenutzt und daher mit Masse verbunden. Es sei veriTierki, daß Speicherabschnitte mit mehr als 4 Zeilen von Speicherchips alle Eingangsanschlüsse der A- und ß-Operandeneingänge benutzen können.

Der Übertragseingang CO des Addierschaltkreises 20-102 erhält über einen Inverterschaltkreis 20-108 ein binäres Eingangssignal mit dem Wert »1« zugeführt. Der Addierschaltkreis 20-102 führt die Addition von bis zu zwei 4-Bit-Binärworten aus und erzeugt die resultierende Summe an den Summen-Ausgangsanschlüssen S1-8. Es sei vermerkt, daß die Eingangssignale an dem ß-Operandeneingang in der Form des Zweier-Komplements zugeführt werden. Dies bedeutet, daß die Signale MSWAOIlO und MSWA0210 durch Inverterschaltkreise 20-104 und 20-106 komplementiert werden, und das dem Eingangsanschluß CO zugeführte »1 «-Signal zu den Signalen hinzuaddiert wird, die dem A-Operandeneingang zugeführt werden. Der Addiersehaltkreis 20-102 weist einen herkömmlichen Aufbau auf und kann dem Typ SN74S283 entsprechen, wie er von der Firma Texas instruments Ina hergestellt wird.

Gemäß F i g. 4 umfaßt der Rotations-Chipsauswahlabschnitt 20-10 ferner einen 1 aus 8-Decodierschaltkreis 20-110 zur Umwandlung decodierter Ausgangssignale des Addierschaltkreises 20-102 in eines von vier Zeilen-Auswahlsignalen MRCSOO bis MRCS03. Die Zeilen-Auswahlsignale, die durch den Abschnitt 20-10 erzeugt werden, werden als Eingangssignal einer Gruppe von N AMD-Gattern 20-120 bis 20-126 des Abschnittes 20-12 zugeführt. Die Gaiter empfangen ferner ein Äuffrischungs-Anweisungssignal MREFCMOO. Die Ausgangssignale MSROWOlO bis MSR0W310 werden ihrerseits einer anderen Gruppe von NAND-Gattern 20-130 bis 20-136 des Apennines 20-12 zugeführt. Jedes der NAND-Gatter 20-130 bis 20-136 empfängt ein Speicherpräsenz-Zeilenadreß-Tastsignal MMPRASlO, das

durch die Schaltkreise 20-138 bis 20-142 erzeugt wird. Das Signal MMPRASlO wird auf den Binärwert »1« gesetzt, wenn der geeignete Speicherbereich adressiert wird (z. B. setzt das Signal MMPRESlO den Binärwert »1«) und ein Zeilenadreß-Tastsignal MPRASM10 ebenfalls den Binärwert »1« besitzt. Dieses Signal wird normalerweise auf einen Binärwert »1« während eines Lese- oder Schreibzyklus gesetzt.

Gemäß F ig. 4 werden die Ausgangssignale MTRASOOO bis MTRAS300 als Eingangssignale den Chips der Abschnitte 20-2 und 20-3 zugeführt Wie erwähnt können die Abschnitte 20-2 und 20-3 so bestückt werden, daß sie bis zu vier Zeilen von 16 k RAM-Ch*ps aufweisen. Wie erwähnt ist jedoch der Abschnitt 20-2 mit 16 Chips bestückt, die permanent in der Speicherzei-Ie 0 angeordnet sind. Somit wird nur ein Ausgangssignal MTRASOOO verwendet.

Verschiedene Kombinationen von Adreßsignalen MAlRAOlO bis MA1RA610 werden an die Adreß-Eingangsanschlüsse eines jeden der 16 RAM-Chips angelegt. Die Vermischung der Adressen gestattet den Aufbau der gleichen Speicherplatine mit 4 k RAM-Chips anstatt von 16 k RAM-Chips, wie dies zuvor erwähnt wurde. Jeder der Chips 20-20 bis 20-35 erhält das Speicherzeilenauswahl- bzw. Chipauswahlsignal

MTRASOOO zugeführt. Wenn das Signal MTRASOOO den Binärwert »0« aufweist, so können die den Anschlüssen eines jeden RAM-Chips zugeführten Adreßsignale in die Zeilenadreßregister im Innern dieser Chips eingetastet und geladen werden. Jeder Chip erhält unterschiedliche Daten-Eingangssignale MDIROOlO — MDIR1510 von den Datenregistern 20-40 und 20-42 zugeführt. Die Ausgangssignale MDOCOOlOO MDüCi5iöö eines jeden Chips werden dem Datenausgaberegister 20-16 zugeführt.

Anhand der F i g. 1 bis 5b sei nunmehr die Arbeitsweise des erfindungsgemäßen Systems erläutert Gemäß Fig.5a ist zunächst schematisch die Anzahl unterschiedlicher Arten von Speichermodulplatinen dargestellt, wobei nur in einem Fall die erfindungsgemäße Rotations-Chipauswahleinrichtung vorgesehen ist Im dargestellten Beispiel umfassen die Speichermodulplatinen eine einzige Zeile von RAM-Chips, die eine 16 k-Zuwachs an adressierbarem Speicherplatz bilden.
Wie aus der Figur erkennbar, kann ein Speicher-Subsystem eine Kapazität von 16 k-Worten bis 64 k-Worten aufweisen. Jeder 16 k-Zuwachs muß in einer unterschiedlichen Speicherzeile untergebracht werden. Deshalb muß jeder der 16 k-RAM-Chips an einer bestimmten Speicherzeile eingelötet werden.

Es sei darauf verwiesen, daß Speicher-Subsysteme, die keine Rotation-Chipsauswahleinrichtung aufweisen, 4 unterschiedliche Arten von Speicherplatten erfordern. Dies bedeutet, daß, wenn ein Anwender anfänglich einen 16k-Speicher erwirbt, die erste Speicherplatine die 16 k-RAM-Chips in der Speicherzelle 0 aufweisen muß, da die der Platine zugeführten und auf dieser decodierten Adreßsignale dieser Zeile zuzuführen sind. Wenn der Anwender eine Erweiterung des Speicher-Subsystems auf 32 k wünscht, so muß ein zweiter Typ von Speichermodulplatine dem Subsystem hinzugefügt werden. Die Zeile der 16 k RAM-Chips muß auf Grund der Verdrahtung und Decodierung der Adreßsignale in der Speicherzeile 1 angeordnet werden.

In gleicher Weise erfordert eine Erweiterung des Speicher-Subsystems auf 48 k oder 64 k erneut die Hinzufügung VDn ein oder zwei neuen Arten von Speichermodulplatinen. Die Platine, die eine Kapazitätserweiterung des Speichers auf 48 k bildet, weist eine Zeile von 16 k RAM-Chips in der Speicherzeile 2 auf, während die der Kapazitätserweiterung auf 64 k dienende Platine eine Zeile von 16 k RAM-Chips der Speicherzeile 3 besitzt.

Im Gegensatz hierzu wird durch die Rotations-Chipauswahleinrichtung gemäß der vorliegenden Erfindung die Forderung nach 4 unterschiedlichen Platinentypen vermieden. Die erfindungsgemäße Anordnung erfordert tatsächlich nur einen einzigen Platinentyp bei der Erweiterung. Diese Platine weist gemäß F i g. 4 eine Zeile von 16 k RAM-Chips in der Speicherzeile 0 auf.

Im Falle der ersten 16 k-Speichermodulplatine sind die Stellungen 1 —4 des Segmentschalters 20-82 geöffnc. und o'l? 3πΊ?ρ?η Stellungen der Schaher 20-80 und 20-82 sind geschlossen. Hierdurch wird angezeigt, daß der Adresse* bereich für diesen Speicherm&dul sich von 0 bis 16 k des adressierbaren Speicherplatzes erstreckt. Die Position 1 des Funktionsschalters ist geschlossen, um das zusätzliche Adreßbitsignal MAIRA611 zu liefern, welches erforderlich ist, wenn die Abschnitte 20-2 und 20-3 mit 16 k RAM-Chips bestückt sind.

Die Positionen 3 und 4 des Funktionsschalters 20-100 sind ebenfalls geschlossen, um die Zuführung der hochrangigen 2 Bits der Segment-Identifizierbits des ankommenden Adreßwortes zu gestatten, das dem A-Operandeneingang des Addierschaltkreises 20-102 zugeführt wird. Es sei vermerkt, daß diese Adreßbits des ankommenden Adreßwortes durch ihre Codierung festlegen, welche Zeile von Chips innerhalb der Abschnitte 20-2 und 20-3 auszuwählen ist Die Positionen 7 und 8 des Funktionsschalters 20-100 sind geschlossen, wodurch ein Code von »00« an die Inverterschaltkreise 20-104 und 20-106 angelegt wird. Dieser Code legt die Speicherzeile fest, an der mit der Adressierung begonnen wird.

in diesem speziellen Beispiel beginnt di' essierung mit der Speicherzeile 0. Der Wert »0u« entsprechend der Speicherzeile wird jedoch von den Zeilenadreßsignalen des Adreßwortes subtrahiert, das von der Sammelschiene 10 dem Speicher-Subsystem 20 zugeführt wird. Dief geschieht durch Ausführung einer Zweier-Komplementaddition mit den Adreßsignalen, die dem ß-Operandeneingang des Addierers 20-102 zugeführt werden.

Es wird somit ein Wert von 0 von den Adreßsignalen am /1-Operandeneingang subtrahiert. Es findet daher keine Modifika'jn oder Änderung der Zeilenadreßsignale durch den Addierschaltkreis 20-102 statt. Das am summierenden Ausgangsanschluß des Addierschaltkreises 20-102 auftretende Ergebnissignal wird den Auswahianschlüssen des Decodierschaltkreises 20-110 zugeführt. Wenn das geeignete Segment adressiert worden ist, so verursachen die dem Multiplexerschaltkreis 20-86 zugeführten Auswahlsignale entweder die Auswahl der Position 0,1,2 oder 3, was dazu führt, daß das Signal MPRASAOO auf den Bmärwert »1« gesetzt wird. Zur gleichen Zeit wird keine der Positionen des Multiplexerschaltkreises 20-84 ausgewählt, was dazu führt, daß das Signal MPRESBOO auf dem Binärwert »0« verbleibt

Das NAND-Gatter 20-89 setzt das Signal MMPRES10 auf den Binärwert »1«. Dies führt dazu, daß das UND-Gatter 20-142 die Umschaltung des Signales MMPRASlO auf den Binärwert »1« gestattet. Der Decodierschaltkreis 20-110 setzt das Ausgangssignal MPCSOOOO auf den Binärwert »0«, woraufhin das NAND-Gatter 20-120 das Signal MSROWOlO auf den Binänvcrt »1« setzt. Infolgedessen setzt das NAND-Gatter 20-130 das Zeilenauswahlsignal MTRASOOO auf den Binärwert »0«, wodurch die Zeile der Chips 20-20 bis 20-35 für den Betrieb freigegeben wird.
Wenn der Anwender eine Erweiterung des Speicher-

Subsystems auf eine 32 k-Kapazität wünscht, so wird eine weitere 16 k-Speichermodulplatine mit gegenüber der ersten Platine identischem Aufbau zu dem Speicher-Subsystem 20 hinzugefügt. Erneut ist die Zeile der 16 k RAM-Chips permanent in der Speicherzeile 0 angeordnet

Im Falle der zweiten Platine sind nunmehr die verschiedenen Adre3sammelschiene- und Datenanschlüsse mit denjenigen der ersten Platine identisch. Die Stellungen 5—8 des Segnientschaitcrs 20-82 sind jedoch °eöffnet. Hierdurch wird ein Adressenbereich von 16 k bis 32 k an adressierbarem Speicherplatz gebildet Ferner sind die Stellungen 7 und 8 des Fur.ktionsschalters 20-100 auf einen Code von »01« eingestellt, wodurch angezeigt wird, daß die Adressierung mit der Speicherzeile 1 beginnt. Es wird dementsprechend ein Wert von »01« von den eingehenden Zeilenadreßsignalen abgezogen, die dem Λ-Operandeneingang des Addierers 20-102 zugeführt werden. Es ergibt sich somit, daß der Addierschaltkreis 20-102 die eingehenden Adreßsignale modifiziert und eine Gruppe von logischen Adreßsignalen erzeugt, die die Auswahl der Chips innerhalb der Speicherzeile 0 gestatten. Dies bedeutet, daß die logischen Adreßsignale, die am Ausgangsanschluß des Addierschaltkreises 20-102 auftreten, den Decodierschaltkreis 20-110 veranlassen, das Zeilenauswahlsignal MRCSOOO auf den Binärwert »0« zu setzen.

Um die Speicherkapazität des Speicher-Subsystems 20 auf 48 k zu erweitern, wird eine weitere Speichermoduiplatine mit zu den vorangegangenen PlaMnen identischem Aufbau dem Subsystem hinzugefügt. Das heißt die Speicherplatine wird so angeschlossen, daß sie die gleichen Sammelschieneneingangssignale und Adreß- und Datensignale empfängt. Die Segmentschalt^r 20-80 und 20-82 sowie der Funktionsschalter 20-100 werden jedoch folgendermaßen eingestellt Die Stellungen 1 —4 des Segmentschalters 20-80 sind geöffnet, und die Stellungen 7 und 8 des Funktionsschalters 20-100 sind auf einen Code von »10« eingestellt Letzteres bedeutet daß die Stellung 7 des Schalters geöffnet ist, während die Stellung 8 geschlossen ist. Durch diesen Code wird vorgegeben, daß die Adressierung mit der Speicherzeile 2 beginnt

Im Betrieb wird von den eingehenden Zeilenadreßsignalen ein Wert »10« durch den Addierschaltkreis 20-102 subtrahiert Die sich am Summenausgang des Addierschaltkreises 20-102 ergebenden Signale veranlassen den Decodierschaltkreis 20-110 erneut, das Auswahlsignal MRCOOOO auf den Binärwert »0« zu setzen.
Wenn das Spaicher-Subsystem 20 auf seine maximale Kapazität von 64 k erweitert wird, so wird e.ine vierte Speichermodulplatine mit gegenüber den ersten drei Platinen identischem Aufbau dem Subsystem 20 hinzugefügt In diesem speziellen Fall werden die Stellungen 5—8 des Segmentschalters 20-80 geöffnet um einen Adreßbereich zwischen 48 und 64 k festzulegen. Der Funktionsschalter 20-100 wird so eingestellt, daß ein Code von »11« an die Eingänge der Inverterschaltkreise 20-104 und 20-106 angelegt wird Dies bedeutet daß die

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Adressierung mit der Speicherzeile 3 beginnt

Während des Betriebs modifiziert der Addierschaltkreis 20-102 die an den .A-Operandeneingang angelegten Zeilenadreßsignale mit dem die Start-Speicherzeile anzeigenden codierten Wert, um eine Gruppe von logisehen Adreßsignalen zu erzeugen, die die Auswahl der in der Speicherzeile 0 angeordneten Chips hervorrufen. Dies bedeutet, daß der Addierschaltkreis 20-102 Ausgangssignale erzeugt, durch die der Decodierschaltkreis 20-110 in die Lage versetzt wird, das Signa! MRCSQOOO auf den Binärwert »0« zu setzen.

Aus Vorstehendem ist erkennbar, daß die rotierende Chipauswahlvorrichtung mit identischem Aufbau innerhalb der Speichermodulplatinen die Auswahl der Chips innerhalb der Speicherzeile 0 gestattet, wobei dies unabhängig vun der Tatsache geschieht, daß die Eingangs-Adreßsignale auf Grund ihrer Codierung eine unterschiedliche Speicherzeile festlegen.

In Fig. 5b sind Typen von Speicherplatinen für verschiedene Kapazitäten des Speieher-Subsystems 20 dargestellt Es sei darauf verwiesen, daß diese Platinentypen aufgebaut werden, indem die Speichermodulpiatine mit 1,2 oder 4 Zeilen von Chips in der in F i g. 5b dargestellten Weise bestückt wird. In jenen Fällen, in denen eine Erweiterung möglich ist (d.h. bei 16 k und 32 k Speicherkapazitäten) wird jedoch die Erweiterung durch die Verwendung der gleichen Platinentypen erzielu

Es sei festgehalten, daß die Einrichtung gemäß der vorliegenden Erfindung den Aufbau von Speicher-Subsystemen mit einem einzigen Typ von Speichermodulpiatine gestattet. Ferner können mit Ausnahme einer Speichermodulpiatine, die vollständig bestückt ist. unterschiedliche Typen von Speichermoduiplatinen unter Verwendung eines einzigen Piatinentyps erweitert werden. Diese Einrichtung gestattet es dem Hersteller solcher Speicher-Subsysteme, einen Platinentyp zu bauen und für Wartungszwecke diesen einen Platinentyp auf Lager zu nehmen.

Der Fachmann sei darauf verwiesen, daß die gleiche Anordnung im Zusammenhang mit anderen Arten von Speicherchips, wie beispielsweise programmierbaren Festwertspeichern (PROM), Festwertspeichern (ROM), usw verwendet werden kann. Es sei vermerkt, daß dies erwünscht sein kann, wenn solche PROM-Chips fest in einer bestimmten Speicherzeile angeordnet sind. Der Ausdruck »fest angeordnet« bezieh; sich jedoch nicht nur auf eine feste mechanische Verbindung: dieser Ausdruck soll auch solche Anordnungen umfassen, bei denen die PROM- bzw. RAM-Chips für alle praktischen Anwendungszwecke permanent in einer solchen Speicherzeile angeordnet sind.

Andere Änderungen können hinsichtlich des bevorzugten Ausführungsbeispieles vorgenommen werden; beispielsweise kann der Teil der Eingangsadreßsignale als direkter Eingang dem Addierschaltkreis 20-102 zugeführt werden, wenn die Verwendung nur eines Types von RAM-Chip gewünscht ist. Ebenfalls können unterschiedliche Schaltkreisanordnungen für die Feststellung von Adressen innerhalb eines vorgegebenen Bereiches von Adressen zusammen mit der erfindungsgemäßen Einrichtung verwendet werden.

Hierzu 6 Blatt Zeichnungen

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Claims (1)

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Patentansprüche:

1. Speicher-Subsystem mit wenigstens einer Speichermodulplatine, die einen Steuerabschnitt und einen Speicherabschnitt mit wenigstens einer Anzahl von Zeilenspeicherplätzen für Speicherchips aufweist, wobei jede Speicherzeile einem gleichgroßen Zuwachs des adressierbaren Speicherplatzes dient, dadurch gekennzeichnet, daß der Speicherabschnitt umfaßt:

eine Anzahl adressierbarer Speicherchips zur Bildung mehrerer Speicherplätze für den Zuwachs an Speicherplatz, wobei die Chips an vorbestimmten Speicherplätzen einer Zeile angeordnet sind; und daß der Steuerabschnitt umfaßt: ein Register für die Aufnahme eines Teiles von mehreren Adreßsignalen zum Zugriff auf einen der Speicherplätze in dem Zuwachs an Speicherplatz, wobei dieser Teü der Adreßsignale durch seine Codierung die Zeile vo^Chips festlegt, auf die zugegriffen wird; eine Rotationsauswahl-Schalteinrichtung für die selektive Erzeugung von Signalen, die durch ihre Codierung eine gesuchte Start-Speicherzeile für die Speicherchips dieses Speicherabschnittes festlegen; eine arithmetische Einrichtung, der dieser Teil der Adreßsignale und die codierten Signale der Rotationsauswahl-Schalteinrichtung zugeführt werden und die daraufhin logische 7eilen-Adreßsignale erzeugt, um auf die Anzahl von Speicherchips Zugriff zu nehmen, wenn dieser Teil der Adreßsignale einen Zeilenspeichtrplatz vorgibt, der von dem vorbestimmten Speicherplatr. versc! iden ist.

2. Speicher-Subsysterr nach Anspruch 1, dadurch gekennzeichnet, daß der vorbt iimmte Zeilenspeicherplatz dem Zeilenspeicherplatz 0 entspricht, was durch die Signale festgelegt ist, die die Start-Speicherzeile vorgeben.

3. Speicher-Subsystem nach Anspruch 1. dadurch gekennzeichnet, daß der Steuerabschnitt ferner eine Decodiereinrichtung aufweist, die selektiv an die Anzahl von Speicherchips angeschlossen und in der vorbestimmten Anzahl von Zeilenspeicherplätzen enthalten ist, welche an die arithmetische Einrichtung für den Empfang der logischen Zeilenadreßsignale angeschlossen sind, wobei die Decodiereinrichtung auf Grund der logischen Zeilenadreßsigna-

Ie Signale für die Freigabe des Betriebs der Anzahl von adressierbaren Speicherchips in der vorbestimmten Anzahl von Zeilenspeicherplätzen erzeugt, wenn der genannte Teil der Adreßsignale einen von dem vorbestimmten Zeilenspeicherplatz unterschiedlichen Zeilenspeicherplatz festlegt.

4. Speicher-Subsystem nach Anspruch 3, dadurch gekennzeichnet, daß die Rotationsauswahl-Schalteinrichtung mehrere manuell auswählbare Schalterpositionen aufweist, die der Erzeugung binär codierter Signale dienen, welche die gesuchte Start-Speicherzeile festlegen.

5. Speicher-Subsystem nach Anspruch 4. dadurch gekennzeichnet, daß die arithmetische Einrichtung einen Addierschaltkreis mit ersten und zweiten Gruppen von Eingangsanschlüssen und einer Gruppe von Ausgangsanschlüssen aufweist, wobei der ersten Gruppe von Eingangsanschlüssen der genannte Teil der Adreßsignale und der zweiten Gruppe von Eingangsanschlüssen die genannten binär codierten Signale zugeführt werden, und daß der Addierschalt-

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5G

55 kreis eine vorbestimmte arithmetische Operation mit den Eingangssignalen ausführt, wodurch an der Gruppe von Ausgangsanschlüssen die logischen Zei-Ienadreßsignale erzeugt werden.

6. Speicher-Subsystem nach Anspruch 5, dadurch gekennzeichnet, daß die vorbestimmte arithmetische Operation einer Subtraktion entspricht

7. Speicher-Subsystem nach Anspruch 5, dadurch gekennzeichnet, daß der Steuerabschnit! ferner mehrere Inverterschaltkreise umfaßt, von denen jeder mit einer der verschiedenen manuell auswählbaren Schaiterpositionen und einem Eingangsanschluß der zweiten Gruppe in Reihe geschaltet ist, so daß das Komplement dei codierten binären Signale den Eingangsanschlüssen der zweiten Gruppe zugeführt wird, und daß der Addierschaltkreis die Subtraktion durch 2er-K.ompIementaddition der Eingangssignalc ausführt, um die logischen Zeilenadreßsignale m bilden.

8. Speicher-Subsystem nach Anspruch 3, dadurch gekennzeichnet, daß jeder der Speicherchips einen Zeilenadreß-Tast-Freigabesignaleingang aufweist und daß die Decodiereinrichtung einen Decodierschaltkreis mit mehreren an die Gruppe von Ausgangsanschlüssen des Addierschaltkreises angeschlossenen Eingangsanschlüssen und mit mehreren Ausgangsanschlüisen aufweist, wobei vorbestimmte Ausgangsanschlüsse an den Zeilenadreß-Tast-Freigabesignaleingang eines jeden der Anzahl von Speicherchips der vorbestimmten Speicherzeile angeschlossen sind, um diese Anzahl von Speicherchips auf Grund der logischen Zeilenadreßsignale in Betrieb zu nehmen.

9. Speicher-Subsystem nach Anspruch 3, dadurch gekennzeichnet, daß der Steuerabschnitt ferner einen Speicherpräsenzschaltkreis aufweist, welcher umfaßt:

eine Segment-Auswahleinrichtung zur selektiven Erzeugung von Ausgangssigna'en, die festlegen, welcher Zuwachs an Adreßspeicherplatz durch die in dem Speicherabschnitt enthaltenen adressierbaren Speicherchips vorzusehen ist; einen Selektor, dem die Ausgangssignale der Segment-Auswahleinrichtung und der genannte Teil der Speicheradreßsignale zugeführt werden, um den Zuwachs an Adreßspeicherplatz festzulegen, auf den Zugriff zu nehmen ist, wobei der Selektor auf Grund des genannten Teiles der Speicheradreßsignale Signale erzeugt, dit- anzeigen, ob der Zuwachs, auf den zuzugreifen ist, innerhalb der durch die Segment-Auswahleinrichtung festgelegten Zuwächse liegt; und

ein an den Selektor und die Decodiereinrichtung angeschlossenes Gatter, das deren Signale logisch kombiniert, um den Zugriff auf die Speicherchips des vorbestimmten Zeilenspeicherplatzes nur freizugeben, wenn die Segment-Auswahleinrichtung ein Ausgangssignal erzeugt, das anzeigt, daß dieser Speicherabschnitt diesen Zuwachs umfaßt.

10. Speicher-Subsystem nach Anspruch 9.dadurch gekennzeichnet, daß die Segment-Auswähleinnchtung eine Anzahl manuell auswählbarer Schalterpositionen aufweist, wobei jede Schalterposition ein verschiedenes Ausgangssignal für die Festlegung eines unterschiedlichen Zuwachses in dem adressierbaren Speicherraum erzeugt und eine vorbestimmte Schalterposition sich in einem vorbestimmten Zustand befindet, um das Ausgangssignal zu erzeugen.

11. Speicher-Subsystem nach Anspruch 10, dadurch gekennzeichnet, daß der Selektor mehrere Daten-Auswahlanschlüsse, mehrere Eingangsanschlüsse, deren Anzahl der Anzahl auswähJbarer Schalterpositionen entspricht, und wenigstens einen Ausgangsanschluß aufweist, wobei den Daten-Auswahlanschlüssen Signale entsprechend dem genannten Teil der Adreßsigi.ale zugeführt werden, jeder Eingangs?nschluß an eine entsprechende auswählbare Schalterposition angeschlossen ist und der Ausgangsanschluß an das Gatter angeschlossen ist, so daß der Selektor auf Grund des genannten Teiles der Adreßsignale das Ausgangssignal einer auswählbaren Schalterposition an seinem Ausgangsanschluß ausgibt, um anzuzeigen, ob der Speicherabschnitt diesen Zuwachs enthäk

12. Speicher-Subsystem nach Anspruch 11, dadurch gekennzeichnet daß das Gatter mehrere NAND-Schaltkreise mit mehreren Eingangsanschlüssen umfaßt, wobei einem Eingangsanschluß eines jeden NAND-Schaltkreises das Ausgar.gssigna! des Selektors und einem anderen Einga· gsanschluß das Ausgangssignal des Decodierschaltkreises zugeführt wird.

13. Speicher-Subsystem nach Anspruch 1, dadurch gekennzeichnet, daß die Anzahl der adressierbaren Speicherchips des Speicherabschnittes einen wahlfreien Zugriff aufweisen (RAM Chips) und permanent in der vorbestimmten Speicherzeile engeordnet sind.

14. Speicher-Subsystem nach Anspruch 1, dadurch gekennzeichnet, daß die Anzahl der adressierbaren Speicherchips des Speicherabschnittes programmierbare Festwertspeicherchips (PROM Chips) darandergrenzenden Adressenspeicherraum unter Verwendung des gleichen Typs von Speichermodulplatinen zu bilden.

18. Speicher-Subsystem nach Anspruch 17, dadurch gekennzeichnet, daß das Subsystem erweitert wird, um eine vierte Speichermodulplatine zu umfassen, die in ihrem Aufbau zu der ersten Speichermodulplatine identisch ist und die Anzahl von adressierbaren Speicherchips permanent nur in der genannten vorbestimmten Speicherzeile aufweist, wobei die Rotationsauswahl-Schalteinrichtung der vierten Speichermodulplatine binär codierte Signale mit dem Wert »11« erzeugt, um einen aus vier gleichen Zuwächsen von Speicherchips bestehenden aneinandergrenzenden Adressenspeicherraum unter Verwendung des gleichen Typs von Speichermodulplatinen zu bilden.

19. Speicher-Subsystem nach Anspruch 18, dadurch gekennzeichnet, daß die Segment-Auswahleinrichtungen der dritten und /irten Speichermodulplatincn Ausgangssigr.alc Cizwgcn, die dritte und vierte Zuwächse des Adreßspeicherraumes vorgeben.