DE2926525A1

DE2926525A1 - Einrichtung zum lesen von daten von einer rotierenden magnetplatte

Info

Publication number: DE2926525A1
Application number: DE19792926525
Authority: DE
Inventors: Albert L Anderson
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1978-07-17
Filing date: 1979-06-30
Publication date: 1980-02-07
Also published as: GB2026288B; AU531795B2; FR2431736A1; FR2444278A1; JPH0465474B2; JPS5532297A; AU4641979A; JPS63177368A; US4231071A; GB2026288A; CA1139435A; FR2431736B1

Description

Einrichtung zum Lesen von Daten von einer rotierenden Magnetplatte

Die Erfindung betrifft eine Einrichtung zum Lesen von Daten von einer rotierenden Magnetplatte gemäß dem Oberbegriff des Anspruchs 1 .

Es sind verschiedene Systeme zum Aufzeichnen von Binärdaten auf einem magnetischem Medium bekannt. Das Aufzeichnen von Binärdaten auf rotierenden Magnetplatten, wobei ein Sektor-Spurformat angewendet wird, ist üblich. In derartigen Systemen werden magnetische Lese-/Schreibköpfe verwendet, um Daten auf die rotierende Platte und von dieser zu übertragen. Die Platte ist hierbei in eine Anzahl konzentrischer Spuren aufgeteilt, die jeweils eine Anzahl verschiedener Segmente oder Sektoren mit identifizierbaren Bereichen aufweisen, in welchen Daten aufgezeichnet werden können. Eine Information wird auf der Platte durch eine Anzahl magnetischer Flußumkehrungen bzw. Ummagnetisierungen an normalerweise genau festgelegten Stellen in

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den Sektoren gespeichert. Eine genaue Lage- oder Positionssynchronisierung der Lese- und Schreiboperationen ist infolgedessen für ein genaues Ausblenden oder Extrahieren von Information aus den Ummagnetisierungen erforderlich. Aus diesem Grund wird ein "Takt" oder Synchronisiersignal zusammen mit den Daten aufgezeichnet. Bei der Leseoperation wird eine phasenstarre Schleife(PLL) verwendet, um das Synchronisiersignal festzulegen, um dadurch einen internen Zeitbasisbezug zu erzeugen, so daß geforderte Daten von der richtigen Stelle auf der Platte gelesen werden können.

Herkömmliche Plattenieseeinrichtungen können jedoch (bei einem Durchgang der Platte ) nur bei einer einzigen Schreibdichte für alle Datenfelder auf der Platte, d.h. entweder bei einer einfachen oder bei einer doppelten Schreibdichte, lesen und dekodieren. Nach Kenntnis der Anmelderin ist bei keiner der herkömmlichen Plattenaufzeichnungssystemen die Möglichkeit vorgesehen, auf welchen Daten mit einer ersten Schreibdichte in einem ersten Sektor und mit einer zweiten Schreibdichte in einem zweiten Sektor aufgezeichnet sind, ohne daß zwei Durchläufe (d.h. einer für jede Schreibdichte) erforderlich sind.

Dies ist zumindest zum Teil auf die Schwierigkeiten aufgrund der Bitverschiebung zurückzuführen. Infolge der Wechselwirkung bei eng angeordneten magnetischen Feldern auf den Aufzeichnungsspuren einer Platte kann ein Binärzeichen, z.B..eine binäre "eins" tatsächlich auf der Platte an einer Stelle aufgezeichnet werden, die sich etwas von der unterscheidet, an welcher dem Aufzeichnungskopf befohlen wird, die Information einzuschreiben. Beispielsweise können die Ummagnetisierungen, die diesen zwei benachbarten "Einsen" entsprechen, entweder einander abstoßen oder anziehen. Diese Wirkung ist als "Bitverschieben" bekannt. Ein Plattenaufzeichnungssystem muß, um eine zuverlässige Datenrückgewinnung zu schaffen, einem Bitverschieben angepaßt werden können.Selbst wenn eine phasenstarre Schleife

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zum Verfolgen der aufgezeichneten Information während des Lesevorgangs verwendet wird, kann ein Bitverschieben zu Schwierigkeiten führen. Hauptsächlich hat eine übermäßige Bitverschiebung zur Folge, daß die phasenstarre Schleife ihre Phasensynchronisierung verliert. Bisher ist die Wirkung einer Phasenverschiebung durch das bekannte Verfahren der Vorkompensation auf ein Minimum herabgesetzt worden. Das heißt, für jedes Bit wird eine bestimmte Bitverschiebung vorherbestimmt (und zwar aufgrund einer Überprüfung des Bitmusters der aufzuzeichnenden Daten) und das Aufzeichnungssystem ist hierauf eingestellt oder gleicht dies aus. Folglich wird der Aufzeichnungskopf mit einem Signal versehen, das aufzuzeichnen ist, wenn es sich an einer Stelle befindet, welche gegenüber der nominellen Bitaufzeichnungsstelle um einen Wert verschoben ist, welcher gleich der vorbestimmten Bitverschiebung oder entgegengesetzt zu dieser ausgerichtet ist; theoretisch wird das Bit dann an der nominellen Stelle geschrieben, die es tatsächlich besetzen sollte, wenn keine Bitverschiebung vorhanden wäre. Um dies durchzuführen, ist bei herkömmlichen Plattenlesesy sterne mit phasenstarren Schleifen (PLL) eine komplizierte Vorkompensationsschaltung erforderlich. Aber selbst bei einer derartigen Vorkompensationsschaltung kann es zu einer gewissen Bitverschiebung kommen, und eine übermäßige Bitverschiebung hat daher zur Folge, daß die phasenstarre Schleife (PLL) das Verriegeln bzw. Synchronisieren verliert. Bei einer Verringerung der Verstärkung der phasenstarren Schleife (PLL) nimmt deren Fähigkeit zu, das Verriegeln bzw. Synchronisieren bei Vorhandensein einer größeren Bitverschiebunq durch Vergrößeren deren Synchronisier- bzw. Gleichlaufb^reich zu erhalten. Hierbei bezieht sich der Begriff Synchronisieren oder Gleichlauf auf den Bereich, über welchen eine Phasensynchronisierung durch die phasenstarre Schleife beibehalten wird, nachdem sie anfangs einmal erreicht worden ist. Eine geringere Schleifenverstärkung erhöht jedoch auch die Erfassungszeit, d.h. die Zeit, welche die Schleife für eine Phasensynchronisierung bei den zu verfolgenden Daten benötigt. Jedoch muß die Erfassungszeit begrenzt werden, da die Anzahl an Bits,

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die zur Erfassung verfügbar sind, begrenzt ist, um das Speichermediunt wirksam auszunutzen. Bei herkömmlichen Ausführungen mußte infolgedessen die Verstärkung der phasenstarren Schleife (PLL) in einen begrenzten Bereich fallen, um sowohl eine schnelle Erfassung als auch einen Einfangbereich zu schaffen, der angemessen ist, sie zumindest an eine maßvolle Bitverschiebung anzupassen. Diese Zwänge sind bis jetzt Hindernisse im Hinblick auf die Ausführung einer praktisch verwertbaren Platten-Leseeinrichtung mit einem dynamischen PLL-Betriebsverhalten gewesen, um Platten mit Datenfeldern, die sowohl mit einer einfachen als auch einer doppelten Schreibdichte aufgezeichnet worden sind, automatisch anzupassen.

Die Erfindung soll daher eine Einrichtung zum Lesen von Daten schaffen, die auf Magnetplatten sowohl mit einer einfachen als auch einer doppelten Schreibdichte aufgezeichnet sind, wobei die Platten einige Sektoren, in welchen mit der einfachen Schreibdichte (density rate) aufgezeichnet ist , und andere Sektoren mit der doppelten Schreibdichte aufweisen. Ferner soll eine phasenstarre Schleife (PLL) für eine Magnetplatten-Leseeinrichtung geschaffen werden, mit welcher Daten gelesen werden können, die sowohl mit der einfachen als auch mit der doppelten Schreibdichte aufgezeichnet sind, wodurch dann keine Vorkompensation vorgenommen werden muß, um eine Bitverschiebung zu verhindern. Darüber hinaus soll in einer Magnetplatten-Leseeinrichtung eine phasenstarre Schleife mit einer automatisch einstellbaren Schleifenverstärkung geschaffen werden, die auf die von der Schleife durchzuführende Funktion (d.h. auf den Erfassungs- oder Synchronesier-Nachlaufbetrieb) anspricht. Schließlich soll noch eine Magnetplatten-Aufzeichnungseinrichtung geschaffen werden, bei welcher eine phasenstarre Schleife mit einer kurzen Erfassungszeit sowie einem breiten Einfangbereich vorgesehen ist.

Gemäß der Erfindung ist dies durch eine Einrichtung zum Lesen von Magnetplatten erreicht, auf welchen Daten in einem Spur-Sektorformat aufgezeichnet sind. Der Begriff "Platte" soll hierbei auch sogenannte "Floppy"-Disk oder flexible Magnetplatten sowie starre Platten einschließen. Die Daten können auf der

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Platte alle mit der "einfachen" Schreibdichte (density rate)_; alle mit der "doppelten" Schreibdichte oder gemischt mit jeweils einer dieser Schreibdichten, d.h. teilweise mit einer einfachen und teilweise mit einer doppelten Schreibdichte, aufgezeichnet sein. Bei Platten-Aufzeichnungssystemen mit einem Spur-Sektorformat ist jeder Sektor jeder Spur in zwei Abschnitte oder Felder aufgeteilt, nämlich ein Anfangs- oder Kopffeld und ein Datenfeld. Jedem dieser Felder ist eine vorausgehende Präambel zugeordnet. Folglich weist jeder Sektor eine erste Präamtel , ein "Anfangs- oder Kopffeld", eine zweite Präamtel und ein Datenfeld auf. Die Präambeln sind im allgemeinen beide dieselben und weisen eine besonders formatgebundene Folge von Bits auf, die von der phasenstarren Schleife (PLL) zum Erreichen eines Gleichlaufs verwendet werden. Um eine Kreuzbarkeit zu gewährleisten, beruhen die Präambeln im allgemeinen auf einem normalen Industrieformat, welches weitgehend akzeptiert wird. Mit Hilfe der Kopffeld-Präambel kann die phasenstarre Schleife (PLL) mit dem Ausgang des Lesekopfs synchronisiert werden, damit das Kopffeld gelesen werden kann. Das Kopf- oder Anfangsfeld enthält Information, um die besondere Spur und den besonderen Sektor zu kennzeichnen, welchen es und das dazugehörende Datenfeld zugeordnet sind. Da das Kopf- und das Datenfeld mit verschiedenen Geräten und möglicherweise mit etwas unterschiedlichen Frequenzen geschrieben werden können, können sie ohne weiteres zueinander phasenverschoben sein. Mit Hilfe der Datenfeld-Präambel kann die phasenstarre Schleife (PLL) bezüglich einer derartigen Phasenverschiedenheit oder -differenz eingestellt werden- Ein Zeichen, das auf jede Präamb el folgt, wird dann verwendet, um die Art des nachfolgenden Feldes anzuzeigen.

Die Erfindung betrifft somit die Verwendung und Steuerung einer phasenstarren Schleife (PLL) mit regelbarer Verstärkung, um das Lesen von Daten bezüglich der Stellen der aufgezeichneten Bits zu synchronisieren. Die phasenstarre Schleife (PLL) weist ein (Tiefpaß-)Schleifenfilter mit zweifacher Verstärkung auf, um einen Schleifenbetrieb mit zweifacher Verstärkung zu schaffen. Eine erste hohe Verstärkung wird in dem Schleifenfilter ange-

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wendet, um eine schnelle Synchronisierung der Daten d.h. eine Erfassung der Phase der Daten, zu ermöglichen. Sobald ein Gleichlauf bzw. eine Synchronisierung erreicht worden ist, wird die Verstärkung des Schleifenfilters wieder verringert, so daß eine übermäßige Bitverschiebung nicht ohne weiteres zur Folge hat, daß bei der Schleife die Synchronisierung verloren geht. Mit anderen Worten, dies ist eine schnell erfassende, phasenstarre Schleife (mit hoher Verstärkung und einem großen Erfassungsbereich) mit einem Gleichlaufbereich, welcher anfangs während der Erfassung gering ist und dann zunimmt, nachdem ein Gleichlauf erreicht worden ist.

Ein Präambel-Detektor fühlt das Vorhandensein einer Präambel und stellt dementsprechend die phasenstarre Schleife (PLL) auf einen schnellen Verriegelungs- bzw. Mitlaufbetrieb mit hoher Verstärkung ein. Am Ende der Präambel wird die Verstärkung der phasenstarren Schleife auf eine geringe Verstärkung und einen großen GIeichlaufbereich herabgesetzt. Die phasenstarre Schleife schafft auch ein Synchronisier- (d.h. Takt)Signal bei einer der zwei verschiedenen Frequenzen - eine Frequenz zum Lesen von Daten mit einfacherSchreibdichte und eine andere höhere Frequenz zum Lesen von Daten mit doppelter Schreibdichte. Die auf ein Steuerprogramm ansprechende Systemsteuereinrichtung gibt ein Signal ab, welches für jedes Datenfeld die entsprechende Frequenz für das durch die phasenstarre Schleife zugeführte Taktsignal wählt.

Da die Mischung von Auf zeichnungsschreibdichteti zu einer fehlerhaften Feststellung von Anfangs- oder Kopffeider führen kann, wird die Leseeinrichtung vorzugsweise in Verbindung mit einem neuen Kodierverfahren für doppelte Schreibdichten verwendet, das von der Anmelderin in einer US-Patentanmeldung mit dem Titel "Verfahren zum Aufzeichnen von Daten auf Magnetplatten bei verschiedenen Schreibdichten" beschrieben hat, die am selben Tag wie die vorliegende Anmeldung in USA eingereicht worden ist.

Gemäß der Erfindung ist somit eine Einrichtung zum Lesen von Daten

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von einer rotierenden Magnetplatte geschaffen, auf welcher Daten entweder mit einer "einfachen" oder einer "doppelten" Schreibdichtefrequenz oder mit beiden Frequenzen auf verschiedenen Sektoren derselben Platte aufgezeichnet worden sind. Die Information der Schreibdichtefrequenz wird zum Steuern der Frequenz eines von einer phasenstarren Schleife (PLL) erzeugten Zeitsteuersignal verwendet- Hierbei steuert die phasenstarre Schleife (PLL) das Lesen von Daten zeitlich entsprechend einem auf der Platte aufgezeichneten Synchronisiersignal. Um die Bitverschiebung anzupassen, die mit einer derartigen Datenaufzeichnung in verschiedenen Schreibdichten verbunden ist, ist die phasenstarre Schleife mit einem Tiefpaßfilter mit einer doppelten Verstärkung versehen. Eine hohe Verstärkung wird bei dem Filter der phasenstarren Schleife angwendet, bis ein Gleichlauf erreicht wird, um den Erfassungsbereich zu vergrößern und die Erfassungszeit zu verringern; die Verstärkung des Schleifenfilters wird bei der Erfassung verringert, um einen größeren Gleichlaufbereich zu schaffen und um die Systemempfindlichkeit bezüglich einer Bitverschiebung der Daten zu verringern, um dadurch die Notwendigkeit einer Vorkompensation der Bitaufzeichnungsstellen zu verhindern.

Nachfolgend werden bevorzugte Ausführungsformen der Erfindung unter Bezugnahme auf die anliegenden Zeichnungen im einzelnen erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild einer Platten-Leseeinrichtung gemäß der Erfindung;

Fig. 2 ein Blockschaltbild eines Präambel-Detektors der Platten-Leseeinrichtung derFig. 1;

Fig. 3 einBlockschaltbild der phasenstarren Schleife der Platten-Leseeinrichtung der Fig. 1;

Fig. 4 ein Blockschaltbild der Datentrennexnrichtung der Platten-Leseeinrichtung der Fig. 1 ;

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ORIGINAL INSPECTED

Fig. 5 eine schematische Schaltung des Präambel-Detektors der Fig. 2;

Fig.6A und 6B eine schematische Schaltung der phasenstarren Schleife der Fig. 3; und

Fig.7A und 7B eine schematische Schaltung der Datentrenneinrichtung der Fig. 4.

In Fig. 1 ist in Form eines Blockschaltbilds die Platten-Leseeinrichtung 10 gemäß der Erfindung dargestellt. Eine Lesekette bzw. ein Verstärker 20 erhält ein analoges Signal auf einer Eingangsleitung 22 von einem (nicht dargestellten) Lesekopf. Der Leseverstärker 20 verstärkt und normiert das Signal von dem Lesekopf, und schafft ein digitales Ausgangssignäl auf einer Leitung 24. Das digitale Ausgangssignal des Leseverstärkers entspricht dem digitalen, auf der Platte aufgezeichnetenSignal. Da Daten auf der Platte nur an ganz bestimmten Stellen aufgezeichnet sind, die bestimmten Zeitpunkten bezüglich des Leseketten-Ausgangssignals entsprechen, muß eine Bezugszeitbasis geschaffen werden, damit die aufgezeichneten Daten synchron ausgelesen werden können. Aus diesem Grund wird eine Zeitsteuerinformation zusammen mit den Daten aufgezeichnet, indem ein Synchronisierbitstrom mit den Datenbits verschachtelt wird; die zeitliche Steuerung des Synchronisierbitstroms wird mittels einer phasenstarren Schleife (PLL) 26 wiedergewonnen.

Der digitale Ausgang des Leseverstärkers 20 wird der phasenstarren Schleife 26 über ein Datenverknüpfungsglied 26 zugeführt, welches ein herkömmliches Bauelement in derartigen Systemen ist und zur Durchführung einer Bestandsprüfung an dem System verwendet wird. Das Verknüpfungsglied erhält zwei Eingänge, nämlich einen Eingang auf der Leitung 24 von dem Leseverstärker 20 und einen weiteren Eingang aufeiner Leitung 38, über welche ein Prüfsignal (WT DATA) zugeführt wird. Der Ausgang des Verknüpfungsglieds (Leitung 32) weist in Abhängigkeit von dem Zustand eines Steuersignals, das über eine Steuerleitung 39 an das Verknüpfungsglied angelegt wird, entweder dasSignal auf der Leitung 24 oder

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das Signal auf der Leitung 38 auf. Das Ausgangssignal wird der phasenstarren Schleife 26, einem Präambeldetektor 34 und einer Datentrenneinrichtung 36 zugeführt. Die Arbeitsweise jeder dieser Schaltungsblöcke wird unten im einzelnen noch erläutert.

Zum Steuern der phasenstarren Schleife (PLL) mit zweifacher Verstärkung schafft der Präambel-Detektor 34 ein Paar Steuersignale, entsprechend welchen die phasenstarre Schleife entweder einem Betrieb mit hoher oder mit niedriger Verstärkung auswählt, oder in Ruhestellung geht (d.h. gesperrt wird). Um die jeweilige Arbeitsweise anzuzeigen, wird der Betrieb derphasenstarren Schleife mit hoher Verstärkung als der "schnelle" Verriegelungs- bzw. Synchronisierbetrieb " bezeichnet. Das erste Steuersignal von dem Präambel-Detektor legt fest, ob die phasenstarre Schleife in dem schnellen Synchronisierbetrieb arbeitet. Folglich wird dies als das "schnelle Synchronisiersignal bezeichnet. Wenn dieses Signal beispielsweise eine binäre "1" oder hoch ist, arbeitet die phasenstarre Schleife in dem schnellen Synchronisierbetrieb, während wenn das schnelle Synchronisiersignal eine binäre "0" oder niedrig ist, schaltet die phasenstarre Schleife auf den Betrieb mit einem weiten Einfangbereich und niedriger Verstärkung um. Das zweite Steuersignal der phasenstarren Schleife wird als Sperrsignal bezeichnet. Wenn dies Signal hoch ist, wird der Oszillator (VCO) der phasenstarren Schleife (PLL) abgeschaltet - gesperrt -, und der P hasenvergleicher der phasenstarren Schleife wird initialisiert, einen Nullphasen-Fehler anzuzeigen. Folglich legt das Sperrsignal fest, wann die phasenstarre Schleife arbeitet und das schnelle Synchronisiersignal steuert das dynamische Betriebsverhalten der Schleife.

Obwohl das Präambelformat nicht irgendein bestimmtes Bitmuster sein muß, um einen Kreuz-Kompatibilität zu gewährleisten, d.h. die Fähigkeit eines Systems, mit einem anderen System aufgezeichnete Platten zu lesen, werden im allgemeinen normale bzw. Standardpräambeln verwendet. Beispielsweise ist für die laufenden Industrie-Standardwerte für Floppy Disk oder flexible Magnetplatten die Präambel im allgemeinen sechs 8-Bit-Bytes von binären "0".

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Um einen Sicherheitspielraum zu schaffen, ist der vorliegende Präainbeldetektor 34 folglich entsprechend ausgelegt, um anzuzeigen, daß er eine Präambel gefunden hat, wenn er vier benachbarte bzw. aufeinanderfolgende Bytes von Nullen festgestellt hat. Insbesondere wird, sobald der Präambeldetektor ein erstes einzelnes Byte von Nullen gefunden hat, das Sperrsignal niedrig, wodurch der PLL-Oszillator zu laufen beginnt. Die phasenstarre Schleife arbeitet anfangs auf dem schnellen Synchronisierbetrieb (d.h. das schnelle Synchronisiersignal ist hoch) und sollte eine Synchronisierung mit den nächsten drei "folgenden Bytes aus Nullen erhalten. Am Ende des vierten Bytes aus Nullen wird angenommen, daß die phasenstarre Schleife eine Phasensynchronisierung erreicht hat, und die Datentrenneinrichtung 36 wird initialisiert, mit dem Betrieb zu beginnen. Die Datentrenneinrichtung trennt die Datenbits von dem Zusammengesetzen Signal, das von der Platte ausgelesen ist. Dies zusammengesetzte Signal besteht aus verschachtelten Strömen von Daten-(oder "Informations") Bits und aus Synchronisier-(oder "Takt"-)Bits. Das schnelle Synchronisiersignal wird am Ende des vierten Bytes der Präambel freigegeben (d.h. wird niedrig), so daß die phasenstarre Schleife auf niedrige Verstärkung umschalten kann.

In Fig. 2 bis 4 sind mehr ins einzelne gehende Blockschaltbilder des Präambledetektors, der phasenstarren Schleife bzw. der Datentrenneinrichtung dargestellt. Deren Schaltungsaufbau ist wiederum in den Figuren 5 bis 7 dargestellt.

Obwohl das Datenverknüpfungsglied 28 an sich für das Datenlesen nicht notwendig ist, ist es doch vorgesehen, um eine Wartungs-

/der
überprüfung des Präambeldetektors, phasenstarren Schleife und der Datentrenneinrichtung zu ermöglichen, indem die Leseeinrichtung mit einem speziellen Prüffolge-Bitmuster mit bekannten Eigenschaften und nicht mit den tatsächlichen (bekannten) "Daten" von der Magnetplatte betrieben wird. Wie inFig. 2 dargestellt, sind zwei Signale an dem Verknüpfungsglied 28 auf den Leitungen 24 und 38 vorgesehen. Entsprechend dem Zustand desSteuersignals

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("Wartungsbetrieb") auf der Leitung 24 gibt das Verknüpfungsglied 28 an seiner Ausgangsleitung 32 entweder das Signal auf der Leitung 24 oder das auf der Leitung 38 ab. Das erstere ist der digitalisierte Lesesignalausgang RD DATA des Leseverstärkers 20, während das Signal auf der Leitung 38 das vorerwähnte spezielle Prüfsignal WT DATA ist.

Der Präambeldetektor erhält den Ausgang des Verknüpfungsglieds 28 und überprüft das Vorhandensein eines Präambel-Bitmusters bei einem normalen Präambelformat aus sechs 8-Bit-Bytes aus Nullen; ist beispielweise der Präambeldetektor entsprechend ausgelegt, um das Vorhandensein einer Präambel beim Feststellen von vier Bytes aus Nullen nachzuprüfen. Wie oben ausgeführt, schafft der Präambeldetektor das Sperrsignal und das schnelle Synchronisiersignal. Diese beiden Signale werden zum Steuern der Arbeitsweise der phasenstarren Schleife 26 verwendet. Die phasenstarre Schleife weist gewöhnlich einen spannungsgesteuerten Oszillator (VCO) zum Erzeugeneines interen Takt-(d.h. Synchronisier-) Signals auf, dessen Phase mit dem von der Platte gelesenen Synchronisiersignal verglichen und phasenstarr bzw. synchronisiert gehalten wird. Der Ausgang des Verknüfpungsglieds 28 wird in dem Präambeldetektor an einen Bytezähler 46 angelegt. Der Bytezähler weist insbesondere einen Zähler 46a für das erste Byte und einen Zähler 46b für das vierte Byte auf. Wenn der Zähler 46a ein erstes Byte aus allen Nullen feststellt, wird das Sperrsignal niedrig, damit der VCO-Oszillator zu laufen beginnen kann. Das schnelle Synchronisiersignal wird zu diesem Zeitpunkt hoch, um die phasenstarre Schleife (PLL) in den Erfassungsbetrieb mit hoher Verstärkung zu setzen. Dies dauert für die nächsten drei Bytes an, zu welchem Zeitpunkt dann, wenn vier aufeinanderfolgende Bytes von Nullen festgestellt worden sind, das schnelle Synchronisiersignal (d.h. der Ausgang des Zählers 46b für das vierte Byte) niedrig wird, wodurch die phasenstarre Schleife auf Einfangbetrieb mit niedriger Verstärkung geschaltet wird.

Wenn während der drei Bytes, die auf das erste Nullbyte folgen,

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ein hohes Bit festgestellt wird, wird der Bytezähler 46 auf einen Zählerstand von null zurückgestellt, da das hohe Bit ein Zeichen dafür ist, daß fälschlicherweise eine Präambel angenommen worden ist. Diese Arbeitsweise dauert dann, wie vorstehend ausgeführt, beim Suchen der Präambel an.

Selbst bei mit doppelter Schreibdichte aufgezeichneten Datenfeldern werden das Präambel- und das Kopffeld mit der einfachen Schreibdichte aufgezeichnet. Der Benutzer schafft entsprechend seiner Kenntnis, wie die Daten für bestimmteSpursektoren aufgezeichnet wurden, ein Steuersignal, das anzeigt, ob das Datenfeld, welches folgt, als eine Aufzeichnung mit einfacher oder doppelter Schreibdichte gelesen werden soll. Unabhängig davon, welche Schreibdichtefrequenz verwendet wurde besteht der erste Schritt zum Wiederauffinden von aufgezeichneten Daten darin, eine Synchronisierung mit der Aufzeichnung zu erreichen. Die Daten-(d.h. Informations-)Bits können dann von den Zeitsteuerbits getrennt werden. Beispielsweise erfordert das Feststellen einer Präambel das Fühlen von 48 aufeinanderfolgenden Informationsbits, welche sich alle in dem binären Zustand null befinden. Wenn die Synchronisierbits nicht gesondert von den die Information enthaltenden Bits gelesen würden, könnte das Lesemuster sowohl 1'en und O¹en und nicht nur O¹en haben.

Da dies ein Unsicherheitsgrad bei der zeitlichen Steuerung der von der Platte gelesenen Datenbits selbst nach einer Synchronisierung mit den Zeitsteuerbits ist (beispielsweise infolge von DrehzahlSchwankungen und einer Bitverschiebung) wird ein "Fenster" (d.h. ein Steuersignal) erzeugt, wenn normalerweise Informationsbit erwartet werden, um Synchronisie±>its von Datenbits zu trennen, und damit der Bytezähler nur Datenbits "zählen" kann. Ein Bit, das in dieses Fenster fällt', wird Präsumptiv als ein Informationsbit nicht als ein Synchronisierbit gelesen, und ein Bit, das außerhalb des Fensters liegt, wird ignoriert. Normalerweise beträgt die Zeitdauer zwischen den Vorderflanken von Synchronisierbits oder zwischen Vorderflanken von Informationsbits bei Industriestandardwerten etwa 4 jis. Die Vorderflanke eines Datenbits liegt jedoch bei einer Zeitsteuerungenauxgkeit etwa 2\is weg von der

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Vorderflanke eines Synchronisierbits. Bei Vorliegen einer gültigen Präambel müssen alle Bits in dem Zustand 1 Synchronisierbits sein, da alle Informationsbit 0 sein müssen. Der Fenstergenerator 48 erzeugt folglich ein Fenstersignal von etwa 3με Länge, das 0,5 με nach der Vorderkante eines hohen Bits beginnt. Der Bytezähler 46 bewertet den logischen Pegel des Leseverstärker-Ausgangssignals während des Fensters und indiziert dessen Bitzählerstand nur, wenn ein niedriger Pegel vorhanden ist. Ein hoher Pegel zu einem Zeitpunkt während des Fensterintervalls macht die Annahme einer Präambel unwirksam und setzt den Bytezähler zurück.

Um eine genauer Steuerung des Fensterintervalls zu gewährleisten, wird der Fenstergenerator 48 durch einen verhältnismäßig schnellen Start-Stopp-Oszillator 52 angesteuert. Beispielsweise kann der Oszillator 52 mit einer Nennfrequenz von etwa 5mHz arbeiten. Um Einstellungen zu vermeiden und um eine genaue Zeitbasis für das Fenster zu schaffen, eignet sich hierfür gut ein Verzögerungsleitungsoszillator (wie er in Fig. 5 dargestellt ist). Der Oszillator 52 erhält als Steuereingang den Ausgang des Verknüpfungsglieds 38 auf der Leitung 32. Entsprechend einem Übergang von niedrig auf hoch (einem Synchronisierbit) auf der Leitung 32 beginnt der Oszillator 52 zu schwingen und gibt eine Schwingung auf der Leitung 54 ab. Der Ausgang des Oszillators 52 wird an den Eingangsanschluß des Präambelfenstergenerators 48 angelegt, welcher dann ein Fenster-Steuer-Signal auf der Leitung 56 für einen Datendetektor 58 schafft. Wie oben ausgeführt, ist das Steuersignal auf der Leitung 56, das auch als das Präambelbit-Fenstersignal bezeichnet wird, für eine Dauer von etwa 3μβ hoch, die bezüglich 2μβ mittig eingestellt sind, die auf die Vorderflanke des Synchronisierbits folgen, welches das Anlaufen des Oszillators auslöste.

Der Datendetektor 58 erhält auch den Ausgang des Verknüpfungsglieds 28 auf der Leitung 32. Wenn zu irgendeinem Zeitpunkt, solange das Präambelbit-Fenstersignal vorhanden ist, ein hohes Signal auf der Leitung 32 empfangen wird, führt die Ausgangsleitung 62 des Datendetektors 58 einen hohen Pegel,um anzuzei-

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gen, daß eine "1" in einem Informationsbit festgestellt worden ist, wodurch die Möglichkeit verneint wird, daß die frühere Folge von O'en ein Teil einer Präambel ist. Da der Zeitraum zwischen aufeinanderfolgenden Synchronisierbits etwa 4 με ist, belegt das Präambelbit-Fenstersignal abgesehen von dem Synchronisier bit selbst den größten Teil dieses Intervalls und stellt sicher, daß ein Datenbit, das sogar um einen beträchtlichen Wert verschoben worden ist, trotzdem richtig als ein Datenbit und nicht als ein Synchronisierbit gefühlt wird, um dadurch die Wahrscheinlichkeit einer falschen oder unrichtigen Feststellung einer Präambel herabzusetzen.

Der Bytezähler 46 wird um eine "1" weiter hinauf geschaltet, wobei mit null begonnen wird, sobald ein hohes Bit von dem Verknüpfungsglied 28 erhalten wird. Ein ODER-Glied 64, das als einen seiner Eingänge das Signal auf der Leitung 62 von dem Datentetektor 58 erhält, gibt einen hohen Ausgang auf einer Leitung 66 ab, wenn der Datendetektor eine "1" während einer Datenbitperiode (d.h. während des Präambel-Fenstersignals) findet, das auf den Übergang folgt, durch weichender Oszillator 52 ausgelöst wurde. Dieses hohe Signal auf der Leitung 66 wird dann zum Rücksetzen des Bytezählers auf null verwendet. Aufgrund des Rücksetzens beginnt der Präambeldetektor nur wieder O'en auf der Suche einer Präambel zu zählen. DasRücksetzsignal, das über das ODER-Glied 64 an den Bytezähler 46 angelegt worden ist, kann auch durch einen hohen Pegel auf der Leitung 68, dem anderen Eingang des ODER-Glieds 64, erzeugt'werden. Die Leitung 68 ist über einen Inverter 69 mit dem Ausgang des Bytezählers 46 (und insbesondere mit dem Zähler 46b) für das vierte Byte verbunden, welcher das schnelle Synchronisiersignal erzeugt; da das schnelle Synchronisiersignal beim Fühlr einer Präambel niedrig wird, sperrt es automatisch den PräaF-oeldetektor, bis es durch das Signal CK LOCK CLK das niedrig wird, rückgesetzt wird.

Die phasenstarre Schleife 26 ist in Fig. 3 teilweise alsBlock-

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schaltbild und teilweise schematisch dargestellt. Das Eingangssignal, durch das die phasenstarre Schleife phasensynchronisiert wird, ist das Ausgangssignal DG auf der Leitung 32 von dem Verknüpfungsglied 28. Das Signal DG wird an den Phasenfehlerdetektor (oder den Phasenvergleicher) 110 angelegt. Der Phasenfehlerdetektor erhält auch ein Signal von dem VCO-Signal 112; dies ist der Ausgang eines durch N teilenden Zählers (:N) 114, welcherdas VCO-Ausgangssignal als Eingang erhält. Das Ausgangssignal CLK von diesem Zähler wird durch den Phasenfehlerdetektor 110 mit dem Signal DG verglichen um das Phasenfehler-Eingangssignal an dem (Tiefpaß-)Schleifenfilter 116 der phasenstarren Schleife zu schaffen.

Da das Signal DG eine entweder mit einfacher oder doppelter Schreibdichte aufgezeichnete Information aufweist und die phasenstarre Schleife auf beide ansprechen muß, muß der VCO-Oszillator 112 mit einer ausreichend hohen Frequenz betrieben werden, um den Daten mit doppelter Schreibdichte zu folgen. Da auch der VCO-Ausgang unmittelbar für andere fenstererzeugende Funktionen verwendet wird, wie nachstehend noch beschrieben wird, muß die VCO-Frequenz mindestens zweimal die Datenfrequenz bei doppelter Schreibdichte sein. Da dies wiederum zweimal die Frequenz von Daten miteinfacherSchreibdichte ist, muß der VCO-Oszillator auf einer Frequenz arbeiten, die mindestens das Vierfache der Frequenz von Daten mit einfacher Schreibdichte ist. Folglich wird der VCO-Oszillator mit der vierfachen Frequenz der Daten mit einfacher Schreibdichte betrieben und der Zähler 114 arbeitet mit einem Teilungsfaktor N, welcher bei Daten mit doppelter bzw. einfacher Schreibdichte entweder 2 oder 4 ist. Ein Steuersignal MFM ist auf der Leitung 118 zum Steuern des Zählers 114 vorgesehen, und wählt den Teilungsfaktor N =2 oder N = 4 aus. Wenn das Signal MFM hoch ist, sind die in einem modifizierten FM-(MFM)Format aufgezeichneten Daten mit doppelter Schreibdichte zu dekodieren; wenn das Signal MFM niedrig ist, sind Daten mit einfacher Schreibdichte zu dekodieren. Das Signal MFM wird durch die Schreibdichte-Auswählsynchronisation in der

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Steuereinheit 205 der Datentrenneinrichtung (siehe Fig. 4) entsprechend dem Signal RD 2 F geschaffen, das von der nicht dargestellten Systemsteuereinrichtung erhalten wird.Software-Befehle von dem Steuerprogramm legen in dem System fest, ob die zu lesenden Daten mit der einfachen Schreibdichte oder mit der doppelten Schreibdichte auf gezeichnet wurden. Dementsprechend wird das Signal RD 2 F erzeugt, um den Zustand des Signals MFM zu steuern.

DasSperrsignal von dem Präambeldetektor ist in der phasenstarren Schleife (PLL) vorgesehen, um über eine Leitung 122 den VCO-Oszillator 112 zu steuern. Wenn der Sperrbefehl hoch ist, wird der VCO-Oszillator angehalten (d.h. gesperrt). Gleichzeitig schließt ein gesteuerter, auf das Sperrsignal ansprechender Schalter 124, wodurch der Schleifenfilter-Kondensator 126 kurzgeschlossen und entladen wird. Wenn dann das Sperrsignal niedrig wird, damit der VCO-Oszillaor anlaufen kann, wird der gesteuerte Schalter 124 geöffnet und das Phasenfilter kann mit einer Anzeige oder einer Annahme eines Nullphasenfehlers anlaufen. Folglich stellt bei dem zweitenBit der Ausgang des Phasenfehlerdetektors den tatsächlichenPhasenfehler dar. Hierdurch ist die Möglichkeit ausgeschaltet, daß die phasenstarre Schaltung bei einem VCO-Steuersignals anläuft, das nicht auf die tatsächliche Phasendifferenz zwischen dem Signal CLK und dem Signal DG bezogen ist, das aus dem Leseverstärker ausgelesen ist.

Der Phasenfehlerdetektor legt für jedes Datenbit gesondert fest, ob es später eintrifft als es eintreffen sollte (was mit einem Plus- oder "+"-Phasenfehler bezeichnet ist), ob es früher eintrifft als es sollte (was mit einem Minus- oder "-"-Phasenfehler bezeichnet ist), ob kein Phasenfehler vorhanden ist oder ob das Datenbit ganz fehlt. In den letzten beiden Fällen wird für dieses Bit kein Phasenfehlersignal erzeugt.

Um frühe Datenbits zu fühlen, erhält ein die frühen Daten fühlender Detektor 128 die Signale DG und CLK an seinen Eingängen und gibt an seinem Ausgang 132 ein Signal ab, welches normalerweise

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niedrig wird und an der Vorderflanke eines frühen Datenbits (d.h. eines Bits, das dem diesbezüglichen Bit des Signals CLK vorangeht) hoch wird; dies Signal bleibt bis zu der Vorderflanke des entsprechenden Signalbits CLK hoch, zu welchem Zeitpunkt es dann in seinen normalen niedrigen Zustand zurückkehrt.

Der späte Daten fühlende Detektor 144 ist das Gegenstück zu dem frühe Daten fühlenden Detektor 128; die Bits verrichten jedoch nicht nur einen spiegelbildlichen Betrieb. Wenn ein Datenbit früher ankommt, ist eine Sache sicher, nämlich daß das Datenbit vorhanden ist. Diese Möglichkeit besteht, wenn ein Datenbit nicht zu dem erwarteten Zeitpunkt ankommt, an welchen ein derartiges Bit aus einer Anzahl Gründe überhaupt nicht ankommt. Diese Möglichkeit muß berücksichtigt werden, damit nicht das Ausgangssignal 136 des Detektors 134 ein äußerst großes Phasenfehlersignal erzeugt, welches ganz falsch ist. Um diese Möglichkeit in Betracht zu ziehen, sind ein Antizipator 180 und ein monostabiler Verzögerzungsmultivibrator 132 vorgesehen, welche verwendet werden, um den Datendetektor 134 für späte Daten zu steuern, so daß ein Ausgang nur dann geschaffen wird, wenn das späte Datenbit schließlich eintrifft. Wenn das "späte" Datenbit tatsächlich fehlt, wird kein Fehlersignal am Ausgang des Detektors 134 für späte Daten abgegeben, so daß der VCO-Oszillator "freischwingen" kann, ohne die Phase zu ändern.

Das Tiefpaßfilter 116 der phasenstarren Schleife erhält das digitale Phasenfehlersignal auf den Leitungen132 und 136 sowie das schnelle Synchronisier-(FAST LOCK-)Signal und erzeugt aus diesen ein analoges Signal zum Ansteuern des Frequenzsteuereingangs 122 des Oszillators 112. Wie oben ausgeführt, ist das Schleifenfilter 116 ein Tiefpaßfilter mit zwei Verstärkungen. Wenn das schnelle Synchronisiersignal niedrig ist, sind Schalter 146 und 148 offen, so daß Widerstände 152 und 158 in der Schaltung abgeschaltet sind. Wenn die Daten zu früh anliegen, läuft der Oszillator 112 mit einer zu niedrigen Frequenz. Umdie Frequenz zu erhöhen, wird durch das Phasenfehlersignal auf der Leitung 132 ein Schalter 156 geschlossen, welcher dann den inver-

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tierenden Eingang 158 eines Operationsverstärkers 162 über einen Widerstand 164 mit einer Spannungsquelle von -5V verbindet. Wenn die Daten zu früh anliegen, läuft dementsprechend der Oszillator auf einer zu hohen Frequenz. Um die Frequenz zu erniedrigen, wird durch ein den spaten Daten entsprechendes Phasenfehlersignal auf der Leitung 136 ein Schalter 174 geschlossen und dadurch wird der invertierende Eingang des Operationsverstärkers 162 über einen Widerstand 172 mit einer Spannungsquelle von +5V verbunden. Der nichtinvertierende Eingang 159 des Verstärkers 162 ist geerdet, und sein Ausgang 168 ist über einen Kondensator 126 und einen Widerstand 166 auf den invertierenden Eingang 158 rückgekoppelt. Wenn der Widerstandswert des Widerstands 166 mit R1 und der Wert der Widerstände 164 und 172 mit R2 bezeichnet wird (d.h. aus Symmetriegründen sind die Widerstandswerte dieser beidenWiderstände gleich), hat der Schleifenfilter eine Verstärkung von -R1/R2 für Zeiten, die im Vergleich zu der Zeitkonstanten aus dem Widerstand 166 und dem Kondensator 126 kurz sind.

Wenn der Schalter 156 geschlossen ist (d.h. bei frühen Daten), wird eine negative Spannung an den invertierenden Eingang 158 des Operationsverstärkers angelegt. Hierdurch liegt dann eine positive Spannung am Ausgang 168 des Schleifenfilters und am Eingangsanschluß 144 des Oszillators 112 an. Die positive Spannung am Oszillatoreingang (d.h. am Frequenzsteueranschluß) bewirkt, daß die Frequenz am Ausgang des Oszillators ansteigi . Umgekehrt wird, wenn der Schalter 174 geschlossen ist (d.h. bei späten Daten), eine positive Spannung an den invertierenden E3 agang des Operationsverstärkers angelegt. Hierdurch liegt dann eine negative Spannung am Oszillätoreingang an, wodurch die Frequenz des Oszillatorausgangs heruntergesteuert wird.

Wenn das schnelle Synchronisiersignal vorhanden (d.h. hoch) ist, werden die Schalter 146 und 148 geschlossen, wodurch die Widerstände 152 und 154 parallel zu den Widerständen 172 bzw. 164 geschaltet sind. Folglich steigt die Verstärkung des Schleifenfilters an. Wenn die Widerstände 152 und 154 jeweils einen Wert R3

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haben, dann ist die Verstärkung des Verstärkers -R1/R4, wobei R4 den effektiven Parallelwiderstandswert der Widerstände R2 und R3 anzeigt, d.h. R4 = ^=— . üblicherweise kann R4 etwa ein Viertel des Wert von R2 sein. Die Schleifenverstärkung bei dem schnellen Synchronisierbetrieb (fast lock mode) beträgt etwa das 5-fache der Schleifenverstärkung bei dem Gleichlaufbetrieb (lock-in mode) mit niedriger Verstärkung. Die hohe Verstärkung, die zum Erreichen einer Phasensynchronisierung verwendet wird, ist höher als die normale Verstärkung von phasenstarren Schleifen mit einfacher Verstärkung in Magnetplatten-Leseeinrichtungen. Hierdurch kann das System schnell in Gleichlauf kommen, wenn es zwischen Anfangsfeidner mit einfacher Schreibdichte und Datenfeldern mit doppelter Schreibdichte hin- und hergeschoben wird; die niedrige Verstärkung ist niedriger als sie für Platten-Folgeschleifen normal ist, um einen größeren Gleichlaufbereich und eine geringere Empfindlichkeit bezüglich des Bitverschiebens zu schaffen. Die zuletzt erwähnte Eigenschaft ist insbesondere für die kurzen Zwischenräume von Bits (und folglich bei einem hohen Bitverschieben) in Aufzeichnungen mit doppelter Schreibdichte erforderlich.

In Fig. 4 ist in Form eines Blockschaltbilds die Daten-Trenneinrichtung 36 dargestellt. Wie oben ausgeführt, ist es Aufgabe der Daten-Trenneinrichtung die verschachtelten Informationsund Synchronisierbitströme zu "demultiplexieren". Hierzu wird ein Datenfenster durch einen Datenfenster-Generator 202 erzeugt. Der Generator 202 erhält als Eingang das Signal CLK von der phasenstarren Schleife (PLL) und ein Einleitungssignal von der Steuereinheit 205 auf einer Leitung 204, um die Phase des Datenfensters zu steuern. Das Datenfenster-Signal am Ausgang des Datenfenstergenerators 202 auf der Leitung 206 ist so ausgebildet, daß es hoch ist, solange Informations-(d.h. Daten-)bits erwartet werden, und niedrig ist zu dem Zeitpunkt, wenn Snychronisierbits erwartet werden. Das Synchronisieren des Datenfensters mit Hilfe des Synchronisierbitsstroms wird durch Auswerten der Tatsache erreicht, daß während einer Präambel eine empfangene "1" ein Synchronisierbit darstellen muß. Wenn während er Präambel

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1" empfangen wird, wenn das Datenfenster vorhanden ist (d.h. das Datenfenstersignal hoch ist), wird die "1" automatisch als ein Synchronisierbit behandelt. Da dies bedeutet, daß das Datenfenster bezüglich des Datenbitstroms phasenverschoben ist, schafft die Steuereinheit 205 ein Fenstereinleitungssignal auf der Leitung 204, um das Datenfenstersignal um 180° zu verschieben und es dadurch in die richtige Phase zu bringen.

Das Datenfenstersignal und das Signal DG von dem Verknüpfungsglied liegen beide an einem Datenbit-Trenner und einem Snychronisierbit-Trenner 212 an. Der Datenbit-Trenner "sucht" nach Datenbits, wenn das Datenfenstersignal hoch ist, während der Synchronisier-Trenner nach Synchronisierbits sucht, wenn das Datenfenstersignal niedrig ist. Das Datenfenstersignal wird zusammen mit dem Ausgangssignal VCO auf der Leitung 176 an einen Lese-Abtastimpulsgenerator 213 angelegt. Der Abtastimpulsgenerator erzeugt einen verhältnismäßig schmalen Impuls (d.h. von einigen 100 ns), wenn das Datenfenstersignal synchron mit dessen Vorderflanke hoch wird. Dieser Impuls wird verwendet, um einer nichtdargestellten Steuereinheit, an welche die Daten angelegt werden, anzuzeigen, daß ein Datenbit zu einem solchen Zeitpunkt gelesen werden kann.

Die Ausgänge des Datenbittrenners 208 und des Synchronisiertrenners 212 werden zwei Synchronisiereinrichtungen 212 bzw. zugeführt. Die Synchronisereinrichtung 214 schafft ein abgetrenntes Datenbit an ihrem Ausgang synchron mit derVorderflanke einesTriggerimpulses auf einer Leitung 222. Die Wellenform auf der Leitung 222 weist das Signal CLK auf, das zusammen mit dem Datenfenstersignal über ein NAND-Glied läuft. Folglich liegt ein gefühltes Datenbit am Ausgang der Synchronisiereinrichtung 214 bei der Vorderflanke des nächstfolgenden Bits in dem Signal CLK an. Umgekehrt weist das Triggersignal auf der Leitung 224 für die Synchronisiereinrichtung 216 das Signal CLK auf, das zusammen mit dem Datenfenstersignal über ein weiteres NAND-Glied läuft. Folglich liegt ein gefühlter Synchronisierbit am Ausgang der Synchronisiereinrichtung 216 auch bei der Vorderflanke des nächstfolgenden Synchronisierbits an, wenn das Daten-

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fenstersignal hoch ist, statt wenn es niedrig ist. Dieser Synchronisiervorgang wird durchgeführt, um eine gewisse Zeitsteuerungenauigkeit und ein Zittern zu beseitigen, das sich sonst ergeben könnte. Die getrennten und synchronisierten Daten- und Synchronisierbits werden dann an eine Daten/Synchronisierregisterlogik 217 angelegt, welche einen Dekodieralgorithmus zum Dekodieren der Daten mit einfacher oder doppelter Schreibdichte in dem Datenfeld ausführt. Dieser Algorithmus ist im einzelnen in der eingangs erwähnten US-Patenanmeldung der Anmelderin mit dem Titel "Verfahren zum Aufzeichnen von Daten auf Magnetplatten mit mehrfachen Schreibdichten", in welcher auch das Kodier- und Dekodierschema für Datenfelder mit einfacher und doppelter Schreibdichte enthalten ist.

Außer einem Einleitungssignal für den Datenfenstergenerator steuert die Steuereinheit 205 auch den Lese-Abtastimpulsgenerator 213 sowie die Daten/Synchronisierregsiter-Logik 217. Der Abtastimpuls-Einleitungsteil 205c der Steuereinheit 205 schafft ein Signal an dem Abtastimpulsgenerator 213, um die Erzeugung von Lese-Abtastimpulsen zu verhindern, wenn das schnelle Synchronisiersignal hoch ist. Ein anderer Teil der Steuereinheit 205 nämlich die Schreibdichte-Auswählsynchronisier- und Steuereinrichtung 205b, gibt das Signal MFM entsprechend dem Signal RD 2F ab, das von dem Benutzer durch die Systemsteuereinrichtung geschaffen wird. Das Signal MFM wird an den durch N teilenden Zähler 114 und über eine Leitung 219 an die Daten/Synchronisier-Registerlogik 217 angelegt. Wenn das Signal RD 2F niedrig ist, zeigt der Benutzer, d.h. Programmierer, an, daß das Datenfeld als eine Aufzeichnung mit einfacher Schreibdichte gelesen werden sollte. Infolgedessen sollte auch das Signal MFM niedrig sein. Die Umkehrung gilt natürlich für ein hohes Signal RD 2F. Die Schreibdichte-Auswählsynchronisier- und Steuereinrichtung stellt sicher, daß das Signal MFM, wenn überhaupt, nur für das Datenfeld hoch ist.

Da dasSystem bisher anhand von Blockschaltbildern beschrieben worden ist, wird nunmehr eine Ausführungsform der Erfindung im

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einzelnen beschrieben. In Fig. 5 ist eine Schaltung des Präambel-Detektors 34 dargestellt. Der Präambeldetektor erhält ein Eingangssignal DG von dem Verknüpfungsglied 28 an dem "vorderen Ende" des Präambeldetektors. In Abhängigkeit von dem binären Zustand des Wartungssignals auf der Leitung 42 von der nicht dargestellten Systemsteuereinrichtung gibt das Datenverknüpfungsglied 28 als Ausgangssignal (am Anschluß 3) eines NAND-Glieds E 373) auf der Leitung 32 entweder dasSignal RD DATA auf der Leitung oder Signal WT DATA auf der Leitung 38 ab. Das zuerst erwähnte Signal ist vorgesehen, wenn das Wartungssignal niedrig ist, während das zweite Signal vorgesehen ist, wenn das Wartungssignal hoch ist. Wie oben ausgeführt ist das Wartungssignal ein Steuersignal, aufgrund dessen das Signal entweder mit digitalisierten Lesesignal-ausgang von dem Leseverstärker oder mit einem speziellen Prüffolgesignal WT DATA arbeitet. Das Arbeiten des Präambeldetektors, der Phasensynchronisierschleife und des Datentrenners kann entsprechend einem Signalmustermit bekannten Eigenschaften bewertet werden.

Das Ausgangssignal DG von dem Datenverknüpfungsglied 28 wird an vier Stellen an den Präambeldetektor 34 angelegt, und zwar an einen Eingang eines NAND-Glieds E319, an denTakteingang eines Datendetektor-Flip-Flops E400, an einen Eingang eines NAND-Glieds E381 und an den Takteingang eines Flip-Flops E 401. Das NAND-Glied E 390 erhält als weiteren Eingang ein Signal LOCK CLK von der nicht dargestellten Systemsteuereinheit. Das Signal LOCK CLK steuert den Betrieb des Phasenfehlerdetektors, der Phasensynchroniserschleife (PLL) und des Datentrenners. Wenn es hoch ist, setzt es den Phasenfehlerdetektor und wiederum die PhasensynchronisLerschleife und den Datentrenner in Betrieb. Wenn es niedrig wird, wird dadurch der Phasenfehlerdetektor zurückgesetzt, um dadurch die Phasensynchronisierschleife und den Datentrenner zu sperren. Wenn dasSignal LOCK CLK hoch ist, ist der Ausgang des NAND-Glieds E390 am Anschluß 8 die Umkehr des Signals DG an dessen Eingangsanschluß 10. Der Ausgang des NAND-Glieds E390 ist mit dem Ladeanschluß (LD) eines Zählers E 35 verbunden, welcher den Präambel-Fenstergenerator 48 aufweist.

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Der Zähler E35 kann beispielsweise ein 4Bit-Aufwärts/Abwärtszähler des Typs 74LS 193 in integrierter Schaltungstechnik sein. Durch ein niedriges, an den Ladeanschluß des Zählers E35 angelegtes Signal wird er "rückgesetzt" d.h. der Zählstand an den Eingangsanschlüssen DO bis D3 wird an die entsprechenden Ausgangsanschlüsse RO bis R3 übertragen. Folglich wird der Präambel-Fenstergenerator durch das Signal DG zurückgesetzt, wenn das Signal LOCK CLK hoch ist. Wenn das Signal LOCK CLK niedrig wird, bleibt der Ausgang (d.h. der Anschluß 8)des NAND-Glieds E 390hoch, und zwar unabhängig von dem Zustand des Signals DG.

EinStart/Stopp-Oszillator 52 weist einen herkömmlichen, umlaufenden Verzögerungsleitungs-Oszillator mit einem NAND-Glied E391, einem Puffer E 340 einer Verzögerungsleitung E33 und einem Widerstand R22 auf. Ein Inverter E 520 ist ebenfalls vorgesehen, um ein Ausgangssignal mit der geforderten Phase zu erhalten. Ein Zustandsübergang, der im Oszillator am Anschluß 12 des NAND-Glieds E 391 geschaffen wird, liegt, wenn dieser Anschluß 12 hoch ist, in invertierter Form am Ausgangsanschluß 11 des NAND-Glieds E391 vor. Nach einer kleinen Verzögerung durch die Verzögerungsleitung E33 liegt der invertierte Übergang am Anschluß 13 des NAND-Glieds E 391 an, und läuft dann wieder durch den Puffer E34 und die Verzögerungsleitung E33. Wenn der Anschluß 12 des NAND-Glieds E 391 noch hoch ist, ändert der Ausgang des NAND-Glieds (bezüglich des ursprünglichen Ausgangs wieder seinen Zustand). Diese Zustandsänderung führt zu einem übergang, welcher sich .iuch über den Puffer E314 und die Verzögerungsleitung E33 f' -."tsetzt, bis er am Anschluß 13 des NAND-Glieds 391 anliegi . Diese Reihe von Vorgängen kann sich mehrmals wiederholen, b? das Signal am Anschluß 12 des NAND-Glieds 391 niedrig wir . um dadurch eine Rechteckwellen-Schwingung am Ausgang des N^T-ND-Glieds 391 zu schaffen. DerEingang des Inverters E520 ( .h. der Anschluß 13) ist mit einer entsprechendenStelle in dei Oszillator-Rückkopplungsbahn verbunden, beispielsweise mit dem Ausgang des NAND-Glieds E391, um ein Oszillator-Ausgangssignal auf einer

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Leitung 54 mit der richtigenPhase zum Taktsteuern des Zählers E35 zu schaffen. Sobald das Signal am Anschluß 12 des NAND-Glieds 391 niedrig wird, stoppt natürlich der Oszillator 52.

Der Ausgang des Start/Stopp-Oszillators am Anschluß 12 des Inverters E520 ist an einem Präambel-Fenstergenerator 48 vorgesehen. DerStart/Stopp-Ozillator 52 läuft mit einer hohen Frequenz, von beispielsweise etwa 5mHz. Ein Signal dieser Frequenz hat eine Periode von 200ns. Die durch die Verzögerungsleitung E33 geschaffene Übertragungsverzögerung muß jedoch nur die Hälfte dieses Werts sein, da jede Periode der Rechteckwelle zwei aufeinanderfolgende Verzögerungsabschnitte aufweist.Da die Frequenz des Start/Stopp-Oszillators beträchtlich höher ist als die Datenfrequenz, ist in dem Präambel-Fenstergenerator ein Modulo 15-Zähler E35 verwendet, um ein Fenstersignal an der Ausgangsleitung 56 mit einer Dauer zu schaffen, welche ein Vielfaches (d.h. das fünfzehn-fache) der Periode dieses Oszillatorsignals ist. Wenn der Ladeeingang des Zählers, der Anschluß 11, niedrig ist, wird der Zähler mit der Binärzahl 0101 geladen. Der Zähler schaltet dann weiter (d.h. zählt aufwärts), wenn er einen Impuls an dem Vorwärtszähl-(CUP) Eingang, dem Anschluß 5, erhält. Bei dem elften Zählstoß läuft der Zähler über und gibt ein Übertragbit (CRY) an seinem Anschluß 12 ab; der Übertragausgang ist normalerweise hoch und wird bei Anliegen eines Übertragbits niedrig. Dies liegt als niedriges Signal an dem Eingangsanschluß 12 des NAND-Glieds E391 an und stoppt den Oszillator 52, bis ein Rücksetzsignal an dem Ladeeingang des Zählers E35 von dem NAND-Glied E 390 anliegt. Der Übertragausgang schafft auch ein Präambel-Bitfenstersignal auf der Leitung 56, da es an dem Eingang D (dem Anschluß (12) des Flip-Flops E 400 anliegt. DasSignal DG liegt ebenfalls an demTakteingang (Anschluß 11) des Flip-Flops E 400 an.Folglich bewirkt die fallende Flanke (d.h. von noch nach niedrig) des Signals DG, daß das Signal auf der Leitung 56 am Ausgang desFlip-Flops E400 "abgeworfen bzw. übertragen" wird und an dessen Ausgangsanschluß Q in invertiertem Zustand erscheint. Folglich entspricht das Flip-Flops E 400 im

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wesentlichen dem Datendetektor 58 der Fig. 2. Das Ausgangssignal Q von dem Flip-Flop E 400 liegt über eine Leitung 62 an einem Eingang eines ODER-Glieds 64 an, welches auch über eine Leitung 68 einen weiteren Eingang, das schnelle Synchronisier-Signal erhält, das von dem Zähler für das vierte Byte zugeführt wird. Der Ausgang des ODER-Glieds 64 ist mit einem Eingang eines UND-Glieds E380 verbunden, das an seinem zweiten Eingang das Signal LOCK CLK erhält. Der Ausgang des UND-Glieds E 380 ist mit den Ladeeingängen (Anschluß 11) des Zählers E32 für das erste Byte und des Zählers E31 für das vierte Byte sowie mit dem Löscheingang (Anschluß 1) des D-Flip- Flops E 401 verbunden. Da nur die Nichtnull-(d.h.die hohen) Bits während einer gültigen Präambel Synchronisierbits sind, sollte das Fenstersignal auf der Leitung 56 in einem niedrigen Zustand sein, wenn das Flip-Flop E400 taktgesteuert wird. Wenn jedoch ein Informationsbit vorhanden ist, wird auch das Datendetektor-Flip-Flop E 400 taktgesteuert; jedoch sollte das Fenstersignal auf der Leitung während Informationsbit-Intervallen hoch sein, damit ein sich nicht-behauptender Flip-Flop-Ausgang (Q) ein niedriges Signal auf der Leitung 62 schafft. Hierdurch wird wiederum der Ausgang des ODER-Glieds 64 niedrig (da das schnelle Synchronisier-Signal auf der Leitung 68 während der Präambel niedrig sein sollte), wodurch der Ausgang des UND-Glieds E 380 niedrig angesteuert wird. Ein niedriges Signal liegt infolgedessen an den Ladeeingängen der Zähler E31 und E32 und an dem Löscheingang des Flip-Flops 304 (E401) an. Durch das niedrige Signal an den Ladeeingängen der beiden Zähler E32 und E31 (d.h. jeweils an dem Anschluß 11 eines Zählers des Typs 74LS193 werden deren Ausgänge RO bis R3 mit den Bitwerten an ihren Eingängen DO bis D3, nämlich alle mit Nullen, geladen. Wenn folglich ein hohes Datenbit gefühlt wird, während der Präambeldetektor in Betrieb ist, wird der Präambeldetektor automatisch auf einen Zählerstand null für den Bytezähler rückgesetzt. Da ein niedriges Signal an einem Eingang des UND-Glieds E380 dieselbe Wirkung hat, wird der Bytezähler auch zurückgesetzt, wenn das Signal LOCK CLKniedrig wird.

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Wenn der Ladeeingang freigegeben (d.h. hoch) ist, wird durch jeden Obergang von hoch auf niedrig an dem Aufwärtszahleingang (dem Anschluß 5) der Zähler E32 um 1 inkrementiert. Das Signal, das an dem Aufwärtszahleingang angelegt wird, um den Zähler E32 zu steuern, ist das logische UND des Signals DG und des schnellen Synchronisier-Signals, das von dem Ausgang des UND-Glieds E 381 angelegt wird. Wenn das schnelle Synchronisier-Signal hoch ist, was es während des ersten Bytes der Präambel sein sollte, wird der Ausgang des Zählers E32 mit jedem folgenden Synchronisierbit in dem Signal DG inkrementiert. Durch das achte Bit des ersten Bytes der Präambel liegt ein hoher Pegel an dem 2 -(d.h.dem R3-)Ausgang des Zählers E32 (am Anschluß 7) an. Dieser Ausgang wird an einen Eingang eines ODER- Glieds 361 angelegt, dessen Ausgang mit dem EingangD des Flip-Flops E401 verbunden ist. Der Ausgang Q des Flip-Flops E401 ist zu dem zweitenEingang des ODER-Glieds E 361 zurückgeführt. Hierdurch ist dann ausgeführt, daß die Funktion des Flip-Flops E401 beim Fühlen des ersten Bytes aus O¹en in der Präambel zu verriegeln ist. Folglich schafft das Flip-Flops E401 das Signal "Sperren". Durch Festlegen der Signalpolarität entsteht am Ausgang Q des Flip-Flops 304 das Signal "Sperren", während am Ausgang Q das Signal "Sperren" anliegt.

Durch das 16.te aufeinanderfolgende, niedrige Bit (d.h. das letzte Bit des zweiten vollen Bytes der Präambel) wird der Übertragausgang des Zählers E32 für das erste Byte hoch. Dieser Obertragausgang ist mit dem Eingang eines Inverters E261 verbunden, dessen Ausgang wiederum mit dem Aufwärtszahleingang (CUP) des Zählers E31 für das vierte Byte verbunden ist. Folglich wird durch die Zustandsänderung von hoch auf niedrig an dem Übertragausgang des Zählers E 32 (bei dem 16.ten Bit) ein Übergang von niedrig auf hoch an den Vorwärtszähleingang des Zählers E31 angelegt, wodurch dieser Zähler um einen Zählerstand von 1 von einem Anfangszählerstand 0 aus weitergeschaltet wird. Der Übertragausgang bleibt nur kurze Zeit niedrig und geht dann wieder auf einen hohen Zustand zurück. 16 Bits später (d.h. am Ende des vierten Bytes der Präambel), wobei

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angenommen wird, daß keine dazwischen liegenden "1'en" gefühlt worden sind, wird der Übertragausgang des Zählers für das erste Byte wieder niedrig, wodurch der Zähler für das vierte Byte einmal mehr weitergeschaltet wird. Hierdurch wird dann der 2 Ausgang R1 des Zählers für das vierte Byte hoch wodurch das Feststellen von vier aufeinanderfolgenden Bytes aus Nullen, d.h. eine gültige Präambel, angezeigt wird. Das schnelle Synchronisier-Signal wird dann von dem Ausgang R1 des Zählers E31 über einen Inverter E26 3 erhalten, und dessen Umkehr wird unmittelbar durch den Ausgang R1 geschaffen. Folglich ist das schnelle Synchronisiersignal währenddes Suchens einer Präambel anfangs hoch und wird am Ende des vierten Bytes aus Nullen niedrig, zu welchem Zeitpunkt dann die Präambel bestätigt ist. Wenn das schnelle Synchronisiersignal niedrig wird, macht es den Ausgang des UND-Glieds E381 niedrig, das dann wirksam das Signal DG abtrennt und ein weiteres Weiterschalten des Zählers E32 verhindert. Da das schnelle Synchronisier-Signal an einen Eingang des ODER-Glieds 64 angelegt wird, wird dessen Ausgang am Ende des vierten Bytes in der Präambel hoch. Da der Ausgang des ODER-Glieds 64 einer der Eingänge des UND-Glieds E380 ist, ist dessen Ausgang dann-derselbe wie das Signal LOCK CLK an seinem anderen Eingang. Wenn das Signal LOCK CLK dann niedrig wird, wird das der Ausgang des UND-Glieds auch. Hierdurch wiederum werden dann die Zähler E32 und E31 und das Flip-Flop E 401 rückgesetzt (d.h. gelöscht).

Eine ins einzelne gehende Schaltung einer entsprechenden phasenstarren Schleife für den Magnetplatten-Leser der Erfindung ist in Fig. 6A und 6B dargestellt, und wird anschließend erläutert. Hierbei ist die Schaltung in Fig.6A mit der Schaltung in Fig. 6B an der in beiden Figuren mit A bezeichneten Stelle verbunden.

Der Phasenfehlerdetektor oder Phasenvergleicher 110 mißt die Größe der Phasen-(Zeit-)Vor- oder Nacheilung zwischen jedem Synchronisierbit in dem Signal DG und dem entsprechenden, intern erzeugten Taktbit des Signals CLK, welches von dem Ausgang VCO

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erhalten wird. Die Arbeitsweise des Phasenfehlerdetektors wird nunmehr erläutert, wobei zuerst in Betracht gezogen wird, was geschieht, wenn ein Synchronisierbit früher als das entsprechende, intern erzeugte Taktbit empfangen wird. DieserFall wird durch einen Detektor für frühe Daten gefühlt. Hierbei soll anfangs dasSignal "Sperren" während des ersten Bytes einer Präambel hoch sein. Wenn das Signal Sperren niedrig wird, wird das Signal Sperren hoch und das Signal CLK wird über den Ausgang eines UND-Glieds E 241 durchgeschaltet, das wiederum mit dem Löscheingang eines Flip-Flops E 121 verbunden ist. Das erste Takt bit CLK nach der Zustandsänderung des Signals Sperren löscht das Flip-Flop E121. Als nächstes erscheint ein Synchronisierbit in dem Signal DG auf der Leitung 32, welche mit dem Takteingang des Flip-Flops E 121 verbunden ist. Da gefordert worden ist, daß Synchronisiersignal dem entsprechenden Bit in dem Signal CLK vorangeht, sollte das Signal CLK, das mit dem Eingang D des Flip-Flops E121 verbunden ist, hoch sein, wenn das Flip-Flop durch dieses Synchronisierbit taktgesteuert wird. Infolgedessen wird ein hohes Signal am Ausgang Q des Flip-Flops E 121 geschaffen. Der Ausgang Q bleibt hoch, bis das Signal CLK niedrig wird (d.h. das von dem Oszillator VCO zugeführte Signal eintrifft) , wodurch der Ausgang des UND-Glieds E241 niedrig und dadurch das Flip-Flop E 121 gelöscht wird. Folglich ist der Ausgang Q des Flip-Flops E 121 für eine Zeitdauer hoch, die gleich der Zeitverzögerung zwischen dem Synchronisierbit des Signals DG und dem entsprechenden Taktbit von dem Oszillator VCO ist. Ein Signal mit derentgegengesetzten Phase wird durch den Ausgang Q desselben Flip-Flops auf der Leitung 504 mit Hilfe des Antizipators für späte Daten geschaffen, wie weiter unten noch näher ausgeführt wird.

Der Ausgang Q des Flip-Flops El 21 liegt über.eiie Leitung 502 an einem Eingang eines NAND-Glieds 191 und an dem Eingang eines Inverters E31 an. Wenn das schnelle Synchronisier-Signal hoch ist, wird der Ausgang des NAND-Glieds E 191 niedrig, wenn das Signal auf der Leitung 502 hoch ist. Gleichzeitig wird eine Diode D5 ab- und eine Diode D6 angeschaltet, wodurch der inver-

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tierende Eingang 158 eines Operationsverstärkers 162 über die Diode D6 und einen Widerstand 164 mit einer Spannungsquelle von -5V verbunden wird. In ähnlicher Weise wird durch das niedrige Signal am Ausgang des Inverters E31 eine Diode D7 ab- und eine Diode D8 angeschaltet, wodurch der invertierende Eingang über die Diode D8 und einen Widerstand 154 mit der Spannungsquelle von -5V verbunden wird. Unter diesen Umständen liegen dann die Widerstände 154 und 164 parallel. Wenn jedoch das schnelle Synchronisier-Signal niedrig ist, ist der Ausgang des NAND-Glieds E191 hoch, wodurch die Diode D5 an- und die Diode D6 abgeschaltet wird, so daß der Widerstand 164 von dem Verstärker 162 getrennt wird.

Der Äntizipator 138 für späte Daten weist ein NOR-Glied E91 sowie ein D-Flip-Flop E122 auf. Ein Eingang des ODER-Glieds E11 (der Anschluß 13) erhält das Signal Sperren, während sein anderer Eingang über einen Widerstand 506 mit einem gemeinsamen Erdanschluß und mit einer Elektrode eines Kondensators 508 verbunden ist, dessen andere Elektrode mit der Quelle 20 für das Signal CLK verbunden ist. Der Kondensator 508 und der Widerstand 506 bilden ein Differenzierglied und bringen eine geringe Verzögerung bezüglich der Ausbreitung der Impulsflanken ein. Der Ausgang des ODER-Glieds E11 ist mit einem Eingang eines NOR-Glieds E91 verbunden, dessen anderer Eingang mit der Leitung 32 verbunden ist, welche das Signal DG führt. Der Ausgang des NOR-Glieds E91 ist mit dem Löschanschluß des Flip-Flops E122 verbunden, mit dessen Eingang D eine Leitung 504 verbunden ist und an welchem das Signal vom Ausgang Q des Flip-Flops E121 anliegt. Das Signal CLK wird als Takt für das Flip-Flop E122 verwendet. Wenn anfangs das Signal Sperren hoch ist, wird derAusgang des ODER-Glieds E11 hoch und der Ausgang des NOR-Glieds E91 wird niedrig, wodurch das Flip-Flop E122 gelöscht wird. Wenn das Signal Sperren niedrig wird, wird das Signal an dem Löscheingang des Flip-Flops E 122 hoch, bis einBit in dem Signal DG oder ein hohesSignal am Eingangsanschluß 12 des ODER-Glieds E11 erscheint. Das letztere endet etwas nach dem

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ansteigenden Bit in dem Signal CLK statt. Das Signal CLK löscht auch das Flip-Flop E121 über das UND-Glied E241, wodurch ein hohes Signal auf der Leitung 504 geschaffen wird. Das auf diese Weise geschaffene Signal am Ausgang Q des Flip-Flops E 122 ist ein Anzeichen dafür, daß das Datenbit nicht frühzeitig anliegt und das vorausgesehen werden sollte, daß das Datenbit spät anliegt. Infolgedessen wird das Signal am Ausgang Q des Flip-Flops E 122 als das "späte Daten voraussehende" Signal bezeichnet. Dieses Signal wird an den Eingang D eines Flip-Flops E 111 desDetektors 134 und an die Kathode einer Diode D2 angelegt.

Wenn dieses Signal hoch ist, wird die Diode D2 in Sperrrichtung vorgespannt und dadurch abgeschaltet. Hierdurch wird ein monostabiler Verzogerungsmultivibrator 142 ange- · schaltet, der dann einen Impuls abgibt, dessen Länge gleich der Zeit ist, um welche dasDatenbit zu spät anliegt. Wenn das Datenbit eintrifft, wird das Flip-Flop E 111 des Detektors 134 taktgesteuert, um dadurch den hohen Pegel an dessen Eingang D an den Ausgang Q "zu übertragen". Das Datenbit löscht über das NOR-Glied E91 auch das Flip-Flop E122 wodurch das "späte Daten voraussehende" Signal niedrig wird.Das Flip-Flop E wird durch den Multivibrator 142 zu einem Zeitpunkt gelöscht, welcher bezüglich des späten Datenbits genauso zu spät ist, wie es das späte Datenbit bezüglich des Taktbits war.

Insbesondere wenn das "späte Daten voraussehende"' Signal hoch wird, wird die Diode D2 durchlässig und der Kondensator C4 wird über einen Transistor QI und einen Widerstand R3 von einer Spannungsquelle mit +12V geladen. Folglich ist zu diesem Zeitpunkt, nachdem die Diode D2 offen ist, die Ladung auf dem Kondensator C4 proportional der Zeit, während weicherer sich geladen hat. Wenn schließlich ein spätes Datenbit eintrifft, wird das "späte Daten voraussehende" Signal niedrig und die Diode D2 wird in Durchlaßrichtung vorgespannt. Die Spannung am Schaltungspunkt 502 (an der Verbindung der Anode der Diode D2, des Kollektors des Transistors Q1 und der

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einen Elektrode des Transistors C4) fällt plötzlich auf ein sehr niedriges Potential ab. Folglich kommt es aufgrund des Spannungsverlaufs am Kondensator C4 zu einer ähnlichen Spannungsänderung an einem Schaltungspunkt 514 (an der Verbindung der zweiten Elektrode des Kondensators C4 und der Kollektoren von Transistoren Q2 und Q3. )Hierdurch ergibt sich eine negative Spannung am Schaltungspunkt 514 und dadurch wird die Basis-Emitterverbindung des Transistors Q3 in Sperrichtung vorgespannt und dieser dadurch abgeschaltet. Der Kondensator C4 entlädt sich dann weiter über den Transistor Q2 und einen Widerstand R4. Da dasselbe Potential an den Widerständen R3 und R4 erhalten wird und sie denselben Wert haben, wird der Entladestrom über den Transistor Q 2 auf demselben Wert wie der Ladestrom gehalten, welcher über den Transistor Q1 zugeführt worden ist, so daß das Entladen des Kondensators C4 genauso läng dauert wie dessen Laden, d.h. die Zeit entspricht dem Phasenfehler des spaten Datenbits. Wenn der Kondensator C4 entladen ist, wird der Transistor Q3 wieder angeschaltet und schnell gesättigt, wodurch ein niedriges Signal am Kollektor des Transistors Q3 und am Eingangsanschluß 2 eines NOR-Glieds E91 erzeugt wird. Der zweite Eingangsanschluß 3 des NOR-Glieds E91 ist normalerweise durch einen Widerstand R6 niedrig gehalten, wodurch dann der Ausgang des NOR-Glieds E91 von niedrig auf hoch geschaltet wird. Dieser übergang wird über ein Kopplungs-Differenzierglied aus einem Kondensator C6 und einem Widerstand R7 an den Eingang eines Inverter E32 angelegt. Der Ausgang des Inverters E32 schaltet dann auf niedrig, und da er mit dem Löscheingang des Flip-Flops E111 verbunden ist, löscht er dieses Flip-Flop und beendet den spaten Datenimpuls auf der Leitung 516.

Das Signal DG, welches über ein Kopplungs-Differenzierglied aus einem Kondensator C5 und einem Widerstand R6 mit dem Eingangsanschluß 3 des NOR-Glieds E91 verbunden ist, bewirkt in ähnlicher Weise, daß das Flip-Flop El 11 gelöscht wird, wenn der Transistor Q3 abgeschaltet wird.

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Wenn ein Datenbit ganz fehlt, sind zusätzliche Einrichtungen vorgesehen, um den Kondensator C4 schneller als normal zu entladen. Unter diesen Umständen wird das Signal an dem Ausgang Q des Flip-Flops E111 sowie der Eingang eines Puffers E341 niedrig, mit welchem er verbunden ist. Ein Schaltungspunkt 518 (an der Verbindung der Ausgänge des Puffers E341 und eines weiteren Puffers E34 2, eines Widerstands R2 und der Anode einer Diode D1) liegt auf einem niedrigen Pegel, da der Eingang des Puffers E342 niedrig ist. Folglich ist die Diode D1 in Sperrichtung vorgespannt. Wenn jedoch das Signal CLK hoch wird, wird der Ausgang des ODER-Gliedes EU sehr kurz hoch, wodurch der Eingang des Puffers E342 hoch wird und auch der Schaltungspunkt 518 auf einen hohen Spannungspegel geht. Hierdurch wird dann die Diode D1 in Durchlaßrxchtung vorgespannt und ein zusätzlicher Entladestrom wird im Kondensator C4 über den Widerstand R2, die Diode D1 und den Transsistor Q2 zugeführt, um die Zeit zu verkürzen, die zum Entladen des Kondensators C4 erforderlich ist.

Wenn das späte Datensignal auf der Leitung 516 hoch ist, wird der Eingang eines Puffers E181 hoch und hierdurch wird ein hoher Ausgang an diesem Puffer geschaffen. Eine Diode D3 wird dadurch in Durchlaßrxchtung vorgespannt und der invertierende Eingang 158 des Verstärkers 162 ist über einen Widerstand 152 mit einer Spannungsquelle von +5V verbunden. Das Signal auf der Leitung 516 wird auch an den Eingang eines Puffers E182 angelegt, dessen Ausgang jedoch nur hoch sein kann, wenn auch der Ausgang eines Puffers E183 hoch ist. Der Zustand des Puffers E183 wird wiederum durch das an dessen Eingang angelegte, schnelle Synchronisier-Signal gesteuert. Wenn das schnelle Synchronisier-Signal hoch ist, wird auch der Ausgang des Puffers E183 hoch und eine Diode D4 wird in Durchlaßrxchtung vorgespannt, so daß der invertierende Eingang 158 des Verstärkers 182 auch über einen Widerstand 172 mit der +5V-Quelle verbunden ist. Wenn jedoch das schnelle Synchronisier-Signal niedrig ist, wird der Ausgang des Puffers E183 niedrig, und die Diode D4 wird in Sperrichtung vorgespannt, so daß der Widerstand

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von dem invertierenden Eingang des Verstärkers 162 getrennt ist.

Folglich liegt ein pülsbreitenmoduliertes Signal am Schaltungspunkt A, dem invertierenden Eingang 158 des Tiefpaßfilter-Verstärkers 162 der phasenstarren Schleife an. Die Dauer der Impulse entspricht dem Phasenfehler zwischen entsprechenden Bits des Signals CLK von dem durch N teilenden Zähler 114 und den Synchronisierbits in dem Signal DG auf der Leitung 32. Die Polarität der Impulse ist durch die Richtung des Phasenfehlers festgelegt. Wie oben ausgeführt, schaffen frühe Daten negative Impulse, währnend späte Daten positive Impulse hervorrufen. Das Filter 116 der phasenstarren Schleife ist grundsätzlich ein aktives Tiefpaßfilter, das den Operationsverstärker 162, Kondensatoren 126 und C8 einen Widerstand 166 aufweist, und wobei die Widerstände 152, 154, 164 und 172 über Dioden D3, D8, D6 bzw. D4 mit dem Schaltungspunkt A verbunden sind. Der Ausgang des Schleifenfilters 116 an einem Schaltungspunkt 522 (der mit dem Eingangsanschluß 144 verbunden ist) weist ein analoges Signal auf, das einen zeitlichen Durchschnittswert der Impulswellenform darstellt, die von dem Phasenfehlerdetektor zugeführt wird und mit der Verstärkung des Verstärkers multipliziert wird, wobei das Intervall des zeitlichen Durchschnittswert auf eine Zeitperiode beschränkt ist, die durch das Ansprechverhalten des Verstärkers festgelegt ist.

Die phasenstarre Schleife und insbesondere das Tiefpaßfilter 116 können aufgrund ihrer Bemessung einen sehr breiten Bereich von Betriebsparametern aufnehmen. Insbesondere können sie eine Bitverschiebung von mindestens 15% bei Ummagnetisierungsdichten von mehr als 6500 FCI und von Platten-Wiedergabefrequenz-Änderungen von bis zu etwa 6% aufnehmen. Bezüglich der zuletzt erwähnten Bedingung ist bekannt, daß die 6%-ige Änderung sich auf Drehzahländerungen bezieht, die hauptsächlich in Verbindung mit dem Wechseln von Platten auftreten. Die sinusförmige Frequenz des Signals an dem Lesekopf bzw. den Leseköpfen reicht nominell von etwa 125kHz bis etwa 25OkHz; dementsprechend än-

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dert sich die Frequenz des digitalisierten Signals an dem Leseverstärkerausgang von 25OkHz bis 50OkHz für ein Dekodieren sowohl der einfachen als auch der doppelten Schreibdichte. Das dynamische Ansprechverhälten der pasenstarren Schleife (PLL) welches durchlaufen kann, wird im wesentlichen durch das Schleifenfilter und in geringerem Maße in dem Oszillator VCO geschaffen und wird dadurch gesteuert.

Ein weiteres Merkmal dieser phasenstarren Schleife besteht darin, daß sie ein schnelles Synchronisieren (d.h. Erfassen) ermöglicht. Die phasenstarre Schleife (PLL) läßt drei Bytes aus einer Preambel mit sechs Bytes zu, die einem Anfangs- oder Datenfeld vorausgeht, um eine Phasensynchronisierung zu erlangen. Folglich gibt es nur 24 echte Bits, die für das Erfassen einer Phasensynchronisierung verfügbar sind, da nur diese Bits in der Preambel Taktbits sind. Die GIeichStromverstärkung des Tiefpaßfilters wird während dieser drei Bytes aufweisenden Erfassungsperiode erhöht, so daß eine Phasensynchronisierung über den ganzen Bereich +6% einer Frequenzänderung garantiert werden kann. Ferner schafft der in den Figuren dargestellte Aufbau einen Fangbereich, der sich von 10% unter bis 10% über der nominellen digitalisierten Wiedergabefrequenz erstreckt, wenn eine niedrige Verstärkung angewendet wird. Ein Erfassen der Phasensynchronisierung in weniger als 34με ist über dem ganzen Fangbereich gewährleistet. Innerhalb dieser Erfassungszeit ist der Phasenfehler auf weniger als 6% des anfänglichen Phasenfehlers verringert.

Außerdem erhält die bei der Erfindung vorgesehen phasenstarre Schleife eine Phasensynchronisierung in Datenfeldern aufrecht, in welchen im Falle eines Datenfeldes mit einer einfachen Schreibdichte Bitverschiebungen von bis zu 32% und im Falle von Datenfeldern mit doppelter Schreibdichte Bitverschiebungen von bis zu 15% vorliegen. Der Unterschied in der Bitverschiebung welcher bei den zwei Schreibdichten aufgenommen werden kann, ist der Tatsache zuzuschreiben, daß beim Dekodieren von Datenfeldern mit doppelter Schreibdichte das Takt-Ausgangssignal von dem Oszillator VCO zweimal die Datenfrequenz durchlaufen muß; hier-

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durch werden die erträgliche Bitverschiebung auf die Hälfte des Werts verringert, der im Falle von Datenfeldern mit einfacher Schreibdichte zulässig ist. Platte-Beschleunigungsfehler von bis zu etwa 2% über einer Zeitdauer von etwa 50με können ebenfalls aufgefangen werden.

Der Kondensator C8 ist nur zur Stabilisierung des Verstärkers 162 vorgesehen, welcher beispielsweise ein Funktionsverstärker des Typs LM 318 sein kann. Die Rückkopplung an dem Verstärker 162 geht von dessen Ausgangsanschluß 168 und einen dazu in Reihe liegenden Widerstand 166 zu dem invertierenden Eingangsanschluß 158. Der Kondensator C8 ist parallel zu der Reihenschaltung aus dem Kondensator 128 und dem Widerstand 126 geschaltet. Ferner ist, wie oben ausgeführt, ein Schalter 124 parallel zu dem Kondensator 126 geschaltet, um an dem Schleifenfilter einen Anlaufzustand zu schaffen, der einen Phasenfehler anzeigt. Der Schalter 124 besteht aus einem Feldeffekt-Transistor Q4, einem Puffer E184 und einem Widerstand R14. Die Senken- und Quellenelektroden des Feldeffekttransistors sind mit den beiden Elektroden des Kondensators 126 verbunden, und seine Steuerelektrode wird durch den Ausgang des Puffers E184 angesteuert, welcher über einen Widerstand 114 mit einer +12V-Quelle verbunden ist. Der Eingangsanschluß des Puffers E184 ist mit der Quelle des Signals Sperren verbunden. Wenn das Signal Sperren hoch ist, wird der Kondensator 126 über die Quellen-Senken-Bahn des Feldeffekt-Transistors Q4 entladen. Wenn das Signal Sperren niedrig ist, stellt der Transistor Q4 grundsätzlich einen sehr hohen Widerstandswert dar, der einer offenen Schaltung parallel zu dem Kondensator 126 nahekommt. Der spannungsgr steuerte Oszillator 112 hat einen herkömmlichen Aufbau und erfordert daher keine gesonderte Beschreibung. Eine vollständige Schaltung ist schematisch in Fig.6B dargestellt, und die Arbeitsweise des Oszillators ist daraus ersichtlich. Der Eingang des Oszillators (d.h. eine Frequenzsteuerspannung) liegt am Schaltungspunkt 522 an, der mit dem Anschluß 144 verbunden ist, und das Ausgangssignal, das auch mit VCO bezeichnet ist, liegt an dem

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Schaltungspunkt 524. Zum Steuern des Durchlaufs des Oszillators wird das Signal Sperren an den Eingang eines Puffers E343 angelegt, dessen Ausgang mit dem Schaltungspunkt 526 verbunden ist. Wenn das Signal Sperren hoch und dementsprechend das Signal Sperren niedrig ist, wird der Ausgang des Puffers E343 niedrig, wodurch die Spannung am Schaltungspunkt 526 niedrig und der Strom von der Stromquelle Q6 an der Leitung 528 niedrig wird. Hierdurch ist ein Laden des Kondensators C12 und damit ein Schwingen des Oszillators verhindert. Wenn das Signal Sperren dagegen niedrig ist, ist der Ausgang des Puffers E343 hoch und der Oszillator kann arbeiten.

Der durch N teilende Zähler 114 gibt ein Signal entweder mit der halben oder einem Viertel der Frequenz des Signals VCO ab, das in Phase ist. Da die voreingestellten Eingänge von D-Flip-Flops E281 und E28 2 beide an das Signal Sperren angeschlossen sind, beginnt der Zähler zu arbeiten (d.h. entsprechend dem Signal VCO, das an die Takteingänge von Flip-Flops E281 und E282 angeschlossen ist) wobei die Ausgänge Q dieser beiden Flip-Flops hoch sind. Der Ausgang Q des Flip-Flops E282 ,welcher das Signal CLK liefert, ist jedoch mit dem Eingang D des FT'ip-Flops E281 verbunden. Folglich ist das Signal an dem Eingang D des Flip-Flops E281 anfangs eine binäre 0. Wenn ein Feld mit einfacher Schreibdichte zu lesen ist, wird das Signal MFM hoch und ein Signal MFM wird niedrig. Infolgedessen wird der Ausgang eines NAND-Gliedes E19"' hoch und der Ausgang eines NAND-Gliedes E193 ist die Umkehr des Signals an dem Ausgang Q des Flip-Flops E281. Ein E in gar. j eines NAND-Gliedes E194 ist mit dem Ausgang des NAND-GI"edes 192 und sein anderer Eingang ist mit dem Ausgang der- NAND-Gliedes E193 verbunden; der Ausgang des NAND-Gliedes 194 ist mit dem Eingang D des Flip-Flops E282 verbunden. Zum Lesen von Datenfeldern mit einfacher Schreibdichte ist folglich der Ausgang Q des Flip-Flops E281 mit dem Eingang D des Flip-Flops E282 "verbunden", wodurch ein herkömmlicher durch 4 teilender Zähler geschaffen ist, der durch das Signal VCO taktgesteuert

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ist und wodurch als dessen Ausgänge die Signale CLK und CLK an den Ausgängen Q bzw. Q des Flip-Flops E282 geschaffen sind. Wenn jedoch das Signal MFM hoch ist, wodurch angezeigt wird, daß ein Datenfeld mit doppelter Schreibdichte zu lesen ist, wird der Ausgang des NAND-Gliedes El 94 hoch und des Ausgang des NAND-Gliedes E192 ist das Signal CLK, so daß der Eingang D des Flip-Flops E28 2 wirksam mit dessen Ausgang Q verbunden ist. Folglich kippt das Flip-Flop E282 (d.h. ändert seinen Zustand) bei jeweils zwei Taktimpulsen (d.h. VCO), wodurch ein herkömmlicher durch 2 teilender Zähler geschaffen ist.

Aus der vorstehenden Beschreibung ist zu entnehmen, daß die hier dargestellte phasenstarre Schleife ein sogenanntes "Typ 2"-Servorsystem ist, bei dem ein tastender Phasenvergleicher (d.h. ein Phasenfehlerdetektor) mit dem vollständigen Phasenfehlerbereich von -180° bis +180° verwendet ist. Ein Phasenfehler wird bitweise bei der Eingangsdatenfrequenz abgetastet, d.h. bei der Frequenz der einfachen oder der doppelten Schreibdichte. Durch ein Sperren des Oszillators (VCO) vor dem Abtasten des ersten Eingangsdatenimpulses während der anfänglichen Phasensynchronisierungs-Erfassungsperiode ist der Phasenfehler gleich dem Unterschied zwischen der nominellen Oszillatorfrequenz und der Frequenz des Dateneingangs. Ferner überspringt das System nicht periodisch während der anfänglichen Erfassungsperiode, da es die hohe Verstärkung des Tiefpaß-Schleifenfilters und der anfängliche Phasenfehler von weniger als 90° unmöglich macht, einen Phasenfehler von 180° zu speichern, bevor eine Phasensynchronisierung erreicht ist.

Eine ins einzelne gehende Schaltung der Datentrenneinrichtung wird anhand der Fig.7A und 7B im einzelnen erläutert. Mit Ausnahme der Schreibdichteauswahl-Synchronisier- und Steuereinrichtung 205b sind die funktioneilen Bauelemente der Datentrenn-Steuereinheit 205 über die Schaltung verteilt und nicht als gesondert festlegbare Blöcke aufgeführt.

Ein Datenfenstergenerator 202 weist ein UND-Glied E461, ein

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NAND-Glied E392 und ein D-Flip-Flop E441 auf. Das UND-Glied E461 erhält als einen ersten Eingang das Signal Sperren und als zweiten Eingang das schnelle Synchronisier- bzw. Sperr-(FAST LOCK)-Signal. Folglich ist der Ausgang des UND-Glieds E461 (oder der Eingang des NAND-Glieds E392, mit welchem er verbunden ist) währnend der Präambel hoch, wenn die phasenstarre Schleife versucht, ein Sperren zu erreichen. Das Signal DG wird an den anderen Eingang des NAND-Glieds E392 angelegt; folglich wird dessen Ausgang niedrig gemacht, wenn sein anderer Eingang hoch ist und das Signal DG hoch wird. Da der Ausgang des NAND-Glieds E392 mit dem Löscheingang des Flip-Flops E441 verbunden ist, wird das Flip-Flop E441 während der Präambel wiederholt durch das Signal DG gelöscht. Wenn die Präambel vollständig ist, wird das schnelle Synchronisier-Signal niedrig, und der Ausgang des NAND-Glieds E392 wird auf einen hohen Pegel gebracht, wodurch der Löscheingang des Flip-Flops E441 freigegeben wird. Danach beginnt der Ausgang Q des Flip-Flops E441 im Zustand 0 und kippt bei jeder folgenden Anstriegsflanke des Signals CLK oder abwechselnd bei jeder fallenden Flanke des Signals CLK. Die Aufgabe der Verknüpfungsglieder E461 und E392 besteht darin ,sicherzustellen, daß der Ausgang des Flip-Flops E441 mit der richtigen Phc se am Ende der Präambel beginnt. Das Datenfenstersignal am Ausgang Q des Flip-Flops E441 könnte als das Signal DW bezeichnet werden. Natürlich liefert der Ausgang Q des Flip-Flops E441 das Signal DW.

Ein UND-Glied E511 des Datenbit-Trenners 208 erhält das Signal CLK als ersten Eingang und das Signal DW als zweiten Eingang. Folglich liegen die Taktbits an dem Ausgang des UND-Gliedes E511 an, wenn das Datenfenstersignal nicht vorhanden ist. Der Ausgang des UND-Glieds E511 ist mit dem Takteinang eines Flip-Flops E501 in der Datensynchronisiereinrichtung 214 und mit der einen Elektrode eines Kondensators C13 verbunden, deren zweite Elektrode mit dem Eingang eines Inverters E521 und über einen Widerstand R23 mit Erde verbunden ist. Der Ausgang des Inverters E512 ist mit dem Löscheingang eines Flip-Flops E481 verbunden, so daß ein kurzer, etwas

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verzögerter Impuls an der Vorderflanke jedes Taktimpulses vorgesehen ist, der durch das UND-Glied E511 durchgelassen wird, um das Flip-Flop E481 zwischen Datenbits zu löschen. Der Eingang D des Flip-Flops E481 ist mit dem Ausgang Q des Flip-Flops E441 verbunden, um das Signal DW zu erhalten. Das Flip-Flop E481 wird durch den Ausgang eines ODER-Glieds E4 71 taktgesteuert, welcher als Eingänge den Ausgang Q des Flip-Flops E481 und das Signal DG erhält. Da das Flip-Flop E481, wie bereits beschrieben, gelöscht worden ist, wird es anfangs durch ein Datenbit in dem Signal DG taktgesteuert. Da das Datenfenster vorhanden ist (d.h. das Signal DW hoch ist) sollte nur wenn Datenbits zu erwarten sind und nicht wenn Synchronisierbits von dem Signal DG vorhanden sind, der Ausgang Q hoch werden. Das ODER-Glied E4 71 hält das Flip-Flop E481 in seinem gesetzten Zustand ,so daß es nicht rückgesetzt oder gelöscht wird, bevor sein Zustand durch die Datensynchronisiereinrichtung 214 abgetastet worden ist.

Die Datensynchronisiereinrichtung weist nur das D-Flip-Flop E501 auf. Das Flip-Flop E501 erhält den Ausgang Q des Flip-Flops E481 des Datenbit-Trenners und schafft ein Signal desselben Zustands an seinem Ausgang Q bei dem nächsten Impuls in dem Signal CLK, um dadurch das festgestellte Datenbit mit dem Signal CLK zu synchronisieren. Mit anderen Worten, das Feststellen eines Datenbits wird durch einen hohen Pegel an dem Ausgang Q des Flip-Flops E481 angezeigt, und dies wird dann abgetastet und verwendet, um einen synchronisierten, abgetrennten Datenbitstrom am Ausgang des Flip-Flops E501 (d.h. am Schaltungspunkt D) zu schaffen.

Ein Synchronisierbit-Trenner 212 und die Synchronisierbit-Trenneinrichtung 216 sind mit dem Datenbit-Trenner 208 und der Datensynchronisiereinrichtung 214 mit der Ausnahme identisch, daß das UND-Glied E512 als einen Eingang das Signal DW und nicht dessen Umkehr erhält. Folglich "sucht" der Synchronisierbit-Trenner Synchronisierbits, wenn das Datenfenster nicht vorhanden ist, d.h. das Signal DW hoch ist. Das Flip-Flop E481 wird zwischen aufeinanderfolgenden Synchronisier-

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bits gelöscht. Der Ausgang Q des Flip-Flops E502 schafft folg lich einen synchronisierten, abgetrennten Synchronisierbitstrom.

Ein Leseabtastimpuls-Generator 213 weist ein einziges D-Flip-Flop E431 und ein UND-Glied E462 auf. Sowohl am Eingang D des Flip-Flops als auch an einem Eingang des UND-Glieds liegt das Signal DW an. Der andere Eingang des UND-Glieds E4 62 ist mit dem Ausgang Q des Flip-Flops E431 verbunden. Das Signal FAST LOCK wird an den voreingestellten Eingang des Flip-Flops E431 angelegt, welches durch das Signal VCO taktgesteuert ist. Wenn das Signal FAST LOCK während der Erfassungsperiode in der Präambel hoch ist, wird das Flip-Flop E431 voreingestellt, so daß ein hohes Signal an seinem Ausgang Q vorhanden ist. Wenn das Signal FAST LOCK niedrig wird, wird die Voreinstellung freigegeben. Wenn das Signal DW niedrig ist, ändert sich der Zustand des Flip-Flops E431 bei dem nächsten Impuls VCO, so daß das Signal am Ausgang Q hoch wird. Der Ausgang des UND-Glieds E46 2 ist jedoch infolge des Signals DW niedrig. Wenn das Signal DW dann als nächstes hoch wird, sind beide Eingänge des UND-Gliedes E462 hoch, wodurch gleichzeitig derAusgang dieses UND-Glieds hoch wird, wodurch das Leseabtast-Signal erzeugt wird. Dieser Zustand dauert jedoch nur kurz an, da der nächste Impuls in dem Signal VCO den Ausgang Q des Flip-Flops E431 niedrig macht, wodurch dann auch derAusgang des UND-Glieds E462 niedrig wird. Folglich ist das Leseabtast-Signal nur für eine Periode des Signals VCO, d.h. für einige Hundert Nanosekunden hoch.

Die die Schreibdichte auswählende Synchronisier- und Steuereinrichtung 205b erzeugt die Signale MFM und MFM zum Steuern des durch N teilenden Zählers. Insbesondere werden die Signale von einem D-Flip-Flop E4 22 erzeugt. Um die Arbeitsweise der die Schreibdichte auswählenden Synchronisiereinrichtung zu verstehen muß zuerst werwähnt werden, daß die oben wiedergegebene Beschreibung des Sektorformats in einer Hinsicht unvollständig ist. Die Präambel, die einem Datenfeld vorausgeht, ist

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dem Datenfeld selbst nicht unmittelbar benachbart. Vielmehr sind die beiden durch eine Datenmarke getrennt, die ein einziges 8Bit-Byte aufweist. Im Hinblick auf ein derzeit beste-hendes Übereinkommen in der Industrie wird angenommen, daß die Datenmarke die Hexadezimalzahl FN aufweist (wobei N ein im einzelnen nicht angegebenes Muster der vier niedrigerwertigen Bits ist), welche bitweise eine Reihe von vier 1'en aufweist, auf die eine nicht genau festgelegte Reihe von vier Bits folgt. Eine andere Marke wird verwendet, wenn das Datenfeld gelöscht worden ist. Da die Datenmarke mit der einfachen Schreibdichtefrequenz gelesen werden muß, wenn das Datenfeld mit der doppelten Schreibdichtefrequenz kodiert ist, darf Signal MFM bis zum Ende der Datenmarke nicht hoch werden. Folglich ist es die Aufgabe der die Schreibdichte auswählenden Synchronisier- und Steuereinrichtung, sicherzustellen, daß das Signal MFM seinen Zustand von niedrig auf hoch, wenn überhaupt nur zu diesem Zeitpunkt und nicht früher ändert. Sonst kann die Datenmarke nicht richtig gelesen werden.

Verschiedene Signale werden nur in der Daten/Synchronisierregisterlogik 217 angezeigt, die das Vorhandensein eines Datenmarkenbytes anzeigt. Wie oben ausgeführt, weist das Datenmarkenbyte sowohl Daten- als auch Synchronisierbits iauf, welche auf der Platte ineinandergeschachtelt sind. Die aufeinanderfolgenden Datenmarkenbits sind D bezeichnet, wobei der Index X das spezielle Bit in dem Byte angibt. Dem ersten Bit in dem Datenmarkenbyte ist die folgende Indexbezeichnung N und den folgenden Bits werden die Indexbezeichnungen N+1, N+2 usw. gegeben. In ähnlicher Weise wird für die Synchronisierbits die Bezeichnung S_v verwendet, wobei für die Verwendung der Indizes dasselbe gilt. Folglich ist ein Synchronisierbit S_y einem Informationsbit D_x zugeordnet.

Die Daten/Synchronisierregister-Logik 217 ist in Fig.7B in dem Zustand dargestellt, wenn bereits die ersten zwei Datenmarken (und die entsprechenden Synchronisier-)Bits erhalten worden sind und das dritte Datenmarkenbit an dem Eingang eines Regi-

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sters E55 vorhanden ist.

Ein UND-Glied E462 der Synchronisier- und Steuereinrichtung erhält das Signal RD 2F an seinem ersten Eingang und an dem anderen Eingang wird das Signal FAST LOCK zugeführt. Der Ausgang des UND-Glieds E462 ist mit einem Löscheingang eines Flip-Flops E421 und mitdem Voreinstelleingang eines Flip-Flops E422 verbunden. Wenn das Signal RD 2F niedrig ist und dadurch anzeigt, daß das Datenfeld mit der einfachen Schreibdichtefrequenz zu lesen ist, ist der Ausgang des UND-Gliedes E463 niedrig, wodurch dann das Flip-Flop E422 gesetzt und das Signal MFM hoch und das Signal MFM, wie gefordert, niedrig wird. Die Arbeitsweise der Synchronisier- und Steuereinrichtung ist etwas komplizierter, wenn mit doppelter Schreibdichte kodierte Daten zu lesen sind. In diesem Fall ist das Signal RD 2F während der Präambel hoch, so daß, wenn das Signal FAST LOCK am Ende der Präambel hoch wird der Ausgang des UND-Gliedes E463 hoch wird, und dadurch den Löscheingang des Flip-Flops E421 bzw. den Voreinstelleingang des Flip-Flops E422 freigibt. Die Datenmarke muß nun festgestellt werden, und die Länge des Markenbytes muß ausgezählt werden, so daß das Signal MFM zu dem entsprechenden Zeitpunkt hoch wird. Die Datenmarke wird mittels eines UND-Glieds E513 gefühlt. Verschiedene Signale sind in Fig.7B bezeichnet, um das Dekodieren des Datenmarkenbytes darzustellen. Die ersten zwei Bits des Datenmarkenbytes werden grundsätzlich nicht berücksichtigt, um sich dadurch gegen eine falsche Feststellung einer Marke zu sichern. Folglich prüft das UND-Glied E513 (d.h. es erhält als Eingang) das dritte Datenmarkenbit D^ ~ ^un<^ äas zugeordnete Synchronisierbit S_n _■ Diese sind während der Zeit, während welcher ein.Datenmarkenbyte (d.h. das hexadezimale FN) gefühlt wird, gleichzeitig hoch. Der Ausgang des UND-Glieds E513 ist mit einem Eingang eines ODER-Glieds E473 und dessen Ausgang ist wiederum mit dem Eingang D des Flip-Flops E421 verbunden. Der andere Eingang des ODER-Gliedes E4 73 ist mit dem Ausgang Q des Flip-Flops E421 verbunden. Folglich wird bei der nächsten fallenden Flanke des Fenstersignals DW das Flip-Flop E421 taktgesteuert, und sein

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Ausgang Q wird hoch und hält diesen Zustand, bis ein niedriges Signal an seinen Löscheingang angelegt wird. Da dies das dritte Bit des Markenbytes ist, ist es notwendig, die Wiedergabe des Signals MFM für fünf weitere Bitperioden zu verzögern. Dies ist die Aufgabe eines 4Bit-Zählers E4 9, dessen Ladeeingang (LD) mit dem Ausgang Q des Flip-Flops E421 verbunden ist.

Wenn folglich der Ausgang Q des Flip-Flops E421 niedrig ist, werden die Ausgänge RO bis R3 des Zählers E4 9 mit dem Anfangszählstand an den Eingängen DO bis D3 des Zählers geladen,d.h. mit einer Binärzahl 1010 oder einem dezimalen Zählerstand von 10. Wenn der Ausgang Q des Flip-Flops E421 hoch wird, wird der Ladeeingang abgeschaltet, und der Zähler E4 9 kann auf das Signal an seinem Aufwärtszähleingang (CUP) ansprechen. Dieses Signal wird durch den Ausgang eines UND-GliedsE464 geschaffen. Das Signal DW liegt an einem Eingang des UND-Glieds E464 an und der Übertragausgang (CRY) des Zählers E4 9 ist mit dessen anderen Eingang verbunden. Anfangs ist der Übertragausgang des Zählers E4 9 hoch, so daß durch jeden der nächsten fünf Fensterimpulse in dem Signal DW der Zähler um 1 inkrementiert wird. Bei einem Zählerstand von 15 (d.h. einer Binärzahl 1111) wird der Ubertragausgang des Zählers E49 niedrig, wodurch auch der Ausgang des UND-Glieds E464 niedrig wird und der Zähler wirksam abgeschaltet wird, bis er entweder auf den Anfangszählstand von 10 geladen wird oder bis das Signal RD 2F niedrig wird. Der Ubertragausgang des Zählers E4 9 ist auch mit dem Eingang D des Flip-Flops E422 verbunden, das durch das Signal CLK taktgesteuert wird. Bei dem nächsten Impuls in dem Signal CLK, das auf das letzte Bit in dem Datenmarkenbyte folgt, wird das Flip-Flop E422 taktgesteuert; sein Ausgang Q wird niedrig und sein Ausgang Q wird hoch, wodurch das Signal MFM während des folgenden Datenfeldes hoch wird. Wie oben bereits beschrieben, kann dann das Datenfeld gelesen werden, wenn es mit der doppelten Schreibdichtefrequenz kodiert ist.

Die Daten/Synchronisierregisterlogik 217 wird hier im einzelnen nicht beschrieben, da sie nur dazu verwendet wird, um die

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für das UND-Glied E513 erforderlichen Signale zu schaffen und
um den Dekodieralgorithmus auszuführen, der zum Dekodieren der mit doppelter Schreibdichte anliegenden Information in dem modifizierten FM- {oder MFM-)Format notwendig ist. Wie in der
Figur angegeben, erscheinen die dekodierten und getrennten Datenbits als SEP Daten, während die entsprechenden Synchronisierbits als das Signal SEP CLK anliegen.

Ende der Beschreibung

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Claims

Anmelderin: Digital Equipment Corporation, Maynard, Massachusetts / USA

Patentansprüche

(Ί ., Einrichtung zum Lesen von Daten von einer rotierenden Magnetplatte, auf welcher Binärdaten in einer Anzahl Datenfelder aufgezeichnet worden sind, von welchen jedes Daten aufweist, die mit einer bekannten Schreibdichtefrequenz aufqezeichnet sind, die aus einer Gruppe von verfügbaren Schreibdichtefrequenzen ausgewählt sind, g e k e η η ζ e i c" h η e t durch eine Einrichtung, die auf ein Steuersignal zum Lesen jedes der Datenfelder mit einer der verfügbaren Datenfrequenzen anspricht, wobei das Steuersignal ein Signal aufweist, das aus einer Anzahl verfügbarer Signale ausgewählt ist, von welchen jedes einer der verfügbaren Schreibdichtefrequenzen zugeordnet ist.
2. Einrichtung nach Anspruch 1, dadurch gekennzei c hn e t, daß die Einrichtung zum Lesen eine phasenstarre Schleife (PLL 26) zum synchronen Feststellen der aufgezeichneten Daten aufweist, wobei die phasenstarre Schleife (PLL 26) ein Synchronisiersignal schafft, das mit den aufgezeichneten Daten in Phase ist, und eine Frequenz hat, die der Schreibdichtefre-

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quenz entspricht, die dem Steuersignal zugeordnet ist.
3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die phasenstarre Schleife (PLL 26) einen Oszillator (VCO 112) mit veränderlicher Frequenz aufweist, welcher anf der nominellen oder Bitfrequenz arbeitet, die mindestens so hoch wie die höchste Schreibdichtefrequenz der Gruppe von Schreibdichtefrequenzen ist, und daß eine andere der verfügbaren Schreibdichtefrequenzen ein ganzzahliger Bruchteil der höchsten Frequenz
ist.
4. Einrichtung nach Anspruch 3, dadurch gekennzeichnet, daß das Synchronisiersignal durch den Ausgang eines Frequenzteilers (114) geschaffen ist, der durch den Ausgang des
Oszillators (VCO 112) mit veränderlicher Frequenz der phasenstarren Schleife (PLL 26) angesteuert wird.
5. Einrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der Frequenzteiler einen durch N teilenden Zähler
(114) mit einer Einrichtung zum Auswählen des Teilungsfaktors

N entsprechend dem Steuersignal aufweist.
6. Einrichtung nach Anspruch 5, dadurch gekennzeic hn e t, daß jedem Datenfeld ein Datenmarkenbyte vorangeht ,und
daß der Wert des Teilungsfaktc-rs N nur am Ende des Datenmarkenbytes veränderbar ist.
7. Einrichtung zum Lesen von Daten von einer rotierenden Magnetplatte, auf welcher Binärdaten aufgezeichnet sind, insbesondere nach Anspruch 1, gekennzeichnet durch eine phasenstarre Schleife (PLL 26) mit zweifacher Verstärkung zum synchronen Feststellen der Daten, wobei die phasenstarre Schleife
(PLL 26) mit einer ersten höheren Verstärkung, solange eine Phasensynchronisierung zu erreichen ist, um einen breiten Erfassungsbereich zu schaffen, und mit einer zweiten niedrigeren Verstärkung betrieben wird, nachdem eine Phasensynchronisierung erreicht worden ist, um den GIeichlaufbereich der phasenstarren

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Schleife (PLL 26) zu erhöhen und um deren Empfindlichkeit gegenüber einem Bitverschieben der aufgezeichneten Daten zu verringern.
8. Einrichtung nach Anspruch 7, gekennzeichnet durch eine Einrichtung zum Steuern der Verstärkung der phasenstarren Schleife (PLL 26), die auf das Erreichen oder Nicht-Erreichen einer Phasensynchronisierung anspricht.
9. Einrichtung nach Anspruch 8, dadurch gekenn ζ eic hn e t, daß die phasenstarre Schleife (PLL 26) einen spannungsgesteuerten Oszillator (VCO 112), dessen Ausgangsfrequenz auf ein entsprechendes Steuersignal anspricht, und ein Tiefpaßfilter (116) zum Schaffen des Steuersignals aufweist, wobei das Filter (116) mit einer ersten höheren oder einer zweiten geringeren Verstärkung betreibbar ist.
10. Einrichtung nach Anspruch 9, dadurch gekennzeichnet, daß das Verhältnis der höheren Verstärkung des Tiefpaßfilters (116) zu der geringeren Verstärkung des Tiefpaßfilters (116) in der Größenordnung von 5 bis 1 liegt.
11. Einrichtung zum Lesen von Daten von einer rotierenden Magnetplatte, auf welcher Binärdaten in einem Sektorformat aufgezeichnet worden sind, wobei jeder Abschnitt mindestens ein Datenfeld, auf welchem veränderliche Daten aufgezeichnet werden können,und einen Präambelteil mit einem vorbestimmten Inhalt und von vorbestimmter Dauer aufweist, der dem Datenfeld vorausgeht und ein Synchronisiersignal schafft, insbesondere nach Anspruch 1, dadurch gekennzeichnet , daß die Einrichtung eine phasenstarre Schleife (PLL 26) aufweist, um synchron die auf dem Datenfeld aufgezeichneten Daten zu fühlen, daß die phasenstarre Schleife (PLL 26) mit einer ersten höheren Verstärkung während der Zeit von mindestens einem Teil der Präambel betreibbar ist, um eine phasenstarre Synchronisierung zu erreichen, und mit einer zweiten niedrigeren Verstärkung betreib-

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bar ist, während das Datenfeld gelesen wird, um synchron die Binärdaten festzustellen.
12. Phasenfehlerdetektor für eine phasenstarre Schleife zum Vergleich der Phasendifferenz zwischen einem Paar Signalen, die digitale Impulsfolgen mit nominell derselben Frequenz,aber mit einer sich relativ ändernden Phase aufweisen, insbesondere nach Anspruch 1, dadurch gekennzeichnet ,daß der Phasenf ehlerdetektor folgende Einrichtungen aufweist:

(a) eine Einrichtung zum Vergleichen der Phase eines Impulses in der ersten Impulsfolge mit einem entsprechenden Impuls in der zweiten Impulsfolge; und

(b) eine Einrichtung zum Abgeben eines Ausgangssignals einer ersten Art, die auf das Feststellen des Impulses in der ersten Impulsfolge vor dem Feststellen des entsprechenden Impulses in der zweiten Impulsfolge anspricht; und

(c) eine Einrichtung zum Abgeben eines Ausgangssignals einer zweiten Art, die auf das Feststellen des Impulses in der zweiten Impulsfolge vor dem Feststellen des entsprechenden Impulses in der ersten Impulsfolge anspricht; und

(d) daß die Einrichtung zum Abgeben des Ausgangssignals der zweiten Art eine Einrichtung zum Unterdrücken des Ausgangssignals der zweiten Art bis zum Feststellen des entsprechenden Impulses in der ersten Impulsfolge aufweist, wobei das Ausgangssignal der zweiten Art nicht vorgesehen wird^bis und wenn nicht der entsprechende Impuls in der ersten Impulsfolge festgestellt wird.
13. Phasenfehlerdetektor nach Anspruch 12, dadurch gekennzeichnet, daß die Einrichtung zum Abgeben eines Ausgangssignal der zweiten Art eine Einrichtung, um einen Kondensator mit einer fest vorgegebenen Geschwindigkeit von dem Zeitpunkt an zu laden, von welchem an ein Impuls in der zweiten Impulsfolge festgestellt wird, bis der entsprechende Impuls der ersten Impulsfolge festgestellt wird, und eine Einrichtung aufweist, um den Kondensator mit derselben fest vorgegebenen Geschwindigkeit zu entladen, die bei dem Zeitpunkt beginnt, wenn

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der entsprechende Impuls in der ersten Impulsfolge festgestellt wird, wodurch dann das Ausgangssignal der zweiten Art nur während der Zeit vorgesehen ist, während welcher der Kondensator sich entlädt, wobei diese Zeit den Phasenfehler zwischen den Impulsen darstellt.
14. Detektor nach einem der Ansprüche 12 oder 13, dadurch gekennzeichnet, daß die Impulse in der ersten und der zweiten Impulsfolge an deren Vorderflanken gefühlt werden,und daß die erste und zweite Art Ausgangssignale unabhängig von der Impulsbreite in den ersten und zweiten Impulsfolgen geschaffen werden.
15. Detektor nach Anspruch 12, dadurch gekennzeichnet, daß der Phasenfehlerdetektor über einen Bereich von -180° bis +180° des Phasenfehlers betreibbar ist.

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