DE2939290C2 - - Google Patents
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- Y10S257/903—FET configuration adapted for use as static memory cell
Description
Die Erfindung betrifft einen integrierten Schaltkreis gemäß
dem Oberbegriff des geltenden Patentanspruchs 1. Sie bezieht
sich insbesondere auf einen komplementären integrierten
MOS-Schaltkreis, welcher zum Herstellen sowohl massiver
CMOS-Bauelemente als auch von Dünnschicht-Bauelementen des
Typs CMOS/SOS (CMOS-Komplementär-Metall-Oxid-Halbleiter;
SOS = Halbleiter auf Saphir) zu verwenden ist.
Integrierte MOS-Schaltkreise mit Komplementär-Symmetrie
nehmen wenig Leistung auf und sind in hohem Maße störanfällig.
Es besteht ein Bedürfnis auch hoch integrierte Schaltkreise
in einem möglichst kleinen Bereich des jeweiligen
Chips unterbringen zu können. Ein integrierter MOS-Schaltkreis
mit Komplementär-Symmetrie dieser Art wird in "IEEE
Journal of Solid-State Circuits", Band SC-7, Nr. 2, April
1972, Seiten 135 bis 145 beschrieben. Für den bekannten
CMOS/SOS-Speicher mit beliebigem Zugriff (RAM) wird angegeben,
die Packungsdichte könne durch Anwendung des Verfahrens
zum Herstellen selbstausgerichteter polykristalliner
Silizium-Gates verbessert werden.
Ferner wird in der US-PS 39 90 056 eine SOS-Speicherzelle
beschrieben, die ein bistabiles Bauelement nach Art eines
herkömmlichen Flip-Flops mit einem Paar kreuzgeschalteter
Inverter umfaßt. Jeder der Flip-Flop-Kreise enthält konstruktiv
bedingte Dioden, die durch die Verbindung der
Drain-Bereiche der komplementären MOS-Transistoren entstehen.
Ferner werden die Gates des einen komplementären
Transistorpaars über eine Leitung sowohl mit dem Drain-Kontakt
des einen Transistors des anderen Inverters als auch
über einen Gleitrichter mit dem Drain-Kontakt des anderen
Transistors des anderen Inverters verbunden.
Der Erfindung liegt die Aufgabe zugrunde, die Bauelementdichte
bei dem integrierten MOS-Schaltkreis zu vergrößern
und platzaufwendige isolierte Überführungen oder Über
brückungen entbehrlich zu machen. Die Lösung wird im Kennzeichen
des beiligenden Patentanspruchs 1 angegeben.
Erfindungsgemäß ist es mit Hilfe der Dioden enthaltenden
Silizium-Verbindungsleitungen möglich, integrierte MOS-
Schaltkreise mit wesentlich größerer Dichte als bei allen
bekannten integrierten MOS-Schaltkreisen herzustellen. Ein
erfindungsgemäßer integrierter Schaltkreis, z. B. eine
Fünf-Transistor-Speicherzelle, kann insbesondere aus komplementär-
symmetrischen Metall-Oxid-Halbleiter-Isolierschicht-
Feldeffekttransistoren
(CMOS-IGFET) in Silizium-auf-Saphir-Technik (SOS) mit dotierten
polykristallinen Verbindungsleitern und vergrabenen
Kontakten bestehen. Vorzugsweise werden dort Dioden gebildet,
wo die dotierten polykristallinen Silizium-Leiter mit darunter
liegenden epitaxialen Siliziumzonen des anderen Leitungstyps
vergrabene Kontakte bilden und wo epitaxiale Siliziumzonen des
anderen Leitungstyps aufeinanderstoßen bzw. miteinander kontaktiert
sind. Nachweislich haben diese Dioden keine schädlichen
Rückwirkungen auf den Betrieb der Speicherzelle.
Anhand schematischer Darstellungen von Ausführungsbeispielen
werden weitere Einzelheiten der Erfindung erläutert.
Es zeigen:
Fig. 1 ein Schaltbild der Ersatzschaltung eines bevorzugten
Ausführungsbeispiels der erfindungsgemäßen Speicher
zelle;
Fig. 2 eine modifizierte Draufsicht des Aufbaus einer
Speicherzelle gemäß Fig. 1; und
Fig. 3 einen Querschnitt längs der Linie 3-3 von Fig. 2.
In Fig. 1 wird ein Schaltbild einer erfindungsgemäßen Speicherzelle
10 schematisch dargestellt. Das bevorzugte Ausführungsbeispiel
der Speicherzelle 10 enthält ein Paar gitterisolierter
P-Kanal-Feldeffekttransistoren (IGFET) 12, 14, drei N-
Kanal-Feldeffekttransistoren 16, 18 und 20 sowie ein Paar
Dioden 22 und 24. Durch die erfindungsgemäße Konstruktion
und Anwendung der im einzelnen weiter unten beschriebenen
Dioden 22 und 24 werden Vorteile sowohl hinsichtlich des
Herstellens als auch des Betriebs der Speicherzelle 10
erzielt.
Zu der Speicherzelle 10 gehört ein Paar über Kreuz
gekoppelter CMOS-Inverter, von denen der erste einen P-
Kanal-IGFET 12, einen N-Kanal-IGFET 16 sowie eine Diode
22 und der zweite Inverter einen P-Kanal-IGFET 14, einen
N-Kanal-Transistor 18 sowie eine Diode 24 enthält. Ein
weiterer Transistor 20 wird zwischen eine Anschlußklemme
und die Kathode der Diode 22 geschaltet und als Transmissionsgate
zum Eingeben von Eingangssignalen in die Speicherzelle
10 und zum Lesen der der Ausgangsspannung des ersten Inverterpaars
entsprechenden Ausgangsspannung der Speicherzelle
10 benutzt. Im dargestellten, bevorzugten Ausführungsbeispiel
der Speicherzelle 10 handelt es sich bei dem Transistor 20
um einen N-Kanal-Transistor; es kann jedoch stattdessen auch
ein P-Kanal-Transistor verwendet werden, wenn dieser auf
die Kathode und nicht auf die Anode der Diode 22
geschaltet wird.
Die Dioden 22 und 24 sind zwar in üblichen CMOS-Inverter-
Schaltkreisen nicht vorhanden, sie wirken aber dem Betrieb
der Speicherzelle 10 auch nicht entgegen, sondern ihre
Gegenwart ist geradezu vorteilhaft für die Funktion der
Speicherzelle. Unter der Annahme, daß die Transistoren
12 und 18 abgeschaltet und die Transistoren 14 und 16
eingeschaltet sind, liegt die an der Kathode der Diode 22
gemessene Spannung etwa auf Erdpotential, während die an der
Kathode der Diode 24 gemessene Spannung ungefähr V DD
beträgt. Daraus ergibt sich, daß die in der Leiterbahn des
Gate-Potentials des N-Kanal-Transistors 16 liegende Diode
24 in Durchlaßrichtung vorgespannt wird. Bei Vorhandensein
der Diode 24 an der angegebenen Stelle der Schaltung
wird daher die Steuerspannung des Transistors 16 nur etwa
um einen Dioden-Abfall der Spannung, d. h. um etwa 0,6 Volt,
niedriger als die Spannung V DD sein. Dieser geringe
Spannungsabfall verschlechtert die Steuerfähigkeit des
Transistors 16 nicht ernstlich. Wenn ferner die Diode 24
leckt, ergibt sich ein minimaler effektiver Verlust. In
die zu den Gates der abgeschalteten Transistoren 12 und 18
führenden Leiterbahnen ist eine Diode nicht eingeschaltet;
diese beiden Transistoren sind daher in üblicher Weise
vollständig abgeschaltet, so daß die CMOS- bzw. Speicher-Zelle
10 trotz Vorhandenseins der Dioden 22 und 24 die
charakteristische geringe Leistungsaufnahme solcher komplementär
symmetrischer Speicher behält.
Aufgrund der vorstehenden Erkenntnis, nach der die Dioden
22 und 24 an den angegebenen Stellen der Speicherzelle 10
zu akzeptieren sind, wurde ein in Fig. 2 dargestellter
Schaltkreis geschaffen, der unter Verwendung polykristalliner
Silizium-Verbindungsleitungen bzw. -Streifen hergestellt
werden kann. Fig. 2 und 3 zeigen eine vereinfachte
Draufsicht bzw. einen Querschnitt einer solchen unter Anwendung
der Silizium-auf-Saphir-Technik (SOS) hergestellten
Speicherzelle 10.
Zu der Speicherzelle 10 gemäß Fig. 2 und 3 gehört ein Saphir-
Substrat 11 mit einer epitaxialen Siliziumschicht und darin
gebildeten Transistoren 12, 14, 16, 18 und 20. In Fig. 2
werden P⁺-Epitaxialzonen ("P⁺EPI") durch getüpfelte und
N⁺-Epitaxialzonen ("N⁺EPI") durch freie Flächen gekennzeichnet.
Der positive Spannungspol V DD der Leistungsversorgung
wird mit einer P⁺-dotierten, die Sources der Transistoren
12 und 14 enthaltenden, gemeinsamen Halbleiterzone
30, über einen in dieser Zone vorgesehenen Metallkontakt
verbunden. Die P⁺-Drainzone 32 des Transistors 14
sowie die P⁺-Drainzone 34 des Transistors 12 werden von
den zugehörigen Sources durch N--Kanal-Zonen 36 bzw. 38
getrennt. Ähnlich zeigt die Darstellung der N-Kanal-
Transistoren 16 und 18 eine N⁺-dotierte, die mit Hilfe von
P-Kanal-Zonen 46 und 48 von den zugehörigen N⁺-Drainzonen
42, 44 getrennten Sourcezonen der Transistoren enthaltende,
gemeinsame Halbleiterzone 40. Der negative Pol V SS der
Spannungsquelle wird über einen Metallkontakt und die
gemeinsame Halbleiterzone 40 auf die Sources der Transistoren
16 und 18 geschaltet. Die Diode 22 wird mit der P⁺-
Epitaxialzone 34 als Anode und mit der N⁺-Epitaxialzone
42 sowie einem polykristallinen N⁺-Siliziumstreifen 50
als Kathode gebildet. Ähnlich stellen die P⁺-Epitaxialzone
32 die Anode und ein polykristalliner N⁺-Siliziumstreifen
52 die Kathode der Diode 24 dar.
Zu der Speicherzelle 10 gehört ferner ein N-Kanal-Trans
missionsgate-IGFET 20, dessen Zweck es ist, den Zustand
der Zelle einzustellen und festzulegen. In dem bevorzugten
Ausführungsbeispiel der Erfindung besteht der IGFET 20 aus
zwei N⁺-Epitaxialzonen 26 und 54, die im folgenden jeweils
als eine "Drain/Source"-Zone bezeichnet werden, weil das
Transmissionsgate des Transistors 20 in zwei Stellungen
zu betreiben sein soll. In der einen Stellung bilden die
Zone 26 die Drainzone und die Zone 54 die Sourcezone, während
in der anderen Stellung die Zone 54 die Drainzone und
die Zone 26 die Sourcezone darstellen. Zwischen den beiden
Drain/Sourcezonen 26 und 54 befindet sich eine P--Kanal-
Zone 56. Auf einem auf der Kanalzone 56 liegenden nicht
gezeichneten Kanal-Isolator befindet sich ein N⁺-dotierter,
polykristalliner, als Gate des Transistors 20 wirkender
Silizium-Streifen 58. Mit Abstand von den beiden
Invertern wird seitlich von der Kanalzone 56 in der Drain/
Sourcezone 54 die Öffnung für einen Kontakt 66 hergestellt
und an diesem gemäß Fig. 2 ein Eingangs/Ausgangs-Anschluß
29 des Transistors 20 gebildet.
Der polykristalline N⁺-Silizium-Streifen 50 wirkt als Gate
der Transistoren 14 sowie 18 und stellt einen ohmschen
Kontakt zu der Drainzone des N-Kanal-Transistors 16 sowie
einen gleichrichtenden Kontakt zu der Drainzone des P-Kanal-
Transistors 12 dar. In ähnlicher Weise bildet der
polykristalline N⁺-Silizium-Streifen 52 zugleich die
Gates der Transistoren 12 sowie 16 und einen ohmschen
Kontakt zu der Drainzone des N-Kanal-Transistors 18 sowie
einen gleichrichtenden Kontakt zu der Drainzone des P-Kanal-
Transistors 14. Die verschiedenen Kontakte 60, 62 und 64
sind sogenannte vergrabene Kontakte, an denen also die
polykristallinen Silizium-Streifen 50 und 52 in direktem
Kontakt mit der darunterliegenden epitaxialen Silizium
schicht stehen.
Zum Herstellen der Speicherzelle 10 geht man von einem
isolierenden, z. B. aus Saphir bestehenden Substrat 11 aus, auf
dem eine epitaxiale Halbleiterschicht aufgewachsen werden
kann. Saphir wird als Material für das isolierende Substrat
zwar bevorzugt, das Substrat kann aber auch aus anderen
Materialien wie Spinell oder Berylliumoxid bestehen. Auf
dem Substrat wird ein Halbleitermaterial, z. B. Silizium,
unter Anwendung bekannter Methoden der SOS-Technik epitaxial
aufgewachsen. Auf der epitaxialen Halbleiterschicht
wird anschließend nach irgendeiner bekannten Methode, z. B.
durch thermisches Oxidieren im Fall von Silizium, eine
Oxidschicht gebildet, auf deren Oberfläche dann eine Foto
lackschicht aufgebracht und nach üblichen fotolithografischen
Verfahren begrenzt wird. Die Fotolackschicht wird
dann so entwickelt, daß sich eine die für die Transistoren
12, 14, 16, 18 und 20 vorgesehenen Teile der epitaxialen
Siliziumschicht bedeckende Maske ergibt. Schließlich werden
die freigelegten Teile der Oxid- und epitaxialen
Siliziumschichten durch Ätzen abgetragen.
In einem nächsten Schritt werden die verbliebenen Teile der
Fotolack- und Oxidschichten abgetragen. In das Substrat 11
werden daraufhin Donator-Ionen, z. B. Phosphor, implantiert,
um die Epitaxialschicht N--leitend zu machen und die Schwellen-
oder Schleusenspannung der P-Kanal-IGFETs einzustellen,
d. h. die Kanalzonen der P-Kanal-IGFETs 12, 14 zu bilden. Das
Substrat wird dann mit einer weiteren Fotolackschicht bedeckt.
Diese wird mit Hilfe einer Fotomaske so begrenzt und
entwickelt, daß die Kanalzonen der N-Kanal-IGFETs 16, 18
und 20 freiliegen. In dieses so mit dem Fotolack-Muster
abgedeckte Substrat werden Akzeptor-Ionen, z. B. Bor, implantiert,
um die Schwellen- bzw. Schleusenspannungen der
N-Kanal-Transistoren einzustellen. Der verbleibende Fotolack
wird dann abgestreift und das Substrat in einem Ofen
auf etwa 1000°C erhitzt, während eine kleine Menge Dampf
und HCl über die verbliebenen Teile der Epitaxialschicht
streichen, um auf diesen eine Oxidschicht 51 aufzuwachsen.
Als nächstes wird auf das Substrat eine dritte Fotolackschicht
aufgebracht, mit Hilfe einer Fotomaske begrenzt und entwickelt,
so daß die für die vergrabenen Kontakte 60, 62
und 64 vorgesehenen Bereiche freigelegt werden. Die Form
der vergrabenen Kontakte 60, 62 und 64 wird dabei so
gewählt, daß ein sicherer Kontakt zwischen den dotierten
polykristallinen Siliziumbereichen und den darunterliegenden
Epitaxialbereichen gewährleistet ist. Das in der entwickelten
Fotolackschicht freigelegte Oxid wird mit Hilfe
einer Ätzlösung, z. B. unter Anwendung gepufferter Flußsäure,
abgeätzt. Daraufhin wird der verbleibende Fotolack
abgetragen und mit Hilfe irgendeines Verfahrens, z. B.
durch pyrolytische Zersetzung von Silan, eine polykristalline
Siliziumschicht auf dem Substrat niedergeschlagen.
Die polykristalline Siliziumschicht wird N⁺-dotiert, indem
das Substrat in einem Diffusionsofen einer Phosphoroxychlorid-
Diffusion (POCl₃) bei 1050°C während einer Zeitdauer von
etwa 10 Minuten ausgesetzt wird, um eine Donator-Konzentration
von etwa 10²⁰ Donator-Atomen/cm² zu erhalten.
Es wird dann eine vierte Fotolackschicht auf die Oberfläche
der dotierten polykristallinen Siliziumschicht aufgebracht
und eine Fotomaske dazu benutzt, die die vergrabenen Kontakte
und die Gates der IGFETs einschließenden polykristallinen
Siliziumstreifen bzw. -verbindungsleitungen zu begrenzen.
Nach dem Entwickeln des Fotolacks werden die freigelegten
Teile der dotierten polykristallinen Siliziumschicht
durch Ätzen mit einer Lösung als Kaliumhydroxid (KOH), Äthanol
und Wasser abgetragen. Die Fotolackschicht wird abgestreift
und eine neue, fünfte Fotolackschicht aufgebracht, die mit
Hilfe einer entsprechenden Fotomaske so begrenzt wird, daß
die für P⁺-Leitung vorgesehenen Bereiche zum Implantieren
von Ionen freigelegt werden. In das Substrat bzw. in die
freigelegten epitaxialen und polykristallinen Siliziumschichten
werden dann Akzeptor-Ionen, z. B. Bor, mit einer
Dosis von etwa 10¹⁵ Atomen Bor/cm² implantiert. Nach dem
Abstreifen der verbliebenen Fotolackschicht wird eine neue,
die sechste Fotolackschicht, auf die Oberfläche des Substrats
aufgebracht und so begrenzt, daß die N⁺-leitend zu dotierenden
Bereiche freigelegt werden. Hierzu wird das Substrat
in ein Ionenimplantations-Gerät gegeben, wo in die freigelegten
Teile der Epitaxialschichten und polykristallinen
Siliziumschichten Donator-Ionen, z. B. Phosphor, bis zu
einer Dosis von etwa 2 × 10¹⁵ Atomen/cm² implantiert werden.
Als nächstes werden die verbleibenden Teile der letzten
Fotoresistschicht abgestreift und die Epitaxialschicht
in einen auf etwa 900°C erhitzten Ofen eingebracht, durch
den eine kleine Menge Dampf und HCl fließen, um eine Oxidschicht
bis zu einer Dicke von etwa 100 nm aufzuwachsen. Daraufhin wird
das Substrat aus dem Ofen genommen, und es wird eine nicht
dargestellte, dicke Siliziumdioxid-Schicht auf irgendeine
Weise, z. B. durch thermische Zersetzung von Silan auf der
thermisch aufgewachsenen Siliziumdioxidschicht niedergeschlagen,
um eine Verbundschicht mit einer Dicke von etwa
600 nm zu bilden.
In einem weiteren Verfahrensschritt werden in der dicken Oxid
schicht Öffnungen für Metallkontakte hergestellt, und zwar
mit Hilfe üblicher fotolithografischer Technik, indem eine
(siebente) Fotolackschicht aufgebracht sowie mit Hilfe einer
Fotomaske begrenzt wird und die freigelegten Teile ähnlich
wie in der vorbeschriebenen Weise mit gepufferter Flußsäure
geätzt werden.
Nach dem Herstellen von Öffnungen für Metallkontakte wird
eine (nicht dargestellte) Metallschicht, z. B. aus Aluminium,
auf der Oberfläche der Oxidschicht niedergeschlagen. Unter
Anwendung üblicher fotolithografischer Techniken wird die
Metallschicht in ähnlicher Weise wie vorher beschrieben,
unter anderem mit Hilfe einer achten Fotolackschicht
begrenzt. Abschließend wird eine nicht gezeichnete
Schutzoxidschicht mit Hilfe irgendeines geeigneten Verfahrens,
z. B. durch thermische Zersetzung von Silan auf die Oberfläche
der Metall-Verbindungsstreifen in Form eines Oxids mit einer
Dicke von etwa 100 nm über dem Metallstreifen aufgebracht.
Schließlich werden in der Schutzoxidschicht Anschlußfelder
gebildet. Das kann mit Hilfe eines fotolithografischen
Verfahrensschritts unter Einschluß einer neunten Fotolackschicht
ähnlich wie in vorbeschriebener Weise durch Ätzen mit
gepufferter Flußsäure zum Entfernen des Schutzoxids von den
Anschlußfeldern ausgeführt werden. Damit ist die Speicherzelle
im wesentlichen fertiggestellt.
Durch Anwendung der Lehre der vorliegenden Erfindung wird die
Herstellung extrem dicht aneinanderliegender Speicherzellen
erreicht, in denen vergrabene Kontakte und leitende poly
kristalline Silizium-Streifen bzw. -Verbindungsleitungen
benutzt werden. Die in den polykristallinen Siliziumstreifen
gebildeten Dioden haben keinen schädlichen Einfluß auf
den Betrieb der Speicherzelle.
Es ist selbstverständlich, daß der N-Kanal-Transmissionsgate-
IGFET 20 durch einen P-Kanal-Transmisionsgate-IGFET ersetzt
werden kann, wenn das dotierte polykristalline Silizium P⁺-
leitend hergestellt und die Verbindungsleitungen zwischen
den Gates des einen Inverters und den Ausgängen des anderen
Inverters mit den Anoden der Dioden und nicht (gemäß Fig. 1)
mit deren Kathoden verbunden werden. Auch die Verbindung
der Drain/Source-Zone des Transmissionsgate-IGFET würde
an der Anode der Diode des ersten Inverters liegen.
Durch Einbau der zwischen dem dotierten polykristallinen
Silizium und dem epitaxialen Silizium der Speicherzelle
10 gebildeten Dioden können die Abmessungen der Speicherzelle
sehr klein gemacht werden, während ein Weglassen der
Dioden zu einer Zelle mit beträchtlich größeren Abmessungen
führen würde.
Claims (1)
- Integrierter Schaltkreis mit isolierendem Substrat (11) und darauf epitaxial aufgewachsener Halbleiterschicht (30, 40), in dem in der Halbleiterschicht (30, 40) eine einen ersten und einen zweiten, aus P-Kanal- und N-Kanal-Isolierschicht- Feldeffekttransistoren (IGFET) (12, 14; 16, 18) aufgebauten Inverter enthaltende Speicherzelle (10) gebildet ist und zwei je einem der Inverter zugeordnete Einzelstreifen (50, 52) eines Paars dotierter, den gleichen Leitungstyp aufweisender, polykristalliner Siliziumstreifen auf einer auf den Kanalzonen (38, 36; 46, 48) der IGFET′s (12, 14; 16, 18) der Inverter befindlichen Isolierschicht liegen sowie jeder (50 oder 52) zugleich als Gate der N- und P-Kanal IGFET′s (14, 18 bzw. 12, 16) des einen Inverters ausgebildet ist, dadurch gekennzeichnet, daß jeder der Einzelstreifen zugleich als solcher einen ohmschen Drain-Kontakt des einen Transistors (16 bzw. 18) des anderen Inverters sowie einen Gleichrichterkontakt des Drain- Bereichs des anderen Transistors (12 bzw. 16) des anderen Inverters bildet.
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