DE2948159C2 - Integrierter Speicherbaustein mit wählbaren Betriebsfunktionen - Google Patents

Integrierter Speicherbaustein mit wählbaren Betriebsfunktionen

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Description

a) daß ein über die Adressen-Eingangsanschlüsse (Po bis Ps) ladbares bzw. lesbares Modusregister (10) zur Aufnahme von die Betriebsfunktion des Speicherbausteins bestimmenden Informationen vorgesehen ist,
b) daß die Einrichtungen für die Adresseneingabe sowie für die Dateneingabe und Datenausgabe für bidirektionalen Betrieb ausgebildet sind,
c) daß das Speichermedium (12) in η jeweils eine gleiche Anzahl von Spalten umfassende Bereiche aufgeteilt ist, zu denen gleichzeitig zugreifbar ist und
d) daß mit der an den Adressen-Pufferspeicher (1) angeschlossenen Weichenschaltung (3) zusätzlich zu den Verbindungen mit den Adreßdecodern (5,7) bidirektionale Verbindungen mit dem Modusregister (10) und mit einem bausteininternen Datenbus (11) herstellbar sind, wobei die η Leitungen des Datenbusses (11) mit den Schreib/Lese-Leitungen der durch einen höherwertigen Teil (CAo bis CAs) der Spaltenadresse vorausgewählten Speicherzellen identisch sind.
2. Speicherbaustein nach Anspruch 1, dadurch gekennzeichnet, daß ein mit dem niedrigstwertigen Teil (z. B. CA6 bis CA8) der Spaltenadresse (CA) ladbarer erster Adreßzähler (8) vorgesehen ist, dessen Stand durch Impulse des Spaltenadressen-Übernahmesignals (CAS) schrittweise erhöhbar ist, und daß ferner eine Multiplexereinrichtung (13 bzw. 16) vorgesehen ist, mit welcher gemäß dem jeweiligen Stand des ersten Adreßzählers (8) eine Verbindung des Dateneingangsanschlusses (P)) bzw. des Datenausgangsanschlusses (P\o) mit einer von η durch die Zeilenadresse (RA) und den höherwertigen Teil der Spaltenadresse (CA0 bis CAs) vorausgewählten Speicherzellen herstellbar ist.
3. Speicherbaustein nach Anspruch 2, dadurch gekennzeichnet, daß jeder der η Bereiche des Speichermediums (12) in k durch den höchstwertigen Teil (z.B. CAo bis CA-j) der Spaltenadresse (CA) gleichzeitig adressierbare, gleich große Unterbereiche aufgeteilt ist, daß ein mit dem Teil (CA3 bis CAs) mittlerer Wertigkeit der Spaltenadresse (CA) ladbarer zweiter Adreßzähler (21) vorgesehen ist, dessen Stand alternativ zum Stand des ersten Adreßzählers (8) durch Impulse des Spaltenadressen-Übernahmesignals (CAS) schrittweise erhöhbar ist, und daß ein weiterer Multipiexer (20) vorgesehen ist, mit welchem gemäß dem jeweiligen Stand des zweiten Adreßzählers (21) Verbindungen zwischen den Leitungen des Datenbusses (11) und jeweils k Schreib/Lese-Leitungen eines der η Bereiche des Speichermediums (12) herstellbar sind.
Die Erfindung bezieht sich auf einen Speicherbaustein nach dem Oberbegriff des Patentanspruchs 1.
is Integrierte Speicherbausteine für den Aufbau von Schreib-Lese-Speichern mit wahlfreiem Zugriff haben in den letzten Jahren in kurzen Zeitabständen jeweils eine Vervierfachung ihrer Speicherkapazität erfahren. Derzeit sind 16 Kbit-Bausteine allgemein verfügbar (vergl. z. B. Memory Data Book and Designers Guide, Mostek Corp, Carollton USA, Febr. 1978, Seiten 107 bis
122) und 65 Kbit-Bausteine in der Erprobungsphase. 262 Kbit-Bausteine werden vorbereitet
All; bekannten Speicherbausteine der hier betrachteten Art weisen eine 1 Bit breite Datenschnittstelle auf. Mit der Erhöhung der Speicherkapazität nimmt die Länge der Adresse zu. Zur Einsparung von Anschlußpunkten ist man dazu übergegangen, die Gesamtadresse in zwei Teile gemäß der bausteininternen Zeilen- und Spaltenadresse aufzuteilen und die beiden Teile nacheinander über die gleichen Anschlußstifte einzugeben. Die Adressenübernahme, die Weiterleitung an die internen Adreßdecoder und die Aktivierung interner Taktserien geschieht durch entsprechende, zeitlich
versetzte Übernahmesignale.
Die Erhöhung der Speicherkapazität der einzelnen Speicherbausteine bringt auch eine beträchtliche Verringerung des spezifischen Platzbedarfs und der Zugriffszeit für die daraus aufgebauten Speicher mit sich. Da andererseits die minimale, auf Speicherworte bezogene Kapazität eines Speicheis wegen der 1 Bit breiten Datenschnittstelle der Speicherbausteine gleich deren Kapazität in Bit ist, führt die fortlaufende Steigerung der Speicherkapazität der Speicherbausteine zwangsläufig zu Speichergrößen, die in manchen Fällen, wie beispielsweise beim Einsatz in Verbindung mit Mikroprozessoren oder als Mikioprogrammspeicher, unerwünscht sind. Hier läßt sich zwar durch die Verwendung von Speicherbausteinen mit einer 4 oder 8 Bit breiten Datenschnittstelle Abhilfe schaffen, doch führt das zu einer erhöhten Typenvielfalt, die kostensteigernd wirkt.
Der Erfindung liegt daher die Aufgabe zugrunde, hochintegrierte Speicherbausteine so auszubilden, daß auch nach ihrer Fertigstellung die Breite ihrer Datenschnittstelle in Stufen veränderbar ist und sie bei voller Kompatibilität mit konventionell ausgebildeten Speicherbausteinen an unterschiedliche Anwendungsfälle angepaßt werden können. Gemäß der Erfindung weist ein solcher Speicherbaustein die im kennzeichnenden Teil des Patentanspruchs 1 aufgeführten Merkmale auf.
Durch die Maßnahmen gemäß der Erfindung ist es möglich, in Abhängigkeit von der im Modusregister gespeicherten Information folgende Lese- und Schreiboperationen auszuführen: 1 Bit, 4 Bit parallel, 8 bzw. 9 Bit parallel sowie bei gleichbleibender Zeilendresse mehrere Bit mit willkürlichen SDaltenadressen.
Mit einer Weiterbildung der Erfindung lassen sich bei gleichbleibender Zeilenadresse 2, 4 oder 8 Zugriffe nacheinander mit konsekutiven Spaltenadressen ausführen. Dafür muß nur eine Spalten-Startadresse bereitgestellt werden. Zur Festlegung der Anzahl der geketteten Zugriffe werden in dem Modusregister weitere Informationen hinterlegt
Im folgenden wird die Erfindung anhand der Zeichnung näher beschrieben. Es zeigt darin
F i g. 1 ein erstes Ausführungsbeispiel in Form eines Blockschakbildes eines Speicherbausteins mit den für das Verständnis der Erfindung wesentlichen Schaltungselementen,
Fig. 2 Einzeiheken der Multiplexereinrichtung D-MUXnach Fig. 1,
Fig.3 ein weiteres Ausführungsbeispiel der Erfindung,
F i g. 4 ein Impulsdiagramm »Lesen Modusregister«,
Fig.5 ein Impulsdiagramm »Schreiben mit fortlaufenden Spaltenadressen«.
Die F i g. 1 gibt einen Oberblick über die wesentlichen Schaltungselemente eines Speicherbausteins gemäß einem Ausführungsbeispiel der Erfindung. Der Darstellung und der folgenden Beschreibung ist eine Speicherkapazität von 262 Kbit zugrunde gelegt, weshalb das Speicherfeld 512 Zeilen und Spalten enthält Für bestimmte Zwecke, auf die noch eingegangen wird, kann die Erhöhung der Anzahl der Spalten auf 576 vorteilhaft sein. Die allgemeine Organisation des Speicherbausteins entspricht, von den durch die Erfindung gegebenen Besonderheiten abgesehen, der Organisation eines bekannten 16384x1-Bit-Speicherbausteins MK 4116 (vergleiche die vorher genannte Firmendruckschrift der Mostek Corp.).
Gemäß der F i g. 1 ist mit den Anschlußklemmen Po bis Pe eine Zwischenspeichereinrichtung 1 (ZS) verbunden, die hinsichtlich der Adresseneingabe dem Adressenpuffer des bekannten Speicherbausteins entspricht. Im Gegensatz dazu ist die Zwischenspeichereinrichtung 1 jedoch so ausgebildet, daß sie sowohl die Eingabe als auch die Ausgabe von Informationen in bzw. aus dem Speicherbaustein über die Anschlußstifte Po bis Pe erlaubt.
Ein Informationsbus 2 (IB) führt von der Zwischenspeichereinrichtung 1 zu einer Weichenschaltung 3 (E-MUX). Auch die Weichenschaltung 3 ist teilweise wieder für einen Zweirichtungsverkehr ausgebildet. Die Weichenschaltung 3 verbindet den Informationsbus 2 wahlweise über einen ersten Adressenbus 4 (AB 1) mit einem Zeilenadreßdecoder 5(RD), über einen zweiten Adressenbus 6 (AB2) mit einem Spaltenadreßdecoder 7 (CD) für die sechs höherwertigen Adressenbit (CAo bis CA5) und mit einem Adreßzähler 8 (AC) für die drei niederwertigen Adressenbit (CAf, bis CAs), über einen Steuerdatenbus 9 (CDB) mit einem Modusregister 10 (MR) zur Aufnahme von Steuerdaten zur Festlegung der Betriebsart des Speicherbausteins und schließlich mit einem Datenbus 11 (DB).
Die Steuerung der Weichenschaltung 3 erfolgt durch mehrere Signale. Die Signale C(RAS), QCAS) und C(WE) sind abgeleitet von dem Übernahmesignal RAS für die Zeilenadresse, von dem Übernahmesignal CAS für die Spaltenadresse und von dem Schreib/Lese-Auswahlsignal WE Das Signal MRS bewirkt einen Zugriff zu dem Modusregister 10 und das Signal M1 ist ein Teil der im Modusregister 10 gespeicherten Steuerinformation, deren Bedeutung noch erklärt wird. Bezüglich der Steuerung der Weichenschaltung 3 hat das Signal MRS Vorrang vor den Signalen &4Sund CAS.
Der Zeilenadreßdecoder 5 wählt in bekannter Weise entsprechend der aktuellen Zeilenadresse eine der 512 Zeilen des Speicherfeldes 12 aus. Das Speicherfeld \2 besteht nach Fig. 1 aus einer oberen und unteren Hälfte, dazwischen befinden sich die Lese- und Regenerierverstärker. Die Daten-Eingabe und -Ausgabe geschieht über einen Datenbus, dessen einer Zweig 11, wie schon erwähnt, zu der Weichenschaltung 3 führt und dessen anderer Zweig 11a an einer Multiplexereinrichtung 13 (D-MUX) endet
Das Speicherfeld 12 ist z. B. in acht Bereiche zu je 64 Spalten unterteilt Alle Bereiche sind gleichzeitig adressierbar. Der Spaltenadreßdecoder 7 ist daher so ausgebildet daß er in jedem Bereich eine Spalte auswählt
Die in der Modusregister 10 eingegebenen Steuerdaten werden zweckmäßig in zwei Gruppen zu je zwei Bit aufgeteilt Die erste Gruppe mit den Bit Mo und Mt bestimmt dann beispielsweise die Breite der Datennahtstelle des Speicherbausteins und die zweite Gruppe mit den Bit M2 und M3 gibt die Anzahl der Schreib- oder Lesezugriffe mit konsekutiven Spaltenadressen an, die nachstehend als gekettete Zugriffe bezeichnet werden.
Den Bitgruppen kann dann z. B. folgende Bedeutung zugeordnet werden:
M0 M\ Datenschnittstelle
0 0 1 Bit
10 4 Bit
1 1 8 (9) Bit
M2 M3 gekettete Zugriffe
0 0 keine Kettung
0 1 2 Zugriffe
1 0 4 Zugriffe
1 1 8 Zugriffe
Konventionelle Betriebsarten wie Schreiben, Lesen, Lesen-Ändern-Schreiben und Zugriffe mit variablen Spaltenadressen bei konstanter Zeilenadresse über eine 1-Bit-Datenschnittstelle sind somit möglich für M0 = Mi = M2 = M3 = O.
Für den externen Zugriff zum Modusregister steht eine 9 Bit breite Schnittstelle über die Anschlußstifte Po bis P8 zur Verfügung. Es ist deshalb vorteilhaft, das Modusregister 10 auf 9 Stellen zu erweitern und von den zusätzlich unterzubringenden Steuerinformationen z. B. zwei Bits M^ und Ms zur Steuerung interner Testabläufe und die restlichen Bits M6 bis M8 in an sich bekannter Weise zur Organisation von Ersatzschaltungen defekter Speicherbereiche (vergl. HMD, September 1979 (89), 8/3/8, Blatt 1 bis 3) zu verwenden. Der die Bit M6 bis M8 enthaltende Registerteil wird zweckmäßig als programmierbarer Festwertspeicher ausgeführt, der bereits voider Fertigstellung des Speicherbausteins beschrieben wird. Sein Inhalt kann damit später nur noch gelesen werden. Grundsätzlich ist es auch möglich, die Kapazität des Modusregisters auf ein Vielfaches von 9 Bit, beispielsweise auf 18 Bit zu erhöhen. In diesem Fall muß noch eine Modusregisteradresse bereitgestellt werden, die mit dem Signal RAS in den Baustein übernommen wird, wenn gleichzeitig das Signal MRS anliegt. Darauf soll jedoch nicht näher eingegangen werden.
Bei nicht geketteten Speicherzugriffen
(M2 = M3 = 0) wirkt der Adreßzähler 8 wie ein gewöhnliches Register zur Zwischenspeicherung des
aus den Bit CA6 bis CAa bestehenden Teils der Spaltenadresse. Die Eingabe erfolgt durch den schon erwähnten, intern erzeugten Signalimpuls C(CAS). Bei geketteten Zugriffen wird die jeweils gültige Teiladresse, von der ursprünglich eingegebenen Anfangsadresse ausgehend, mit jedem weiteren Impuls C(CAS) sukzessive um Eins erhöht. Die Grenzen der Adreßerhöhung werden durch die Steuerbit M2 und M3 im Modusregister festgelegt. Zu diesem Zweck ist dem Adreßzähler 8 ein in der Zeichnung nicht dargestellter to vierstufiger Impulszähler zugeordnet, der mit dem Signal QRAS)mi den durch die Steuerbits Λ/2 und M3 codierten Binärwert 0010,0100 oder 1000 voreingestellt und durch die Signalimpulse C(CAS) schrittweise zurückgezählt wird, bis der Zählerstand 0000 erreicht ist. Eine andere Möglichkeit besteht darin, einen dreistufigen Impulszähler durch das Signal C(RAS) auf den Anfangswert 111 einzustellen und über 000 hinweg bis zu dem um Eins verminderten Binärwert, z. B. 001 oder 011 oder 111, der durch die Steuerbit M 2 und M3 bestimmt ist, hochzuzählen. Das Erreichen des jeweils vorgegebenen Endwerts wird durch einen Vergleicher festgestellt
Die Multiplexereinrichtung 13, die über den Datenbus 11 bzw. 11a mit den Schreib/Leseleitungen im Speicherfeld 12 in Verbindung steht, hat die Aufgabe, entsprechend dem im Adreßzähler 8 stehenden Teil der Spaltenadresse und in Abhängigkeit von den Steuerdaten im Modusregister 10 verschiedene Durchschalte- und Zwischenspeicherfunktionen auszuführen. Zu diesem Zweck werden der Multiplexereinrichtung 13 die Adressenbit CA6 bis CAa aus dem Spaltenadreßzähler 8 und die Bit Mo und M\ aus dem Modusregister 10 als Steuergrößen zugeführt. Ein von dem Schreib/Lese-Auswahlsignal WE" abgeleitetes Signal C(WE) bestimmt die Übertragungsrichtung.
Einzelheiten der Multiplexereinrichtung 13 sind in F i g. 2 dargestellt 8 Datenleitungen Do bis D7 stellen die Verbindung zu den durch die höherwertigen Bit CAo bis CAs der Spaltenadresse ausgewählten Leseverstärkern bzw. Schreibleitungen her. Eine aus UND-Verknüpfungsgliedern bestehende, erste Schalteinrichtung 14 für bidirektionalen Betrieb schaltet die Datenleitungen D0 bis Dz auf die Datenleitungen DO bis D 3 durch, wenn die logische Beziehung CA6 ■ Mi+Mo+Mt erfüllt ist Das Signal C(WE) legt die Übertragungsrichtung fest Die Durchschaltung der Datenleitungen A bis D1 erfolgt mit Hilfe einer zweiten Schalteinrichtung 15. Sie wird bei Erfüllung der logischen Beziehung CA6 - M0 · M\ + M0+M1 durchlässig. Die Datenleitungen Ds bis D'7 stehen mit einem Multiplexer 16 in Verbindung und bilden auch den schon erwähnten Datenbus 11 (F ig. 1).
Eine dritte Schalteinrichtung 17, die wie die erste und zweite Schalteinrichtung 14 und 15 ausgebildet ist, sperrt oder stellt folgende Verbindungen der Datenleitungen her: D4 mit D'o, D5 mit D\, D6 mit D 2 und_Dz mit D 3, wenn die logische Beziehung CAe -M0-Mj erfüllt ist Das Signal C(WE) bestimmt wieder die Übertragungsrichtung.
Die Schalteinrichtungen dienen somit zur Umschaltung zwischen einer 4 Bit breiten und einer 8 Bit breiten Datenschnittstelle über die Anschlußpins Po bis P3 bzw. Po bis P7. Die Schalteinrichtungen 14,15 und 17 können entfallen, wenn auf eine 4-Bit-Datenschnittstelle verziehtet wird. Anstelle einer 8-Bit-Datenschnittstelle läßt sich auch eine 9-Bit-Datenschnittstelle bilden, wenn das Speicherfeld 12 in 9 selbständige adressierbare Bereiche bei entsprechender Anpassung des Spaltenadreßdecoders 7 unterteilt wird. In diesem Fall ist beispielsweise die Erhöhung der Anzahl der Spalten auf 576 zweckmäßig. Die in der Zeichnung nicht dargestellte zugehörige Datenleitung Dg umgeht die vorher genannten Schalteinrichtungen.
Der Multiplexer 16, dessen Übertragungsrichtung wieder von dem Signal C(WE) abhängig ist, wird durch das Signal Mo aus dem Modusregister 10 aktiviert. Abhängig von der jeweiligen Kombination der Adressenbit CA6 bis CAi schaltet der Multiplexer 16 eine der Datenleitungen DO bis D'7 über den Schreibpuffer 18 auf den Pin ft oder über Lesepuffer 19 auf den Pin P10 durch.
Die F i g. 3 zeigt ein weiteres Ausführungsbeispiel der Erfindung, wobei in der Zeichnung zur Vereinfachung der Zwischenspeicher 1 und die Weichenschaltung 3 (F i g. 1) nicht dargestellt sind. Mit diesem Ausführungsbeispiel ist es möglich, neben den schon behandelten Betriebsarten auch noch gekettete Zugriffe mit 8 Bit parallel durchzuführen. Zu diesem Zweck ist zwischen das Speicherfeld 12 und die Multiplexereinrichtung 13 (vergl. auch Fig.2) ein weiterer Multiplexer 20 für bidirektionalen Betrieb eingefügt. Der Multiplexer 20 wird durch den jeweils aktuellen Stand eines zweiten Adreßzählers 21 gesteuert. Das Signal C(WE) bestimmt wieder die Durchlaßrichtung.
Das Speicherfeld 12 ist nunmehr in 8x8 = 64 gleichzeitig adressierbare Bereiche aufgeteilt, die bei insgesamt 512 Spalten jeweils 8 Spalten umfassen würden. Dementsprechend besitzt der Datenbus 22 zwischen dem Speicherfeld 12 und dem Multiplexer 20 64 Leitungen. Der Multiplexer 20 wählt gemäß der von dem zweiten Adreßzähler 21 gelieferten aktuellen Spaltenteiladresse 8 Datenbit aus den 64 angebotenen Datenbit aus oder schaltet 8 Datenbit auf 8 der 64 Leitungen im Datenbus durch.
Zur Steuerung des Multiplexers 20 muß der zweite Adreßzähler 21 dreistellig ausgeführt sein. In den zweiten Adreßzähler 21 wird die aus den Bit CA3 bis CA5 bestehende Spaltenteiladresse durch das Signal C(RAS) eingegeben. An dem entsprechend geänderten Spaltenadreßdecoder 7 liegen dann nur noch die Adressenbit CA0 bis CA2 an.
Zur Unterscheidung zwischen geketteten Zugriffen mit je 1 Bit und solchen mit 8 Bit parallel kann das Steuerbit Mo oder M1 im Modusregister herangezogen werden. So erfolgen beispielsweise für Mo= 1 gekettete Zugriffe über die 8-Bit-Datenschnittstelle, wenn gleichzeitig mindestens einer der weiteren Steuerbit M% oder Mj den logischen Wert 1 hat In diesem Fall wird der zweite Adreßzähler 21 durch die Signalimpulse QCAS) schrittweise weitergeschaltet wobei die Anzahl der Zählschritte wieder durch die Steuerbit M2 und M3 bestimmt wird. Der erste Adreßzähler 8 ist dabei wegen Mo = O an der Modifikation der eingegebenen niederwertigen Adressen CA6 bis CAs gehindert
Im einzelnen arbeitet der zweite Adreßzähler 21 in der gleichen Weise wie der erste Adreßzähler 8. Für die Festlegung der Zählgrenzen kann der ursprünglich dem ersten Adreßzähler 8 zugeordnete Impulszähler verwendet werden.
Anstelle von geketteten Zugriffen mit jeweils 8 Bit können auch gekettete Zugriffe mit 9 Bit vorgesehen werden. Es ist auch möglich, den Baustein für gekettete Zugriffe mit je 4 Bit auszubilden. In diesem Fall muß das Adressenbit CA6 in die Zählung einbezogen werden. Grundsätzlich ist auch eine Ausführung für gekettete Zugriffe mit wahlweise 4 oder 8 Bit gleichzeitig möglich.
Es sei noch darauf hingewiesen, daß solche Ausgänge von Schaltungselementen, die mit bidirektional verwendeten Leitungen in Verbindung stehen, immer dann hochohmig sein müssen, wenn die betreffenden Schaltungselemente durch ihre Steuersignale gegen die Weitergabe von Signalen gesperrt sind.
Die F i g. 3 zeigt den zeitlichen Verlauf der Signale, die beim Lesen des Modusregisters 10 an der Peripherie des Speicherbausteins wirksam werden. Es sind dies die Signale RAS und CAS, das Signal MRS, das das Modusregister 10 durch eine entsprechende Wegesteuerung in der Weichenschaltung 3 anwählt und diesbezüglich Vorrang vor den Signalen RAS und CAS hat, das Schreib/Lese-Auswahlsignal WE und die aus dem Modusregister 10 ausgelesene Information an den Pins Pa bis Pt. In den schraffierten Bereichen im Verlauf des Signals WE ist ein beliebiger Signalpegel zulässig. Die auf dem halben Signalpegel verlaufenden Linien in der letzten Zeile sollen hochohmige Ausgänge bedeuten. Ein niedriger Signalpegel des Signals WE gleichzeitig mit dem hohen Pegel des Signals MRS hätte einen Schreibzyklus zur Folge, wobei allerdings unter den als Beispiel angegebenen Voraussetzungen für die Registerbelegung nur die an den Pins Po bis P5 anliegenden Steuerinformationen eingetragen werden könnten.
Den zeitlichen Verlauf von Signalen beim Schreiben mit konsekutiven Spaltenadressen und gleichbleibender Zeilenadresse zeigt die F i g. 4. Mit dem Übergang des Übernahmesignals RAS auf den niedrigen Signalpegel, entsprechend der logischen Null, wird die an den Pins Po bis Pt zunächst anliegende Zeilenadresse RA übernommen und an den Zeilenadreßdecoder RD weitergeleitet. Kurz darauf geht das Übernahmesignai CAS auf den niedrigen Signalpegel über und leitet damit die Übernahme der nunmehr angebotenen Spaltenadresse CA ein. Das Übernahmesignal C45geht sodann wieder in den hohen Signalpegel über. Der erste negative Impuls des Übernahmesignals CAS bewirkt auch die Übernahme der drei niederwertigen Bit G46 bis CAg in den Adreßzähler 8. Die aktuelle Zeilenadresse dient somit als Startadresse für die folgenden Speicherzugriffe, die jeweils allein durch weitere negative Impulse des Übernahmesignals CAS ausgelöst werden. Gleichzeitig verursachen der zweite und die folgenden negativen Impulse des Übernahmesignals CAS die schrittweise Erhöhung des Zählerstandes des Adreßzählers 8 und damit der Teiladresse aus den Adressenbit CAe bis CAs.
Die dritte Zeile in Fig.4 stellt den Verlauf des Schreib/Leseauswahlsignals WE dar. Mit den zweiten und den folgenden negativen Impulsen des Übernahmesignals CAS zeitlich etwa zusammenfallende negative Impulse des Signals WE haben zur Folge, daß das an dem Anschlußpin P9 des Speicherbausteins anliegende Bit DA Teingeschrieben wird.
Fehlende negative Impulse des Signals WE würden Lesevorgänge bewirken. In diesem Fall würden die ausgelesenen Bit an dem Anschlußpin P\o mit einem der Zugriffszeil entsprechenden zeitlichen Versatz anliegen.
Für das zur Steuerung des Zugriffs zum Modusregister 10 erforderliche Steuersignal MRS wird ein zusätzlicher peripherer Anschluß benötigt. Bei einem Bausteingehäuse mit zweireihig angeordneten Anschlußfahnen (dual-in-linepackage) kann das eine Erhöhung der Zahl der Anschlußfahnen um zwei gegenüber einer sonst gleichen Bausteinausführung ohne zusätzlich wählbare Betriebsfunktionen zur Folge haben. Beispielsweise müßte ein 18-Pin-Gehäuse anstatt eines 16-Pin-Gehäuses eingesetzt werden. Damit könnte aber ein solcher Speicherbaustein nicht mehr ohne weiteres gegen einen Speicherbaustein konventioneller Bauart ausgetauscht werden, obwohl im übrigen eine volle Kompatibilität besteht. Es ist aber auch möglich, ein gemäß der Erfindung ausgebildetes Speicherchip in ein Gehäuse mit 16 Pins einzubauen, wenn der Anschluß für das Steuersignal MRS bausteinintern an ein geeignetes Feslpotential, im Fall der beschriebenen Ausführungsbeispiele an ein der logischen Null entsprechendes Potential angelegt wird. Selbstverständlich geht dann die Möglichkeit, zusätzliche Betriebsarten zu wählen, verloren.
Obgleich die vorstehend beschriebenen Ausführungsbeispiele der Erfindung von einem dynamischen Speicherbaustein in Unipolartechnik ausgehen, ist die Erfindung ohne weiteres auch für statische Speicherbausteine oder solche in Bipolartechnik anwendbar.
Hierzu 4 Blatt Zeichnungen

Claims (1)

Patentansprüche:
1. Integrierter Speicherbaustein mit durch Zeilen- und Spaltenadressen adressierbaren, matrixartig angeordneten Speicherzellen, mit einer der Länge einer Zeilen- bzw. Spaltenadresse entsprechenden Anzahl von Adressen-Eingangsanschlüssen, wobei eine Zeilenadresse und eine Spaltenadresse jeweils nacheinander über die gleichen Adressen-Eingangsanschlüsse eingebbar sind, mit einem mit den Adressen-Eingangsanschlüssen verbundenen Pufferspeicher zur Übernahme jeweils einer Zeilenadresse bzw. Spaltenadresse durch zeitlich versetzte Adressenübernahmesignale und mit je einem über eine Weichenschaltung mit dem Adressen-Pufferspeicher alternativ verbindbaren Zcilenadreßdecoaer und Spaltenadreßdecoder zur Bildung von Zeilen- und Spaltenauswahlsignalen, sowie mit einem Dateneingang und einem Datenausgang, dadurch gekennzeichnet,
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