DE3018594C2 - Verfahren zum Herstellen eines Sperrschicht-Feldeffekttransistors - Google Patents

Verfahren zum Herstellen eines Sperrschicht-Feldeffekttransistors

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DE3018594C2
DE3018594C2 DE3018594A DE3018594A DE3018594C2 DE 3018594 C2 DE3018594 C2 DE 3018594C2 DE 3018594 A DE3018594 A DE 3018594A DE 3018594 A DE3018594 A DE 3018594A DE 3018594 C2 DE3018594 C2 DE 3018594C2
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Description

dadurch gekennzeichnet,
— daß die Deckschicht (14) mit einem Fremdstoff dotiert ist, der in der Halbleiterschicht (13) die zur ersten Leitfähigkeitsart (n) entgegengesetzte Leitfähigkeitsart (p) ergibt,
— daß das Seitenätzen der Deckschicht (14) vor der Ionenimplantation durchgeführt wird,
— und daß bei der zur Bildung der Source- und der Drain-Zone (17 und 18) durchgeführten Wärmebehandlung gleichzeitig der Fremdstoff, mit dem die nach der Seitenätzung verschmälerte Deckschicht (14) dotiert ist, zur Erzeugung der Gate-Zone (19) in die Halbleiterschicht (13) eindiffundiert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Halbleiterschicht (13) auf einem Halbleitersubstrat der zweiten Leitfähigkeitsart gebildet wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Drain-Zone (18) und die Source-Zone (17) auf entgegengesetzten Seiten der Gate-Zone (19), jedoch in asymmetrischer Beziehung zur Gate-Zone (19) angeordnet werden.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß als Halbleiterschicht (13) eine Siliziumkristallschicht verwendet wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß als dotierte Deckschicht (14) eine Oxidschicht, vorzugsweise Siliziumoxidschicht, verwendet wird, die den zur zweiten
Leitfähigkeitsart führenden Fremdstoff enthält
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß eine Ätzmaske verwendet wird, die eine Siliziumnitridschichi (15a, 156,* aufweist
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß eine Ätzmaske verwendet wird, die eine Mehrfachschicht ist die eine polykristalline Siliziumschicht (15) und eine riliziumnitridschicht (16) aufweist
8. Verfahren nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet daß als Substrat ein Siliziumkristall verwendet wird.
9. Verfahren nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet daß die Gate-Zone (19) und das Substrat (11,12) über eine Isolierzone (20) der zweiten Leitfähigkeitsart ohmisch miteinander verbunden werden.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß nach Erzeugung der Halbleiterschicht (13) auf einem Siliziumsubstrat (12) der zweiten Leitfähigkeitsart (p) die Isolierzonen (20) des zweiten Leitfähigkeitstyps (p) derart gebildet werden, daß sie die Halbleiterschicht (13) durchdringend das Siliziumsubstrat (52) erreichen, und daß die Deckschicht (14) derart erzeugt wird, daß sieiich über 4ie Isolierzonen (20) erstreckt
Die Erfindung betrifft ein Verfahren zum Herstellen eines Sperrschicht-Feldeffekttransistors nach dem Oberbegriff des Anspruchs 1. Für die Bezeichnung Sperrschicht-Feldeffekttransistor wird im folgenden die Abkürzung J-FET verwendet
Bisher hat man einen J-FET beispielsweise in der in Fig. 1 gezeigten Weise aufgebaut. Dabei werden zur Erzeugung eines Gate-pn-Übergar>jjs und zur Erzeu- ,gung Ohm'scher Source- und Drain-Zonen getrennte Schritte unter Verwendung verschiedener Masken benutzt Wenn ein J-FET für Hochfrequenzverstärkung oder für eine rauscharme Verstärkung verwendet wird, sind allgemein Eigenschaften, wie eine kleine Eingangs kapazität und eine große Steilheit (gm), erforderlich. Wenn man diese Eigenschaften verbessern will, ist es wichtig, bei den grundlegenden Faktoren für die Auslegung des J-FET anzusetzen und die Gate-Länge möglichst kurz zu machen und den Serienwiderstand durch Verkürzung des Source-Gate-Abstandes soweit wie möglich zu verringern. Bei dem in F i g. 1 gezeigten Aufbau ist es jedoch erforderlich, eine erste Maske zur Herstellung einer Gate-Zone 1 und eine zweite Maske zur Herstellung einer Drain-Zone 2 und einer Source- Zone 3 zu verwenden. Dabei bestimmt die Ausrich tungsmöglichkeit und tatsächliche Ausrichtung dieser beiden Masken die Grenze für die Verkürzung der Gate-Länge und des Source-Gate-Abstandes, und beiitimmt somit die Grenze der charakteristischen Eigen- schäften. In Fig. 1 kennzeichnet die Bezugsziffer 4 ein p-leitendes Siliziumsubstrat, das auch als substratseiliges Gate wirkt. Mit der Bezugsziffer 5 ist eine n-leitende epitaktische Siliziumschicht bezeichnet, und die Bezugs- ;:iffer 6 bezeichnet eine SiO2-Schicht. Elektroden sind in der Zeichnung weggelassen. Selbst wenn man aus den verfügbaren Methoden für die Massenproduktion eine üolche Methode wählt, die am weitesten fortgeschritten ist. mit der sich ein Gate von 2 um erreichen läßt, eree-
ben sich als minimale Abmessungen eine Gate-Länge L^von 2 μπι und ein Source-Drain-Abstand von 8 μπι.
Aus der US-PS 40 84 987 ist ein Verfahren zur Herstellung von Halbleiterbauelementen mit nahe beieinander liegenden diffundierten Zonen bekannt, bei dem auf einer Halbleiterschicht einer ersten Leitfähigkeitsart eine Deckschicht aus einem mit einem Dotierstoff der zweiten Leitfähigkeitsart dotierten Material angebracht, diese Deckschicht mittels einer Maske geätzt und zugleich eine Seitenätzung der Deckschicht durch Unterätzen der Maske durchgeführt wird, sodann eine Ionenimplantation von Dotierstoff der zweiten Leitfä- -hjgkeitsart unter Verwendung der Maske vorgenommen wird und schließlich eine Diffusion durchgeführt wird, bei der sowohl der Dotierstotf aus der Deckschicht als auch der implantierte Dotierstoff in die Halbleiterschicht zur Bildung der nahe beieinander liegenden Zonen eindiffundiert wird. Der Abstand der diffundierten Zonen ist durch die Größe der Unterätzung der Maske bestimmt In der US-PS 40 84 987 ist die Anwendung dieses Verfahrens zur Herstellung von nahe beieinander liegenden Source- und Drain-Zonen eines isoiierschicht-Feldeffekttransistors beschrieben.
In der älteren deutschen Patentanmeldung gemäß DE-OS 28 24 026 wird bei einem J-FET zum Erhalt möglichst geringer Abstände zwischen den Source- und Drain-Zonen einerseits und der Gate-Zone andererseits ein Verfahren der im Oberbegriff des Anspruchs 1 angegebenen Art beschrieben. Zum Erhalt einer Selbstjustierung für die Source-Zone, die Drain-Zone und die Gate-Zone laufen die Verfahrensschritte folgendermaßen ab: Die dotierte Halbleiterschicht wird zunächst mit einer Doppelmaskierungsschicht versehen, die dann selektiv weggeätzt wird. In die freigelegten Bereiche der Halbleiterschicht wird dann mittels Ionenimplantation ein Dotierstoff eingebracht. Anschließend wird die Wärmebehandlung durchgeführt, um durch Aktivierung des implantierten Dotierstoffs die Source- und die Drain-Zonen zu bilden. Danach folgt ein zweiter Ätzschnitt, mit dem eine Seitenätzung der unteren Maskenschicht durchgeführt wird. Zur Herstellung einer Negativmaske, bei der diejenigen Bereiche offen bleiben, die zuvor von der nach dem Seitenätzen übrig gebliebenen unteren Maskierungsschicht bedeckt waren, wird dann die obere Schicht der Doppelmaskenschicht selektiv entfernt und eine neue Maskenschicht aufgebracht. Durch Abheben der zuvor seitengeätüten unteren Maskenschicht zusammen mit dem darauf befindlichen Teil der neuen Maskenschicht werden dann die Öffnungen hi der Negativmaske erzeugt. Durch diese öffnungen kann dann der Dotierstoff für die Gate-Zonen diffundiert werden.
Mit dieser selbstausrichtenden Methode lassen sich zwar kurze Source-Gate- und Gate-Drain-Abstände erreichen. Nach der Aktivierung der implantierten Dotierstoffe, d. h. nach der Fertigstellung der Source- und der Drain-Zonen, muß die Halbleitervorrichtung nochmals erwärmt werden, um die Gate-Zone zu diffundieren. Bei dieser Erwärmung kommt es zu einer Nachdiffusion der Source-Zonen- und der Drain-Zonen-Dotierung. Bei dieser Nachdiffusion weiten sieh die Source- und die Drain-Zone nochmals aus. Da solche Nachdiffusionen nur schwer steuerbar sind, muß man zwischen Source-Zone und Gate-Zone einerseits und zwischen Gate-Zone und Drain-Zone andererseits größere Abstände festlegen als sie eigentlich erwünscht wären, um den Toleranzen bei der Nachdiffusion Rechnung zu tragen. Dies führ) aber dazu, daß man bei der maximal möglichen Grenzfrequenz und bei dem erreichbaren minimalen Rauschen Abstriche machen muß. Zudem sind bei diesem Verfahren noch relativ viele Herstellungsschrittc erforderlich.
Der Erfindung liegt die Aufgabe zugrunde, das im Oberbegriff des Anspruchs 1 angegebene Verfahren so zu verbessern, daß man mit möglichst wenigen Verfahrensschritten zu Feldeffekttransistoren mit sehr hoher Grenzfrequenz und geringem Rauschen kommen kann.
Die Lösung dieser Aufgabe besteht in einem Verfahren gemäß Patentanspruch 1, das entsprechend den Unteransprüchen vorteilhaft weitergebildet werden kann.
Da beim erfindungsgemäßen Verfahren eine dotierte Deckschicht verwendet wird, die in einem einzigen Ätzschritt selektiv geöffnet und seitlich unterätzt wird, und außerdem durch eine einzige Erwärmung gleichzeitig sowohl die Aktivierung des in die Source- und die Drain-Zonenbereiche implantierten Dotierstoffs als auch die Diffusion desjenigen Dotierstoffs, der sich in dem stehengebliebenen Teil der dotierten Deckschicht befindet, in die Gate-Zone hinein erv -igt, kommt man einerseits mit sehr wenigen HersteiiungFschrilien aus und kann man andererseits kleinere Source-Gate- und Gate-Drain-Zonenabstände konzipieren, da die oben angegebene Nachdiffusion nicht auftritt. Somit kann man mit weniger Verfahrensschritten zu einer höheren Grenzfrequenz und zu einem besseren Rauschverhalten gelangen.
Eine bevorzugte Ausführungsform des neuen, selbstausrichtenden Verfahrens zur Herstellung eines FET mit sehr kurzer Gate-Länge und guten Hochfrequenzeigenschaften bei niedrigem Rauschen umfaßt die folgenden Schritte:
Auf einer η-leitenden epitaktischen Siliziumschicht wird eine dotierte Oxidschicht erzeugt, die Bor als einen p-Leitfähigkeit ergebenden Dotierstoff bzw. Fremdstoff enthält;
es wird eine Maske erzeugt, die eine SiäNit-Schicht enthält und eine größere Breite aufweist als die auf der η-leitenden epitaktischen Schicht zu erzeugen-Je Gate-Zone;
die dotierte Oxidschicht wird unter Verwendung der Maske als eine Ätzmaske geäizt, unv Teile der Oberfläche der Siliziumkristallschicht freizulegen, und zwar derart, daß Seiten desjenigen Teiifs der dotierten Oxidschicht, der von der Maske bedeckt ist, in einer vorbestimmten Breite seitengeätzt werden;
unter Verwendung der Maske als Implantiermaske wird in die η-leitende epitaktische Schicht mittels Ionenimplantation ein zur ersten Leitfähigkeit führender Fremds'ioff eingebracht, und
e: wird eine Wärmebehandlung durchgeführt, durch welche der zur zweiten Leitfähigkeit führende Fremdstoff ius der dotierten Oxidschicht, die unter der Maske noch zurückbehalten worden ist, zur Bildung dor Gate-Zone in die η-leitende epitaktische Schicht diffundieren kann, und wodurch gleichzeitig der zur ersten Leitfähigkeit führende ionenimplantierte Fremdstoff zur Erzeugung einer Source-Zone und einer Drain-Zone aktiviert und in die Siliziumkristallschicht getrieben wird.
Die Erfindung wird nun anhand von Ausführungsformen näher erläutert. In der zugehörigen Zeichnung zeigt
F i g. 1 eine Schnittseitenansicht eines herkömmlichen
J-FET;
F i g. 2 eine schematische Schnittseitenansicht zur Erläuterung des Prinzips der Selbstausrichtung von Source-Zone, Gate-Zone und Drain-Zone;
Fig.3(a) bis 3(g) Schnittseitenansichten einer j-FET-Einheit einer integrierten Schaltung, wobei einzelne Schritte eines die Erfindung verwirklichenden Herstellungsverfahrens dargestellt sind; und Fig.4 eine Draufsicht auf einen Teil einer integrierten Schaltung , die mehrere Elemente der in F i g. 3 (g) gezeigten Vorrichtung umfaßt.
Fig.2 zeigt das Prinzip einer selbstausrichtenden Methode zur Erzeugung von Gate-, Source- und Drain-Zonen mit lediglich einer einzigen Maske. Dabei sind herkömmliche Maskenausrichtungen zwischen einer ersten Maske zur Festlegung der Gate-Zone und einer zweiten Maske zur Festlegung der Source- und der Drain-Zonen nicht erforderlich. Der Vorgang des
•j*.iiraiatiat fuitiviia 311.111 tftgi.Hut,i iiiiiuvii aua.
Auf einer p-leitenden Siliziumkristallschicht 12, die auf einem p +-leitenden Siliziumkristallsubstrat erzeugt worden ist, wird eine η-leitende Siliziumkristallschicht 13 erzeugt, beispielsweise mittels einer bekannten epitaktischen Züchtungsmethode. Daraufhin wird auf der η-leitenden Siliziumkristallschicht 13 eine dotierte Schicht 14a, beispielsweise eine Siliziumdioxidschicht, die einen zur p-Leitfähigkeitsart führenden Fremd- bzw. Dotierstoff, beispielsweise Bor, enthält, erzeugt. Auf der dotierten Schicht 14a wird eine Maske 16a, beispielsweise eine Siliziumnilridschicht, derart aufgebracht, daß die Breite der Maske 16a größer ist als die Breite der dotierten Schicht 14a, wodurch ein T-förmiger Aufbau erzeugt wird. Diesen erhält man durch seitliches Ätzen, so daß die Maske 16a an ihren beiden Seiten überhängende Teile bildet. Das heißt, die Breite der Maske 16a ist um die Summe der Breiten der an den beiden Seiten überhängenden Teile größer als die Breite der dotierten Schicht 14a. Dann wird durch Ionenimplantation eines zur n-Leitfähigkeitsart führenden Fremdstoffes, welcher der Erzeugung einer Drain-Zone 17 und einer Source-Zone 18 dient, unter Verwendung des T-förmigen Aufbaus als Maske, und durch Ausführen einer Wärmebehandlung eine Gate-Zone 19 erzeugt, und zwar durch eine Diffusion des ersten Fremdstoffs aus der dotierten Schicht 14a in die Siliziumkristallschicht 13, und die Drain-Zone 17 und die Source-Zone 18 werden durch Eintreiben des implantierten Fremdstoffs durch die Wärmebehandlung gebildet. Da das Muster der Gate-Zone 19 durch das Muster der dotierten Schicht 14a bestimmt ist und die Muster der Drain-Zone
17 und der Source Zone 18 durch das Muster der Maske 16a festgestellt sind, werden die Gate-Länge Lg des FET aus der Breite der dotierten Schicht 14a und der Source-Drain-Abstand Dj3 durch die Breite der Maske 16a erhalten. Auch der Spalt zwischen der Drain-Zone
18 und der Gate-Zone 19 und der Spalt zwischen der Source-Zone 17 und der Gate-Zone 19 sind durch die Breiten des linken und des rechten überhängenden Teils des T-förmigen Aufbaus bestimmt, und diese Breiten können durch die Bedingungen des Seitenätzens sehr gut gesteuert werden. Da die Gate-Länge Lg, der Source-Drain-Abstand oder der Source/Drain-Gate-Spalt nicht von einer Maskenausrichtung abhängen, ermöglicht die selbstausrichtende Methode eine Miniaturisierung der Vorrichtung, ohne daß Probleme mit einer verbesserten Maskenausrichtung auftreten wurden.
Eine besonders bevorzugte Ausführungsform eines erfindungsgemäßen Herstellungsverfahrens wird nun anhand der F i g. 3 (n) bis 3 (g) und der F i g. 4 erläutert. Dieses Verfahren umfaßt die folgenden Schritte (A) bis (G).
Schritt (A)
Eine p-leitende Siliciumschicht 12 hohen spezifischen Widerstandes und darauf eine η-leitende Schicht 13 werden der Reihe nach epitaktisch auf einem p*-lcitcn den Siliciumsubstrat 11 niedrigen spezifischen Wider standes gezüchtet (Fig. 3(a)). Die spezifischen Widerstände der p + -leitcnden, der p-leitenden und der n-lcitendcn Schicht 11,12 bzw. 13 werden beispielsweise /u 0,01 Ω · cm, I -2 Ω · cm bzw. 0.3-0,5 Ω · cm gewählt.
Ihre Dicken sind beispielsweise 280 μπι. 10—15 μπι bzw. 1,4— 1,7 μπι. Die η-leitende epitaktische Schicht 13 wird eine aktive Schicht, das heißt eine Kanalzone eines J-FET nach dessen Fertigstellung. Das p*-leitende Substrat ■ ■ iinu uiC p-iCiiCHuC tjCiiiCiii 12 iVCmjCu ΖϋϊΓι [ΐΓιιαϊΐ eines elektrischen Kontaktes mit einer Gate-Zone des J-FET verwendet.
Schritt (B)
Eine selektive Bor-Diffusion wird mit Hilfe einer herkömmlichen Planarmethode auf der η-leitenden epitaktischen Schicht 13 durchgeführt, um eine p+-leitenden lsolierzv-i".e 20 zu erhalten, die eine η-leitende Inselzone 13a festlegt und elektrisch isoliert. Die Oberfläche der η-leitenden epitaktischen Schicht 13 wird während der Bor-Diffusion mit einer Siliciun.dioxidschicht 21 bedeckt. Der J-FET soll innerhalb der η-leitenden Inselzone 13a gebildet werden.
Schritt (C)
Nach dem Abätzen der Siliciumdioxidschicht 21 von der Oberfläche werden eine Bor-dotierte Oxidschicht 14 (B2O3 : SiO2 = 0,05 :0,95) mit einer Dicke von 500 nm, eine polykristalline Siliciumschicht 15 mit einer Dicke von 400 nm und eine Si!iciumnitrid-(Si3N4-)Schicht 16 mit einer Dicke von 100 nm kontinuierlich mit Hilfe chemischer Dampfphasenniederschlagsmethoden erzeugt. Die Gesamtdicke dieser drei Schichten kann auf eine geringe Dicke gesteuert werden, beispielsweise kann sie sich bei dieser Ausführungsform auf I μπι belaufen (F ig. 3 (C)).
Schritt (D)
Nachdem ein (in der Zeichnung nicht gezeigtes) i-otoresistschichtmuster erzeugt worden ist, das öffnungen aufweist, werden die Siliciumnitridschicht 16 und die polykristalline Siliciumschicht 15 unter Verwendung eines CF4-Plasmagases und des Fotoresistschichtmusters als Ätzmaskenmuster selektiv geätzt. Dadurch erhält man Siliciumnitridschiehtmuster 16a und 166 und Muster 15a und 156 der polykristallinen Siliciumschicht (Fig.3(d)).
Schritt (E)
Nach dem Entfernen des Fotoresistschichtmusters wird die Bor-dotierte Oxidschicht 14 mit Hilfe eines Ätzmittels, das einen Teil HF und fünf Teile NH4F enthält, und unter Verwendung der Siliciumnitridschiehtmuster 16a und 166 und der polykristallinen Siiiciumschichtmuster 15a und 156 als Atzmasken geätzt. Dieses
Ätzen wird auch nach der Freilegung der Oberfläche der η-leitenden Inselzone 13a fortgesetzt, und folglich wird die Bor-dotierte Oxidschicht 14 unterhalb der polykristallinen Siliciunschichtmuster 15a und 15/j unterschnitten (unterätzt), was zu seitlich geätzten Bor-do- tierten Oxidschichtmustern 14a und 146 führt. Die drei Schichtmuster 14a. 15a und 16a ergeben im Querschnitt die For^i eines Pilzes (T-Form). In dem bei Draufsicht ersichtlicK-cn Aufbau (in der Zeichnung nicht gezeigt) sind die Muster 14a und 146 der Bor-dotierten Oxidschicht miteinander verbunden (F i g. 3 (e)).
Wenn das Fotoresistschichtmuster zur Herstellung der Maske über der Gate-Zone 3 μηι breit ist, sind das Muster 16a der Siliciumnitridschicht und das Muster 15a der polykristallinen Siliciumschicht ebenfalls 3 μπι breit. In diesem Fall weist das Muster 14a der Bor-dotierten Oxidschicht eine Breite von 1 μιη auf, und zwar als Folge der Seitenätzung von 1 μπι von beiden Seiten. Die Breite des Musters 14a der Bor-dotierten Oxidschicht kann genau gesteuert werden, da es möglich ist, die Scitcnätzung des Musters 14a der Bor-dotierten Oxidschicht und die Breite der beiden Schichtmuster 16a und 15;( der Ätzmasken genau zu steuern. Als Ergebnis der Schritte (A bis E) erhält man das Muster 14a der Bor-dotiertcn Oxidschicht mit einer Breite von 1 μπι als Muster zur Erzeugung einer Gate-Zone, und zwar durch eine Sclbstausrichtung zusammen mit öffnungen 31 und 32 der Pilzmuster 16a und 15a zur Erzeugung einer Source-Zone und einer Drain-Zone.
30
Schritt (F)
Arsenionen mit einer Anzahl von 2 χ ΙΟ15 Ionen/cm2 werden mit einer Ionen-Implantationsenergie von 100 KeV unter Verwendung des pilzförmigen Musters 16a, 15a als Maske in die η-leitende Inselzone 13a implantiert. Die Ionenimplantation ist genau ein negatives Muster des Musters der Siliciumnitridschicht 16a. Dann wird zum Eintreiben der implantierten, zu n+-Leitfähigkeit führenden Fremdstoffe eine etwa 30 min dauernde Wärmebehandlung bei beispielsweise 10500C in feuchtem OrGas durchgeführt, um η+-leitende Source- und Drain-Zonen 17 und 18 zu erzeugen. Gleichzeitig diffundieren die in dem Bor-dotierten Oxidschichtmuster 14a enthaltenen Bor-Atome in die η-leitende Inselzone 13a, und eine ρf-leitende Gate- zone 19 wird genau unter dem Oxidschichtmuster 14a gebildet. Ferner wird eine (nicht in Fig.3(Q sondern nur in Fig.3(g) gezeigte) Oxidschicht 22 gleichzeitig während der Wärmebehandlung auf der Oberfläche der Scheibe gebildet (F i g. 3 (0). so
Obwohl dies in F i g. 3 (e) oder F i g. 3 (f) nicht gezeigt ist. sind die Muster 14a und 140 der Bor-dotierten Oxidschicht in Wirklichkeit in dem bei Draufsicht erkennbaren Aufbau miteinander verbunden. Daher ist die ρ+-leitenden Gate-Zone 19 mit der p+-leitenden diffundienen Isolierzone 20 elektrisch verbunden. Dies bedeutet, daß die ρ+-leitende Gate-Zone 19 mit dem ρ+ -leitenden Substrat 11, an welches ein Gate-Potential angelegt wird, elektrisch in Berührung steht.
60
Schritt (G)
Die Muster 16a und 166 der Siliciumnitridschicht und die Muster 15a und 156 der polykristallinen Siliciumschicht werden mittels CF4-Plasmagas weggeätzL Die Oxidschicht 22 wird geätzt, um Kontaktöffnungen auf den Source- und den Drain-Zonen 17 bzw. 18 zu erhalten, und es wird eine Vakuumaufdampfung von Alumi nium mit einer Dicke von 2 μηι durchgeführt, um Elektrodenanschlüsse 23 und 24 für die Source- bzw. Drain-Zonen 17 bzw. 18 zu erzeugen. Und schließlich wird eine (nicht gezeigte) Gate-Elektrode erzeugt, die in elektrischem Kontakt mildem p+-leitenden Substrat 11 steht. Dies beendet das erfindungsgemäße Verfahren zur Herstellung eines J-FET(F i g. 3 (g)).
Da man mit dem beschriebenen Verfahren eine Gate-Zone 19 mit einer Gate-Länge Lg erzeugen kann, die extrem kurz ist, bei der vorliegenden Ausführungsform etwa 1 μπι, wird die Gate-Elektrode nicht auf der Gate-Zone 19 gebildet. Vielmehr steht die Gate-Zone 19 über die diffundierte Isolierzone 20 in elektrischer Verbindung mit der Siliciumschicht 12 und dem Substrat 11, auf dem die Gate-Elektrode erzeugt wird.
Wie in F i g. 3 (g) deutlich zu sehen ist, weist der vollendete Aufbau nahezu eine ebene Oberfläche auf, auf der sich die Source- und Drain-Elektrodenanschlüsse leicht erzeugen lassen.
Bei Anwendung des Verfahrens nach der vorliegenden Erfindung ist es möglich, eine extrem kurze Gate-Länge Lg von 1,0 μιτι zu erhalten und ferner den Abstand zwischen Source- und Drain-Zone auf 3 μιτι beträchtlich zu verringern. Diese Vorzüge machen sich in der Funktionsqualität des fertiggestellten J-FET bemerkbar, wenn man sie mit dem herkömmlichen J-FET nach F i g. 1 vergleicht. Nimmt man an, daß die Eingangskapazitäten Cm der J-FET-Vorrichtungen einander gleich sind, ist die Steilheit g,„ des J-FET nach F i g. 3 (g) etwa 1.5mal so groß wie beim herkömmlichen J-FET. Mit anderen Worten, nimmt man an, daß die Steilheiten in der gleichen Größenordnung sind, dann ist die Eingangskapazität C,„ des nach dem erfindungsgemäßen Verfahren hergestellten J-FET gegenüber dem herkömmlichen J-FET nach Fig. 1 um etwa 30% verbessert. Daher ist es möglich, bei dem erfindungsgemäß hergestellten J-FET die Gütezahl i/gn/C,„ stark zu verbessern. Folglich führt das Verfahren nach der Erfindung zu einem J-FET, der für Anwendungsbereiche geeignet ist, für welche er hinsichtlich Hochfrequenzeigenschaften und niedrigen Rauschens besser sein muß.
Im praktischen Fall weist ein J-FET eine Draufsicht-Struktur auf, wie sie in F i g. 4 gezeigt ist. Diese zeigt eine Draufsicht eines in praktischer Verwendung befindlichen J-FET, der nach dem erfindungsgemäßen Verfahren hergestellt worden ist. Beim tatsächlichen Aufbau nach F i g. 4 ist eine Anzahl von Gate-Zonen 19 parallel zueinander in einer Inselzone 13a gebildet, um insgesamt eine große Gate-Breite zu erhalten. Sourcc-Zoncn 17 und Drain-Zonen 18 sind abwechselnd zwischen den Gate-Zonen 19 gebildet.
Dw Breite einer jeden Gate-Zone 19 beträgt beispielsweise 120 μπι. Und die gesamte Gate-Breite ist vorzugsweise größer als 3000 μπι. Das heißt, in der Inselzone 13a sind etwa 20 bis 30 Gate-Zonen 19 gebildet Die Source-Zonen 17 und die Drain-Zonen 18 sind abwechselnd zwischen den Gate-Zonen 19 angeordnet.
Leitende Schichten 231 und 241 bilden Zuleitungen zu Elektroden 23 und 24 an den Source-Zonen 17 bzw. Drain-Zonen 18. Da bei dem erfindungsgemäß hergestellten J-FET der Abstand zwischen den Source- und den Drain-Zonen bei der dargestellten Ausführungsform 3 μπι beträgt, was im Vergleich zum herkömmlichen J-FET bemerkenswert kurz ist, kann es dazu kommen, daß die Source- und die Drain-Elektroden kurzgeschlossen werden, wenn zwischen diesen die Gate-Elektroden vorgesehen werden. Daher werden die Gate-Elektroden nicht auf der vorderseitigen (oberseitigen)
sondern auf der rückseitigen (unterseitigen) Oberfläche gebildet. Zudem sind die Source-Elektroden 23 und die Drain-Elektroden 24 nicht über der gesamten Fläche der jeweiligen Source-Zone 17 bzw. Drain-Zone 18 angeordnet, wie ineinandergefügte bzw. zwischeneinandergreifende Kammzähne. Sondern diese Elektroden 23 und 24 sind lediglich in Form kurzer Abzweigarme über Seitenteile d''f Source-Zonen 17 bzw. Drain-Zonen 18 angeordnet, urn die jeweilige Zone 17 oder 18 mit der Leiterschicht 231 oder 241 zu verbinden.
Ein Beispiel einer Anordnung für die Elektroden 23 und 24. mit welcher sich das Kurzschließen vermeiden läßt, ist in Fig.4 gezeigt. Jedes Paar Elektroden 23 und 24 ist so kurz ausgebildet, daß es keine nebeneinander verlaufenden Linien aufweist, und die Gate-Elektrode ist nicht auf der oberen Oberfläche gebildet, um deren Überfüllung zu vermeiden. Kontaktstellen 23' und 24' der Elektroden 23 und 24 mit den Source-Zonen 17 bzw. den Drain-Zonen 18 sind in Fig.4 durch gestrichelte Schraffur angedeutet.
Wie zuvor beschrieben worden ist, wird bei dem erfindungsgemäßen Verfahren zur Erzeugung eines J-FET eine Selbstausrichtungsmethode verwendet, um die Source-, Drain- und Gate-Zonen mit lediglich einer einzigen Maske zu erzeugen.
Bei dem Aufbau nach den F i g. 3 (a) bis 3 (g) dienen das p+-leitende Siliciumsubstrat 11 und die p-leitende Siliciumschicht 12 als eine Gate-Kontaktfläche auf der Substratseite. Da sich eine Verarmungsschicht tiefer in die eine geringe Fremdstoffdichte aufweisende bzw. schwach dotierte p-leitende Schicht 12 ausdehnt als in das eine hohe Fremdstoffdichte aufweisende bzw. stark dotierte p + -leitende Substrat 11, kann der Wert der Gate-Kapazität kleiner gemacht werden als in dem Fall, in welchem eine Gate-Kontaktfläche nur aus dem p+-leitenden Substrat 11 hergestellt wird. Natürlich können andere Strukturen als die in den F i g. 3 (a) bis 3 (g) gezeigten verwendet werden. Beispielsweise kann die Gate-Kontaktfläche aus dem ρ+ -leitenden Substrat 11 alleine hergestellt werden, oder alternativ kann ein isolierendes Substratmaterial anstelle der zusammengesetzten Doppelschicht aus dem ρ+-leitenden Substrat 11 und der p-leitendcn Schicht 12 verwendet werden. Im letzteren Fall ist es erforderlich, Gate-Elektroden auf der oberen Oberfläche der Vorrichtung zu bilden, und zwar durch eine Öffnung, die man in der Oxidschicht 14a hergestellt hat.
Die polykristalline Siliciumschicht IS wird unter der Siliciumnitridschicht 16 angeordnet, um zu verhindern, daß bei dem Schritt nach F i g. 3 (f) Fremd- bzw. Dotiersloffe aus den Mustern 14a und 146 der dotierten Oxidschicht durch die Siliciumnitridschicht 16 nach oben diffundieren, da es schwierig ist. eine Siliciumnitridschicht mit einer für diesen Zweck ausreichenden Dicke zu erhalten. Folglich ist die polykristalline Siliciumschicht 15 nicht immer erforderlich, wenn die Siliciumnitridschicht 16 dick ist Es ist ferner möglich, eine Kanalzone, das heißt eine η-leitende aktive Schicht, in der p-leitenden Schicht 12 durch Ionenimplantation von As- oder P-Ionen zu erzeugen, anstatt die n-Ieitende epitaktische Schicht 13 zu verwenden, in welcher die Kanalzone in den Schritten nach den F i g. 3 (a) bis 3 (g) erzeugt wird. Ferner besteht die alternative Möglichkeit, einen p-Kanal-J-FET zu erhalten, indem man für die einzelnen Schichten eine Leitfähigkeitsart wählt, die je derjenigen entgegengesetzt ist, weiche bei dem in den F i g. 3 (a) bis 3 (g) gezeigten Aufbau verwendet wird. In diesem Fall weist die Kanalzone p-Leitfähigkeit auf und eine Silici umdioxidschicht, die zu η-Leitfähigkeit führende Fremdstoffator,:e wie H oder As enthält, wird anstelle der Bor-dotierten Oxidschicht 14 benutzt, und Bor-Ionen werden bei einer Ionenimplantation verwendet, wo· durch man eine η-leitende Gate-Zone und p-leitende Source- und Drain-Zonen erhält.
Tabelle 1 Beispiel I Beispiel 2 Gate-Länge Lg(\im)
Source-Drain-Abstand^m)
Teilungsabstand des Einheits-J-FET^m) Breite des Einheits J-FET^m) Fläche einer Mulde (μπι-7)
gmo(mS)
C«(pF) FM =
1.0 1.0
3 3
7 7
3120 4560
27 720 39 480
33 48
22 32
4.4 6,5
1.0 0.9
Tabelle I ist eine Vergleichstabelle, die mehrere Parameter zweier J-FETs zeigt, um durch Anwendung des erfindungsgemäßen Verfahrens erhaltene Gütezahlen miteinander zu vergleichen. Die Vorrichtung nach Beispiel 1 ist für ein kleines C,„ ausgelegt, und die Vorrichtung nach Beispiel 2 ist für ein großesgmo konzipiert.
Hierzu 3 Blatt Zeichnungen

Claims (1)

Patentansprüche:
1. Verfahren zum Herstellen eines Sperrschicht-Feldeffekttransistors, bei dem
— auf einer Halbleiterschicht (13) einer ersten Leitfähigkeitsart (n) eine Deckschicht (14) erzeugt wird,
— eine Maske (16a, i6b) gebildet wird, deren Breite größer ist als die Breite einer in der Halbleiterschicht (13) zu bildenden Gate-Zone (19),
— die Deckschicht (14) unter Verwendung der Maske (16a, 16b) als Ätzmaske beätzt wird, um die Oberfläche der Halbleiterschicht (13) an den nicht von -der Maske (16a, 166J bedeckten Stellen freizulegen,
— unter Verwendung der Maske (i6a, i6b) als Implantationsmaske ein zur ersten Leitfähigkeitsart (tO führender, der Bildung der Source- und der Drain-Zone (17 und 18) dienender Fremdstoff durch Ionenimplantation in die Halbleiterschicht (13) eingebracht wird,
— eine Wärmebehandlung durchgeführt wird, bei welcher der implantierte Fremdstoff zur BiI-dung der Source- und der Drain-Zone (17 und 18) in die Halbleiterschicht (13) getrieben wird,
— die Deckschicht (14) an den von der Maske (16a, i6b) bedeckten Teilen von der Seite her geätzt wird,
-- und in den von der seitengeätzten Deckschicht (14) definierten Oberflächenbereich der Halbleiterschicht (13)vin zur-nveiten Leitfähigkeitsart (p) führender «fremdstoff zur Bildung der Gate-Zone (19) eindiffundi rtwird,
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