DE3020688A1

DE3020688A1 - Speichervorrichtung

Info

Publication number: DE3020688A1
Application number: DE19803020688
Authority: DE
Inventors: Masamichi Asano; Hiroshi Iwahashi
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1979-05-31
Filing date: 1980-05-30
Publication date: 1980-12-04
Also published as: DE3020688C2; US4340943A; GB2056209A; GB2056209B

Description

Die Erfindung betrifft eine Speichervorrichtung unter Verwendung von in einem Halbleitersubstrat ausgebildeten Halbleiter-Metalloxid-Feldeffekttransistoren (MOSFETs), die insbesondere in der Weise verbessert ist, daß ein Zugriff zu ihr ohne Verzögerung möglich ist und daß sie kein fehlerhaftes Verhalten zeigt.

Eine Speichervorrichtung dieser Art umfaßt eine Vielzahl von Speicherzellen, die zwischen Zeilen- und Spaltenleitungen angeordnet sind. Bei einigen derartigen Speichervorrichtungen kann jede Spaltenleitung elektrisch erdfrei (floating) sein, wenn ein Chip nicht angewählt ist. Insbesondere die Spaltenleitungen einer MOS-Speichervorrichtung liegen an einem negativen Potential, wenn sich das Potential z.B. des Halbleitersubstrats ändert. Eine solche Speichervorrichtung kann daher möglicherweise nicht mit hoher Geschwindigkeit arbeiten, oder sie kann fehlerhaft arbeiten.

Ein bekannter Masken-Pestwertspeicher (ROM) umfaßt in einem

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Halbleitersubstrat ausgebildete Speicherzellen, d.h. MOSPETs, Zeilenleitungen, Spaltenleitungen, einen Zeilendekodierer und einen Spaltendekodierer. Der Zeilendekodierer wählt dabei eine der Zeilenleitungen an. Jede Speicherzelle wird durch eine Spannung angesteuert, die über die Zeilenleitung angelegt wird, an welche die betreffende Zelle angeschlossen ist. Die Speicherzellen, deren Drain-Elektroden mit den Spaltenleitungen verbunden sind, speichern eine binäre "0". Die anderen Speicherzellen, deren Drain-Elektroden nicht mit den Spaltenleitungen verbunden sind, speichern eine binäre "1". Die Source-Elektroden aller dieser Speicherzellen sind an eine zweite Spannungsquelle, d.h. an Masse, angeschlossen. Die Spaltenleitungen enthalten jeweils Transistoren zum Anwählen einer der Spaltenleitungen. Die Gate-Elektroden dieser Transistoren sind mit dem Spaltendekodierer verbunden, welcher einen der in den Spaltenleitungen enthaltenen Transistoren anwählt und ansteuert. Weiterhin ist dabei eine Spannungsmeßschaltung zur Peststellung vorgesehen, welche binäre Größe, "0" oder "1", die vom Spaltendekodierer angewählte Spaltenleitung liefert. Die Schaltung liefert über einen Ausgangskreis ein Ausgangssignal, das den an der angewählten Spaltenleitung anliegenden Binärwert darstellt. Alle MOS-Transistoren, die beim Masken-Randomspeicher vorgesehen sind, sind vom n-Kanal-Anreicherungstyp. Die Stromquellenspannung ist dabei höher als das Massepotential.

Beim Masken-Pestwertspeicher wird ein Chip mittels eines Chip-Freigabesignals angewählt. Wenn kein Chip gewählt ist, verbraucht der Masken-Pestwertspeicher weniger Energie als dann, wenn ein Chip gewählt ist. Zur Erhöhung der Geschwindigkeit, mit welcher die Daten aus dem Pestwertspeicher unmittelbar nach seiner Freigabe oder Aktivierung durch ein Chip-Preigabesignal ausgelesen werden, und zur Herabsetzung des Strombedarfs werden üblicherweise die fol-

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genden Maßnahmen getroffen: Sämtliche Zeilenleitungen des Pestwertspeichers werden dann, wenn kein Chip angewählt ist, über den Zeilendekodierer auf den Pegel "1" aufgeladen. Wenn ein Chip freigegeben und eine der Zeilenleitungen gewählt ist, werden alle anderen Zeilenleitungen entladen.

Figur 1 veranschaulicht die Koppelkapazitäten zwischen den Zeilenleitungen, den Spaltenleitungen, dem Substrat und dem Massepotential beim beschriebenen Masken-Pestwertspeicher. In Pigur 1 stehen C₁ für die Koppelkapazität zwischen einer Zeilen- und einer Spaltenleitung, Cg für die Koppelkapazität zwischen einer Spaltenleitung und dem Substrat, C, für die Koppelkapazität zwischen einer Spaltenleitung und Masse, C. für die Koppelkapazität zwischen einer Zeilenleitung und dem Substrat, und C,- für die Koppelkapazität zwischen Substrat und Masse. Wie aus Pigur 1 hervorgeht, besitzen die Zeilenleitungen eine Koppelkapazität in bezug auf die Spaltenleitungen und dem Substrat Sub. Palls die Spaltenleitungen elektrisch erdfrei sind, wenn kein Chip angewählt oder freigegeben ist, besitzen die Spaltenleitungen und das Substrat Sub ein negatives Potential aufgrund des Rauschens bzw. Störsignals (noise), das erzeugt wird, wenn alle Zeilenleitungen entladen werden bzw. sind. Selbstverständlich führen die Spaltenleitungen und das Substrat Sub ein positives Potential, wenn die Zeilenleitungen aufgeladen sind.

Wenn weiterhin ein Stromquellenstörsignal vorliegt, ändert sich das Potential des Substrats. Eine derartige Potentialänderung verändert das Potential der Spaltenleitungen, die elektrisch erdfrei sind. Außerdem verändert eine gegebenenfalls vorhandene Potentialänderung der inneren Knotenpunkte (z.Bo der Zeilenleitungen) das Potential der Spaltenleitungen über die Gate-Elektroden der Speicherzellen. Bei einem

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integrierten Schaltkreis mit drei Stromquellen, bei dem eine Vorspannung an das Substrat angelegt wird, ist darüber hinaus das Potential der Spaltenleitungen bestrebt, auf das Potential des Substrats aufgrund eines Stroms abzufallen, der aus den Spaltenleitungen oder aus den pn-Übergängen der Drain-Elektroden der Speicherzellen herausstreut, wenn die Spaltenleitungen nicht angewählt und elektrisch erdfrei sind. Wenn daher das Potential der Spaltenleitungen auf "V_G - V^j₁" abfällt, wobei V_G = Gate-Spannung der Transistoren in den Spaltenleitungen und V., = Schwellenwertspannung dieser Transistoren, werden die Transistoren durchgeschaltet, wodurch die Spaltenleitungen an einer negativen Spannung gehalten werden, die niedriger ist als das üblicherweise O V betragende Source-Potential.

Bei einem löschbaren programmierbaren Festwertspeicher bzw. EPROM, der dem von außen einfallenden Licht ausgesetzt ist, erfahren die Knotenpunkte (z.B. Spaltenleitungen), die durch den im pn-übergang durch das äußere Licht erzeugten Strom in den erdfreien Zustand versetzt werden, unweigerlich eine Potentialverringerung auf ein negatives Potential, das niedriger ist als das Potential des Substrats (üblicherweise 0 Volt), und zwar durch die Durchschaltspannung des pn-Übergangs. Wenn dieser Fall eintritt, muß die angewählte Spaltenleitung auf ein höheres als das negative Potential aufgeladen werden, wobei durch diese erforderliche Aufladung der angewählten Spaltenleitung die Datenauslesegeschwindigkeit herabgesetzt wird. Wenn das Substratpotential negativ wird, verringern die Kondensatoren zwischen bzw. unter den Spaltenleitungen das Potential aller nicht gewählten Spaltenleitungen auf ein negatives Potential. Infolgedessen werden alle vorher im Sperrzustand befindlichen Transistoren für das Wählen der Spaltenleitungen durchgeschaltet. Über diese Transistoren werden die einzelnen Spal-

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tenleitungen aufgeladen. Wenn unter diesen Bedingungen Daten ausgelesen werden, wird folglich die Datenauslesegeschwindigkeit stark herabgesetzt.

Wenn diese Aufladeerscheinung unmittelbar nach der Datenauslesung auftritt, wird das Potential der angewählten Spaltenleitung verringert. Das Potential an der Eingangsklemme, d.h. Pegel "1", der Spannungsmeßschaltung wird dabei unweigerlich fehlerhaft als "Oⁿ-Pegel festgestellt, so daß der EPROM fehlerhaft arbeitet und infolgedessen falsche Dateneinheiten ausgibt, bis die Eingangsklemme der Spannungsmeßschaltung auf den "1"-Pegel aufgeladen ist.

Zur Vermeidung dieser instabilen Arbeitswelse einer Speichervorrichtung können die Spaltenleitungen auf den Pegel "1" oder einen ähnlichen Pegel aufgeladen werden, solange sie nicht angewählt sind. Obgleich mit diesem Verfahren die angeschnittenen Probleme gemildert werden können, läßt es sich nicht auf beispielsweise einen EPROM anwenden, der MIS-Transistoren mit Ladungsfangzentren umfaßt. Wenn die Spaltenleitungen eines EPROMs auf den Pegel "1" oder einen ähnlichen Pegel aufgeladen werden, werden in fehlerhafter Weise Elektronen in die Ladungsfangzentren injiziert. Hierdurch wird aber der EPROM außerordentlich unzuverlässig.

Aufgabe der Erfindung ist damit insbesondere die Schaffung einer Speichervorrichtung in Form eines integrierten Schaltkreises aus MOSFETs, die ohne Verzögerung zugreifbar ist und die in einem stabilen Zustand arbeitet.

Diese Aufgabe wird bei einer Speichervorrichtung unter Verwendung von in einem Halbleitersubstrat ausgebildeten HaIb-

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leiter-Metalloxid-Feldeffekttransistoren (MOSFETs) erfindungsgemäß gelöst durch eine Anzahl von Zeilenleitungen, durch einen Zeilendekodierer zum Auswählen einer beliebigen Zeilenleitung, durch eine Anzahl von Spaltenleitungen, durch einen Spaltendekodierer zum Anwählen einer beliebigen Spaltenleitung, durch eine Anzahl von Speicherzellen, die mit den Zeilen- und Spaltenleitungen in der Weise verbunden sind, daß jede Speicherzelle ein Eingangssignal über die betreffende Zeilenleitung empfängt und ein Ausgangssignal über die betreffende Spaltenleitung liefert, durch eine mit den Spaltenleitungen über ein Lastelement verbundene erste Potentialquelle zur Lieferung eines Bezugsspannungspotentials und durch eine Einrichtung zur Verhinderung, daß die Spaltenleitungen ein Spannungspotential mit der dem Spannungspotential der ersten Potentialquelle entgegengesetzten Polarität führen.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:

Fig. 1 eine schematische Darstellung der Anordnung der Koppelkapazitäten in einer Zellenanordnung bei einem typischen statischen Festwertspeicher, z.B. Masken-Festwertspeicher,

Fig. 2 ein Schaltbild eines statischen Festwertspeichers (Masken-ROM) gemäß einer Ausführungsform der Erfindung ,

Fig. 3 eine graphische Darstellung von Zeitsteuer- bzw. Taktwellenformen zur Verdeutlichung der Arbeitsweise der Speichervorrichtung gemäß Fig. 2,

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Fig. 4 ein Schaltbild eines EPROMs gemäß einer anderen Ausführungsform der Erfindung,

Fig. 5 ein Schaltbild eines bei der Speichervorrichtung nach Fig. 2 verwendeten Adressenpufferkreises,

Fig. 6 ein Schaltbild eines bei der Speichervorrichtung gemäß Fig. 2 verwendeten Zeilendekodierers,

Fig. 7 ein Schaltbild eines bei der Speichervorrichtung nach Fig. 2 verwendeten Spaltendekodierers,

Fig. 8 ein Schaltbild eines bei der Speichervorrichtung nach Fig. 2 vorgesehenen Meßverstärkers,

Fig. 9 ein Schaltbild eines Verzögerungskreises für die Speichervorrichtung nach Fig. 2,

Fig.10 ein Schaltbild einer Abwandlung des EPROMs nach Fig. 4,

Fig.11A und 11B Schaltbilder eines Fehlerschutz-Spannungsgenerators beim EPROM gemäß Fig. 10,

Fig«12 ein Schaltbild einer weiteren Abwandlung des EPROMs nach Fig. 4,

Fig. 13 ein Schaltbild einer Abwandlung des EPROMs gemäß Fig. 12 und

Fig.14 ein Schaltbild eines d-Randomspeichers (dynamischen Randomspeichers) gemäß der Erfindung.

Figur 2 veranschaulicht einen integrierten Schaltkreis, der

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in Verbindung mit anderen Elementen einen Masken-Festwertspeicher gemäß der Erfindung aufxveist. Wie jeder integrierte Schaltkreis mit dem vorher beschriebenen Masken-Festwertspeicher umfasst der integrierte Schaltkreis gemäß Fig. Speicherzellen, d.h. Transistoren T^₁ bis T, die in Zeilen und Spalten angeordnet sind, Zeilenleitungen WL1, WL2, ... WLm, welche jeweils die Gate-Elektroden der eine Zeile bildenden Transistoren verbinden, Spaltenleitungen DL1, DL2, ... DLn zur Verbindung der Drain-Elektroden der eine Spalte bildenden Transistoren, einen Zeilendekodierer 2 zum Anwählen einer beliebigen Zeilenleitung und einen Spaltendekodierer 6 zum Anwählen einer beliebigen Spaltenleitung. Jede Speicherzelle wird dadurch angesteuert, daß eine Spannung an die mit ihr verbundene Zeilenleitung angelegt wird. Von den Speicherzellen speichern diejenigen, deren Drain-Elektroden mit den Spaltenleitungen DL1, DL2, ... DLn verbunden sind, eine binäre Größe bzw. einen binären Wert "0". Die anderen Speicherzellen, d.h.

Transistoren T_1n» Tpi ^un(^ ^m2* ^eren Drain-Elektroden nicht mit den Spaltenleitungen DL1, DL2, ... oder DLn verbunden sind, speichern eine binäre "1". Die Source-Elektroden aller dieser Speicherzellen sind mit einer zweiten Spannungsquelle Vs, d.h. mit Masse, verbunden. Die Spaltenleitungen DL1, DL2, ... DLn enthalten Spalten-Wähltransistoren T_C1, T_C2> ... T_Cn. Die Gate-Elektroden dieser Transistoren sind an den Spaltendekodierer 6 angeschlossen, welcher jeden beliebigen Transistor T«.. , Tqo' ... T« wählt und ansteuert. Wie beim vorher beschriebenen, bisherigen Masken-Festwertspeicher ist ein Spannungsmeßverstärker 7 vorgesehen, um festzustellen, welche binäre Größe, ¹¹O" oder "1", an der vom Spaltendekodierer 6 angewählten Spaltenleitung anliegt. Dieser Verstärker 7 liefert über einen Ausgangskreis 8 ein Ausgangssignal, welches den Binärwert an der angewählten Spaltenleitung darstellt.

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Alle beim Masken-Festwertspeicher gemäß Fig. 2 verwendeten MOS-Transistoren sind vom η-Kanal-Anreicherungstyp. Die Stromquellenspannung Vc ist dabei höher als die Massespannung Vs.

Der Masken-Festwertspeicher gemäß Fig. 2 unterscheidet sich vom bisherigen Masken-Festwertspeicher in folgenden Punkten:

Zunächst weist der Masken-Festwertspeicher weiterhin Transistoren Tj-.., Tj-jp» ··· Tr)_n z.B. des n-Kanaltyps auf, deren Drain-Elektroden mit den Spaltenleitungen D, _Λ > D_t9» ... D₁. verbunden sind, so daß diese Spaltenleitungen an einer im wesentlichen der Massespannung Vs entsprechenden Spannung während der Zeitspanne liegen, während welcher das Halbleiter-Chip nicht angewählt ist, sowie während eines anfänglichen Teils der Zeitspanne, während welcher dieses Chip angewählt ist.

Zum zweiten enthält der Masken-Festwertspeicher weiterhin eine Verzögerungsschaltung 22, deren Ausgangsklemme C an die Gate-Elektroden der Transistoren T₀₁, T₀₂, ... T_0n angeschlossen ist, deren Source-Elektroden mit der zweiten Spannungsauelle Vs, d.h. Masse, verbunden sind.

Drittens enthält der Masken-Festwertspeicher weiterhin eine Steuerschaltung 24, die durch eine Logikschaltung gebildet wird und ein Chip-Wahlsignal sowie ein Chip-Nichtwählsignal erzeugt. In Abhängigkeit von einem Chip-Freigabesignal CE mit der Wellenform gemäß Fig. 3(a) steuert die Steuerschaltung 24 alle Zeilenleitungen WL1, WL2 ... WLn an und liefert gleichzeitig ein Ausgangssignal zur Verzögerungsschaltung 22, um diese ein Ausgangssignal abgeben zu lassen, welches die Wellenform gemäß Fig. 3(e)

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besitzt und welches während der Zeitspanne, in welcher das Chip nicht gewählt ist, sowie während des Anfangsteils der Zeitspanne, in welcher das Chip gewählt ist, andauert. Stattdessen können die Zeilenleitungen angesteuert werden, indem das Ausgangssignal der Steuerschaltung 24 über Adressenpuffer bzw. -zwischenspeicher 25 zum Zeilendekodierer 2 geliefert wird.

Im folgenden ist die Arbeitsweise des Masken-Festwertspeichers gemäß Fig. 2 erläutert. Das Chip des Masken-Festwertspeichers wird angewählt, solange das Chip-Freigabesignal SE" den Pegel "0" besitzt, während es nicht angewählt wird, solange dieses Signal CE den Pegel "1" besitzt. Im folgenden sei angenommen, daß die Zeilenleitung WL2 und die Spaltenleitung DL1 angewählt sind, wenn das Signal CE den Pegel "0" besitzt. In diesem Fall geht die Spaltenleitung DL1 auf den Pegel "1" über, weil der Transistor T₂₁ nicht durchschaltet. Die anderen Zeilenleitungen WL1, WL 3 ..· WLm sowie die anderen Spaltenleitungen DL2 bis DLn werden nicht angewählt und bleiben im wesentlichen auf Massespannung Vs. Das Ausgangssignal der Verzögerungsschaltung besitzt infolgedessen gemäß Fig. 3(e) einen Pegel, welcher im wesentlichen der Massespannung Vs entspricht. Die Transistoren T_D1 , TjJ₂ · · Tr)_n bleiben daher in Sperrzustand. Infolgedessen kann die Datenauslesung ohne Störung oder Schwierigkeit erfolgen.

Wenn das Chip-Freigabesignal Cl" den Pegel "1" erhält, liefert die Steuerschaltung 24 ein Ausgangssignal zu den Adressenpuffern 25, zum Spaltendekodierer 2 und zur Verzögerungsschaltung 22. Hierdurch werden alle Zeilenleitungen WL1, WL2 ... WLm angewählt und auf den Pegel "1" gebracht. Nach Ablauf der Verzögerungszeit d der Verzögerungsschaltung 22 steigt deren Ausgangspegel auf eine binäre "1"

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an, wodurch die Transistoren T_D1, Tp₂ · ·· T_Dn durchgeschaltet werden. Sodann werden alle Spaltenleitungen DL1, DL2 ... DLn an der Massespannung Vs gehalten. Wenn alle Zeilenleitungen WL1 , WL2 ... WLm gewählt werden oder sind, geht das Potential des Substrats Sub gemäß Fig. 3(c) auf ein positives Potential über, weil gemäß Fig. 1 zwischen dem Substrat Sub und den Zeilenleitungen die Koppelkapazitäten vorhanden sind. Schließlich kehrt jedoch das Potential des Substrats Sub auf einen Pegel zurück, der im wesentlichen der Massespannung Vs entspricht. Da das Substrat, genauer gesagt, einen Widerstand von etwa 10 Ohm bis zu einem Mehrfachen von 100 Ohm in bezug auf Masse und zudem einen Kontaktwiderstand besitzt, der wirksam wird, sobald der Halbleiter-Chip in eine Packung eingebaut worden ist, kehrt es auf den genannten Pegel mit einer Zeitkonstante zurück, die sich durch diese Widerstände und die Substrat/Masse-Kapazität bestimmt. Eine nichtgewählte Spaltenleitung, z.B. die Leitung DL2 ändert gemäß Fig. 3(g) ihr Potential auf einen positiven Pegel, wenn das Potential des Substrats Sub ansteigt. Ihr Potential fällt jedoch auf die Massespannung Vs ab, sobald der Transistor T₀₂ durchschaltet.

Wenn das Chip-Freigabesignal CE wieder auf den Pegel "0" übergeht, werden alle Zeilenleitungen mit Ausnahme der angewählten Leitung, z.B. WL2, entladen. Infolgedessen wird der gewählte Transistor Tp₁ durchgeschaltet, und das Potential der Ausgangsklemme C der Verzögerungsschaltung 22 fällt nach Ablauf der Verzögerungszeit d der Verzögerungsschal tung 22 auf den Pegel "0" ab. Diese Verzögerungszeit d wird entsprechend der Zeit, während welcher der Einfluß der Entladung der nichtgewählten Zeilenleitungen aufhört und der Zeit gewählt, die für das Entladen oder Aufladen der ungewählten Spaltenleitungen erforderlich ist. Das Potential Vsub des Substrats Sub wird durch die Koppelkapazitäten

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auf ein negatives Potential geändert, und es kehrt mit der genannten Zeitkonstante auch die Massespannung Vs zurück.

Die Transistoren T-. , T-p ... T- spielen eine wichtige Rolle. Ohne diese Transistoren würde sich das Potential jeder Spaltenleitung aufgrund der Koppelkapazitäten zwischen dem Substrat Sub und den Zeilenleitungen auf ein negatives Potential ändern. Dabei wurden sowohl die nichtgewählten Spaltenwähltransistoren als auch die gewählten Spaltenwähltransistoren T^ durchgeschaltet werden. Aus diesem Grund sollten alle Spaltenleitungen aufgeladen werden, bis jeder ungewählte Spaltenwähltransistor gesperrt ist. Hierdurch würde sich auch wie in den Fig. 3(f) und 3(g) durch die gestrichelten Linien angedeutete Weise die Datenauslesegeschwindigkeit außerordentlich stark verringern. Dies bedeutet, daß eine lange Zeitspanne tp erforderlich wäre, bis das Potential der gewählten Spaltenleitung DL1 den Spannungsmeßpegel des Spannungsmeßverstärkers 7 erreicht. Die mit den Transistoren T-., T^p ··· T- versehene Speichervorrichtung gemäß Fig. 2 vermag dagegen eine Datenauslesung mit hoher Geschwindigkeit zu gewährleisten. Wie insbesondere durch die ausgezogenen Linien in den Fig. 3(f) und 3(g) angedeutet ist, halten die Transistoren T^₁, T-₂, ... T- sämtliche Spaltenleitungen DL1, DL2 ... DLn auf Massespannung Vs, solange alle Zeilenleitungen einen Einfluß ausüben. Es reicht daher aus, nur die angewählte Spaltenleitung DL1 aufzuladen, nachdem das Potential an der Ausgangsklemme C auf den Pegel "0" abgefallen ist und die Transistoren T^ , Τ_β2 ... Tp_n in den Sperrzustand gelangt sind. Infolgedessen ist nur eine kurze Zeitspanne t^ nötig, bis das Potential der angewählten Spaltenleitung DL1 den Spannungsmeßpegel des Spannungsmeßverstärkers 7 erreicht (vgl. Fig. 3(f)). Aufgrund dieser Ausgestaltung ist die Datenauslesegeschwindigkeit daher ausreichend hoch.

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Fig. 4 veranschaulicht eine Schaltung, die zusammen mit anderen Elementen einen löschbaren programmierbaren Festwertspeicher bzw. EPROM bildet. In einem EPROM ist der Halbleiter-Chip dem äußeren bzw. von außen einfallenden Licht ausgesetzt. Der EPROM gemäß Fig. 4 entspricht in seinem Aufbau dem Masken-Festwertspeicher nach Fig. 2, nur mit dem Unterschied, daß die Transistoren T.., T₁?' ··· ^Tmn ^SAM0Ss g^emäß US-PS 3 984 822 sind. Der Aufbau des EPROMs braucht daher
nicht näher erläutert zu werden.

Das Potential der elektrisch erdfreien Spaltenleitungen des EPROMs verringert sich um etwa 0,5 V aufgrund der durch das äußere Licht in den pn-Übergängen erzeugten elektromotorischen Kraft. Die genaue Größe dieses Potentialabfalls hängt von der Intensität des äußeren Lichts ab. Üblicherweise
wird dieser Potentialabfall auf etwa das Durchlaßpotential
der pn-Übergänge reduziert. Wenn die Transistoren T^ , T-Q₂» ... Tp. nicht vorhanden wären, würde die Spaltenleitung DL1 aufgeladen werden, während ihr anfängliches negatives Potential eine kleinere Größe besitzt als dann, wenn der
Halbleiter-Chip nicht dem äußeren Licht ausgesetzt ist.
Infolgedessen würde die Datenauslesegeschwindigkeit, wie
in den Fig. 3(f) und 3(g) durch die gestrichelten Linien
angedeutet, wesentlich herabgesetzt werden. Dies bedeutet,
daß'eine lange Zeitspanne t, nötig wäre, bis die angewählte Spaltenleitung DL1 den Spannungsmeßpegel des Spannungsmeßverstärkers 7 erreicht (vgl. Fig. 3(f)). Die Transistoren
^TD1 ~ ^Dn ^nal"t^en ^i^e Spaltenleitungen DL1 - DLn auf Massespannung Vs, solange der Halbleiter-Chip ungewählt bleibt
und die Verzögerungszeit d der Verzögerungsschaltung 22
andauert. Während dieser Zeitspannen können Elektronen nicht ohne weiteres in die Fangzentren der einzelnen Transistoren eintreten, auch wenn Rauschen bzw. Störsignale erzeugt werden. Der EPROM besitzt daher eine hohe Zuverlässigkeit.

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In den Fig. 2 und 4 sind der Zeilendekodierer 2, der Spaltendekodierer 6, der Spannungsmeßverstärker 7, die Verzögerungsschaltung 22 und die Adressenpuffer 25 in Form von Blöcken veranschaulicht. Im folgenden ist nunmehr der Aufbau dieser einzelnen Vorrichtungen anhand der Fig. 5 bis 9 im einzelnen erläutert.

Gemäß Fig. 5 kann jeder Adressenpuffer bzw. -zwischenspeicher 25 Verarmungstyp-Transistoren (im folgenden D-Transistoren genannt) T102, T104, T107, T11O und T113s Anreicherungstyp-Transistoren (im folgenden als E-Transistören bezeichnet) T103, T105, T106, T108, T111 und T114 sowie Eigenleiter(schicht)transistoren (im folgenden als I-Transistoren bezeichnet) T1O1, T109 und T112 aufweisen. Die I-Transistoren T101, T109 und T112 besitzen eine Schwellenwertspannung V_th von etwa O V (z.B. - 0,3 V <. V_th £ 0,3 V). An die I-Transistoren T101, T109 und T112 werden Signale B angelegt. Wenn ein Signal B des Pegels "0" anliegt, sind alle Strompfade oder -strecken zwischen der Klemme Vc und der Klemme Vs unterbrochen. Infolgedessen besitzen beide Ausgänge bzw. Ausgangssignale Ai und Äi des Adressenpuffers 25 den Pegel "0".

Gemäß Fig. 6 kann der Zeilendekodierer 2 D-Transistoren T201, T206 und T208, einen Eigenleiterschicht- I zw. I-Transistor T205 sowie Ε-Transistoren T202, T203, T204, T207 und T209 enthalten. Wenn ein Signal B des Pegels "0" an den I-Transistor T205 angelegt wird, gehen die Ausgangssignale A_k+1(Ä_k+1), A_k+2(Ä"_k+2), ... A₁(A₁) auf den Pegel "0" über, und die Zeilenleitung WLj wird auf den Pegel "1" aufgeladen.

Der Zeilendekodierer 6 gemäß Fig. 7 kann D-Transistoren T302, T307 und T310, I-Transistoren T301 und T309 sowie E-Transistoren T303, T304, T3O5, T3O6, T308 und T311 aufwei-

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sen. Wenn Signale B des Pegels "O" an die I-Transistören Τ3ΟΊ und T3O9 angelegt werden und ein Signal B mit dem Pegel "1" an den Ε-Transistor Τ-3Ό6 angelegt wird» gehen die Ausgänge bzw. Ausgangssignale A₁(X.), A₂(A₂)* ... A^(X) auf den Pegel "0" über, wodurch die Spaltenwählleitung CLj₁ auf den Pegel "0" entladen wird.

G-emäß Pig. 8 kann der Spannungsmeßverstärker 7 Verarmungsbzw. D-Transistoren T401 und T404 sowie Anreicherungs- bzw. E-Transistören T402, T403 und T4O5 aufweisen. Die Ausgangsklemme N401 einer Spaltenleitung, die mit einer Speicherzelle verbunden ist, ist an den Eingang eines Umsetzers angekoppelt, der durch die Transistoren T401 und T402 gebildet wird. Der Ausgang N402 des Umsetzers ist an die G-ate-Elektroden des Lasttransistors T4O3 und der Übertrag-Torschaltung T405 rückgekoppelt. Die Pegel "0" und "1" eines Knotenpunkts N401 (Ausgangsklemme) werden in einem Bereich von 1,5 bis 2,0 V gehalten, während die Pegel "0" und "1" an einer Ausgangsleitung oder -verzweigung N4O3 auf Vc (5 V) bis 1,5 Volt angehoben werden.

Gemäß Pig. 9 kann die Verzogerungsschaltung 22 D-Transistoren T601, T604» T6O6, T609 und T611, einen I-Transistor T608 sowie E-Transistoren T602, T6O3, T6O5, T607, T610 und T612 umfassen. Die Transistoren T604 - T6O7 stellen dabei Umsetzer dar. Die Umsetzer und die Kondensatoren C. und C₂ bilden den Hauptteil der Verzogerungsschaltung Wenn ein Signal B des Pegels "0" dem I-Transistor T608 zugeführt wird, gehen beide Adressen-Ausgangssignale Ai und Ai auf den Pegel ¹¹O" über. Wenn ein Signal B des Pegels "1" an den Transistor T608 angelegt wird, geht einer der Adressen-Ausgänge Ai oder Ai auf den Pegel "1" und eine Verzweigung N601 auf den Pegel "0" über. Infolgedessen verringert der Umsetzer das Potential eines Ausgangs C auf den Pegel "0" mit einer vorbestimmten Verzögerungszeit. Die Verzögerungs-

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zeit, d.h.. die Zeitspanne zwischen dem Anwählen einer Zeilenleitung WLj und der Erzeugung eines Ausgangssignals C, wird durch die Umsetzer und die Kondensatoren C₁ und C₂ bestimmt .

Die in Fig. 10 dargestellte Ausführungsform der Erfindung ist eine Abwandlung des EPROMs gemäß Fig. 4» die sich vom EPROM nach Fig. 4- nur durch die folgenden Einzelheiten unterscheidet. Um die Spaltenleitungen DL1 bis DLn auf etwa der Massespannung Vs zu halten, während sie elektrisch erdfrei sind, sind zum ersten η-Kanal Transistoren T₁₁₁, T-Q2» ··· Tj)₁₁ ^mi"fc ihren Drain-Elektroden an die betreffenden Spaltenleitungen DU - DLn angeschlossen. Zum zweiten ist anstelle einer Verzögerungsschaltung ein Fehlerschutz-Spannungsgenerator 23 vorgesehen, dessen Ausgangsklemme C an die Gate-Elektroden der Transistoren TjJ₁ - Ij, angeschlossen ist, während Source-Elektroden mit einer Spannungsquelle Vs, d.h. Masse, verbunden sind. Gemäß Fig.11B umfaßt dieser Fehlerschutz-Spannungsgenerator 23 einen Verarmungs-n-Transistor T7O6 und einen Anreicherungs-n-Transistor T7O7, die eine zwischen eine Spannungsquelle Vc und Masse Vs eingeschaltete Reihenschaltung bilden. Die Gate-Elektrode des Transistors T706 ist an seine eigene Source-Elektrode angeschlossen, und die Gate-Elektrode des Transistors T7O7 ist mit seiner eigenen Drain-Elektrode, d.h. der Ausgangsklemme C, verbunden. Die Transistoren Ty₁₁ - T~ sowie die Transistoren T7O6 und T7O7 werden im gleichen Fertigungsvorgang bei der Herstellung eines integrierten Schaltkreises und mit derselben Kennlinie bzw. Charakteristik ausgebildet. Die Ausgangsklemme C des Spannungsgenerators 23 führt ein Potential, das etwas höher ist als die Schwellenwertspannung des Transistors T7O7.

Der EPROM gemäß Fig. 10 arbeitet wie folgt: Auch wenn eine Spaltenleitung, z.B. die Leitung DL1, elektrisch erdfrei

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ist und auf ein negatives Potential übergeht, wird die Massespannung Vs schnell an die Spaltenleitung DL1 angelegt, um diese auf einen Pegel praktisch entsprechend der Massespannung Vs zu ändern. Dies ist darauf zuriickzufuhren, daß der Transistor Tp₁ durchschaltet, sobald die Spaltenleitung DL1 ein negatives Potential erreicht. Diese Arbeitsweise wird erzielt, so oft das Potential der Spaltenleitung DL1 auf eine negative Größe abfällt, und zwar aus einem der in Verbindung mit dem Masken-Festwertspeicher gemäß Fig. 2 erläuterten Gründe. Die Spaltenleitung wird daher stets aufgeladen, wenn sich ihr Anfangspotential bereits auf etwa Massespannung Vs erhöht hat. Auf diese Weise kann die Zugriffszeit zu jeder Speicherzelle verkürzt werden. Weiterhin kann dabei ein Fehler verhindert werden, daß sich eine in einer angewählten Spaltenleitung auftretende binäre "1" auf eine binäre ⁿO^!I ändert. Unmittelbar nach seinem Wirksamwerden zum Aufladen der Spaltenleitung DL1 auf einen Pegel praktisch entsprechend der Massespannung Vs geht der Transistor T-q* in den Sperrzustand über, so daß er die Arbeitsweise der Schaltung nicht beeinflußt.

Fig. 11A ist ein Schaltbild eines Spannungsgenerators, der sich als praktischer erweist als derjenige gemäß Fig. 11B_O Dieser Spannungsgenerator unterscheidet sich dadurch, daß das Potential seines Ausgangs, d.h. die Treiberspannung für die Transistoren T₁₁₁ - T-, niedriger ist als die Schwellenwertspannung V.-. dieser Transistoren. Die den Spannungsgenerator bildenden Transistoren werden gleichzeitig mit den Transistoren T-p.. - T-^ und mit derselben Charakteristik ausgebildet. Die Transistoren T7O3 und T702 besitzen eine Klemme bzw. einen Anschluß C¹ mit einem Potential von 2 V., ; an einer Ausgangsklemme C des Spannungsgenerators kann ein Potential entsprechend V^j₁ anliegen. Tatsächlich ist jedoch das Potential der Ausgangsklemme C

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kleiner als V^j₁» weil der !Transistor T7O5 vorhanden ist. Die beiden Transistoren T7O2 und T7O5 sind n-Kanal-Anreicherungstransistoren. Weiterhin ist ein Transistor T7O1 in Form eines η-Kanal-Verarmungstransistors vorgesehen.

Pig. 12 veranschaulicht noch eine andere Abwandlung des EPROMs gemäß Fig. 4. Dieser unterscheidet sich vom EPROM gemäß Fig. 4 dadurch, daß er eine Fehlermeß/Schutz-Schaltung aufweist, die einen Fehler an einer Spaltenleitung aufgrund eines negativen Potentials feststellt, auf welchem die Spaltenleitung gehalten wird. Bei Feststellung eines solchen Fehlers liefert diese Schaltung eine binäre "1" zu den Gate-Elektroden der Transistoren T^₁ - T-, um dabei die Spaltenleitung auf einen Pegel praktisch entsprechend der Massespannung Vs aufzuladen. Der EPROM gemäß Fig. 12 unterscheidet sich weiterhin dadurch, daß er mit einer Blindspaltenleitung DDL sowie mit Blindspeicherzellen, d.h. Transistoren T^j, bis T-r™, versehen ist, die mit der Blindspaltenleitung DDL verbunden sind. Die Blindspaltenleitung DDL ist so geschaltet, daß auf ihr, ebenso wie auf den Spaltenleitungen DL1 bis DLn, ein Fehler auftreten kann. Das Ausgangssignal der Blindspaltenleitung DDL wird durch eine Fehlermeßschaltung, z.B. einen Differentialverstärker aus Transistoren T501 bis T5O6 abgegriffen bzw. gemessen. Anschließend wird dieses Ausgangssignal durch einen Flip-Flop-Kreis aus Transistoren T5O7 bis T51O und einen Puffer- bzw. Zwischenspeicher aus Transistoren T511 und T512 verstärkt, so daß ein Ausgangssignal C der Fehlermeß/Schutz-Schaltung geliefert wird, Das so erhaltene Ausgangssignal C wird an die Gate-Elektroden der Transistoren T₁J₁ bis Tj)_n* welche die Spaltenleitungen DL1 bis DLn entladen, und an die Gate-Elektrode des Transistors T^ angelegt, welcher die Blindspaltenleitung DDL entlädt. Die Transistoren T501 bis T5O5 und T511 sind vom Verarmungstyp, während die Transistoren T5O7 und T5O9 vom Eigenleitschicht-

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Typ vind die anderen Transistoren dieser Schaltung vom Anreicherungstyp sind.

Im folgenden ist die Arbeitsweise der Fehlermeß/Schutz-Schaltung erläutert. Solange die Blindspaltenleitung DDL auf einem Potential von -0,3 V bis 0 V bleibt, besitzen die Ausgänge N501 und N502 des DifferentialVerstärkers die Pegel "0" bzw. "1", während die Ausgänge N5O5 und N506 des Flip-Flop-Kreises den Pegel "0" bzw. den Pegel "1" besitzen und das Ausgangssignal C des Puffers den Pegel "0" besitzt. Wenn sich das Potential der Blindspaltenleitung DDL beispielsweise auf ein negatives Potential von z.B. weniger als -0,3 V ändert, wird dieser Zustand durch den Differentialverstärker festgestellt. Die Ausgänge N501 und N5O2 des Differentialverstärkers gehen auf den Pegel "1" bzw. "0" über, und die Ausgänge N5O5 und N5O6 des Flip-Flops erhalten den Pegel "1" bzw. "0", während das Aubgangssignal C des Puffers den Pegel "1" besitzt. Infolgedessen werden die Transistoren Tj,.. bis T- durchgeschaltet» so daß die Spaltenleitungen DL1 bis DLn sowie die Blindspaltenleitung DDL auf ein Potential übergehen, welches praktisch 0 V, d.h. der Massespannung Vs entspricht. Diese Potentialänderung wird wiederum durch den Lifferentialverstärker festgestellt. Infolgedessen erhalten die Ausgänge bzw. Ausgangssignale N501 und N5O2 des Differentialverstärkers den Pegel "0" bzw. den Pegel "1", während die Ausgänge oder Ausgangssignale N5O5 und N5O6 des Flip-Flops den Pegel "0" bzw. den Pegel "1" erhalten, und das Ausgangssignal C des Puffers den Pegel "0" besitzt. Auf diese Weise wird das Auftreten eines Fehlers automatisch verhindert.

Der EPROM gemäß Fig. 12 bsitzt einen Spaltendekodierer 6, welcher dem Zeilendekodierer gemäß Fig. 6 gleich ist. Wenn die Spaltenleitungen nicht angewählt sind, liegen die Spal-

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tenwählleitungen CL1 bis CLn auf dem Pegel "1". Wahlweise kann der Spaltendekodierer 6 durch denjenigen gemäß Fig.7 gebildet sein. Auf ähnliche Weise kann der Zeilendekodierer 2 des EPROMs gemäß Fig. 12 entweder aus dem Zeilendekodierer nach Fig. 6 oder aus dem Spaltendekodierer nach Fig.7 bestehen.

Fig. 13 veranschaulicht eine andere Abwandlung des EPROMs gemäß Fig.4. Dieser EPROM entspricht demjenigen gemäß Fig. 12 mit dem Unterschied, daß die Source-Elektroden der Transistoren T_x^ bis T-,. und T-n-n mit der Klemme Vc

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verbunden sind. Dies bedeutet, daß die Spaltenleitungen aufgeladen werden, während ihr Anfangspotential auf Vc gehalten wird. Beim EPROM gemäß Fig. 13 muß ein Rückkopplungssystem verwendet werden, das mit ausreichend hoher Geschwindigkeit arbeitet. Anderenfalls würde das Ausgangssignal C einer Fehlermeß/Schutz-Schaltung den Pegel "1" besitzen, und die Spaltenleitungen würden zu stark aufgeladen werden und ein übermäßig großes Potential zu dem Zeitpunkt besitzen, zu welchem das Signal C nach der Fehlerbeseitigung auf den Pegel "0" abfällt. Bei dieser Ausführungsform ist zur Feststellung oder Messung eines negativen Potentials eine Blindspaltenleitung vorgesehen, die jedoch auch weggelassen werden kann. Im letzteren Fall wird das negative Potential einer der Spaltenleitungen gemessen.

Fig. 14 veranschaulicht einen d-Randomspeicher gemäß der Erfindung. Jede Zelle dieses D-Randomspeichers besteht aus einem Transistor und einem Kondensator. Abgesehen hiervon unterscheidet sich der Aufbau dieses d-Randomspeichers vom EPROM gemäß Fig. 4 nur dadurch, daß jede Spaltenleitung mit einem Spannungsmeßverstarker versehen ist und daß jeder Zeilendekodierer dem Spaltendekodierer gemäß Fig. 7 entspricht. Weiterhin »erden alle Zeilenleitungen WL1 bis WLm

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auf dem Pegel "O" gehalten, solange diese Zeilenleitungen nicht angewählt sind, damit die in den Speicherzellen enthaltenen Daten nicht gelöscht werden.

Selbstverständlich ist die Erfindung keineswegs auf die vorstehend beschriebenen Ausführungsformen beschränkt. Beispielsweise können anstelle der bei den beschriebenen Ausführungsformen verwendeten η-Kanal-MOS-Transistoren solche vom p-Kanal-Iyp verwendet werden. Weiterhin ist die Erfindung nicht nur auf statische Festwertspeicher, sondern auch auf dynamische Festwertspeicher anwendbar.

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Leerseite

Claims

Henkel, Kern, Feiler SrHänzel Patentanwälte

Registered Representatives

before the

European Patent Office

Möhlstraße 37 TOKYO SHIBAURA DSNKI KABUSHIKI KAISHA, D-8000 München 80

Kawasaki, Japan _Te,. _089/982085-87

Telex: 0529802 hnkld Telegramme: ellipsoid

HS-55P167-3 30. Mai 1980

PATENTANSPRÜCHE

/1. Speichervorrichtung unter Verwendung von in einem Halbleitersubstrat ausgebildeten Halbleiter-Metalloxid-Peldeffekttransistören (MOSPETs), gekennzeichnet durch eine Anzahl von Zeilenleitungen, durch einen Zeilendekodierer zum Auswählen einer beliebigen Zeilenleitung, durch eine Anzahl von Spaltenleitungen, durch einen Spaltendekodierer zum Anwählen einer beliebigen Spaltenleitung, durch eine Anzahl von Speicherzellen, die mit den Zeilen- und Spaltenleitungen in der Weise verbunden sind, daß jede Speicherzelle ein Eingangssignal über die betreffende Zeilenleitung empfängt und ein Ausgangssignal über die betreffende Spaltenleitung liefert, durch eine mit den Spaltenleitungen über ein Lastelement verbundene erste Potentialquelle zur Lieferung eines Bezugsspannungspotentials und durch eine Einrichtung zur Verhinderung, daß die Spaltenleitungen ein Spannungspotential mit der dem Spannungspotential der ersten Potentialquelle entgegengesetzten Polarität führen.

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2. Speichervorrichtung unter Verwendung von in einem Halbleitersubstrat ausgebildeten Halbleiter-Metalloxid-Feldeffekttransistoren (MOSi¹ETs), gekennzeichnet durch eine Anzahl von Zeilenleitungen, über welche Eingangssignale anlegbar sind» durch einen Zeilendekodierer zum Anwählen einer beliebigen Zeilenleitung, durch eine Anzahl von Spaltenleitungen, über welche Ausgangssignale lieferbar sind, durch einen Spaltendekodierer zum Anwählen einer beliebigen Spaltenleitung, durch eine Anzahl von Speicherzellen, die mit den Zeilen- und Spaltenleitungen derart verbunden sind, daß jede Speicherzelle ein Eingangssignal über die betreffende Zeilenleitung empfängt und ein Ausgangssignal über die betreffende Spaltenleitung liefert, und zwar mittels einer logischen Operation, durch eine über ein Lastelement an die Spaltenleitungen angeschlossene erste Potentialquelle zur Lieferung eines Bezugsspannungspotentials, durch eine mit den Speicherzellen verbundene zweite Potentialquelle zur Beschickung der Speicherzellen mit einer Versorgungs- bzw. Sourcespannung und durch eine Einrichtung, welche die Spaltenleitungen während der Zeitspanne, während welcher ein Halbleiter-Chip nicht angewählt ist, und während eines Anfangszeits der Zeitspanne, während welcher ein Halbleiter-Chip angewählt ist, auf einem Potential praktisch entsprechend der von der zweiten Potentialquelle gelieferten Spannung hält.

3. Speichervorrichtung unter Verwendung von in einem Halbleitersubstrat ausgebildeten Halbleiter-Metalloxid-Feldeffekttransistoren (MOSPETs), gekennzeiohnet durch eine Anzahl von Zeilenleitungen, über welche Eingangssignale zuführbar sind, durch einen Zeilendekodierer zum Anwählen einer beliebigen Zeilenleitung, durch eine Anzahl von Spaltenleitungen, über welche Ausgangssignale lieferbar

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sind, durch einen Spaltendekodierer zum Anwählen einer beliebigen Spaltenleitung» durch eine Anzahl von Speicherzellen, die mit den Zeilen- und Spaltenleitungen derart verbunden sind, daß jede Speicherzelle mittels einer logischen Operation ein Eingangssignal über die betreffende Zeilenleitung empfängt und ein Ausgangssignal über äie betreffende Spaltenleitung abgibt, durch eine über ein Lastelement mit den Spaltenleitungen verbundene erste Potentialquelle zur Lieferung eines Bezugsspannungspotentials, durch eine mit den Speicherzellen verbundene zweite Potentialquelle zur Beschickung der Speicherzellen mit einer Versorgungs- bzw. Sourcespannung und durch eine Einrichtung, welche die Spaltenleitungen auf einem Potential praktisch entsprechend der von der zweiten Potentialquelle gelieferten Spannung hält, um dabei zu verhindern, daß die Spaltenleitungen während der Zeitspanne, während ein Halbleiter-Chip nicht gewählt ist, und während eines Anfangsteils der Zeitspanne, während welcher ein Halbleiter-Chip gewählt ist, ein Potential mit der entgegengesetzten Polarität wie die von der ersten Spannungsquelle gelieferte Spannung führen.

Speichervorrichtung nach Anspruch 1> 2 oder 3> dadurch gekennzeichnet, daß die genannte Einrichtung eine Verzögerungsschaltung umfaßt» die an die Ausgangskiemme einer Chip-Anwähl/Kichtwähl-Signalgeneratorschaltung angeschlossen ist, welche durch ein Chip-Freigabesignal ansteuerbar ist, und einer Anzahl von MOSFETs aufweist» deren Gate-Elektroden mit der Ausgangsklemme der Verzögerungsschaltung verbunden sind, während ihre Source-Elektroden an die zweite Potentialquelle angeschlossen sind und ihre Drain-Elektroden mit den betreffenden Spaltenleitungen verbunden sind.

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5. Speichervorrichtung nach Anspruch 1, 2 oder 3» dadurch gekennzeichnet» daß die genannte Einrichtung eine Verzögerungsschaltung, die mit der Ausgangsklemme einer Chip-Anwähl/Nichtwähl-Signalgeneratorschaltung verbunden ist, die ihrerseits durch ein Chip-Freigabesignal ansteuerbar ist, und eine Anzahl von MOSi¹ETs umfaßt, deren Gate-Elektroden mit der Ausgangsklemme der Verzögerungsschaltung verbunden sind, während ihre Drain-Elektroden an der zweiten Potentialquelle liegen und ihre Source-Elektroden mit den betreffenden Spaltenleitungen verbunden sind.

6. Speichervorrichtung nach einem der vorangehenden Ansprüche» dadurch gekennzeichnet, daß eine Spannungsmeßschaltung zur Feststellung bzw. Messung des Spannungspotentials einer durch den Spaltendekodierer angewählten Spaltenleitung vorgesehen ist.

7. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die genannte Einrichtung eine Anzahl von MOSFETs, die an der einen Seite jeweils mit den betreffenden Spaltenleitungen und an der anderen Seite mit der zweiten Potentialquelle verbunden sind, eine erste Spannungsspeiseschaltung mit einem zwischen die erste Potentialquelle und eine erste Ausgangskiemme eingeschalteten Lastelement sowie mit η (n = eine ganze Zahl) MOSFETs, die in Reihe zwischen die erste Ausgangsklemme und die zweite Potentialklemme eingeschaltet sind, und eine zweite Spannungsspeiseschaltung mit (n-1) MOSFETs, die zwischen die erste Potentialquelle und eine zweite Ausgangski emme eingeschaltet sind, sowie einen MOSFET umfaßt, der zwischen die zweite Ausgangsklemme und die zweite Potentialquelle eingeschaltet ist, und daß die Gate-Elektroden alle MOSFETs mit einem von der ersten

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Ausgangsklemme gelieferten Ausgangssignal speisbar sind und die zweite Ausgangsklemme an die Gate-Elektroden der verschiedenen MOSPETs angeschlossen ist.

8. Speichervorrichtung nach Anspruch 7» dadurch gekennzeichnet, daß eine Spannungsmeßschaltung zur Peststellung bzw. Messung des Spannungspotentials einer durch den Spaltendekodierer angewählten Spaltenleitung vorgesehen ist.

9. Speichervorrichtung unter Verwendung von in einem Halbleitersubstrat ausgebildeten Halbleiter-Metalloxid-Feldeffekttransistoren (MOSPETs), insbesondere nach einem der vorangehenden Ansprüche, gekennzeichnet durch eine Anzahl von Zeilenleitungen, über welche Eingangssignale zuführbar sind, durch einen Zeilendekodierer zum Anwählen einer beliebigen Zeilenleitung, durch eine Anzahl von Spaltenleitungen» über welche Ausgangssignale lieferbar sind, durch einen Spaltendekodierer zum Anwählen einer beliebigen Spaltenleitung, durch eine Anzahl von Speicherzellen, die mit den Zeilen- und Spaltenleitungen derart verbunden sind, daß jede Speicherzelle mittels einer logischen Operation ein Eingangssignal über die entsprechende Zeilenleitung empfängt und ein Ausgangssignal über die betreffende Spaltenleitung liefert, durch eine über ein lastelement mit den Spaltenleitungen verbundene erste Potentialquelle zur Lieferung eines Bezugsspannungspotentials, durch eine mit den Speicherzellen verbundene zweite Potentialquelle zur Beschickung der Speicherzellen mit einer Versorgungs- bzw. Source-Spannung» durch eine Fehlermeß- und -schutzschaltung, die den Spaltenleitungen identische Blindspaltenleitungen und den Speicherzellen identische Blindspeicherzellen aufweist und das Potential der bzw. jeder Blindspalt enl ei tung abgreift,und durch eine Anzahl von

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MOSFETs, deren Source-Elektroden mit der zweiten Potentialquelle verbunden sind und deren Drain-Elektroden an die Blindspaltenleitung bzw. -leitungen sowie an die betreffenden Spaltenleitungen angeschlossen sind, wobei die Fehlermeß/Schutzschaltung ein Signal an die Gate-Elektroden der MOSPETs liefert, wenn das Potential an der Blindspaltenleitung die dem Potential der ersten Potentialquelle entgegengesetzte Polarität besitzt, wobei die MOSPETs durchgeschaltet werden und die Spaltenleitungen sowie die Blindspaltenleitung mit der zweiten Potentialquelle verbinden, und wobei die Fehlermeß/Schutzschaltung weiterhin die MOSFETs sperren läßt, wenn das Potential der Spaltenleitungen und der Blindspaltenleitung praktisch der von der zweiten Potentialquelle gelieferten Spannung gleich wird.

10. Speichervorrichtung unter Verwendung von in einem Halbleitersubstrat ausgebildeten Halbleiter-Metalloxid-Feldeffekttransistoren (MOSFETs), insbesondere nach einem der vorangehenden Ansprüche, gekennzeichnet durch eine Anzahl von Zeilenleitungen, über welche Eingangssignale zuführbar sind, durch einen Zeilendekodierer zum Anwählen einer beliebigen Zeilenleitung, durch eine Anzahl von Spaltenleitungen, über welche Ausgangssignale lieferbar sind, durch einen Spaltendekodierer zum Anwählen einer beliebigen Spaltenleitung, durch eine Anzahl von derart mit den Zeilen- und Spaltenleitungen verbundenen Speicherzellen, daß jede mittels einer logischen Operation ein Eingangssignal über die betreffende Zeilenleitung empfängt und ein Ausgangssignal über die betreffende Spaltenleitung liefert, durch eine über ein Lastelement mit den Spaltenleitungen verbundene erste Potentialquelle zur Lieferung eines Bezugsspannungspotentials, durch eine mit den Speicherzellen verbundene zweite Po-

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tentialquelle zur Beschickung der Speicherzellen mit einer Versorgungs- bzw. Source-Spannung! durch eine Einrichtung! welche die Spaltenleitungen während der Zeitspanne, während welcher ein Halbleiter-Chip nicht angewählt ist, und während eines Anfangsteils der Zeitspanne, während welcher ein Halbleiter-Chip gewählt ist, auf einem praktisch der von der zweiten Potentialquelle gelieferten Spannung entsprechenden Potential hält, durch eine Fehlermeß- und -schutzschaltung, die den Spaltenleitungen identische Blindspaltenleitungen und den Speicherzellen identische Blindzellen aufweist und welche das Potential der Blindspaltenleitung abgreift und durch eine Anzahl von MOSPETg, deren Drain-Elektroden mit einer der beiden Potentialquellen verbunden sind und deren Source-Elektroden mit der Blindspaltenleitung sowie mit den betreffenden Spaltenleitungen verbunden sind, wobei die Fehlermeß/Schutzschaltung an die Gate-Elektroden der MOSPETs ein Signal liefert, wenn das Potential an der Blindspaltenleitung eine dem Potential der ersten Potentialquelle entgegengesetzte Polarität besitzt, so daß die MOSPETs durchgeschaltet und die Spaltenleitungen sowie die Blindspaltenleitung mit einer der beiden Potentialquellen verbunden werden, und daß die Fehlermeß/Schutzschaltung weiterhin die MOSPETs sperren läßt, wenn das Potential der Spaltenleitungen und der Blindspaltenleitung praktisch gleich der von der zweiten Potentialquelle gelieferten Spannung wird.

11. Speichervorrichtung unter Verwendung von in einem Halbleitersubstrat ausgebildeten Halbleiter-Metalloxid-Feldeffekttransistoren (MOSPETs), insbesondere nach einem der vorangehenden Ansprüche, gekennzeichnet durch eine Anzahl von Zeilenleitungen zur Zufuhr von Eingangssignalen, durch einen Zeilendekodierer zum Anwählen einer beliebi-

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gen Zeilenleitung, durch eine Anzahl von Spaltenleitungen zur Lieferung von Ausgangssignalen, durch einen Spaltendekodierer zum Anwählen einer beliebigen Spaltenleitung, durch eine Anzahl von Speicherzellen, die mit den Zeilen- und Spaltenleitungen derart verbunden sind, daß jede mittels einer logischen Operation ein Eingangssignal über die betreffende Zeilenleitung empfängt und ein Ausgangssignal über die betreffende Spaltenleitung liefert, durch eine über ein Lastelement mit den Spaltenleitungen verbundene erste Potentialquelle zur Lieferung eines Bezugsspannungspotentials, durch eine an die Speicherzellen angeschlossene zweite Potentialquelle zur Beschickung der Speicherzellen mit einer ■Versorgungsbzw. Source-Spannung, durch mehrere MOSPETs, deren Source-Elektroden mit einer der beiden Potentialquellen verbunden sind und deren Drain-Elektroden an die betreffenden Spaltenleitungen angeschlossen sind und durch eine Pehlermeß/Schutzschaltung zum Messen bzw. Abgreifen des Potentials der Spaltenleitungen zwecks Lieferung eines Signals an die Gate-Elektroden der MOSPETs, wenn das Potential der Spaltenleitungen dem Potential der ersten Potentialquelle entgegengesetzt wird, um dabei die MOSPETs durchzuschalten, und die Spaltenleitungen mit einer der beiden Potentialquellen zu verbinden, und die MOSPETs in den Sperrzustand zu versetzen, wenn das Potential der Spaltenleitungen praktisch gleich der von der zweiten Potentialquelle gelieferten Spannung wird.

12. Speichervorrichtung unter Verwendung von in einem Halbleitersubstrat ausgebildeten Halbleiter-Metalloxid-Peldeffekttransistören (MOSPETs), insbesondere nach einem der vorangehenden Ansprüche, gekennzeichnet durch eine Anzahl von Zeilenleitungen zur Lieferung von Eingangssignalen, durch einen Zeilendekodierer zum Anwählen einer

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beliebigen Zeilenleitung, durch eine Anzahl von Spaltenleitungen zur Lieferung von Ausgangssignalen, durch einen Spaltendekodierer zum Anwählen einer beliebigen Spaltenleitung, durch eine Anzahl von Speicherzellen, die mit den Zeilen- und Spaltenleitungen derart verbunden sind, daß jede mittels einer logischen Operation ein Eingangssignal über die betreffende Zeilenleitung empfängt und ein Ausgangssignal über die betreffende Spaltenleitung abgibt, durch eine über ein Lastelement mit den Spaltenleitungen verbundene erste Potentialquelle zur Lieferung eines Bezugsspannungspotentials, durch eine mit den Speicherzellen verbundene zweite Potentialquelle zur Beschickung der Speicherzellen mit einer Versorgungs- bzw. Source-Spannung, durch eine Anzahl von MOSPETs, deren Drain-Elektroden mit einer der beiden Potentialquellen und deren Source-Elektroden mit den betreffenden Spaltenleitungen verbunden sind, und durch eine Fehlermeß/Schutzschaltung zum Messen bzw. Abgreifen des Potentials an den Spaltenleitungen zwecks Lieferung eines Signals an die Gate-Elektroden der MOSPETs, wenn das Potential der Spaltenleitungen dem Potential der ersten Potentialquelle entgegengesetzt ist, um dadurch die MOSPETs durchzuschalten und die Spaltenleitungen mit einer der beiden Potentialquellen zu verbinden und um die MOSPETs in den Sperrzustand zu versetzen, wenn das Potential der Spaltenleitungen praktisch gleich der von der zweiten Potentialquelle gelieferten Spannung ist.

13. Speichervorrichtung nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, daß eine Spannungsmeßschaltung zur Feststellung bzw. Messung des Spannungspotentials einer durch den Spaltendekodierer angewählten Spaltenleitung vorgesehen ist.

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14. Speichervorrichtung nach einem der Ansprüche 1, 2, 3, 9» 10, 11 oder 12, dadurch gekennzeichnet, daß die Speicherzellen jeweils MOSFETs sind, deren Drain-Elektroden jeweils mit einer Spaltenleitung verbunden sind, während ihre Source-Elektroden mit der zweiten Potentialquelle verbunden sind und ihre Gate-Elektroden an die betreffende Zeilenleitung angeschlossen sind.

15. Speichervorrichtung nach einem der Ansprüche 1, 2, 3, 9, 10, 11 oder 12, dadurch gekennzeichnet, daß die Speicherzellen MOSEETs sind, bei denen die Source-Elektroden jeweils mit einer Spaltenleitung, die Drain-Elektroden mit der zweiten Potentialquelle und die Gate-Elektroden mit einer betreffenden Zeilenleitung verbunden sind.

16. Speichervorrichtung nach einem der Ansprüche 1, 2, 5, 9» 10, 11 oder 12, dadurch gekennzeichnet, daß das Lastelement ein MOSEET vom Verarmungs-Typ ist.

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