DE3037130C2 - Adressenbezeichnungsschaltung - Google Patents

Adressenbezeichnungsschaltung

Info

Publication number
DE3037130C2
DE3037130C2 DE3037130A DE3037130A DE3037130C2 DE 3037130 C2 DE3037130 C2 DE 3037130C2 DE 3037130 A DE3037130 A DE 3037130A DE 3037130 A DE3037130 A DE 3037130A DE 3037130 C2 DE3037130 C2 DE 3037130C2
Authority
DE
Germany
Prior art keywords
circuit
mos transistors
mos transistor
decoder
mos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE3037130A
Other languages
English (en)
Other versions
DE3037130A1 (de
Inventor
Masamichi Musashino Tokyo Asano
Hiroshi Yokohama Kanagawa Iwahashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP54128392A external-priority patent/JPS6032913B2/ja
Priority claimed from JP14310479A external-priority patent/JPS5668988A/ja
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Publication of DE3037130A1 publication Critical patent/DE3037130A1/de
Application granted granted Critical
Publication of DE3037130C2 publication Critical patent/DE3037130C2/de
Expired legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C17/00Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076Timing circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408Address circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408Address circuits
    • G11C11/4082Address Buffers; level conversion circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408Address circuits
    • G11C11/4085Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408Address circuits
    • G11C11/4087Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/10Decoders

Description

Die Erfindung betrifft eine Adressenbezeichnungsschaltung nach dem Oberbegriff des Patentanspruches 1.
Üblicherweise wird eine Adressenbezeichnungsschaltung, die auf einem Halbleiter-Chip ausgebildet ist und Date.i aus einem oder mehreren Bits verarbeitet, in Abhängigkeit von einem Chip-Freigabesignal selektiv an Spannung gelegt. Einige derartige Adressenbezeichnungsschaltungen besitzen eine Ruhe- bzw. Abschaltfunkt:on,d. h. eine Funktion zur Herabsetzung ihres Gesamtsiromvcrbrauchs in der Speicherbetriebsart im
jo Vergleich zu dem in der Freigabebetriebsart.
Fig. 1 zeigt eine bisherige Adrcssenbezeichnungsschaliung dieser Art, die eine Matrixanordnung MA aus Speicher/eilen von 25b Wörtern zu je 4 Bits, die durch Zeilen- und Spallenadresscnsignale A 1 — A 6 bzw. A 7
r> und A 8 von einer nicht dargestellten Adressensignalgeneratorschyltung angewählt weiden. Die Speicher/eilen in jeder Matrixzeile sind nut jeder von 64 Wortleitungcn Wl. 1 — Wl. 64 verbunden, und die Speicherzellen in jeder Spulte sind an jede von 16 Spaltenleitungen
ίο CL 11 - CL14, CL 21 - CL 24. CL 31 - Cl. 34 und CL 44 angeschlossen. Die Zeilenadressensignale .4 1— A 6 werden über entsprechende Zeilenadressen-Pufferschallungcn AB\ — ABb zu einem Zeilendckodierer RD geliefert, der in Abhängigkeit von den Adressensi-
4ri gnalcn Ai-A 6 selektiv eine der Wortleitungen WL 1 — WL 64 an Spannung legt. Die Spaltenadrcssensignale A 7 und A 8 werden über entsprechende Spaltenadressen-Pufferschaltungcn ABl und ABSzu einem Spaliendekodierer CD geleitet, der mit vier an eine Spaltcn-Torschaltung CG angeschlossenen Ausgangsleitungen versehen ist. Die Spahen-Torschahung CG enthält Spalten-Tortransistoren Γ11-7Ί4. Γ21-Γ24. 731 — Γ34 und 7"4I-Γ44. die mit den betreffenden Spaltenleitungen CLIl-CV. 14, C7.21-O.24.
CL. 31 -CL 34 und CL 41 verbunden sind. Diese Transistoren sind mit ihren Gatc-Llektroden jeweils mit einer betreffenden der vier Ausgangsleitungen des Spaltendekodicrers CD verbunden, und sie werden in Abhängigkeit vom Ausgangssignal des Spaltendekodicrcrs CD
bo selektiv an Spannung gelegt bzw. angesteuert. Die Drain-Elektroden der Spalten-Tortransisioren TW — T14 sind gemeinsam an einen Leseverstärker (Piiilverstärker).S'.4 1 angeschlossen:die Drain-Liektrn den der Transistoren Γ2Ι — 7 24 sind gemeinsam mn
h'> einem Leseverstärker SA 2 verbunden: die DraiM-Llektroden der Transistoren Γ31 — T 34 sind gemeinsam nut einem Leseverstärker SA } verbunden, und die Drain· Elektroden der Transistoren 7 41 — 7 44 sind gemein-
sam an seinen Leseverstärker SA 4 angeschlossen. Diese Leseverstärker SA 1 —SA 4 sind über entsprechende Datenausgangsschaltungen DCX-DC 4 an eine nicht dargestellte externe Steuerschaltung angeschlossen.
Die Adressen-Pufferschaltungen AB 1— /458, der Zeilendekodierer RD, der Spaltendekodierer CD und die Leseverstärker SA 1—SAA sind mit iinem Ruhcbzv.(Strom-)Abschaltsignalgenerator PDC verbunden, der in Abhängigkeit von einem Chip-Freigabesignal Ruhe- bzw. Abschaltsignale PD und PD in zueinander invertiertem Verhältnis liefert. Wenn der Chip gesperrt ist, wird er durch die vom Generator PDG gelieferten Abschaltsignale in einen Zustand niedrigeren Strombedarfs versetzt
F i g. 2 zeigt eine Pufferschaltung als Beispiel für jede Adressen-Pufferschaltung ABX-ABi. Diese Schaltung umfaßt eine erste, zwischen Spannungsspeiseklemmen Vc und Vs geschaltete Reihenschaltung aus MOS-Transistoren 21—23, eine zweite Reihenschaltung aus MOS-Transistoren 24—26, eine dritte Reihens-haltung aus MOS-Transistoren 27—29, eine vierte Reihenschaltung aus MOS-Transistoren 30—32 und eine fünfte Reihenschaltung aus MOS-Transistcren 33—35. Gate- und Source-Elektrode des MOS-Transistors 22 sind mit der Gate-Elektrode des MOS-Transistors 26 verbunden, während Gate- und Source-Elektrode des MOS-Transistors 25 mit den Gate-Elektroden der Transistoren 29, 31 und 35 verbunden und Gate- und Source-Elektrode des Transistors 28 an die Gate-Elektroden der Transistoren 32 und 34 angeschlossen sind. Die MOS-Transistoren 21, 24, 27, 30 und 33 nehmen das Ruhe- bzw. Abschaltsignal PD an den Gate-Elektroden ab; sie besitzen eine Schwellenwertspannung von im wesentlichen 0 V, und sie werden im folgenden als MOS-Transistoren Typ 1 bezeichnet. Ein Adressensignal Ai (i = 1 — 8) wird an die Gate-Elektrode des MOS-Transistors 23 angelegt. Die Pufferschaltung enthält weiterhin einen MOS-Transistor 36, der mit dem MOS-Trajisistor 32 parallelgeschaltet isi und das Abschaltsignal PD an seiner Gate-Elektrode abnimmt, sowie einen MOS-Transistor 37, der parallel zum MOS-Transistor 35 geschaltet ist und das Abschaltsignal PD an seiner Gate-Elektrode empfängt.
Fig. 3 veranschaulicht eine Dekodiereinheit als Beispiel für die Zeilen- und Adressendekodierer RD bzw. CD gemäß F i g. 1. Diese Einheit umfaßt eine zwischen Spannungsspeiseklemmen Vc und Ks geschaltete erste Reihenschaltung aus MOS-Transistoren 41—43, eine zweite Reihenschaltung aus MOS-Transistoren 44 und 45 sowie eine dritte Reihenschaltung aus MOS-Transistoren 46 und 47. Gate- und Source-Elektrode des MOS-Transistors 42 sind mit den Gate-Elektroden der MOS-Transistoren 45 und 46 verbunden, während Gate- und Source-Elektrode des MOS-Transistors 44 an die Gate-Elektrode des MOS-Transistors 47 angeschlossen sind. Wenn diese Dekodierereinheit als Zeilendekodierer benutzt wird, ist die Verzweigung oder Verbindung zwischen den MOS-Transistoren 46 und 47 an eine der Wortleitungen WL 1 — WL 64 angeschlossen. Die Dekodierereinheit umfaßt weiterhin mehrere MOS-Transistoren 48-1 bis 48, die parallel zum MOS-Transistor 43 geschaltet und jeweils an der Gate-Elektrode mit der Ausgangsklemme einer zugeordneten Adressen-Pufferschaltung AB V^ ABS verbunden sind. Die Abschaltsignale PD und PD werden an die Gate-Elektroden der betreffenden MOS-Transistoren 41 und 43 angelegt. Die MOS-Transistoren 41 und 46 sind vom Tvn I.
Der Zeilendekodierer RD besteht aus 64 Dekodierereinheiten. die jeweils den Aufbau gemäß F i g. 3 besitzen und selektiv Wortleitung-Wählsignale entsprechend den Ausgangssignalen von den Adr-essen-Pufferschaltungen ABi-AB6 erzeugen. Der Spaltendekodierer CD bestc!ii aus vier Dekodiereinheiteri, die den Aufbau gemäß Fig. 3 besitzen und selektiv Spaltenleitung-Wählsignale in Abhängigkeit von den Ausgangssignalen der Adressen-Pufferschaltungen ABl und ABi erzeugen.
Wenn bei der Adressenbezeichnungsschaltung gemäß Fig. 1 bis 3 der Abschaitsignal-Generator PDC Abschaltsignale PD mit dem Pegel »1« und ~P~D mit dem Pegel »0« in Abhängigkeit von einem den Pegel »1« besitzenden Chip-Freigabesignal einer nicht dargestellten externen Schaltung erzeugt, werden die MOS-Transistoren 21,24,27,30,33 und 41 (F i g. 2 und 3) durchgeschaltet. Infolgedessen liefert die Pufferschaltung gemäß Fig.2 Ausgangssignale Bi und 57 entsprechend dem Adresscnsignal Ai, während die Dekodierereinheit gemäß F i g. 3 ein Ausgangssignal entsprechend einem der Pufferausgangssignale Bj + 1 bis Bj + η erzeugt. Genauer gesagt: der Zeilendekodierer RD aktiviert selektiv eine der Wortleitungen IVL 1 bis WL 64 entsprechend den Adressensignalen A 1 bis A 6, während der Spaltendekodierer CD selektiv eine der vier Ausgangsleitungen entsprechend den Adressensignalen A 7 und A 8 aktiviert bzw. an Spannung legt. Auf diese Weise wird eine Spdicherzelle für die Lese/Einschreib-Operation gewählt.
Wenn der Abschalisignalgeneralor PDG bei der Adressenbczeichnungsschaltung gemäß Fig. 1 bis 3 in Abhängigkeit von einem Chip-Freigabesignal des Pegels »0« oder einem Chip-Sperrsignal von der externen Schaltung Abschaltsignale PD des Pegels »0« sowie PD des Pegels »1« erzeugt, werden die MOS-Transistoren 21,24,27,30,33,41 und 46 in den Sperrzustand versetzt, und die Drain-Spannung der MOS-Transistoren 36, 37 und 43 geht unabhängig von den Adressensignalen Ai und Bj + 1 bis Bj + η auf einen niedrigen Pegel über. Infolgedessen werden die Adressenpufferschaltungen AB\ bis AB8 sowie die Zeilen- und Spaltendekodierer RD bzw. CD in einen Abschalt- bzw. Ruhezustand versetzt, in welchem nur ein Streu- bzw. Ableitungsstrom über die MOS-Transistoren des Typs !fließt.
Während die Adressenbezeichnungsschaltung gemäß Fig. 1 im Ruhe- bzw. Abschaltzustand gehalten wird und dabei nur wenig Strom verbraucht, solange das Chip-Sperrsignal als Eingangssignal zum Abschaltsignalgenerator PDG anliegt, steigt ihr Strombedarf außerordentlich stark an, wenn sie eine Hochgeschwindigkeitsoperation in ihrem betrieblichen bzw. Freigabezustand durchführt, der durch das dem Abschaltsignalgenerator PDG zugeführte Chip-Freigabesignal eingeleitet wird. Speziell bei einem Speicher hoher Dichte macht der Stromverbrauch in den Zeilen- und Spaltendekodierern RD bzw. CD einen großen Anteil des Gesamtstrombcdarfs des Chips aus. Es ist daher sehr wesentlich, den Stromverbrauch in den Zeilen- und Spalbo tendekodierern herabzusetzen.
Eine Adressenbezeichnungsschaltung der eingangs genannten Art. bei der also die Dekodiereinheiten eine Anzahl von Dekodierschaltungen aufweisen, die jeweils mit einem entsprechenden zugeordnetem Speicherbeb5 trieb verbunden sind und die mitteis eines Schalterelements selektiv erregbar sind, ist beispielsweise aus der DE-AS 20 01 697 bekannt. Ähnliche Schaltungen sind auch aus der DE-OS 27 08 702, aus der DE-OS
25 57 006, aus der DE-OS 27 16 459, aus IBM TDB, Juni 1976. Seiten 28/29 und aus IBMTDB, Oktober 1976, Seiten 1981/82 bekannt. Schließlich ist noch aus der DE-OS 25 31 382 eine Speicherschaltung mit einer dekoderausgangsseitigen Pufferschaltung bekannt, die — wie bei Pufferschaltungen notwendig — aus mehreren Puffern besteht, die jeweils eine Wortleitung bedienen müssen.
Es ist Aufgabe der Erfindung, eine Adresscnbezeichnungsschaltung der eingangs genannten Art zu schaffen, bei der die Leistungsaufnahme der einzelnen Puffer vermindert ist.
Diese Aufgabe wird bei einer Adressenbezeiehnungsschaltung nach dem Oberbegriff des Patentanspruches 1 erfindurigsgemäß durch die in dessen kennzeichnenden Teil enthaltenen Merkmale gelöst.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 bis 5.
Bei der Erfindung sind die ersten Dckodierschaltungen, die zweiten Dekodierschaltungen und die jeweils aus mehreren Puffern bestehenden Pufferschaliungcn so miteinander verbunden, daß mittels zusätzlich vorgesehener Abschalteinrichtungen die Leistungsaufnahme der einzelnen Puffer vermindert werden kann.
Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der Zeichnung näher erläutert. Es zeigt
Fig. 1 ein Schaltbild einer bisherigen Adressenbezeichnungsschaltung mit Ruhezustands- bzw. Abschaltfunktion,
F i g. 2 ein Schaltbild einer Adressenpufferschaltung für die Schaltung gemäß Fig. 1,
F i g. 3 ein Schaltbild einer Dekodierereinhcil als Beispiel für die Dekodiererschaltungen bei der Schallung gemäß Fig. 1,
Fig.4 ein Blockschaltbild einer Ausführungsform einer Adressenbezeichnungsschaltung,
F i g. 5 ein Schaltbild einer Speicherwählschaltung für die Schaltung gemäß F i g. 4.
F i g. 6 ein Schaltbild einer Dekodiercreinhcit zur Bildung eines Zeilendekodiercrs bei der Schaltung nach Fig. 4,
Fig. 7 ein Blockschaltbild eines Teils einer anderen Ausführungsform der Adressenbezeichnungsschaltung,
Fig.8 ein Schaltbild einer Dekodierereinheit, die einen Spaltendekodierer bei der Schaltung gemäß F i g. 7 bildet.
Fig. 9 ein Blockschaltbild, welches schematisch Zeilendekodierer bei der Schaltung gemäß Fig.4 veranschaulicht,
r i g. 10 ein Seiiuubilu eines Teils der Zeiiendekouierergemäß Fig. 9und
F i g. 11 ein Schaltbild einer Abwandlung eines weiteren oder zusätzlichen Dekodierers in der Zeilendekodiererschaltung gemäß F i g. 10.
Die F i g. 1 bis 3 sind eingangs bereits erläutert worden.
Die in Fig.4 dargestellte Adressenbezeichnungsschaltung umfaßt vier Speicherbereiche MA 1 — MA 4, Zeilendekodierer RD1 — RD 4 zur Lieferung von Zcilenwählsignalen zu den betreffenden Speicherbereichen MA 1 — MA 4, eine Speicherwählschaltung MS zur selektiven Aktivierung eines der Speicherbereiche MA i — MA4 durch Lieferung eines Wählsignals zu einem betreffenden der Zeilendckodierer RDA — RD4, eine Spalten-Torschaltung CG und einen Spaltendekodierer CD zur Lieferung eines Spalten-Wählsignals über die Torschaltung CG zu den Speicherbereichen MA 1 — MA 4. Weiterhin enthält die Adressenbezeichnungsschaltung Adressenpuff erschal tungen -40 11— AB 14. die jeweils ein Ausgangssignal in Abhängigkeit von einem entsprechenden Zeilenadressensi-
r> gnal A W-A 14 von einem nicht dargestellten Adresscnsignalgcncrator zu den Zeilendckodierern RD 1 — RD4 zu liefern vermögen, Aclressenpufferschallungen AB 15 und AB 16 zur Lieferung entsprechender Aiisgangssignale zur Speicherwählschaltung MS in Ab-
!ü hängigkeit von entsprechenden Adressensignalen A 15 und A 16 sowie Adrcssenpufferschaltungen AB 17 und ABiS zur Lieferung von entsprechenden Ausgangssignalen zum Spaltendekodierer CD in Abhängigkeit von den jeweiligen Adressensignalen A 17 und A 18. Die
!5 denselben Aufbau wie die Spahen-TorsehaUung gemäß F i g. 1 besitzende Spalten-Torschaltung CG besteht aus einer Anzahl von MOS-Transistoren, und sie dient dazu, selektiv Datenleilungen oder Spaltenleitungen CL W-CL 44 in Abhängigkeit vom Ausgangssignal des Spaltcndekodicrers CD an die Meß- oder Prüfverstärker SA I—SA 4 anzukoppeln.
leder Speicherbereich MA \ — MA 4 dieser Adressenbezeichnungsschaltung besitzt eine Vielzahl von Halbleiterspeicherzellen, die beispielsweise durch MOS-Transistoren gebildet werden, die ihrerseits in an sich bekannter Matrixanordnung angeordnet sind. Der Speicherbereich MA 1 ist über Wortleitungen WL 1 — WL 16 mit dem Zeilendekodierer RD 1 verbunden, der Speicherbereich MA 2 ist über Wortleitungen
3d WL\7—WL32 an den Zeilendekodierer RD2 angeschlossen, der Speicherbereich MA 3 liegt über Wortleitungen WL 33— WL 48 am Zeilendekodierer RDi, und der Speicherbereich MA 4 ist über Wortleitungen WL 49— WL 64 mit dem Zeilendekodierer RD4 ver-
y, bunden. Andererseits sind die Leseverstärker SA 3 — SA 4 über Datenausgangskreise DCl-DC4an eine nicht dargestellte Datenverarbeitungsschaltung angeschlossen.
Ein Ruhe- bzw. Abschaltsignalgenerator PDG liefert entsprechende Abschaltsignale PD und PD in invertiertem Verhältnis zu den Adressenpufferschaltungen AB 11— /4S16, der Speicherwählschaltung MS, dem Spaltendekodierer CD und den Prüfverstärkern SA 1 — SA 4 in Abhängigkeit von einem Chip-Freigabe- oder -Sperrsignal von einer nicht dargestellten externen Steuerschaltung.
Die Adressenpufferschaltungen AB W-ABiS werden jeweils durch eine Pufferschaltung gemäß Fig. 2 gebildet, und der Spaltendekodierer CD besteht aus vier Dekodierereinheiten mit jeweils dem Aufbau gemäß Fig. 3. Die Adressenpuffcrschaltungen /.S J!-/.S 18 sowie der Spaltendekodierer CD vermögen daher im Normalbetrieb zu arbeiten, solange das Chip-Freigabesignal als Eingangssignal zu einem Abschaltsignalgenerator PDG anliegt, während sie in einen Ruhe- bzw. Abschaltzustand versetzt werden, wenn der Abschaltsignalgenerator PDG das Chip-Sperrsignal empfängt.
F i g. 5 veranschaulicht eine Wähleinheit die zur Bildung der Speicherwählschaltung MS benutzt wird. Diese Einheit umfaßt eine zwischen Spannungsspeiseklemmen Vc und Vs geschaltete erste Reihenschaltung mit MOS-Transisioren 51, 52, 53, eine zweite Reihenschaltung mit MOS-Transistoren 54 und 55 sowie eine dritte Reihenschaltung mit MOS-Transistoren 56 und 57. Ga-
h1) te- und Sourcc-Elcktrode des MOS-Transistores 52 sind mit den Gate-Elektroden der MOS-Transistoren 55 und 56 verbunden. Die Wähleinheil enthält weiterhin MOS-Transistoren 58 und 59, die parallel zum Transistor 53
geschaltet sind und mit ihren Gaie-Eleklrodcn an den Ausgangsklemmen der jeweiligen Pufferschaltungen AB 15 und und AB 16 liegen, um die Puffer-Ausgangssignale I) 15 und R 16 oder Ii lf> zu empfangen. Diese Einheit erzeugt Ausgarigssignale .V/:'und Sf in zueinander invertierter Beziehung, wobei das erstere Signal von der Verzweigung zwischen den MOS-Transistoren 56 und 57 und das letztere von der Verzweigung zwischen den Transistoren 54 und 55 abgenommen wird.
Die Speicherwählschaltung MSenthält vier Wähleinhciten mit jeweils dem Aufbau gemäß Fig. 5, die jeweils verschiedene Kombinationen von Puffer-Ausgangssignalen B 15 oder B 15 und B 16 oder B 16 abzunehmen vermögen.
Wenn der Abschaltsignalgcnerator PDG Ruhe- bzw. Abschaltsignalc PD des Pegels »1« und PD des Pegels »0« bei Eingang des Chip-Freigabesignals erzeugt, werden der MOS-Transistor 51 des Typs I sowie der MOS-Transistor 53 durchgeschaltet bzw. gesperrt. Die logischen Größen der Ausgangssignale SE und SE werden somit durch die Puffer-Ausgangssignale bestimmt, die an die Gate-Elektroden der MOS-Transistoren 58 und 59 angelegt werden. Wenn der Abschaltsignalgenerator PDC bei Eingang eines Chip-Sperrsignals Abschaltsignale PD des Pegels »0« und PZTdes Pegels »1« erzeugt, werden der MOS-Transistor 51 des Typs I und der MOS-Transistor 53 in den Sperrzustand bzw. in den Durchschaltzustand versetzt, so daß die Wähleinheit in den Ruhe- bzw. Abschaltzustand gelangt. Demzufolge werden vorbestimmte logische Größen, z. B. »0« und »1«, als Ausgangssignale S£f und SE geliefert, und zwar unabhängig von den an die Gate-Elektroden der MOS-Transistoren 58 und 59 angelegten Puffer-Ausgangssignalen.
F i g. 6 veranschaulicht eine Dekodierereinheit als Beispiel für jeden Zeilendekodierer RD 1 — RD 4. Diese Einheit umfaßt eine zwischen Speisespannungsklemmen Vc und Vs geschaltete erste Reihenschaltung mit MOS-Transistoren 61 bis 63, eine zweite Reihenschaltung aus MOS-Transistoren 64 und 65 sowie eine dritte Reihenschaltung aus MOS-Transistoren 66 und 67. Gate- und Source-Elektrode des MOS-Transistors 62 sind mit den Gate-Elektroden der MOS-Transistoren 65 und 66 verbunden. Die Dekodierereinheit enthält weiterhin MOS-Transistoren 68-1 bis 68-4, die parallel zum MOS-Transistor 63 geschaltet und mit ihren Gate-Elektroden an die Ausgangsklemmen der jeweiligen Adrcssenpufferschaltungen ABW-AB\A angeschlossen sind, um die Puffer-Ausgangssignale B11 oder B 11 bis B14 oder B14 abzunehmen.
In jeder Dekodierereinheit, welche den Zeilendekodierer RD 1 bilden, vermögen der MOS-Transistor 61 des Typs 1 und der MOS-Transistor 63 an ihren Gate-Elektroden die jeweiligen Ausgangssignale SE und SE der betreffenden der vier Wähleinheiten der Speicherwählschaltung MS abzunehmen, wobei die Verzweigung zwischen den MOS-Transistoren 66 und 67 dieser Dekodierereinheit an eine der Wortleitungen WLi-WL 16 angeschlossen ist. Auf ähnliche Weise ist jede Dekodierereinheit für die anderen Zeilendekodierer RD2—RD4 mit einer entsprechenden der anderen Wähleinheiten sowie mit einer der Wortleitungen in einer entsprechenden anderen Wortleitungsgruppe mit den Wortleitungen WL 17- WL 32, WL 33- WL 48 und WL 49- WL 64 verbunden.
Wenn der Abschaltsignalgenerator PDC, wie erwähnt, bei Eingang des Chip-Sperrsignals von der externen Steuerschaltung Ruhe- bzw. Abschaltsignalc PD des Pegels »0« und FD des Pegels »1« erzeugt, werden die Adressenpufferschaltungen ABU— Aß 16, der Spaltendekodicrcr CD, die Meß- bzw. Prüfverstärker SA 1— .SVl 4 und die Speicheiwiihlschaliung MS in den
r) Kühe- bzw. Abschaltzustand versetzt. In diesem Fall liefert jede der vier Wähleinheitcn der Speichcrwählschaltung MS" Ausgangssignalc SF des Pegels »0« und ,9EcIoK Pegels »I«, während die MOS-Transistoren 6i und 63 in jeder Dekodiercreinheit der Zeilendekodierer
in RDi—RDA in den Durchschaltzustand bzw. den Sperrzustand versetzt werden. Auf diese Weise werden alle Zeilendekodierer RDi-RDA in den Ruhe- bzw. Abschaltzusland gebracht, und die Ausgangssignale aller Dekodierereinheiten gehen auf einen niedrigen Pegel über, so daß demzufolge keine Worllcitung erregt ist bzw. an Spannung liegt.
Wenn der Abschaltsignalgenerator PDG bei Empfang des Chip-Freigabesignals Abschaltsignale PD des Pegels»!« und ~P~D~ des Pegels »0« erzeugt, wird eine der vier Wähleinheitcn der Speicherwählschaltung AiSnach Maßgabe einer entsprechenden Kombination der Ausgangssignale B15 oder S15 und B16 oder 016 der Adressenpufferschaltungen Aß 15 und AB 16 gewählt. Dabei liefern die nicht gewählten Wähleinheiten jeweils Ausgangssignale SE des Pegels »0« und SE des Pegels »1«. Die MOS-Transistoren 61 und 63 jeder Dekodierereinheit der mit den nicht-gewählten Wähleinheiten verbundenen Zeilendekodierer werden auf diese Weise in den Sperrzustand bzw. den Durchschaltzustand gebracht. Dies bedeutet, daß die an die nicht-gewählten Wähleinhciten angeschlossenen Zeilendekodierer in den Ruhe- bzw. Abschaltzustand gelangen. Gleichzeitig werden die MOS-Transistoren 61 und 63 in jeder Dekodierereinheit eines der Zeilendekodierer RDi-RDA, der mit der angewählten Wähleinheit verbunden ist, in deri Durchschaltzustand bzw. den Sperrzustand versetzt. Der Signalpcgel der Ausgangssignale dieser Dekodierereinheiten bestimmt sich entsprechend der Kombination der Puffer-Ausgangssignale ßll oder BH bis B 14 oder B14, und das Ausgangssignal der einen Dekodierereinheit ändert sich auf einen hohen Pegel, d. h. eine der Wortleitungen IVi. 1— WL 64 wird an Spannung gelegt.
Neben der Tatsache, daß bei dieser Ausführungsform in der Chip-Sperrbetriebsart vorbestimmte Schaltungen in den Abschaltzustand gebracht werden, werden außerdem in der Chip-Freigabebetriebsart drei der vier Zeilendekodierer RDi—RDA zur Herabsetzung des Gesamtstrombedarfs selektiv in den Abschaltzustand
so versetzt.
F i g. 7 veranschaulicht einen Teil einer anderen Ausführungsform der Adressenbezeichnungsschaltung. Diese Adrcssenbezeichnungsschaltung entspricht derjenigen gemäß F i g. 4 mit dem Unterschied, daß bei ihr die Speicherbereiche MA 1 — MA 4 voneinander getrennt sind, daß vier Spaltcn-Torschaltungen CG 1 —CG4 an die zugeordneten Speicherbereiche angeschlossen sind und daß Spaltendekodierer CDi-CDA mit den jeweiligen bzw. zugeordneten Spalten-Torschaltungen CG 1 — CG 4 verbunden sind. Bei dieser Ausführungsform werden die Spaltendekodierer CDi-CDA, ebenso wie die Zeilendekodierer RDi-RD A, durch Wählsignale SE 1 und SFi bis SE4 und SEA von der Speicherwählschaltung MS angesteu-
Fig.8 veranschaulicht eine Dekodierereinheit als Beispiel für jeden der Spaltendekodierer CDI —CD4 gemäß Fig.7. Diese Einheit besitzt im wesentlichen
ίο
denselben Aufbau wie die Dekodierereinheit gemäß Fig. 6. Insbesondere sind dabei MOS-Transistoren 71 bis 77 auf dieselbe Weise geschaltet wie die MOS-Transistoren 61 bis 67. MOS-Transistoren 78 und 79, die mit dem MOS-Transistor 73 parallel geschaltet sind, nehmen an ihren Gate-Elektroden Ausgangssignale ß 17 oder S17 und B 18 oder B 18 der Adressenpufferschaltungen AB i7 bzw. ABiS ab. Bei dieser Ausführungsform ist jeder Spaltendekodierer CD i — CDA aus vier Dekodierereinheiten aufgebaut, die im wesentlichen denselben Aufbau besitzen wie die Dekodicrereinheit gemäß F i g. 8, wobei eine ihrer vier Ausgangsleitungen nach Maßgabe der Ausgangssignale von den Pufferschaltungen AB 17 und AB 18 selektiv erregt bzw. an Spannung gelegt wird.
Wie erwähnt, liefert die Speicherwählschaltung MS in
der Chip-Freigabebetriebsart Ausgangssignale
SEi-SEA des Pegels »0« sowie SE 1 -SF? des Pegels »1«. Infolgedessen werden der MOS-Transistor 71 des Typs 1 sowie der MOS-Transistor 73 in der Dekodierereinheit gemäß Fig. 8 in den Sperrzustand bzw. den Durchschaltzustand versetzt, und alle Spaltendekodierer CD i — CD 4 werden in den Ruhe- bzw. Abschaltzustand gebracht. Selbstverständlich befinden sich in diesem Fall die Ausgangssignale aller Spaltendekodierer auf den niedrigen Pegel, so daß keine Daten- oder Spaltenleitung erregt ist.
In der Chip-Freigabebetriebsart befindet sich von den vier Sätzen der Wählsignale SE 1 und SEi bis SEA und SEA ein vorgegebener Signalsatz, z. B. die Signale SE 1 und SEI, auf dem Pegel »1« bzw. »0«, während die Signaleder anderen Sätze den Pegel »0« bzw. »1« besitzen. In diesem Fall werden somit die Spaltendekodierer CD 2 und CDA in den Abschaltzustand versetzt, während sich der Spaltendekodierer CDi im Betriebs/u- j5 stand befindet, wobei nach Maßgabe der Spalten- und Zeilenwählsignale von dem Spalten- und Zeilendekodierer CD 1 bzw. RD 1 Daten aus dem Speicherbereich MA 1 ausgelesen werden.
Wenn diese Ausführungsform auf einen Speicher mit einer großen Zahl von Wortlcitungen angewandt wird, kann die Arbeitsgeschwindigkeit gegenüber der Adiessenbezeichnungsschaliung gemäß Fig.4 erhöht werden.
F i g. 9 ist ein Blockschaltbild zur schematischen Darstellung der Zeilendekodierer RDi-RDA beispielsweise bei der Ausführungsform gemäß F i g. 4. Dabei bestehen die Zeilendekodierer RDi-RDA aus 16 Hauptdekodicrern 101 bis 116, die als Eingangssigna-Ie die Puffer-Ausgangssignale B 11, B 11 und B 12, Β~Ϊ2 von den Adressenpuffern AB 11 bzw. AB 12 abnehmen mit den jeweiligen Wortleitungen WL 1— WL 64 verbunden. Aus F i g. 9 geht hervor, daß jeder Zeilendekodierer RDi-RDA aus vier der sechzehn Hauptdekodicrcr 101 bis 116, 16 der 64 Puffer 141 bis 204 sowie den zusätzlichen Dekodierern 117 bis 120 besteht, die allen Zcilendckodierern RD 1 — RD 4 gemeinsam zugeordnet sind. Beispielsweise besteht der Zeilendekodierer RD 1 aus den llauptdekodierern 101 bis 104, den Puff ersehn I-tungen 121 bis 124 mit den Puffern 141 bis 156 sowie den zusätzlichen Dekodicrern 117 bis 120.
Fig. 10 ist ein Schaltbild zur Veranschaulichung des genauen Sehaltungsaufbaus des Hauptdekodierers 101, der Pufferschaltung 121 mit den Puffern 141 bis 144 sowie der zusätzlichen Dekodierer 117 bis 120, wobei diese Teile in der Adressenbezeichnungsschaltung gemäß Fig. 7 den Zeilendekodierer RDi bilden. Der Hauptdekodierer 101 enthält einen MOS-Transistor 101-1 vom Verarmungstyp, dessen Drain-Elektrode mit der Spannungsspeiseklemme Vc verbunden ist. während seine Source-Elektrode mit den Gate-Elektroden der MOS-Transistoren 101-2 bis 101-4 verbunden ist. Die MOS-Transistoren 101-2 und tOl-3 sind zwischen die Source-Elektrode des MOS-Transistors 101-1 und die Drain-Elektrode des MOS-Transistors 101-4 eingeschaltet, dessen Source-Elektrode an die Spannungsspeiseklemme Vs angeschlossen ist. Die Pufferausgangssignale B 11 und B 12 von den jeweiligen Adressenpuffern AB 11 und AB 12 werden an die Gate-Elektroden der betreffenden MOS-Transistoren 101-2 bzw. 101-3 angelegt, und das Wählsignal SE I wird der Gate-Elektrode des MOS-Transistors 101-4 zugeführt.
Der zusätzliche Dekodierer 117 enthält D-Typ- bzw. Verarmungs-MOS-Transistoren 117-1 und 117-2, deren Drain-Elektrode jeweils mit der Spannungsspeiseklemmc Vc verbunden ist. während ihre Source-Elektroden an der Gate-Elektrode liegen, einen MOS-Transistor 117-3 dessen Stromstrecke zwischen den Verarmungs-MOS-Transistor 117-1 und die Spannungsspeiseklemme Vs geschaltet ist und dessen Gate-Elektrode an die Source-Elekirode des MOS-Transistors 117-2 angeschlossen ist. sowie MOS-Transistoren 117-4 und 117-5. die zwischen die Source-Elektrode des Transistors 117-2 und die Spannungsspeiscklemnic Vs geschaltet sind. Die Pufferausgangssignalc B 13 und S 14 von den Adresscnpuffcrn AB 13 bzw. AB 14 werden an die Gate-Elektroden der betreffenden MOS-Transistoren 117-4 bzw. 117-5 angelegt. Die anderen zusätzlichen Dekodierer 118 bis 120 besitzen denselben Aufbau wie der zusätzliche Dekodierer 117, und bei diesen zusätzlichen Dekodierern werden die Pufferausgangssignale S13 und S 14, ßTJ und B 14 sowie FT3 und S 14 auf ähnliche
und Ausgangssignale entsprechen diesen jeweiligen Weise an die Gate-Flekirodcn der MOS-Transistoren Eingangssignalei: erzeugen, vier weiteren bzw. zusätzli- angekoppelt, welche den betreffenden Transistoren
117-4 und 117-5 entsprechen.
Der Puffer 141 enthält MOS-Transistoren 141-1
55
chen Dekodierern 117 bis 120. welche als Eingangssignale die Ausgangssignale B13, B13 und B 14. B 14 von
den Adressenpuffern AB 13 bzw. AB 14 abnehmen und 141-3. deren Stromstrecken in Reihe zwischen die Spanentsprechend den jeweiligen Eingangssignalen Aus- nungsspeiseklemmen Vc und Vs geschaltet sind, sowie gangssignale erzeugen, sowie 16 Zwischenspeicher- MOS-Transistoren 141-4 und 141-5, deren Stromstrek- bzw. Pufferschaltungen 121 bis 126, die an die Aus- ken zwischen die Source-Elektrode eines MOS-Transigangsklemmen der jeweiligen Hauptdekodierer 60 stors 141-0, dessen Drain-Elektrode mit der Spannungs- 101 — 116 angeschlossen sind. Die Pufferschaltungen speiseklemme Vc verbunden ist und der an seiner Gate- 121 136 enthalten jeweils vier Puffer 141 144, 145-148,.... 201 -204. Die Puffer in jeder Pufferschaltung sind mit einer ersten Eingangsklemme an einen
entsprechenden Hauptdekodierer 101 bis 116 und mit
einer zweiten Eingangsklemme an einen entsprechen-
65
den zusätzlichen Dekodierer 117 bis 120 angeschlossen. Die Ausgangsklemmen dieser Puffer 141 bis 204 sind Elektrode das Wählsignal 5Fl abnimmt, und die Source-Elektrode des MOS-Transistors 117-1 des zusätzlichen Dekodierers 170 geschaltet sind. Die MOS-Transistoren 141-2 und 141-4 sind vom Verarmungstyp. Die Gate-Elektroden der MOS-Transistoren 141-1 und 141-5 sind an die Source-Elektrode des Transistors 101-1 des Hauptdekodierers angeschlossen, die Gate-
Elektrode des Transistors 141-2 ist mit der Source-Elektrodc des Transistors 117-2 des zusätzlichen Dekodierers 117 verbunden, und die Gate-F.lektrode des Transistors 141-3 liegt an der Galc-Elcktrode des Transistors 141-4. Die anderen Puffer 142 bis 144 bcsil/.en denselben Aufbau wie der Puffer 141. Diese Puffer 142 bis 144 sind ersichtiichcrwcise mil den jeweiligen zusätzlichen Dekodierern 118 bis 120 verbunden und auf dieselbe Weise wie der Puffer 141 an den Transistor 141-0 und den Hauptdekodierer 101 angeschlossen.
Die anderen drei der vier Hauptdekodierer 101 bis 104 sind so ausgelegt, daß sie auf die jeweiligen Ausgangssignale B 11 und B 12, B 11 und B 12, B 11 und B 12 der Adressenpufferschaltungen ABW bzw. AB 12 an-
den niedrigen Pegel gebracht werdenjndcm die MOS-Transistoren, welche das Wählsignal Sf an ihren Gate-Elcklrodcn abnehmen, parallel zum Transistor 141-3 sowie den entsprechenden MOS-Transistoren in den einzelncn Puffern geschaltet weiden und außerdem die MOS-Transistoren, welche das Wählsignal SE an ihren Gate-F.lektroden abnehmen, jeweils zwischen die Drain-Elektroden des MOS-Transistors 141-1 und der entsprechenden Transistoren sowie die Spannungsspeiseklcmme Vf geschaltet werden. Diese alternative Anordnung der Zeilendckodierer kann gleichfalls für die Halbleiter Speicherschaltung gemäß F i g. 4 benutzt werden.
Fig. 11 zeigt eine Abwandlung des zusätzlichen DeTransistoren 117-6 bis 117-8 gebildeten Schaltung einzustellen.
Wenn die Hauptdekodierer gemäß Fig. 10 verwendet werden, ist es möglich, den MOS-Transistor 141-0 gemäß F i g. 10 als Schalttransistor zwischen den MOS-Transistor 141-4 in jedem Puffer bzw. Zwischenspeicher und die Spannungsspeiseklemme Vc zu schalten.
I lier/.u 8 Blatt Zeichnungen
sprechen. Die Source-Elektrode des MOS-Transistors 15 kodierers 117 gemäß Fi g. 11. Bei dieser Abwandlung ist 141-0 ist an die 16 Puffer 141 bis 156 gemeinsam angc- zusätzlich ein Verarmungstyp-MOS-Transistor 117-6 schlossen, die ihrerseits mil den Haupldekodiercrn 101 vorgesehen, dessen Gate- und Source-Elektroden zubis 104 verbunden sind. Dies bedeutet, die Puffer 141 bis sammengesehaliet sind, während weitere MOS-Transi-156 in ihren aktiven Zustand gelangen, wenn das Wähl- stören 117-7 und Ϊ17-8 zwischen die Source-Elektrode signal 5El des Pegels »1« von der Wählschaltung MS 2« des Transistors 117-6 und die Spannungsspeiseklemme (F i g. 7) geliefert wird. Vs geschaltet sind. Die AusgangsMgnale ß 13 und B 14
Im folgenden sei angenommen,daß Pufferausgangssi- der Adressenpufferschaltungen AB 13 und AB 14 wergnale 511 —S14 des Pegels »0« von den jeweiligen den ebenfalls an die Gate-Elektroden der betreffenden Adressenpufferschaltungen ABW- AB\4 und ein MOS-Transistoren 117-7 und 117-8 angelegt. Bei diesem Wählsignal SE 1 des Pegels »1« von der Speicherwähl- 2r> zusätzlichen Dekodierer H7 wird eines der beiden Ausschaltung MS geliefert werden. In diesem Fall werden gangssignale nicht von der Verzweigung zwischen den die MOS-Transistoren 101-2 und 101-3 des Hauptdeko- Transistoren 117-2 und 117-5, sondern von der Verzweidierers 101 gesperrt, während der Transistor 101-4 gung zwischen den Transistoren 117-6 und 117-8 abgcdurchschaltet. so daß der Hauptdekodierer 101 ein nommcn. Auf diese Weise ist es möglich, die Arbeitsge- »1 «-Ausgangssignal abgibt. Dementsprechend werden 30 schwindigkeit der aus den Transistoren 117-1 bis 117-5 die Transistoren 141-1 und 141-5 sowie die entsprechen- gebildeten Schaltung unabhängig von der durch die den Transistoren der anderen Puffer 142 bis 144 durchgesehaltet. Ebenso werden die Transistoren 117-4 und
117-5 des zusätzlichen Dekodierers 117 jeweils in den
Sperrzustand versetzt, so daß die Source-Potcntialc der js
Transistoren 171-1 und 171-2 auf die Pegel »0« bzw. »1«
übergehen. Infolgedessen schaltet der MOS-Transistor
141-2 durch, während das Source-Potential des Transistors 141-4 auf den niedrigen Pegel übergeht, so daß der
Transistor 141-3 in den Sperrzustand versetzt wird. 40
Hierdurch wird die Wortleitung WL 1 erregt. Gleichzeitig werden in den anderen Puffern 142 bis 144 die dem
Transistor 141-3 entsprechenden MOS-Transistoren
durchgeschaltet, während die dem Transistor 141-2 entsprechenden Transistoren in den Sperrzustand versetzt 4·;
werden, so daß die Wortleitungen WL 2— Wi. 4 nicht
erregt werden.
Bei den anderen drei der vier Hauptdekodierer 101 bis 104 werden weiterhin die den MOS-Transistoren 141-1 und 141-5 entsprechenden Transistoren in den r> <> Sperrzustand versetzt, während die dem MOS-Transistor 141-3 entsprechenden Transistoren durchschalten. Infolgedessen werden die Wcrtlcitungcn WL 5- WL !6 ebenfalls nicht aktiviert.
Weiterhin werden die anderen Puffer als die Puffer 141 bis 156 und die anderen Hauptdekodierer als die Hauptdekodierer 101 bis 104 in den Ruhe- bzw. Abschaltzustand versetzt, wobei die den MOS-Transistoren 141-0 und 101-4 entsprechenden Transistoren in den Sperrzustand gebracht werden. Zu diesem Zeitpunkt ω gehen die Ausgangspegel der Wortleitungen WL 17- WL 64 sämtlich auf den Pegel »1« über. Hierbei ergeben sich keine Probleme, wenn die Ausgangspegel der Spaltendekodierer CD 2—CD4 zu diesem Zeitpunkt sämtlich auf »0« übergehen. Dies ist darauf zurückzuführen, daß die einzelnen Speicherflächen voneinander unabhängig sind. Wahlweise können die Ausgangspegel der Wortleitungen im Abschaltzustand auf

Claims (5)

Patentansprüche:
1. Adressenbezeichnungsschaltung mit einer Anzahl erster Dekodierschaltungen, einer Anzahl zweiter Dekodierschaltungen und einer Anzahl jeweils aus mehreren Puffern bestehenden Pufferschaltungen, deren Eingangsanschlüsse mit den ersten und zweiten Dekodierschaltungen und deren Ausgangsanschlüsse mit einer Anzahl von Speicherzellen verbunden sind und die durch Ausgangssignale von den ersten und zweiten Dekodierschaltungen selektiv erregbar sind, dadurch gekennzeichnet, daß von den Puffern (141—204) die ersten Eingangsanschlüsse gemeinsam mit einer betreffenden, zugeordneten ersten Dekodierschaltung (!01 —116) und die zweiten Eingangsanschlüsie mit den zweiten Dekodierschaltungen (117—120) verbunden sind, und daß eine Anzahl Abschalteinrichtungen (141-0) in den jeweiligen Stromabnahmestrecken der Puffcrschaltungen (121 —136) vorgesehen ist.
2. Schaltung nach Anspruch 1. dadurch gekennzeichnet, daß jede zweite Dekodicrschallung (117—120) einen ersten und einen /.weiten Ausgangsanschluß aufweist, an denen Ausgangssignale in zueinander invertierter Beziehung lieferbar sind, daß jeder Puffer (141—204) ein mit der einen Seite an die Abschalteinrichiung (141-0) angeschlossenes und die Stromabnahmestrecke bildendes erstes Widerstandselement (141-4), einen zwischen die andere Seite des ersten Widcrstandselements (141-4) und den ersten Ausgangsanschluß einer zugeordneten zweiten Dekodierschaltung (117—120) geschalteten ersten MOS-Transistor (141-5) und eine Reihenschaltung aus /weiten dritten und vierten MOS-Transistoren (141 1 bis 141-3) umfaßt, daß die Gate-Elektroden des ersten und zweiten MOS-Transistors (141-5, 141-1) mit dem Ausgangsanschluß einer zugeordneten ersten Dekodierschaltung (101 116) verbunden sind, daß die Gale-Elektrode des dritten MOS-Transistors (141-2) an den zweiten Ausgangsanschluß einer zugeordneten zweiten Dekodierschaltung (117—120) angeschlossen ist und daß die Gate-Elektrode des vierten MOS-Transistors (141-3) mit der anderen Seite des ersten Widcrstandselements (141-4) verbunden ist.
3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß jede erste Dekodierschaltiing (101 — 116) aufweist ein zweites Widerstandsclement (101-1), dessen eine Seite mit einem Spannungsspeiseanschluß (Vc) verbunden ist, eine Anzahl fünfter MOS-Transistoren (101-2, 101-3) deren Siromstrekke an einer Seite an die andere Seite des zweiten Widerstandselements (101-1) angeschlossen ist, und einen sechsten MOS-Transistor (101-4), der eine Schalteinrichtung bildet und dessen .Stromstrecke zwischen der anderen Seile der Stromstrecke jedes fünften MOS-Transistors (101-2, 101-3) und einem Bezugsspannungsanschluß (Vs) liegt.
4. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß jede zweite Dekodierschaltung (117 120) aufweist ein drittes Widersuindselement (117-2), dessen eine Seite mit einem Spanmingsspeiseanschluß (Vc) verbunden ist, eine Anzahl siebenter MOS-Transistoren (117-4, 117-5)/.wischen der anderen Seite des dritten Widerstandselements (117-2) und einem Bezugsspannungsunschluß ( V.s^und einen Inverter (117-1, 117-3). dessen [-.ingangsanschluU mit
der anderen Seite des dritten Widerstandselements (117-2) verbunden ist.
5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß jede zweite Dekodierschaltung (117—120) außerdem aufweist ein viertes Widerstandselement (117-6), dessen eine Seite mit einem Spannungsspeiseanschluß f Vc^ verbunden ist, und eine Anzahl achter MOS-Transistoren (117-7, 117-8) /.wischen der anderen Seite des vierten Widerstandselements (117-6) und dem Bezugsspannungsanschluß, und daß die Gate-Elektroden der achten MOS-Transistoren (117-7, 117-8) jeweils an die Gate-Elektroden der siebenten MOS-Transistoren (117-4,117-5) angeschlossen sind.
DE3037130A 1979-10-04 1980-10-01 Adressenbezeichnungsschaltung Expired DE3037130C2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP54128392A JPS6032913B2 (ja) 1979-10-04 1979-10-04 アドレス選択回路
JP14310479A JPS5668988A (en) 1979-11-05 1979-11-05 Semiconductor memory

Publications (2)

Publication Number Publication Date
DE3037130A1 DE3037130A1 (de) 1981-04-09
DE3037130C2 true DE3037130C2 (de) 1984-07-12

Family

ID=26464073

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3037130A Expired DE3037130C2 (de) 1979-10-04 1980-10-01 Adressenbezeichnungsschaltung

Country Status (3)

Country Link
US (2) US4447895A (de)
DE (1) DE3037130C2 (de)
GB (2) GB2060303B (de)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57171840A (en) * 1981-04-16 1982-10-22 Toshiba Corp Driving circuit
JPS589285A (ja) * 1981-07-08 1983-01-19 Toshiba Corp 半導体装置
US4385369A (en) * 1981-08-21 1983-05-24 Mostek Corporation Semiconductor memory address buffer having power down mode
JPS5873097A (ja) * 1981-10-27 1983-05-02 Nec Corp デコ−ダ−回路
JPS5919367A (ja) * 1982-07-26 1984-01-31 Toshiba Corp メモリ付ゲ−トアレイ
GB2132843B (en) * 1982-12-07 1986-05-29 Itt Ind Ltd Semiconductor memory
EP0112062A3 (de) * 1982-12-07 1986-10-08 Stc Plc Halbleiterspeicher
US4561070A (en) * 1983-07-01 1985-12-24 Raytheon Company Integrated circuit memory
US4918658A (en) * 1983-08-31 1990-04-17 Texas Instruments Incorporated Static random access memory with asynchronous power-down
US4752907A (en) * 1983-08-31 1988-06-21 Amdahl Corporation Integrated circuit scanning apparatus having scanning data lines for connecting selected data locations to an I/O terminal
JPS60115094A (ja) * 1983-11-16 1985-06-21 Fujitsu Ltd ダイナミツクランダムアクセスメモリ装置
GB2161044B (en) * 1984-06-28 1988-01-27 Stc Plc Telephone subscribers circuits
US4661724A (en) * 1985-05-06 1987-04-28 Motorola, Inc. Row decoder
EP0262411A1 (de) * 1986-09-01 1988-04-06 Siemens Aktiengesellschaft Adressdecoder für CMOS-Schaltkreise
US5877981A (en) * 1987-06-29 1999-03-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having a matrix of memory cells
US6545913B2 (en) 1987-06-29 2003-04-08 Kabushiki Kaisha Toshiba Memory cell of nonvolatile semiconductor memory device
US6034899A (en) * 1987-06-29 2000-03-07 Kabushiki Kaisha Toshiba Memory cell of nonvolatile semiconductor memory device
US5448517A (en) 1987-06-29 1995-09-05 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with NAND cell structure
US4845677A (en) * 1987-08-17 1989-07-04 International Business Machines Corporation Pipelined memory chip structure having improved cycle time
JP2525455B2 (ja) * 1988-05-30 1996-08-21 富士通株式会社 半導体メモリ装置
US5036493A (en) * 1990-03-15 1991-07-30 Digital Equipment Corporation System and method for reducing power usage by multiple memory modules
US5396635A (en) * 1990-06-01 1995-03-07 Vadem Corporation Power conservation apparatus having multiple power reduction levels dependent upon the activity of the computer system
US5604712A (en) * 1995-09-13 1997-02-18 Lsi Logic Corporation Fast word line decoder for memory devices
JP3549751B2 (ja) * 1998-11-30 2004-08-04 富士通株式会社 半導体集積回路装置
USRE40866E1 (en) 2000-09-27 2009-08-04 Huron Ip Llc System, method, and architecture for dynamic server power management and dynamic workload management for multiserver environment
US7228441B2 (en) * 2000-09-27 2007-06-05 Huron Ip Llc Multi-server and multi-CPU power management system and method
US20070245165A1 (en) * 2000-09-27 2007-10-18 Amphus, Inc. System and method for activity or event based dynamic energy conserving server reconfiguration
US7032119B2 (en) * 2000-09-27 2006-04-18 Amphus, Inc. Dynamic power and workload management for multi-server system
US7822967B2 (en) * 2000-09-27 2010-10-26 Huron Ip Llc Apparatus, architecture, and method for integrated modular server system providing dynamically power-managed and work-load managed network devices
US20030196126A1 (en) * 2002-04-11 2003-10-16 Fung Henry T. System, method, and architecture for dynamic server power management and dynamic workload management for multi-server environment
US20060248360A1 (en) * 2001-05-18 2006-11-02 Fung Henry T Multi-server and multi-CPU power management system and method
US7388248B2 (en) * 2004-09-01 2008-06-17 Micron Technology, Inc. Dielectric relaxation memory
US8301890B2 (en) * 2006-08-10 2012-10-30 Inside Secure Software execution randomization
US7613907B2 (en) * 2006-08-11 2009-11-03 Atmel Corporation Embedded software camouflage against code reverse engineering
US7554865B2 (en) * 2006-09-21 2009-06-30 Atmel Corporation Randomizing current consumption in memory devices
KR20110128047A (ko) 2010-05-20 2011-11-28 삼성전자주식회사 3차원 적층 구조를 갖는 반도체 장치 및 데이터 디스큐잉 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2121865C3 (de) * 1971-05-04 1983-12-22 Ibm Deutschland Gmbh, 7000 Stuttgart Speicher-Adressierschaltung
US3898632A (en) * 1974-07-15 1975-08-05 Sperry Rand Corp Semiconductor block-oriented read/write memory
US3909808A (en) * 1974-12-23 1975-09-30 Ibm Minimum pitch mosfet decoder circuit configuration
US4074237A (en) * 1976-03-08 1978-02-14 International Business Machines Corporation Word line clamping circuit and decoder
DE2713648A1 (de) * 1976-03-26 1977-10-06 Tokyo Shibaura Electric Co Stromzufuhr-steuervorrichtung fuer speichervorrichtungen
US4042915A (en) * 1976-04-15 1977-08-16 National Semiconductor Corporation MOS dynamic random access memory having an improved address decoder circuit
US4094012A (en) * 1976-10-01 1978-06-06 Intel Corporation Electrically programmable MOS read-only memory with isolated decoders
US4194130A (en) * 1977-11-21 1980-03-18 Motorola, Inc. Digital predecoding system

Also Published As

Publication number Publication date
GB2060303A (en) 1981-04-29
GB2120036A (en) 1983-11-23
GB2120036B (en) 1984-05-16
GB2060303B (en) 1984-05-16
US4509148B1 (en) 1996-01-02
GB8313395D0 (en) 1983-06-22
US4509148A (en) 1985-04-02
DE3037130A1 (de) 1981-04-09
US4447895A (en) 1984-05-08

Similar Documents

Publication Publication Date Title
DE3037130C2 (de) Adressenbezeichnungsschaltung
DE2313917C3 (de) Speicher mit redundanten Speicherstellen
DE3525575C2 (de)
DE3041176C2 (de)
DE3123611C2 (de)
DE2727419A1 (de) Matrixspeicher
EP0184774A2 (de) Speicheranordnung und eine Speicheranordnung enthaltende Koppelstufe zum Herstellen von dynamisch zugeordneten Verbindungswegen
DE3716518A1 (de) Halbleiterspeichervorrichtung
DE2556832A1 (de) Speicheranordnung und verfahren zum betrieb einer derartigen speicheranordnung
DE3537015A1 (de) Halbleiterspeicher
DE2300186A1 (de) Mos-pufferschaltung, insbesondere fuer ein mos-speichersystem
EP0282976B1 (de) Verfahren und Schaltungsanordnung zum parallelen Einschreiben von Daten in einen Halbleiterspeicher
DE10038228B4 (de) Zellenblockstruktur eines nichtflüchtigen ferroelektrischen Speichers
DE102007018316B4 (de) Speichervorrichtung mit gemeinsam genutzter Referenz und entsprechendes Verfahren
DE19963417A1 (de) Nichtflüchtiger ferroelektrischer Speicher
DE10248065B4 (de) Inhaltsadressierbares Speicherbauelement
DE102019201830A1 (de) Integrierter Pegelumsetzer
DE3917558A1 (de) Halbleiterspeichereinrichtung
DE10037706A1 (de) Schaltung zum Betreiben eines nichtflüchtigen ferroelektrischen Speichers
DE60225739T2 (de) Lesen von Speicherzellen
EP1163678B1 (de) Integrierter speicher mit speicherzellen, die je einen ferroelektrischen speichertransistor aufweisen
DE69626623T2 (de) Strombegrenzung während des Blockschreibens in Speicherschaltungen
EP0882294B1 (de) Festspeicher und verfahren zur ansteuerung desselben
DE10335012A1 (de) Halbleiterspeicherbauelement mit mehreren Speicherfeldern und zugehöriges Datenverarbeitungsverfahren
DE3348201C2 (en) Semiconductor memory device

Legal Events

Date Code Title Description
8128 New person/name/address of the agent

Representative=s name: HENKEL, G., DR.PHIL. FEILER, L., DR.RER.NAT. HAENZ

D2 Grant after examination
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)
8327 Change in the person/name/address of the patent owner

Owner name: KABUSHIKI KAISHA TOSHIBA, KAWASAKI, KANAGAWA, JP

8339 Ceased/non-payment of the annual fee