DE3134056A1

DE3134056A1 - Circuit arrangement for monitoring a signal over time

Info

Publication number: DE3134056A1
Application number: DE19813134056
Authority: DE
Inventors: Karl Dr. 8011 Kirchseeon Knauer
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1981-08-28
Filing date: 1981-08-28
Publication date: 1983-03-10

Abstract

In this arrangement, each frequency or amplitude deviation which lasts longer than a predetermined time interval (t1, t2) is to be indicated by an error signal. According to the invention, this is achieved by the fact that the circuit arrangement switches to a first or second switching state in dependence on the occurrence of such a deviation, via a comparator (4) which compares the signal (ue) to be monitored with a reference signal. In the first switching state, recharging processes occur between three capacitors (C1, C2, C3), by means of which processes the third capacitor (C3) is charged up step by step. If the deviation persists beyond the time interval, the third capacitor (C3) reaches a state of charging which leads to an error signal. If the deviation disappears within the time interval, the arrangement switches to the second switching state in which the capacitors become discharged. The field of application includes an FM modem of a videotex system. <IMAGE>

Description

Schaltungsanordnung zur zeitlichen Überwachung einesCircuit arrangement for the time monitoring of a

Signals Die Erfindung bezieht sich auf eine Schaltungsanordnung zur zeitlichen Uberwachung eines eingangsseitig anliegenden Signals. Es liegt ihr die Aufgabe zugrunde, ein Fehlersignal zu erzeugen, sobald eine Abweichung der Amplitude oder Frequenz des Signals von einem Sollwert auftritt und diese Abweichung so lange andauert, daß sie einen vorgegebenen Zeitabschnitt überschreitet.Signals The invention relates to a circuit arrangement for temporal monitoring of a signal present on the input side. It suits her The underlying task is to generate an error signal as soon as there is a deviation in the amplitude or frequency of the signal from a setpoint occurs and this deviation continues for as long continues to exceed a predetermined period of time.

Erfindungsgemäß wird diese Aufgabe durch eine Ausbildung der Schaltungsanordnung entsprechend dem kennzeichnenden Teil des Patentanspruchs 1 gelöst.According to the invention, this object is achieved by designing the circuit arrangement according to the characterizing part of claim 1 solved.

Eine nach der Erfindung ausgebildete Schaltungsanordnung zeichnet sich insbesondere dadurch aus, daß sie einfach aufgebaut ist, in einfacher Weise an einen vorgegebenen Zeitabschnitt angepaßt werden kann und in wesentlichen Teilen monolithisch integrierbar ist.A circuit arrangement designed according to the invention is characterized in particular by the fact that it is simply constructed, in a simple manner can be adapted to a given period of time and in substantial parts can be monolithically integrated.

Die Ansprüche 2 bis 4 sind auf bevorzugte Ausgestaltungen und Weiterbildungen der Schaltungsanordnung nach der Erfindung gerichtet.Claims 2 to 4 relate to preferred refinements and developments the circuit arrangement according to the invention directed.

Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert. Dabei zeigt: Fig. 1 das Blockschaltbild eines Ausführungsbeispiels der Erfindung, Fig. 2 Spannungs-Zeit-Diagramme zur Erläuterung von Fig.1, Fig. 3 eine Teilschaltung von Fig. 1 in monolithisch in-St 1 Wi - 21.08.1981 tegrierter Form und Fig. 4 eine Weiterbildung einer Teilschaltung von Fig 3 In Fig. 1 liegt ein bezüglich seiner Amplitude oder Frequenz zu überwachendes Signal ue an einem Schaltungseingang 1. Es wird einem Vergleicher 2 zugeführt, der einen mit einem Referenzsignal UR beschalteten Referenzeingang 3 aufweist. Handelt es sich bei ue um ein Wechselspannungssignal, dessen Frequenz überwacht werden soll, so enthält der Vergleicher 2 einen Komparator 4, dem ein Frequenzdiskriminator 5 vorgeschaltet ist. Stellt ue andererseits ein in seiner Amplitude zu überwachendes Wechselspannungssignal dar, so enthält der Vergleicher 2 anstelle eines Frequenzdiskriminators 5 einen Gleichrichter 5'. Wird dem Schaltungseingang 1 schließlich ein Gleicho spannungssignal ue zugeführt, so wird dieses unter Wegfall des Blocks 5 bzw. 5' unmittelbar dem einen Eingang des Komparators 4 mitgeteilt. In jedem dieser Fälle ist der zweite Eingang des Komparators 4 mit dem über 3 zugeführten Referenzsignal UR beschaltet, das aus einer Gleichspannung besteht.The invention is explained in more detail below with reference to the drawing. 1 shows the block diagram of an exemplary embodiment of the invention, FIG. 2 voltage-time diagrams to explain FIG. 1, FIG. 3 shows a partial circuit from Fig. 1 in monolithic in-St 1 Wi - 08/21/1981 integrated form and FIG. 4 shows a further development of a partial circuit from FIG. 3 Signal ue to be monitored with regard to its amplitude or frequency at a circuit input 1. It is fed to a comparator 2, one with a reference signal UR has connected reference input 3. If ue is an AC voltage signal, whose frequency is to be monitored, the comparator 2 contains a comparator 4, which is preceded by a frequency discriminator 5. On the other hand, recruits ue represents the alternating voltage signal to be monitored in its amplitude, then contains the Comparator 2 has a rectifier 5 'instead of a frequency discriminator 5. Will the circuit input 1 is finally supplied with a DC voltage signal ue, see above is this with the omission of the block 5 or 5 'directly to one input of the Comparator 4 communicated. In each of these cases is the second input of the comparator 4 connected to the reference signal UR supplied via 3, which consists of a direct voltage consists.

Der Ausgang 6 des Komparators 4 ist mit dem ersten Eingang eines UND-Gatters 7 und über einen Inverter 8 mit dem ersten Eingang eines UND-Gatters 9 verbunden. Der Ausgang 7a des UND-Gatters 7 ist an den Steuereingang eines periodisch betätigbaren Schalters S1 geführt, der in Serie zu einer ersten Kapazität C1 angeordnet ist. Diese Serienschaltung besitzt endseitige Anschlüsse 8b und 9b, von denen der erste mit einer Versorgungsspannung UDD und der letztere mit dem Bezugspotential beschaltet ist.The output 6 of the comparator 4 is connected to the first input of an AND gate 7 and connected to the first input of an AND gate 9 via an inverter 8. The output 7a of the AND gate 7 is connected to the control input of a periodically operable Switch S1 out, which is arranged in series with a first capacitance C1. This series circuit has end connections 8b and 9b, of which the first wired with a supply voltage UDD and the latter with the reference potential is.

Der Verbindungspunkt 10 von C1 und S1 ist über einen periodisch betätigbaren Schalter Sz1 an einen Anschluß 11 geführt, der ebenfalls mit UDD beschaltet ist. Der Steuereingang von Sz1 ist mit dem Ausgang 9a des UND-Gatters 9 beschaltet. C2 bezeichnet eine zweite Kapazität, deren erster Anschluß 11a über einen periodisch betätigbaren Schalter 52 mit 10 verbunden ist. Der zweite Anschluß 12 von C2 ist mit einer Taktimpulsspannung C2 beschaltet.The connection point 10 of C1 and S1 can be actuated periodically Switch Sz1 led to a connection 11, which is also connected to UDD. The control input of Sz1 is connected to the output 9a of the AND gate 9. C2 denotes a second capacitance, the first terminal 11a of which has a periodic actuatable Switch 52 is connected to 10. The second connection 12 of C2 is connected to a clock pulse voltage C2.

Vom Anschluß 11a gelangt man über einen weiteren periodisch betätigbaren Schalter S3 zum ersten Anschluß 13 einer dritten Kapazität C3, deren zweiter Anschluß 14 an UDD liegt. Andererseits ist der Anschluß 13 über einen zusätzlichen, periodisch betätigbaren Schalter Sz2 mit einem Anschluß 15 verbunden, der ebenfalls mit UDD beschaltet ist. Der Anschluß 13 liegt schließlich am Eingang eines Komparators 16, der einen mit einer Referenzspannung UR1 belegten Referenzeingang 17 und einen Ausgang 18 aufweist, der gleichzeitig den Schaltungsausgang darstellt. Der Steuereingang des Schalters Sz2 ist mit dem Ausgang 9a des UND-Gatters 9 verbunden. Ein Taktimpulsgenerator 19 dient zur Erzeugung einer Reihe von gleichfrequenten, aber gegeneinander phasenverschobenen Taktimpulsspannungen, die an einer Reihe von Ausgängen 19a bis 19d auftreten und dem zweiten Eingang des UND-Gatters 7, dem zweiten Eingang des UND-Gatters 9, dem Steuereingang von S2 und dem Steuereingang von S3 zugeführt werden. Die zweite Kapazität C2 ist zweckmäßigerweise wesentlich kleiner als die erste Kapazität C1 und die dritte Kapazität C3 Ist ein Frequenzdiskriminator 5 vorgesehen, so führt dieser immer dann, wenn die Frequenz von ue einem Sollwert entspricht, dem Komparator 4 eine Spannung zu, die dem Referenzsignal UR in der Amplitude entspricht. Am Ausgang 6 des Komparators 4 tritt dabei eine Ausgangsspannung UK auf, solange die Frequenz von ue unter dem Sollwert liegt.From the connection 11a one arrives at another which can be periodically actuated Switch S3 to the first terminal 13 of a third capacitance C3, the second terminal of which 14 is due to UDD. On the other hand, the connection 13 is periodic via an additional one actuatable switch Sz2 connected to a terminal 15, which is also connected to UDD is connected. The terminal 13 is finally at the input of a comparator 16, one with a reference voltage UR1 assigned reference input 17 and one output 18, which at the same time represents the circuit output. The control input of the switch Sz2 is connected to the output 9a of the AND gate 9. A clock pulse generator 19 is used to generate a series of same-frequency, but mutually phase-shifted Clock pulse voltages appearing at a number of outputs 19a to 19d and the second input of the AND gate 7, the second input of the AND gate 9, the Control input of S2 and the control input of S3 are fed. The second capacity C2 is expediently much smaller than the first capacitance C1 and the third Capacity C3 If a frequency discriminator 5 is provided, this always leads if the frequency of ue corresponds to a setpoint value, the comparator 4 a voltage to, which corresponds to the reference signal UR in amplitude. At the output 6 of the comparator 4 an output voltage UK occurs as long as the frequency of ue is below the Setpoint is.

Wenn die Frequenz von ue dagegen dem Sollwert entspricht oder diesen übersteigt, so ist derAusgang 6 spannungsfrei.If, on the other hand, the frequency of ue corresponds to the setpoint or these output 6 is de-energized.

Geht man davon aus, daß eine Absenkung der Frequenz von ue unter den Sollwert eingetreten ist, so liegt UK am ersten Eingang des UND-Gatters 7. Damit gelangen von 19a ausgehende Taktimpulse 1 (Fig. 2) über das Gatter 7 und schließen den Schalter S1 periodisch. In der geschlossenen Schaltstellung von S1 wird dabei jeweils die erste Kapazität Cl auf den Wert der Versorgungsspannung UDD aufgeladen. Legt man nun Taktimpulsspannungen C2 und 2, deren zeitliche Verläufe in Fig. 2 dargestellt sind, an den Anschluß 12 und den Steuereingang von S2, so wird während des Auftretens jedes einzelnen Taktimpulses 2 ein Umladekreis zwischen den Kapazitäten C1 und C2 über den geschlossenen Schalter S2 und die Anschlüsse 8b und 12 gebildet. Hierdurch wird die Kapazität C2, die beispielsweise nur etwa einem Zehntel der Kapazität von C1 entspricht, auf eine Spannung aufgeladen, die der Amplitude von C2 entspricht. Zweckmäßigerweise ist die Amplitude von #C2 so gewählt, daß sie der Versorgungsspannung UDD gleichkommt.If one assumes that a lowering of the frequency of ue is below the Setpoint has occurred, UK is at the first input of AND gate 7. Thus clock pulses 1 (FIG. 2) proceeding from 19a via the gate 7 and conclude the switch S1 periodically. In the closed switch position of S1 in each case the first capacitance Cl is charged to the value of the supply voltage UDD. If clock pulse voltages C2 and 2 are now applied, their time profiles are shown in FIG. 2 are to terminal 12 and the control input of S2, then during the occurrence of each individual clock pulse 2 a recharging circuit between the capacitors C1 and C2 Formed via the closed switch S2 and the connections 8b and 12. Through this becomes the capacitance C2, which is, for example, only about one tenth of the capacitance of C1 is charged to a voltage that corresponds to the amplitude of C2. The amplitude of # C2 is expediently chosen so that it corresponds to the supply voltage UDD equals.

Der Anschluß 11a liegt nach jedem solchen ersten Umladevorgang etwa auf Bezugspotential. Anschließend läuft ein zweiter Umladevorgang zwischen C2 und C3 ab, solange nach dem Öffnen von S2 der Schalter S3 durch einen Taktimpuls 3 geschlossen wird, während C2 noch an 12 anliegt. Da C3 beispielsweise zehnmal so groß ist wie C2, führt wieder solcher zweite Umladevorgang zu einer Teilaufladung der zunächst ungeladenen Kapazität C3 und zu einer vollständigen Entladung von C2. Jede Teilaufladung von C3 führt zu einer Absenkung des Potentials des zunächst auf UDD liegenden Anschlusses 13. Sobald die Spannung an 13 unter den Wert von UR1 absinkt, tritt an dem zuvor spannungsfreien Ausgang 18 des Komparators 16 eine Ausgangsspannung uA auf, die ein Fehlersignal darstellt.The connection 11a is approximately after each such first recharging process to reference potential. A second reloading process then takes place between C2 and C3 from as long as switch S3 is closed by a clock pulse 3 after S2 has been opened while C2 is still at 12. For example, because C3 is ten times as large as C2, such a second recharging process again leads to a partial charging of the first uncharged capacitance C3 and a complete discharge of C2. Every partial charge of C3 leads to a lowering of the potential of the connection initially on UDD 13. As soon as the voltage at 13 falls below the value of UR1, the previous one occurs voltage-free output 18 of the comparator 16 has an output voltage uA which represents an error signal.

Durch Wahl der Taktfrequenz der Taktimpulsspannungen 2, #3, und #C2, des Größenverhältnisses von C3 und C2 und der Größe von UR1 gelingt es in einfacher Weise, den Zeitraum zwischen t1 (Beginn des Unterschreitens der Sollfrequenz von ue) und t2 (Zeitpunkt des Unterschreitens von UR1 durch U13) einer vorgegebenen Zeitspanne anzugleichen.By choosing the clock frequency of the clock pulse voltages 2, # 3, and # C2, the size ratio of C3 and C2 and the size of UR1 can be done easily Way, the period between t1 (start of falling below the target frequency of ue) and t2 (point in time when U13 falls below UR1) a specified Adjust time span.

Damit wird erreicht, daß das Fehlersignal uA erst dann erzeugt wird, wenn das Unterschreiten des Frequenzsollwertes diese vorgegebene Zeitspanne übersteigt.This ensures that the error signal is only generated, among other things, if the frequency setpoint falls below this specified time span.

Steigt die Frequenz des Signals ue vor dem Zeitpunkt t2, also beispielsweise zum Zeitpunkt t3, wieder auf oder über den Sollwert an, so wird die Spannung UK abgeschaltet, das Gatter 7 gesperrt und das Gatter 9 mit der Ausgangsspannung des Inverters 8 belegt. Daher gelangen nach t3 die von 19b ausgehenden Taktimpulse #4 über 9 an die Schalter Sz1 und Sz2 und betätigen diese periodisch, was eine periodische Entladung von C1 bis C3 zur Folge hat. Schon bei der ersten dieser Entladungen, d. h. während des Auftretens des Taktimpulses 20 (Fig. 2), wird C3-praktisch vollständig entladen, so daß U13 wieder- auf den Wert von UDD angehoben wird. Es kann aber auch sein, daß U13 den Wert UDD erst während der nächstfolgenden Entladungen erreicht. In jedem dieser Fälle sinkt U13 nicht mehr auf den Wert von UR1 ab, so daß ein Fehlersignal uA unterbleibt.If the frequency of the signal ue increases before time t2, for example at time t3, again to or above the setpoint value, the voltage UK switched off, the gate 7 blocked and the gate 9 with the output voltage of the Inverter 8 occupied. Therefore, clock pulses # 4 from 19b arrive after t3 via 9 to the switches Sz1 and Sz2 and operate them periodically, which is a periodic Discharge from C1 to C3. At the first of these discharges, d. H. during the occurrence of clock pulse 20 (Fig. 2), C3 becomes practically complete discharged so that U13 is raised again to the value of UDD. But it can also be that U13 does not reach the value UDD until the next following discharges. In each of these cases, U13 no longer drops to the value of UR1, so that an error signal among other things is omitted.

Steigt andererseits zu einem beliebigen Zeitpunkt nach dem Auftreten des Fehlersignals uA die Frequenz von ue wieder auf oder über den Frequenz sollwert an, so beginnt zu diesem Zeitpunkt die Entladung von C1 bis C3, so daß das Fehlersignal uA als Folge hiervon abgeschaltet wird.On the other hand, increases at any point after the occurrence of the error signal uA the frequency from ue back to or above the frequency setpoint on, at this point in time the discharge of C1 to C3 begins, so that the error signal is switched off as a result of this.

Wird der Frequenzdiskriminator 5 durch- einen Gleichrichter 5' ersetzt, so kann mit der beschriebenen Schaltung jedes Absinken der Amplitude von ue unter einen vorgegebenen Sollwert angezeigt werden, die solange andauert, daß sie einen vorgegebenen Zeitabschnitt übersteigt. Das gleiche gilt, wenn es sich um ein Gleichstromsignal ue handelt und der Schaltungseingang 1 direkt mit dem einen Eingang von 4 verbunden wird.If the frequency discriminator 5 is replaced by a rectifier 5 ', with the circuit described, any decrease in the amplitude of ue below a predetermined setpoint are displayed, which lasts so long that they a exceeds the specified time period. The same is true if it is a DC signal ue acts and the circuit input 1 is connected directly to the one input of 4 will.

Fig. 3 zeigt eine bevorzugte Ausgestaltung der innerhalb der gestrichelten Umrandung 21 liegenden Teilschaltung von Fig. 1. Sie ist auf einem dotierten Halbleiterkörper 22, insbesondere aus p-dotiertem Silizium, monolithisch integriert. Dabei sind die Kapazitäten C1, C2 und C3 jeweils mit Hilfe von äußeren Elektroden 23 bis 25 realisiert, die aus elektrisch leitendem Material, z. B. Aluminium oder hochdotiertem, polykristallinem Silizium, bestehen und durch eine dünne, elektrisch isolierende Schicht 26, z. 3 aus SiO2, von der Grenzfläche 27 des Halbleiterkörpers 22 getrennt sind. Die Gegenelektroden dieser Kapazitäten bestehen aus den unterhalb von 23 bis 25 liegenden Bereichen des Halbleiterkörpers 22. Bei dieser Ausgestaltung werden die Kapazitäten C1 bis C3 auch als MIS-Kondensatoren bezeichnet. Die genannten Elektroden sind mit Anschlüssen 8, 12 und 14 versehen, die den gleichbezeichneten Anschlüssen in Fig. 1 entsprechen und ebenso wie diese mit den Spannungen UDD bzw. C2 belegt sind. Unter dem Einfluß dieser Spannungen bilden sich an der Grenzfläche von 22 jeweils Po tentialsenken PC11, PC21 und PC31 aus, die in dem in Fig.Fig. 3 shows a preferred embodiment of the inside the Dashed border 21 lying subcircuit of Fig. 1. It is on a doped semiconductor body 22, in particular made of p-doped silicon, monolithically integrated. The capacitances C1, C2 and C3 are each with the help of external ones Electrodes 23 to 25 realized, which are made of electrically conductive material, for. B. aluminum or highly doped, polycrystalline silicon, and by a thin, electrical insulating layer 26, e.g. 3 made of SiO2, from the interface 27 of the semiconductor body 22 are separated. The counter electrodes of these capacitances consist of the ones below from 23 to 25 lying regions of the semiconductor body 22. In this embodiment the capacitances C1 to C3 are also referred to as MIS capacitors. The mentioned Electrodes are provided with terminals 8, 12 and 14, which have the same names Connections in Fig. 1 correspond and just like these with the voltages UDD and C2 are occupied. Under the influence of these stresses, they form at the interface of 22 each potential sinks PC11, PC21 and PC31, which in Fig.

3 angedeuteten Verlauf des Oberflächenpotentials #S des Halbleiterkörpers 22 jeweils als wannenartige Vertiefungen dargestellt sind. Neben der Elektrode 23 befindet sich auf der Schicht 26 eine Elektrode 28 aus elektrisch leitendem Material, die mit einem Anschluß 7a versehen ist. Dieser entspricht dem gleichbezeichneten Anschluß in Fig. 1 und ist wie dieser mit der Taktimpulsspannung 1 beschaltet.3 indicated course of the surface potential #S of the semiconductor body 22 are each shown as trough-like depressions. Next to the electrode 23 there is an electrode 28 made of electrically conductive material on the layer 26, which is provided with a connection 7a. This corresponds to the one with the same name Connection in Fig. 1 and is wired like this with the clock pulse voltage 1.

Zwischen den Elektroden 23 und 24 liegt eine Elektrode 29, deren Anschluß 19c dem gleichbezeichneten Schaltungspunkt in Fig. 1 entspricht und ebenso wie dieser mit der Taktimpulsspannung 2 belegt ist, Zwischen den Elektroden 24 und 25 liegt eine weitere Elektrode 30, die mit einem An schluß 19d versehen ist. Dieser entspricht dem Schaltungspunkt 19d in Fig. 1 und ist wie dieser mit der Taktimpulsspannung 3 beaufschlagt.Between the electrodes 23 and 24 there is an electrode 29, the connection of which 19c corresponds to the circuit point with the same designation in FIG. 1 and in the same way as this is occupied with the clock pulse voltage 2, between the electrodes 24 and 25 is located another electrode 30 which is provided with a terminal 19d. This corresponds to the node 19d in Fig. 1 and is like this with the clock pulse voltage 3 applied.

Die Elektroden 23 bis 25 und 28 bis 30 sind oberhalb eines Bereiches des Halbleiterkörpers 22 angeordnet, der zwischen zwei in diesen eingefügten, sich bis zur Grenzfläche 27 erstreckenden, n-dotierten Halbleitergebieten 31 und 32 liegt. Dabei stellt das Gebiet 31 ein Sourcegebiet dar und ist über einen Anschluß 9 mit dem Bezugspotential der Schaltung verbunden, während das Gebiet 32 über einen Anschluß 13 mit dem ersten Eingang des Komparators 16 (Fig.The electrodes 23-25 and 28-30 are above a range of the semiconductor body 22 arranged between two in these inserted, n-doped semiconductor regions extending to the interface 27 31 and 32 lies. The area 31 represents a source area and is about a Terminal 9 is connected to the reference potential of the circuit, while area 32 via a connection 13 to the first input of the comparator 16 (Fig.

i) verbunden ist.i) is connected.

Liegt an dem Anschluß 7a gerade kein Taktimpuls 1 an, so besteht unterhalb der Elektrode 28 eine Potentialschwelle P10, die jedoch beim Auftreten eines Taktimpulses #1 auf den Wert P11 abgebaut wird. Unterhalb der Elektroden 29 bzw. 30 bestehen in analoger Weise Potentialschwellen P20 bzw.P30, die beim Auftreten von Taktimpulsen 2 bzw. 3 auf die Potentialwerte P21 bzw. P31 abgebaut werden.If there is currently no clock pulse 1 at connection 7a, then there is below the electrode 28 has a potential threshold P10, which, however, when a clock pulse occurs # 1 is reduced to the value P11. Exist below the electrodes 29 and 30, respectively in an analogous manner, potential thresholds P20 or P30, which occur when clock pulses 2 or 3 can be reduced to the potential values P21 or P31.

Schließlich fällt das Oberflächenpotential #S unterhalb der Elektrode 24 zwischen dem Auftreten der einzelnen Taktimpulse C2 jeweils auf den Wert PC20 ab, der in Fig. 3 durch eine gestrichelte Linie dargestellt ist.Eventually the surface potential #S falls below the electrode 24 to the value PC20 between the occurrence of the individual clock pulses C2 from, which is shown in Fig. 3 by a dashed line.

Während des Auftretens eines Taktimpules 33 ist der Verlauf #S zwischen den Gebieten 31 und 32 durch die in Fig.During the occurrence of a clock pulse 33, the course #S is between the areas 31 and 32 by the in Fig.

3 eingezeichneten Potentialwerte P31, P11, PC11, P20, PC21, P30 und CC31 gegeben. Dabei überschwemmen Ladungsträger aus dem Gebiet 31, die durch einen vertikalen schraffierten Streifen unterhalb von P31 angedeutet sind, den Halbleiterbereich unterhalb der Elektroden 28 und 23.3 potential values P31, P11, PC11, P20, PC21, P30 and CC31 given. In this case, charge carriers from the area 31 flood through a vertical hatched stripes below P31 are indicated, the semiconductor area below electrodes 28 and 23.

Nach Beendigung des Taktimpulses 33 entsteht die Potentialschwelle P10, die gleichzeitig bestimmt, bis zu welchem Potentialwert die Potentialsenke PC11 mit Ladungsträgern aufgefüllt bleibt. Die in der Kapazität C1 gespeicherte Ladungsmenge ist dabei durch die doppelt schraffierte Fläche F1 gekennzeichnet. Beim Auftreten des nächstfolgenden Taktimpulses 34 von #2 wird die Potentialschwelle P20 abgebaut, so daß sich wegen des gleichzeitig anliegenden Taktimpulses 35 die F1 entsprechende Ladungsmenge auf das gesamte oberflächenseitige Halbleitergebiet unterhalb der Elektroden 23, 29 und 24 verteilt. Beim Auftreten der rückwärtigen Flanke des Taktimpulses 34 wird dann die Potentialschwelle P20 wieder aufgebaut, wobei eine durch die schraffierte Fläche F2 bestimmte Ladungsmenge in der Potentialsenke PC21 und damit in der Kapazität C2 zurückbleibt. Dabei hat sich die Ladungsmenge in C1 etwa um einen Betrag verringert, der der Fläche F2 entspricht.After the end of the clock pulse 33, the potential threshold arises P10, which at the same time determines the potential value up to which the potential sink PC11 remains filled with load carriers. The one stored in the capacitor C1 The amount of charge is indicated by the double hatched area F1. When the next following clock pulse 34 from # 2 occurs, the potential threshold becomes P20 reduced, so that because of the simultaneously applied clock pulse 35 the F1 corresponding amount of charge on the entire surface-side semiconductor region below of electrodes 23, 29 and 24 distributed. When occurring the trailing edge of the clock pulse 34 then becomes the potential threshold P20 rebuilt, with an amount of charge determined by the hatched area F2 remains in the potential well PC21 and thus in the capacitance C2. Has the amount of charge in C1 decreases approximately by an amount that corresponds to the area F2.

Beim Auftreten des Taktimpulses 36 von 3 wird dann die Potentialschwelle P30 abgebaut, so daß sich die F2 entsprechende Ladungsmenge auf den oberflächenseitigen Halbleiterbereich unterhalb der Elektroden 24, 30 und 25 verteilt. Nach Beendigung des Taktimpulses 36 wird dann die Potentialschwelle P30 wieder aufgebaut. Die in der Potentialsenke PC31 verbliebene Ladungsmenge, die durch die schraffierte Fläche F3 kenntlich gemacht ist, führt rt zu einer Absenkung des Potentials #S unterhalb der Elektrode 25 von dem Wert PC31 auf einen Wert PC3x. Das entspricht einer Verringerung der Spannung U13 auf den Wert u (Fig. 2).When the clock pulse 36 of FIG. 3 occurs, the potential threshold then becomes P30 degraded, so that the F2 corresponding amount of charge on the surface-side Semiconductor area distributed below the electrodes 24, 30 and 25. After completion of the clock pulse 36, the potential threshold P30 is then built up again. In the the amount of charge remaining in the potential well PC31, indicated by the hatched area F3 is identified, leads to a reduction of the potential #S below of the electrode 25 from the value PC31 to a value PC3x. That corresponds to a reduction the voltage U13 to the value u (Fig. 2).

Beim Auftreten der jeweils nächstfolgenden Taktimpulse der Taktimpulsspannungen #1, #2, #C2 und #3 ergibt sich eine weitere Absenkung von u131 auf u132 usw., wobei der Komparator 16 zum Zeitpunkt t2 in der bereits beschriebenen Weise ein Fehlersignal uA abgibt.When the next following clock pulses of the clock pulse voltages occur # 1, # 2, # C2 and # 3 result in a further decrease from u131 to u132 etc., where the comparator 16 sends an error signal at time t2 in the manner already described among other things.

Die Schalter Sz1 und Sz2 von Fig. 1 sind in der Ausführungsform nach Fig. 3 zweckmäßigerweise durch weitere Elektroden realisiert, die neben den Elektroden 23 und 25 auf der Schicht 26 angeordnet sind und mit einem gemeinsamen Anschluß versehen sind, der dem Schaltungspunkt 9a in Fig. 1 entspricht. An die Halbleiterbereiche, die sich unterhalb dieser weiteren Elektroden befinden, grenzen dann weitere n-dotierte Halbleitergebiete, die mit Anschlüssen versehen sind, welche mit der Versorgungsspannung UDD beschaltet sind. Uber die letztgenannten Halbleitergebiete ergibt sich beim Auftreten der über 9a zuge- führten Taktimpulse von #4, z. B. des Impulses 20, jeweils eine Entladung der Potentialsenken PC11 und PC31 sowie der Potentialsenke PC21, was wieder zu dem in Fig. 2 gestrichelt gezeichneten Spannungsanstieg von u13 und zur Unterdrückung eines Fehlersignals uA führt.The switches Sz1 and Sz2 of Fig. 1 are in the embodiment according to Fig. 3 expediently realized by further electrodes, in addition to the electrodes 23 and 25 are arranged on the layer 26 and with a common connection are provided, which corresponds to the circuit point 9a in FIG. To the semiconductor areas, which are located below these further electrodes then border further n-doped electrodes Semiconductor regions which are provided with connections which are connected to the supply voltage UDD are connected. About the last-mentioned semiconductor areas results in Occurrence of those assigned via 9a led clock pulses from # 4, e.g. B. des Pulse 20, one discharge each of the potential wells PC11 and PC31 as well as the Potential well PC21, which again leads to the voltage rise shown in dashed lines in FIG. 2 of u13 and leads to the suppression of an error signal uA.

In Fig. 4 ist eine bevorzugte Weiterbildung des die Kapazität C3 bildenden Schaltungsteils von Fig. 3 dargestellt.4 is a preferred development of the capacitance C3 forming Circuit part of Fig. 3 shown.

Hierbei ist die Elektrode 25 von Fig. 3 in vier Teilelektroden 251 bis 254 aufgeteilt, die mit einem gemeinsamen Anschluß 14 verbunden sind, der an der Spannung UDD liegt.Here, the electrode 25 of FIG. 3 is divided into four sub-electrodes 251 to 254, which are connected to a common terminal 14 which is connected to the voltage UDD is.

Zwischen diesen Teilelektroden sind weitere Elektroden E1 bis E3 auf der isolierenden Schicht 26 vorgesehen, die über einen gemeinsamen Anschluß 37 mit einer Spannung U1 beschaltet sind. U1 ist wesentlich kleiner als die Versorgungsspannung UDD. Somit entstehen unterhalb der Elektroden 251 bis 254 jeweils Potentialsenken PC311 bis PC341, während sich unterhalb der Elektroden E1 bis E3 jeweils Potentialschwellen PE1 bis PE3 ausbilden. Die anhand von Fig. 3 erläuterten, durch die Fläche F3 symbolisierten Ladungsmengen, die jeweils nacheinander bei der Kapazität C3 eintreffen und diese schrittweise aufladen, führen dabei zunächst zur schrittweisen Auffüllung der Potentialsenke PC311 mit einer durch F4 angedeuteten Ladungsmenge, sodann zur Auffüllung von PC321 mit einer durch F5 angedeuteten Ladungsmenge, anschließend zur Auffüllung von PC331 mit einer durch F6 angedeuteten Ladungsmenge und schließlich zur schrittweisen Auffüllung von PC341. Geht man davon aus, daß die von den Teilelektroden 251 bis 254 überdeckte Gesamtfläche des Halbleiterkörpers 22 der von der Elektrode 25 überdeckten Fläche in Fig. 3 entspricht, so erkennt man, daß die Potentialsenke PC341 eine wesentlich kleinere laterale Ausdehnung aufweist als die Senke PC31 in Fig. 3.Further electrodes E1 to E3 are located between these partial electrodes the insulating layer 26 is provided, which via a common terminal 37 with a voltage U1 are connected. U1 is much smaller than the supply voltage UDD. Potential sinks thus arise below the electrodes 251 to 254 PC311 to PC341, while there are potential thresholds below the electrodes E1 to E3 Form PE1 to PE3. Those explained with reference to FIG. 3 and symbolized by the area F3 Amounts of charge that arrive one after the other at the capacitance C3 and this Charging step by step, initially leading to a step-by-step filling of the potential well PC311 with an amount of charge indicated by F4, then to fill up PC321 with an amount of charge indicated by F5, then to fill up PC331 with an amount of charge indicated by F6 and finally for step-by-step replenishment from PC341. It is assumed that the covered by the sub-electrodes 251 to 254 Total area of the semiconductor body 22 of the area covered by the electrode 25 corresponds to in Fig. 3, it can be seen that the potential well PC341 is a significant has a smaller lateral extent than the depression PC31 in FIG. 3.

Daher wird die Senke PC341 durch die ankommenden, jeweils F3 entsprechenden Ladungsmengen in wesentlich größeren Schritten aufgefüllt, als dies bei der Senke PC31 in Fig. 3 der Fall ist. Jede dieser Ladungsmengen senkt also das Ober- flächenpotential unterhalb von der Teilelektrode 254 um einen größeren Betrag #P ab, als dies beim Eintreffen derselben Ladungsmenge unterhalb der Elektrode 25 in Fig. 3 geschieht. Daher kann eine nach Fig 4 ausgebildete Anordnung auch mit einer höheren Taktfrequenz der Taktimpulsspannungen #1 bis 4 und C2 und mit kleineren Werten von C2 betrieben werden, als das mit einer Anordnung nach Fig. 3 möglich ist, wobei die Potentialänderungen #P jeweils so groß sind, daß der Zeitpunkt t2 auch bei dieser Betriebsweise mit großer Genauigkeit feststellbar ist.Therefore, the sink PC341 is set by the incoming ones, each corresponding to F3 Charge amounts filled up in much larger steps than in the case of the sink PC31 in Fig. 3 is the case. Each of these amounts of charge therefore lowers the upper area potential below the partial electrode 254 by a greater amount #P than in the case of The same amount of charge occurs below electrode 25 in FIG. 3. Therefore, an arrangement designed according to FIG. 4 can also have a higher clock frequency of clock pulse voltages # 1 to 4 and C2 and with smaller values of C2 than is possible with an arrangement according to FIG. 3, the potential changes #P are each so large that the time t2 also with this mode of operation can be determined with great accuracy.

Die Schaltungsanordnung nach der Erfindung kann mit Vor teil zur frequenzmäßigen Uberwachung eines Eingangssignals dienen. So kann beispielsweise festgestellt werden, b das Eingangssignal eine untere Grenzfrequenz von 800 Hz unterschreitet und diese Unterschreitung über einen Zeitraum von z. B. 10 ms bestehen bleibt. Zweckmäßigerweise wird hierzu eine integrierte Schaltung nach Fig. 3 herangezogen, die mit Taktimpulsspannungen 1 bis 4 und C2 mit einer Taktfrequenz von z. B. 25 kHz betrieben wird.The circuit arrangement according to the invention can with part before the frequency Monitoring of an input signal are used. For example, it can be determined b the input signal falls below a lower limit frequency of 800 Hz and this Falling short over a period of z. B. 10 ms remains. Appropriately an integrated circuit according to FIG. 3 is used for this purpose, which with clock pulse voltages 1 to 4 and C2 with a clock frequency of z. B. 25 kHz is operated.

Der Anwendungsbereich einer Schaltung nach der Erfindung umfaßt Überwachungsschaltungen, die in FM-Modems von Bildschirtextübertragungssystemen eingesetzt sind.The scope of a circuit according to the invention includes monitoring circuits, which are used in FM modems of video text transmission systems.

4 Patentansprüche 4 Figuren4 claims 4 figures

Claims

Claims 1. Circuit arrangement for time monitoring of a signal that is not indicated by a first, on the input side the comparator (4) charged with the signal to be monitored (Ue) is provided, which is assigned a first reference signal (UR) that a first capacitance (C1) via a first switch (S1) which can be actuated periodically with a supply voltage source (UDD) connected and via a first additional, periodically operated switch (Sz1) is short-circuited that a second capacitance (C2) periodically over a second actuatable switch (S2) is connected to the first capacitor (C1) that a third capacitance (C3) via a third switch (S3) which can be actuated periodically connected to the second capacitance (C2) and via a second additional, periodic actuatable switch (Sz2) is short-circuited that the second capacitance (C2) is essential is smaller than the first (C1) and third capacitance (C3) that said switch Have control inputs that are assigned clock pulse voltages, the control input of the first switch (ski), a first gate circuit (7) and the control inputs the additional switch (Sz1, Sz2) is preceded by a second gate circuit (9) is that one of the gate circuits (7) directly and the other (9) via an inverter (8) is connected to the output of the first comparator (4) and that a second Comparator (16) is connected to the third capacitance (C3), which is connected to a second Reference signal is applied and the output of which forms the circuit output (18).

2. Circuit arrangement according to claim 1, d a d u r c h g e k e n n z e i c h n e t that a doped semiconductor body (22) of a first conductivity type is provided, one interface (27) with a thin, electrically insulating Layer (26) is covered that the capacitance (C1 to C3) from MIS capacitors exist, each applied to the insulating layer (26) and with connections (8, 12, 14) provided electrodes (23, 24, 25) that a first and a second semiconductor region (31 and 32) of a second conductivity type in the semiconductor body (22) are inserted, which extend to the interface (27) that the first Semiconductor region (31) is connected to a reference potential, while the second Semiconductor region (32) is connected to the second comparator (16) that in addition to the Electrode (23) of the first MIS capacitor has a first one with a first clock pulse voltage (1) wired transfer electrode is provided on the insulating layer (26), which covers a semiconductor region adjoining the first semiconductor region (31), that between the electrodes (23, 24) of the first and second MIS capacitors one second transfer electrode to which a second clock pulse voltage (# 2) is applied (29) is provided that between the electrodes (24, 25) of the second and third MIS capacitor a third, with a third clock pulse voltage (# 3) applied Transfer electrode (30) are arranged on the insulating layer (26) and that the semiconductor region covered by the electrode (25) of the third MIS capacitor adjoins the second semiconductor region (32).

3. Circuit arrangement according to claim 2, d a d u r c h g e ke n n z e i c h n e t that the electrode (25) of the third MIS capacitor in a row is divided by sub-electrodes (251 to 254) connected to a first voltage are that further electrodes (E1 to E3) are applied to the insulating layer (26) are each between the partial electrodes (251 to 254) and that the other Electrodes (E1 to E3) have a second voltage applied to them, which is smaller is than the first, so that in the semiconductor areas below the partial electrodes (251 to 254) lower potential and in the half managerial areas There are potential thresholds (PE1 to PE3) below the other electrodes (E1 to E3) are.

4. Circuit arrangement according to one of claims 2 or 3, d a d u It is noted that the electrode (24) of the second MIS capacitor with a clock pulse voltage (# C2) and the electrodes (23, 25). of the first and third MIS capacitors are wired with fixed voltages (UDD).