DE3152435C2 - - Google Patents

Description

Die Erfindung betrifft eine Funktionseinheit zum Anschluß an einen Systemverbindungsbus in einem digitalen Datenverarbeitungssystem, entsprechend dem Oberbegriff des Patentanspruchs 1.

Ein digitales Datenverarbeitungssystem enthält im wesentlichen drei Elemente, nämlich eine Speichereinheit, eine Eingabe-Ausgabe­ einheit, sowie eine Zentraleinheit, die mit einem oder mehreren Bussen verbunden ist. Die Speichereinheit speichert Informationen in adressierbaren Speicherplätzen. Diese Informationen umfassen sowohl Daten als auch Befehle für die Verarbeitung der Daten. Die Zentraleinheit verursacht eine Übertragung von Informationen zwi­ schen dieser und der Speichereinheit, interpretiert die eingehen­ den Informationen als Daten oder als Befehle und verarbeitet die Daten entsprechend den Befehlen. Eine Eingabe-Ausgabeeinheit steht auch mit der Speichereinheit in Verbindung, um Informationen in das System zu übertragen und um die verarbeitenden Informationen davon zu erhalten. Die Eingabe-Ausgabeeinheiten arbeiten normalerweise entsprechend Steuerinformationen, welche diesen von der Zentral­ einheit zugeführt werden. Die Eingabe-Ausgabeeinheiten können Bedienungspulte, Drucker, Fernschreiber oder auch sekundäre Spei­ chereinheiten wie Magnetplattenspeicher oder Bandbetriebe sein.

Beim Auftreten eines Ereignisses in der Eingabe-Ausgabeeinrichtung, oder in einem geringeren Ausmaß in der Speichereinrichtung, unter­ bricht das betreffende Element die Zentraleinheit, damit diese die Art des Vorganges feststellen kann und Operationen durchführen kann, die durch den Vorgang erfordert werden. Wenn beispielswei­ se die Eingabe-Ausgabeeinrichtung Verarbeitungssteuerinforma­ tionen beendet, die dieser vorher von der Zentraleinheit zugeführt wurden, kann die Eingabe-Ausgabeeinrichtung die Zentraleinheit unterbrechen. Der Prozessor kann dann gewisse Unterbrechungs­ serviceprogramme durchführen, die für die betreffende Einrich­ tung benötigt werden. Die Eingabe-Ausgabeeinrichtung kann die Zentraleinheit unterbrechen, um deren Verfügbarkeit anzuzeigen oder um eine sofortige Erkennung spezieller Bedingungen oder Fehler durch den Prozessor zu ermöglichen.

Ein spezielles Beispiel einer Unterbrechung ist die Arbeitswei­ se der Wiedergewinnung des Inhalts einer gewissen Spur auf einer Speicherplatte in einer sekundären Speichereinheit (US-PS 39 99 163). Der Prozessor muß zuerst veranlassen, daß der Magnet­ plattenspeicher die Spur lokalisiert, deren Inhalt wiedergewon­ nen werden soll, was also bedeutet, daß der Prozessor eine Be­ wegung des Kopfs des Magnetplattenspeichers zu der gewünschten Spur verursachen muß. Zu diesem Zweck werden gewissen Adressen­ registern Adresseninformationen zugeführt, insbesondere dem ge­ wünschten Spursektorregister und dem gewünschten Zylinderadres­ senregister mit Hilfe der Steuereinheit des Antriebs. Der Pro­ zessor belädt auch den Funktionsteil eines Steuer- und Status­ registers mit einem Suchbefehl und es setzt ein Go-Bit. Der An­ trieb bewegt dann den Lese-Schreibkopf zu der gewünschten Spur.

Wenn der Antrieb die durch die Adressenregister identifizierte Spur lokalisiert, überträgt der Antrieb ein ATTN-Signal zu sei­ nem Kontroller, welcher dann ein Unterbrechungsanforderungssi­ gnal an den Prozessor überträgt. Wenn sich der Prozessor in einem unterbrechbaren Zustand befindet, kann dieser ein Signal an den Kontroller übertragen, welches die Unterbrechung gewährt. Nor­ malerweise überträgt ein Prozessor kein Unterbrechungsgewäh­ rungssignal, wenn er gerade einen Befehl durchführt, sondern wartet bis der Durchführungszyklus des Befehls beendet ist, be­ vor die Unterbrechung gewährt wird. Einige Prozessoren, wie der VAX 11/780-Prozessor der Firma Digital Equipment Corporation be­ stimmen ein Unterbrechungsprioritätsniveau (IPL) auf der Basis des Operationszustands des Prozessors. Die Unterbrechungsan­ forderungen von den verschiedenen Einheiten des Systems werden gewissen Unterbrechungsniveaus zugeordnet. Wenn die Anforderung ein höheres Niveau als das laufende Unterbrechungsniveau des Prozessors hat, wird das Unterbrechungsgewährungssignal übertra­ gen.

An dieser Stelle weiß möglicherweise der Prozessor nicht, wel­ che Einheit die Unterbrechung anfordert, oder kennt nicht den Ort in dem Speicher des Unterbrechungsserviceprogramms für die Einheit. Dies kann der Fall sein, wenn das Unterbrechungsanfor­ derungssignal nicht eindeutig die Einheit definiert, welche die Unterbrechung anfordert, oder den Platz des Unterbrechungsservice­ programms. Der Prozessor muß dann über den Platz in dem Speicher des Unterbrechungsserviceprogramms informiert werden, damit er die Unterbrechung zulassen kann.

Nachdem die Unterbrechungseinheit ein Unterbrechungssignal von dem Prozessor erhält, der die Unterbrechung gewährt, kann sie einen Vektor zu dem Prozessor übertragen, wie bei den PDP-11- Systemen der Firma Digital Equipment Corporation der Fall ist. Der Vektor ist die Adresse hinsichtlich des Beginns des Unter­ brechungsserviceprogramms.

Bei dem obenerwähnten Ausführungsbeispiel der Übertragung von einem Plattenspeicher kann der Prozessor beim Beginn der Aus­ führung des Unterbrechungsserviceprogramms einen Befehl an den Plattenspeicher übertragen, den Inhalt der lokalisierten Spur in einen speziellen Teil der Speichereinrichtung auszulesen. Bei der Durchführung des Unterbrechungsserviceprogramms lädt der Prozessor Register in dem Kontroller mit der Adresse in dem Speicher, in den der Inhalt der Spur übertragen werden muß und identifiziert die Anzahl von zu übertragenden Worten. Der Pro­ zessor lädt auch das Steuer- und Statusregister in dem Antrieb mit einem Übertragungsbefehl und setzt ein Go-Bit. Der von dem Kontroller gesteuerte Antrieb liest dann den Inhalt der Spur und überträgt diesen an den Kontroller, welcher eine Übertra­ gung zu dem Platz in dem Speicher durchführt, der von dem Pro­ zessor bestimmt wurde. Nach Übertragung der von dem Prozessor geforderten Anzahl von Worten kann der Kontroller die Übertra­ gung beenden.

Nach Beendigung der Übertragung kann der Antrieb über den Kon­ troller wieder den Prozessor unterbrechen, so daß dieser fest­ stellen kann, daß die Übertragung ohne Fehler beendet wurde, oder falls irgendwelche Fehler auftraten, wird die Korrektur der Fehler ermöglicht.

Im Zusammenhang mit einer Funktionseinheit der eingangs ge­ nannten Art zum Anschluß an einen Systemverbindungsbus in einem digitalen Datenverarbeitungssystem ist es bereits bekannt, daß die Zentraleinheit nach dem Empfang der Unterbrechungs­ anforderung durch Übertragung eines Codeworts veranlaßt, daß die Unterbrechungseinheit den Unterbrechungsvektor über die Datenleitungen überträgt. Dabei hängt die Übertragung des Unterbrechungsvektors im wesentlichen von der Anforderung durch die Zentraleinheit ab (DE-OS 28 46 486).

Bei einem anderen bekannten Datenverarbeitungssystem (US-PS 38 36 889) ist eine Prioritäts-Unterbrechungsschaltung in einer Funktionseinheit in Form einer peripheren Einheit vorgesehen. Wenn die Zentraleinheit nach Anforderung einer Unterbrechung durch diese Funktionseinheit die Unterbrechung gewährt, überträgt sie ein Unterbrechungsgewährungssignal und ein synchronisierendes Signal. Die betreffende Funktions­ einheit überträgt dann ebenfalls sofort nach dem Empfang des Unterbrechungsgewährungssignals ihren Unterbrechungsvektor an die Zentraleinheit.

Es ist deshalb Aufgabe der Erfindung, eine Funktionseinheit der eingangs genannten Art zum Anschluß an einen Systemver­ bindungsbus in einem digitalen Datenverarbeitungssystem derart zu verbessern, daß die Überprüfung der Unterbrechungspriorität erst nach der Unterbrechungsgewährung erfolgt. Diese Aufgabe wird erfindungsgemäß durch den Gegenstand des Patentanspruchs 1 gelöst. Eine vorteilhafte Ausgestaltung der Erfindung ist Gegenstand eines Unteranspruchs.

Beim Gegenstand der Erfindung überträgt die Zentraleinheit nach Anforderung einer Unterbrechung durch eine Funktionseinheit ein Unterbrechungsgewährungssignal an die Funktionseinheit. Nach dem Empfang des Unterbrechungsgewährungssignals und bei Geltendmachung ihres Unterbrechungsanforderungssignals für einen Zugriff zu dem Daten-Adressenbus erfolgt durch die Funktionseinheit die Entscheidung, ob sie ihren Schreibvektor und Unterbrechungsvektor übertragen kann. Die Entscheidung erfolgt in gleicher Weise wie für irgend eine andere Funktions­ einheit, die Zugriff zu dem Daten-Adressenbus zu irgend einem Zweck verlangt. Während der Entscheidung der Funktionseinheit wird ein Wartesignal erzeugt. Nach der erfolgten Entscheidung werden der Schreibvektor und der Unterbrechungsvektor auf den Daten-Adressenbus übertragen und das Wartesignal aufgehoben, wodurch die Vektoroperation beendet wird.

Die Entscheidungsschaltung der betreffenden Funktionsschaltung wird deshalb nur dazu benutzt, die Priorität auszuwählen, in der eine Funktionseinheit das Unterbrechungsgewährungssignal empfängt. Sobald das Unterbrechungsgewährungssignal empfangen wurde, muß die Funktionseinheit erneut eine Entscheidung über einen Zugriff zu dem Daten-Adressenbus treffen, damit sie den Unterbrechungsvektor übertragen kann. Es ist deshalb ein zweistufiger Entscheidungsvorgang vorgesehen, also zuerst eine Entscheidung hinsichtlich des Empfangs eines Unterbrechungs­ gewährungssignals und dann eine zweite Entscheidung zur Über­ tragung des Unterbrechungsvektors.

Demnach hat jede mit dem Systemverbindungsbus verbundene Funktionseinheit eine vorher zugeordnete Priorität. Wenn eine Funktionseinheit Informationen über den Systembus über­ tragen muß, erfolgt zunächst eine Steuerung über den Bus mit Hilfe einer Entscheidungsoperation. Der Systembus enthält auch Signalwege, über welche die Funktionseinheiten Unter­ brechungen anfordern und die Unterbrechungsgewährungssignale von dem Prozessor erhalten. Wenn eine Funktionseinheit eine Unterbrechung anfordert, verlangt sie die Unterbrechung durch Erregung des Unterbrechungsanforderungssignalwegs und der Prozessor gewährt die Unterbrechung durch Erregung des ge­ eigneten Unterbrechungsgewährungssignalwegs. Nach Gewährung der Unterbrechung erregt die Unterbrechungseinheit eine die Gewährung der Unterbrechung bestätigende Leitung des Systembus, wodurch angezeigt wird, daß die Funktionseinheit, der die Unterbrechung gewährt wurde, weiterhin die Unterbrechung be­ nötigt. Die Unterbrechungseinheit führt dann einen Entscheidungs­ vorgang auf dem Systembus zusammen mit anderen Funktionsein­ heiten durch, welche Übertragungen benötigen. Bis die Unter­ brechungseinheit den Systembus steuert, können andere Funktions­ einheiten mit höheren Prioritäten den Systembus steuern, um Übertragungen über diesen durchzuführen und dadurch die Über­ tragung des Unterbrechungsvektors zu dem Prozessor blockieren. Wenn die Unterbrechungseinheit die Kontrolle über den System­ bus erhält, überträgt sie den Unterbrechungsvektor und schaltet die Leitung für die Bestätigung der Gewährung der Unter­ brechung ab.

Anhand der Zeichnung soll die Erfindung beispielsweise näher erläutert werden. Es zeigt

Fig. 1 ein Blockschaltbild eines Datenverarbeitungssystems ge­ mäß der Erfindung;

Fig. 2 ein Blockschaltbild eines Teils des Datenverarbeitungs­ systems in Fig. 1 mit einer detaillierten Darstellung der Datenübertragungsleitungen und der entsprechenden Signale, welche den Systembus betreffen, der die Ver­ knüpfungen verbindet;

Fig. 3 ein Fließdiagramm der Sequenz, mit der eine Einheit des Datenverarbeitungssystems eine Unterbrechung von dem Prozessor anfordert und erhält eine Kontrolle über den Systembus erhält und den Unterbrechungsvektor an den Prozessor überträgt;

Fig. 4 ein Diagramm zur Erläuterung der Beziehung von Signalen des Systembus in Verbindung mit der Anforderung einer Unterbrechung und der Übertragung des Unterbrechungs­ vektors über den Systembus;

Fig. 5 ein schematisches Schaltbild einer Schaltung gemäß der Erfindung zur Erzeugung eines Unterbrechungsanforderungs­ signals;

Fig. 6 ein schematisches Schaltbild einer Schaltung gemäß der Erfindung zur Erzeugung eines Unterbrechungsgewährungs­ signals;

Fig. 7 ein schematisches Schaltbild einer Schaltung gemäß der Erfindung zum Empfang des Unterbrechungsgewährungs­ signals; und

Fig. 8 ein schematisches Schaltbild von Schaltungen gemäß der Erfindung zur Erzeugung von Signalen, welche eine Über­ tragung des Unterbrechungsvektors über den Systembus ermöglichen, sowie zur Erregung gewisser Signalwege des Systembus.

Fig. 1 zeigt die grundsätzlichen Elemente eines Datenverarbei­ tungssystems gemäß der Erfindung mit einer Zentraleinheit 10, Speichereinheiten 11 und Eingabe-Ausgabeeinheiten 12. Die Ein­ gabe-Ausgabeeinheiten 12 können eine oder mehrere sekundäre Speichereinheiten 13 enthalten. Die Zentraleinheit 10, die Speichereinheiten 11 und die Eingabe-Ausgabeeinheiten 12 sind alle durch einen Systemverbindungsbus 14 miteinander verbunden.

Die Zentraleinheit 10 kann ein Bedienungspult 15, eine Bus­ schnittstelle 16 und andere übliche Schaltungen enthalten, die normalerweise in der Zentraleinheit vorgesehen sind. Die Bus­ schnittstelle 16 empfängt alle Informationen und führt alle Transaktionen mit dem Bus 14 für die andere Schaltung in der Zentraleinheit 10 durch.

Das Bedienungspult 15 dient als Operatorschnittstelle. Es er­ möglicht die Prüfung und Niederlegung von Daten, das Anhalten der Zentraleinheit 10 oder eine Steuerung der Zentraleinheit ent­ sprechend einer Sequenz von Befehlen eines Programms. Es er­ möglicht ferner, daß ein Operator die Arbeitsweise des Systems über ein Bootstrap-Verfahren einleitend und verschiedene diagno­ stische Tests an dem gesamten Datenverarbeitungssystem durch­ führt.

Die Speichereinheit 11 enthält einen Speichercontroller 20, der mit einer Anzahl von Speicherfeldern 21 in Verbindung steht. Jedes Speicherfeld enthält adressierbare Speicherplätze und der Controller 20 enthält eine Schaltung für einen Zugriff zu einem speziellen Speicherplatz, der durch den Prozessor oder irgend ein anderes Element bestimmt wird, das eine Übertragung mit der Speichereinheit 11 versucht. Der Controller 20 enthält ferner eine Schaltung zur Wiedergewinnung des Inhalts eines adressier­ ten Speicherplatzes und zur Speicherung von Informationen in diesem.

Es sind mehrere Arten von Eingabe-Ausgabeeinheiten 12 darge­ stellt. Ein Eingabe-Ausgabe-Busanpassungsglied 22 verbindet mehrere Eingabe-Ausgabeeinrichtungen 23, beispielsweise Drucker oder Videogeräte mit dem Bus 14. Die Eingabe-Ausgabeeinrichtun­ gen sind mit dem Eingabe-Ausgabe-Busanpassungsglied 22 über einen Eingabe-Ausgabebus 25 verbunden, der in an sich bekannter Weise ausgebildet sein kann (US-PS 37 10 324).

Die sekundären Speichereinheiten 13 können ein sekundäres Speicherbusanpassungsglied 26 und eine Anzahl von Plattenspei­ chern 27 enthalten. Ein weiteres sekundäres Speicherbusanpas­ sungsglied 28 kann mit einem oder mehreren Bandantrieben 29 verbunden sein. Die Verbindung der sekundären Speicherbusan­ passungsgliedern 26 und 29 mit dem betreffenden Plattenspeicher 27 und dem Bandantrieb 29 kann in an sich bekannter Weise aus­ geführt sein (US-PS 39 99 163), und die sekundären Speicherbus­ anpassungsglieder 26 und 28 bilden die Controller für die Plat­ tenspeicher 27 beziehungsweise den Bandantrieb 29.

Der Bus 14 verbindet Funktionseinheiten 22, 26, 28, 40 A, 40 B des Datenverarbeitungssystems. Vor der Beschreibung der Übertragung von Informationen zwischen unterschiedlichen, mit dem Bus 14 verbundenen Einheiten sollen zunächst einige Definitionen von Ausdrücken erfolgen, die auch im folgenden verwandt werden.

"Kommando" betrifft Übertragungen über den Bus 14 und zeigt die Richtung an, in der die Informationen übertragen werden sollen. Ein Kommando wird typischerweise von einer "Adresse" begleitet, welche den Platz anzeigt, zu welchem oder von welchem die Informationen übertragen werden sollen.

"Information" beinhaltet Nachricht zur Steuerung und zur Schaffung der Basis für Datenverarbeitung. Davon werden Daten, Befehle und Statusinformationen umfaßt.

"Daten" sind Informationen, die Gegenstand von oder das Ergebnis der Verarbeitung sind.

"Steuerinformationen" sind Daten, die zur Steuerung gewisser Operationen von Einheiten des Datenverarbeitungssystems ver­ wandt werden können.

Ein "Befehl" ist eine Information, welche dem Prozessor anzeigt, wie die Daten durch den Prozessor zu verarbeiten sind.

"Statusinformation" bezeichnet in Verbindung mit einer Über­ tragung über den Bus 14 den Status der übertragenen Information und in erster Linie Daten, die übertragen werden. Die Statusin­ formation zeigt an, ob die übertragene Information keine Fehler enthielt, ob sie eine korrigierte Information war, oder ob keine Anwort von dem anderen Element erhalten wurde, das an der Über­ tragung teilnahm.

Jedes direkt mit dem Bus 14 verbundene Element wird als Funktionseinheit bezeichnet. Das in Fig. 1 dargestellte System enthält die fol­ genden fünf Funktionseinheiten: Die Busschnittstelle 16, den Speichercontroller 20, das Eingabe-Ausgabe-Busanpassungsglied 22 und die sekundären Speicherbusanpassungsglieder 26 und 28. Die Funktionseinheiten werden ferner durch Bezeichnung ihrer Funktionen während eines Austauschs von Informationen unterschie­ den. Während eines derartigen Austauschs wird die an das Komman­ do und die Adresse übertragende Funktionseinheit als Masternexus 40 A (Fig. 2) bezeichnet. Die auf das Kommando und die Adresse ansprechende Führungseinheit wird als Slavenexus 40 B bezeichnet.

Zwei Funktionseinheiten übertragen Informationen über den Bus 14 mit Hilfe einer "Bustransaktion", nachdem das Mastenexus-Ele­ ment die Kontrolle des Bus übernommen hat. Während der Bus­ transaktion überträgt das Masternexus-Element zuerst das Kom­ mando und die Adresse auf den Bus 14. Jede Funktionseinheit empfängt das Kommando und die Adresse und prüft die Adresse, um zu bestimmen, ob eine Adressierung vorhanden ist. Die durch die Adresse identifizierte Funktionseinheit bereitet dann die Beendi­ gung des Informationsaustauschs vor. Die auszutauschende In­ formation wird zwischen dem Masternexus-Element und dem Slave­ nexus-Element über den Bus 14 übertragen und das Slavenexus- Element überträgt ebenfalls Statusinformationen zu dem Master­ nexus-Element.

Es gibt zwei grundsätzliche Arten von Operationen, die in Ver­ bindung mit einer Informationsübertragung über den Bus 14 durchgeführt werden können, was durch die Richtung der Über­ tragung zwischen dem Masternexus-Element und dem Slavenexus- Element bestimmt wird. Bei einer Operation, bei der Information durch das Masternexus-Element zu einem Slavenexus-Element über­ tragen wird (Schreibtransaktion), wird die Information sofort nach Übertragung des Kommandos und der Adresse übertragen. Bei der Durchführung einer Operation, bei der Information zu dem Masternexus-Element von dem Slavenexus-Element übertragen wird (Lesetransaktion), kann jedoch das Slavenexus-Element einige Zeit benötigen, bevor die durch die Adresse identifizierten In­ formation wiedergewonnen und anschließend übertragen wird.

Das Slavenexus-Element hindert andere Funktionseinheiten an einem Zugriff zu dem Bus 14 vor der Wiedergewinnung der Informa­ tion und der Übertragung zu dem Masternexus-Element.

Wenn eine Zentraleinheit 10 Daten von einer Speichereinheit 11 erhalten will, erhält zunächst die Zentraleinheit die Kontrolle über den Bus 14 als Masternexus 40 A. Es wird ein Lesekommando und die Adresse im Speicher übertragen. Alle anderen Funktionseinheiten an dem Bus 14 erhalten und decodieren das Kommando und die Adresse, und der Speichercontroller 20 identifiziert sich als die durch die Adresse identifizierte Einheit. Der Speicher­ controller 20 wird deshalb Slavenexus-Element 40 B. Der Speicher­ controller 20 erhält die Information von dem Speicherplatz, der durch die Adresse identifiziert ist, wobei gleichzeitig andere Funktionseinheiten daran gehindert werden, die Kontrolle über den Bus zu erlangen. Dann überträgt der Speichercontroller 20 die Information an das Masternexus-Element 40 A und führt auch Statusinformationen zurück zu dem Masternexus-Element. Der Bus ist danach für andere Funktionseinheiten zur Durchführung einer In­ formationsübertragung verfügbar.

Zusätzlich zu den Lese- und Schreibinformationen kann ein Master­ nexus-Element, das nicht die Zentraleinheit 10 ist, eine Schreib- Vektortransaktion durchführen. Bei einer Schreib-Vektortrans­ aktion beinhaltet die übertragene Information einen Unterbrechungs­ vektor, der den Platz in dem Speicher des Beginns eines Unter­ brechungsserviceprogramms identifiziert, womit der Zentralein­ heit die Durchführung der Unterbrechung ermöglicht wird.

Bei einem bevorzugten Ausführungsbeispiel überträgt der Bus 14 eine Anzahl von Signalen zu und von den verschiedenen Einheiten, die damit über entsprechende Leiter verbunden sind. Diese Leiter und Signale können in drei allgemeine Klassen eingeteilt werden:

• 1. Entscheidung über den Entscheidungsbus 41,
• 2. Kommando-Adressen- und Informationsübertragung über den Daten- Adresssenbus 42; und
• 3. Buskontrolle über Bussteuerleiter 43-49; die Leiter 41-49 umfassen den Bus 14.

Der Entscheidungsbus 41 wird verwandt, um zu bestimmen, wel­ ches der mit dem Bus verbundenen Funktionseinheiten das Masternexus- Element wird, um eine Bustransaktion über den Bus 14 einzuleiten. Der Entscheidungsbus 41 besteht aus einer Anzahl von Leitern, die jeweils einer vorherbestimmten Priorität entsprechen. Jedes Nexus-Element ist mit einem Leiter des Entscheidungsbus 41 ver­ bunden, welcher der vorher ausgewählten Priorität entspricht. Jedes Nexus-Element ist auch mit allen Leitern des Entscheidungs­ bus verbunden, die eine höhere Priorität haben. Wenn ein Nexus- Element Busmaster zur Einleitung einer Bustransaktion werden will, erregt es seinen Leiter in dem Entscheidungsbus 41 und stellt fest, ob die Entscheidungsleiter mit höherer Priorität erregt sind. Wenn irgendeine andere Funktionseinheit ebenfalls eine Übertragung verlangt, erregt es ebenfalls seinen Leiter des Ent­ scheidungsbus. Wenn eine Funktionseinheit mit höherer Priorität ihren Leiter in dem Entscheidungsbus erregt, werden die Funktionseinheiten mit niedrigerer Priorität daran gehindert, eine Über­ tragung auf dem Systemverbindungsbus 14 durchzuführen.

Der Daten-Adressenbus 42 überträgt bei einem speziellen Aus­ führungsbeispiel sowohl ein Kommando und eine Adresse während einem anfänglichen Teil einer Bustransaktion, sowie Informationen während eines späteren Teils der Bustransaktion, und zwar je­ weils über dieselben Leiter.

Der Steuerteil des Bus 14 enthält Statusleiter 43, welche die Statusinformation gleichzeitig mit der Übertragung der In­ formation übertragen, auf die sich der Status bezieht.

Ein Haltleiter 44 führt ein Haltesignal. Irgendeine Funktionseinheit kann ein Haltesignal abgeben, das während seines Auftretens ver­ hindert, daß irgendeine andere Funktionseinheit Kontrolle über den Bus 14 erhält.

Ein WAIT-Leiter 45 führt ein Wartesignal, bei dessen Auftreten angezeigt wird, daß eine Unterbrechungsoperation anhängig ist.

Die BR-Unterbrechungsanforderungsleiter 46 enthalten vier Leiter, die unterschiedliche Unterbrechungsprioritäten anzeigen. Irgend­ eine Einheit des Datenverarbeitungssystems in Fig. 1, die die Zentraleinheit 10 unterbrechen soll, muß mit einem der vier BR- Unterbrechungsanforderungsleiter 50 verbunden werden. Wenn eine Einheit des Datenverarbeitungssystems eine Unterbrechung be­ nötigt, erregt sie den BR-Unterbrechungsanforderungsleiter, mit dem sie verbunden ist.

Die vier BG-Leiter 47 führen die BG-Busgewährungssignale. Die BG-Unterbrechungsgewährungsleiter entsprechen jeweils einer BR- Busanforderungsleitung. Wenn die Zentraleinheit 10 eine Unter­ brechung gewährt, wird derjenige BG-Unterbrechungsgewährungs­ leiter erregt, welcher dem BR-Unterbrechungsanforderungsleiter entspricht, der die höchste beanspruchte Priorität aufwies.

Der DBBZ-Adressenbusbesetztleiter 48 führt ein DBBZ- Datenadressenbusbesetztsignal. Das DBBZ-Signal wird durch das Masternexus-Element 40 A beansprucht, nachdem es ausgewählt wur­ de und die Kontrolle über den Bus 14 hat, und während es das Kommando und die Adresse überträgt. Wenn das Slavenexus-Element Information zurück zu dem Masternexus-Element übertragen soll, macht es danach das DBBZ-Datenadressenbusbesetztsignal geltend, bis es die Information überträgt. Wenn das DBBZ-Signal geltend gemacht wird, wird dadurch irgendeine andere Funktionseinheit daran gehindert, die Entscheidung über die Kontrolle des Bus 14 zu bewirken, obwohl die anderen Funktionseinheiten ihren Ent­ scheidungsleiter erregen können.

Der Taktleiter 47 führt Taktsignale, durch die die betreffenden Nexus-Elemente die verschiedenen Signale auf dem Bus 14 synchronisieren. Die Funktionseinheiten können auch die Taktsignale von dem Taktleiter 47 dazu verwenden, verschiedene interne Funktionen zu steuern.

Fig. 3 zeigt ein Fließdiagramm der Sequenz von Signalen auf dem Bus 14 in Verbindung mit einer Schreib-Vektortransaktion und Fig. 4 enthält ein Zeitdiagramm bezüglich der Beziehung zwi­ schen den verschiedenen Signalen. Beispielsweise soll angenom­ men werden, daß eine Funktionseinheit wie das sekundäre Speicherbus­ anpassungsglied 26 in Fig. 1 die Zentraleinheit 10 unterbrechen soll. Das sekundäre Speicherbusanpassungsglied 26 erregt zuerst den BR-Unterbrechungsanforderungsleiter (Schritt 100), mit dem es verbunden ist, wodurch das betreffende BR-Unterbrechungsan­ forderungssignal geltend gemacht wird. Dies entspricht dem Zeitpunkt A in Fig. 6. Wenn die Zentraleinheit 10 eine Unter­ brechung akzeptieren kann, wie im folgenden noch näher er­ läutert werden soll, wird der BG-Unterbrechungsgewährungsleiter 47 entsprechend der höchsten Priorität des BR-Unterbrechungsan­ forderungsleiters 46 erregt (Schritt 102). Von dem sekundären Speicheranpassungsglied 26 wird angenommen, daß es mit diesem BG-Unterbrechungsgewährungsleiter 47 verbunden ist. Das sekun­ däre Speicherbusanpassungsglied 26 enthält das BR-Unterbrechungs­ gewährungssignal und erregt den Warteleiter 45 (Schritt 103). Das sekundäre Speicherbusanpassungsglied 26 macht dann den BR-Unterbrechungsanforderungsleiter (Schritt106, Zeitpunkt C in Fig. 4) stromlos und erregt den Warteleiter 45 und dessen Leiter im Entscheidungsbus 41.

Während der DBBZ-Daten-Adressen-Busbesetztleiter des Bus 14 durch irgendeine mit dem Bus 14 verbundene Funktionseinheit erregt ist, erfolgt in Verbindung mit einer anderen Funktionseinheit eine Bustransaktion über den Bus 14. Die Geltendmachung des DBBZ- Daten-Adressen-Busbesetztsignals verhindert, daß irgendeine ande­ re Funktionseinheit eine Bustransaktion auf dem Bus 14 bestimmen kann. Wenn der DBBZ-Leiter stromlos wird (Schritt 103, Zeit D in Fig. 4), bestimmt das sekundäre Speicherbus-Anpassungsglied 26, ob dessen Entscheidungsleiter die höchste Priorität der erregten Leiter hat (Schritt 112, Zeitpunkt E-F in Fig. 4). Wenn nicht die höchste Priorität vorhanden ist, wird der be­ treffende Entscheidungsleiter erregt gehalten, bis dessen Leiter die höchste Priorität hat. Wenn der Entscheidungsleiter des sekundären Speicherbusanpassungsglieds die höchste Priorität hat, wird dessen Entscheidungsleiter stromlos (Schritt 105, Zeit­ punkt F in Fig. 4) und der DBBZ-Daten-Adressen-Busbesetztleiter wird erregt, um eine Entscheidung durch andere Funktionseinheiten zu verhindern. Gleichzeitig überträgt das sekundäre Speicherbus­ anpassungsglied 26 ein Schreibvektorkommando und eine die Zentraleinheit 10 über den Daten-Adressen-Bus 42 identifizieren­ de Adresse. Das sekundäre Speicherbusanpassungsglied 26 über­ trägt dann den Unterbrechungsvektor (Schritt 106, Zeitpunkt G in Fig. 5) über den Daten-Adressenbus 42. Gleichzeitig wird der DBBZ-Daten-Adressen-Busbesetztleiter aberregt und die Zentral­ einheit 10 überträgt Statusinformationen auf den Statusleitern. Zum Zeitpunkt H in Fig. 4 wird die Schreibvektor-Bustransaktion beendet.

Die Fig. 5-8 zeigen Schaltungen, die in dem sekundären Speicher­ busanpassungsglied 26 und dem Eingabe-Ausgabe-Busanpassungs­ glied 22 enthalten sind, um gewisse Signale zu erzeugen, die durch die betreffenden Nexus-Elemente während der Schreibvektor­ operation benutzt werden.

Die Schaltung in Fig. 5 ist in dem sekundären Speicherbusan­ passungsglied 26 enthalten, um gewisse Signale zu erzeugen, die zur Erregung des betreffenden BR-Busanforderungsleiters des Eingabe-Ausgabebus 25 dienen, mit dem eine Verbindung vorhanden ist. Wenn das sekundäre Speicherbusanpassungsglied 26 einen Service von der Zentraleinheit 10 benötigt, wird ein Unter­ brechungsanforderungssignal geltend gemacht, beispielsweise das synchronisierte Achtungsignal ATTN SYNC in Fig. 5, welches ein Flipflop 120 einstellt, wenn das nächste Taktsignal MBA CLK geltend gemacht wird. Das Taktsignal MBA CLK hat denselben Zeit­ takt wie das Taktsignal CLOCK auf dem Taktleiter 47 des Bus 14 und ist damit synchronisiert. Die Einstellung des Flipflops 120 verursacht ein Achtungsignal ATTN, das geltend gemacht werden soll und das seinerseits ein UND-Gatter 121 erregt, wenn ein Datenübertragungsbesetztsignal DT BUSY nicht geltend gemacht wird. Das Signal DT BUSY wird geltend gemacht, wenn das sekun­ däre Speicherbusanpassungsglied Informationen über den Bus 14 überträgt. Das sekundäre Speicherbusanpassungsglied 26 kann keine Unterbrechung anfordern, wenn es ebenfalls Informationen über den Bus 14 überträgt. Das Signal DT BUSY wird nicht gel­ tend gemacht, wenn das sekundäre Speicherbusanpassungsglied 26 keine Informationen über den Bus 14 überträgt. Durch die Er­ regung des UND-Gatters 121 wird ein ODER-Gatter 122 erregt, wodurch ein UND-Gatter 123 erregt wird, wenn ein eine Unter­ brechung ermöglichendes Signal INT EN geltend gemacht wird. Das eine Unterbrechung ermöglichende Signal INT EN wird durch eine andere nicht dargestellte bekannte Schaltung in dem sekun­ dären Speicherbusanpassungsglied 26 erzeugt, wenn derartige andere Bedingungen in dem sekundären Speicherbusanpassungsglied 26 vorliegen, daß die Anforderung einer Unterbrechung zugelas­ sen wird. Wenn das UND-Gatter 23 erregt wird, wird ein Flipflop 124 bei dem nächsten Taktsignal MBA CLK eingestellt, wodurch die BR-Busanforderungsleitung erregt wird, mit der das sekun­ däre Speicherbusanpassungsglied 25 verbunden ist.

Andere Bedingungen in dem sekundären Speicherbusanpassungsglied 26 können ebenfalls einen Service durch den Prozessor benötigen, welcher die Verursachung einer Unterbrechung erforderlich macht. Diese Bedingungen führen zu der Geltendmachung eines Unter­ brechungssignals INTER, wodurch ebenfalls das ODER-Glied 122 erregt wird, was schließlich zu der Einstellung des Flipflops 124 führt, wenn das die Unterbrechung ermöglichende Signal INT EN geltend gemacht wird.

Ob die Zentraleinheit 10 unterbrochen werden kann, wird zum Teil durch das Unterbrechungsprioritätsniveau IPL (Fig. 6) der Zen­ traleinheit bestimmt, welches durch den Status der Zentralein­ heit bestimmt wird, wenn diese einen Befehl oder eine Folge von Befehlen verarbeitet. Bei einem speziellen Ausführungsbeispiel hat die Zentraleinheit 32 Niveaus von Unterbrechungsprioritäten. Das spezielle Unterbrechungsprioritätsniveau, auf dem die Zen­ traleinheit dann arbeitet, wird durch die Zentraleinheit auf­ grund der Art der Programmfolge und des speziellen Befehls be­ stimmt, den die Zentraleinheit dann ausführt. Das Unterbrechungs­ prioritätsniveau IPL wird in einem Register 150 gespeichert.

Jeder der vier BR-Unterbrechungsanforderungsleiter 50 steht in einer direkten Beziehung mit einem speziellen Unterbrechungs­ prioritätsniveau. Die Signale auf den BR-Unterbrechungsan­ forderungsleitern 50 werden mit dem gegenwärtigen Unter­ brechungsprioritätsniveau IPL, das in dem Register 150 gespeichert ist, in einem Komparator 152 verglichen. Wenn ein BR-Busan­ forderungsleiter erregt wird, der ein höheres Unterbrechungs­ prioritätsniveau als das höchste Unterbrechungsprioritätsniveau IPL hat, welches dann in dem Register 150 gespeichert ist, macht der Komparator 152 ein Unterbrechungsabhängigkeitssignal INT PNDG und ein Signal REAL BR IPL geltend. Das Signal INT PNDG informiert die Zentraleinheit, daß eine Unterbrechung anhängig ist, die eine Unterbrechungspriorität aufweist, die höher als die Unterbrechungspriorität IPL der Zentraleinheit ist. Die Zentraleinheit beansprucht dann ein Erteilungs-Unterbrechungs­ gewährungssignal ISS BG, das zurück zu dem Eingabe-Ausgabe- Busanpassungsglied über den Bus 30 übertragen wird. Bei einem nächsten Taktsignal SPH 1, das durch einen internen Taktgeber 160 erzeugt wird, wird ein UND-Gatter 153 erregt, um ein Signal ISS BG & SPH 1 geltend zu machen, welches das Flipflop 155 bei dem nächsten Taktsignal CLK von dem Bus 14 einstellt. Die Ein­ stellung des Flipflops 155 ergibt die Geltendmachung eines Signals BUS GRANT, durch das ein UND-Gatter 156 erregt wird, wenn das Taktsignal SPH 1 nicht geltend gemacht wird. Durch Erregung des UND-Gatters 156 wird das BG-Unterbrechungsgewährungssignal gel­ tend genacht, wodurch der BG-Unterbrechungsgewährungsleiter des Bus 25 erregt wird, welcher dem erregten BR-Leiter mit der höchsten Priorität entspricht.

Mehr als eine Funktionseinheit kann jeder BR-Unterbrechungsan­ forderungsleiter geltend machen und empfängt ein Unterbrechungs­ gewährungssignal über den entsprechenden BG-Leiter. Die Be­ stimmung der mit dem BG-Unterbrechungsgewährungsleiter verbun­ denen Funktionseinheit, der die Unterbrechung gewährt wird, wird durch Position bestimmt, also durch die Nähe der Einheit zu der Zentraleinheit entlang dem speziellen BG-Busgewährungsleiter. Je näher die Funktionseinheit der Zentraleinheit entlang dem BG-Unterbrechungs­ gewährungsleiter ist, je höher ist ihre Priorität. Deshalb empfängt die Schaltung in Fig. 7, die in dem zweiten Speicher­ busanpassungsglied 26 und anderen Funktionseinheiten enthalten ist, die zum Empfang des BG-Unterbrechungsgewährungssignals ange­ schlossen sind, das BG-Unterbrechungsgewährungssignal entweder direkt von der Zentraleinheit 10 oder indirekt von anderen Funktionseinheiten, die mit demselben BR-Unterbrechungsanforderungs­ leiter vor dem sekundären Speicherbusanpassungsglied 26 verbun­ den sind. Die Funktionseinheiten übertragen das BG-Unterbrechungs­ gewährungssignal zu der nächsten Funktionseinheit auf demselben BG-Busgewährungsleiter, wenn sie nicht das BR-Busanforderungs­ signal geltend machen.

Die Schaltung in Fig. 7 empfängt das BG-Unterbrechungsgewäh­ rungssignal als Signal BG IN, wodurch ein ODER-Gatter 200 und ein UND-Gatter 201 erregt werden, um ein Taktsignal für ein Flipflop 202 zu liefern. Wenn das Nexus-Element das BR-Unter­ brechungsanforderungssignal beansprucht, ist das Flipflop 202 nicht eingestellt, und das UND-Gatter 203 wird durch den be­ anspruchten Rückstellausgang des Flipflops 202 und die Er­ regung des UND-Gatters 201 erregt. Wenn das nächste Taktsignal MBA CLK beansprucht wird, wird ein Flipflop 204 eingestellt, welches ein Unterbrechungsgewährungs-Synchronisierungssignal BG SYNC geltend gemacht.

Wenn dagegen die Funktionseinheit das BR-Busanforderungssignal nicht geltend macht, wenn das Signal BG IN empfangen wird, ist das Flipflop 202 eingestellt. Dadurch wird ein UND-Gatter 205 durch die Erregung des UND-Gatters 201 und die Einstellung des Flipflops 202 erregt, nach einer durch eine Verzögerungs­ leitung 206 bestimmten Verzögerungszeit. Die Erregung des UND- Gatters 205 verursacht ein Signal BG OUT, das seinerseits das BG-Busgewährungssignal zu der nächsten dahinterliegenden Ein­ heit überträgt, die damit auf der Busgewährungsleitung ver­ bunden ist. Das Flipflop 204 wird zurückgestellt, um die Bean­ spruchung des Unterbrechungsgewährungs-Synchronisierungssignals BG SYNC aufzuheben, wenn das BR-Signal darauffolgend aufge­ hoben wird. Es wurde bereits erwähnt, daß das BR-Busanforde­ rungssignal aufgehoben wird, wenn das Wartesignal WAIT auf dem WAIT-Leiter 45 in Fig. 2 beansprucht wird.

Fig. 8 zeigt eine ebenfalls in dem sekundären Speicherbusan­ passungsglied 26 enthaltene Schaltung, durch die das An­ passungsglied 26 dessen Entscheidungsleiter den Entscheidungs­ bus 41 erregt und wodurch der WAIT-Leiter 45 erregt wird. Die Schaltung in Fig. 10 verursacht ebenfalls, daß das sekundäre Speicherbusanpassungsglied 26 aufeinanderfolgend Kommando und Adresse WRITE VECTOR (Schreibvektor) überträgt, sowie die Schreibvektor-Daten auf dem Daten-Adressenbus 42 des Bus 14.

Wenn in Fig. 8 das Signal BG SYNC von dem Flipflop 204 (Fig. 9) und auch das BR-Signal von Fig. 5 geltend gemacht werden, und wenn ein Signal DO CMI CYC nicht geltend gemacht wird, wird ein UND- Gatter 250 erregt. Das Signal DO CMI CYC wird nicht geltend gemacht, wenn das sekundäre Speicherbusanpassungsglied 26 nicht ver­ sucht, eine ander Übertragung über den Bus 14 durchzuführen. Bei Erregung des UND-Gatters 250 wird auch ein ODER-Gatter 251 erregt, wodurch ein Flipflop 252 eingestellt wird, wenn darauffolgend das Taktsignal MBA CLK beansprucht wird. Durch die Einstellung des Flipflops 250 wird ein Signal DO VECTOR CYC geltend gemacht (Fig. 4), welches veranlaßt, daß das sekundäre Speicherbusanpassungsglied 26 eine Schreibvektor-Transaktion durchführt.

Durch das Auftreten des Signals DO VECTOR CYC wird ein ODER- Gatter 253 erregt, wodurch ein Flipflop 254 bei dem nächsten Taktsignal MBA CLK eingestellt wird. Die Einstellung des Flip­ flops 254 verursacht, daß das sekundäre Speicherbusanpassungs­ glied 26 dessen Entscheidungsleiter des Entscheidungsbus 41 zum Zeitpunkt D in Fig. 4 erregt. Durch das Auftreten des Signals DO VECTOR CYC wird auch ein ODER-Gatter 255 erregt.

Wenn die Entscheidungsleitung des sekundären Speicherbusan­ passungsglieds die höchste Priorität von allen während der Zeitspanne E-F in Fig. 4 erregten Leitern hat, wenn also das DBBZ-Daten-Adressen-Busbesetztsignal nicht geltend gemacht wird, beansprucht eine andere, nicht dargestellte Schaltung ein Signal ARB OK. Das Auftreten des Signals ARB OK und die Erregung des ODER-Gatters 255 erregen ihrerseits ein UND-Gatter 256, welches ein Signal DO CMI MASTER liefert. Die Geltendmachung des Signals DO CMI MASTER erregt ein UND-Gatter 257, wenn das DBBZ-Daten- Adressen-Busbesetztsignal nicht geltend gemacht wird, wie zum Zeit­ punkt F in Fig. 4 dargestellt ist. Die Erregung des UND-Gatters 256 verursacht die Einstellung eines Flipflops 260 beim nächsten Taktsignal MBA CLK, wodurch ein Signal CMI CMD EN geltend ge­ macht wird, das ein Kommando ermöglicht, welches Kommandosignal in Fig. 4 dargestellt ist. Die Geltendmachung des Signals CMI CMD EN zum Zeitpunkt F in Fig. 4 verursacht, daß das sekundäre Speicherbusanpassungsglied 26 den DBBZ-Adressen-Busbe­ setztleiter erregt, um das Signal DBBZ zu beanspruchen und die Signale WRITE VECTOR (Kommando und Adresse) auf den Daten- Adressen-Bus 42 des Bus 14 zu bringen. Beim nächsten Taktsignal MBA CLK zum Zeitpunkt G in Fig. 4 wird ein Flipflop 261 einge­ stellt, wodurch ein Signal CMI OUT EN beansprucht wird. Das Signal CMI OUT EN aktiviert das sekundäre Speicherbusan­ passungsglied, um dann den Unterbrechungsvektor auf den Daten- Adressenbus 42 zu bringen und Statusinformationen von der Zen­ traleinheit 10 auf dem Statusbus 43 zu erhalten.

Da das Signal CMI CMD EN verursacht, daß das sekundäre Speicher­ busanpassungsglied 26 den DBBZ-Leiter beansprucht, wird das UND-Gatter 257 zum Zeitpunkt G in Fig. 4 enterregt, wodurch das Flipflop 260 beim nächsten Taktsignal MBA CLK zurückgestellt wird und das Signal CMI CMD EN nicht mehr beansprucht wird. Des­ halb wird das Signal CMI CMD EN lediglich für einen Zyklus mit der Periode F-G in Fig. 6 beansprucht. Das Flipflop 261 wird beim nächsten Taktsignal MBA CLK zum Zeitpunkt H in Fig. 4 zurückgestellt, wodurch das Signal CMI OUT EN nicht mehr bean­ sprucht wird.

Das von dem Flipflop 252 erzeugte Signal DO VECTOR CYC erregt auch ein UND-Gatter 262, falls ein Signal MAST DAT CYC nicht beansprucht wird. Die Erregung des UND-Gatters 262 verursacht die Einstellung des Flipflops 263 durch das Taktsignal MBA CLK. Die Einstellung des Flipflops 263 verursacht das Signal WAIT, das auf die WAIT-Leitung 45 des Bus 14 gekoppelt wird. Das Signal WAIT erregt auch das ODER-Gatter 251, welches das Flip­ flop 252 in dem eingestellten Zustand hält, nachdem die Signale BR und BG SYNC nicht mehr beansprucht werden. Das Kommando- Aktivierungssignal CMI CMD EN verursacht bei Beanspruchung durch das Flipflop 260, daß ein Flipflop 264 beim nächsten Taktsignal MBA CLK eingestellt wird. Die Einstellung des Flip­ flops 264 verursacht das Signal MAST DAT CYC, welches das UND- Gatter 262 aberregt. Dadurch wird das Flipflop 263 beim näch­ sten Taktsignal MBA CLK nach Beanspruchung des Signals MAST DAT CYC zurückgestellt. Durch die Zurückstellung des Flipflops 263 wird das Signal WAIT nicht mehr beansprucht. Die Aufhebung des Signals WAIT erfolgt beim nächsten Taktsignal MBA CLK, welches das Signal DO VECTOR CYC aufhebt. Dadurch wird die Schreibvektor-Transaktion des sekundären Speicherbeanpassungs­ glieds beendet.

Claims (4)

1. Funktionseinheit (22, 26, 28, 40 A, 40 B) zum Anschluß an einen Systemverbindungsbus (14) in einem digitalen Datenverarbeitungssystem, das eine Zentraleinheit (10) zum Empfang von Unterbrechungsanforderungssignalen und zur Übertragung von Unterbrechungsgewährungssignalen aufweist, wobei der Systemverbindungsbus (14)

• - einen Unterbrechungsanforderungssignal-Übertragungs­ bus (46),
• - einen Unterbrechungsgewährungssignal-Übertragungs­ bus (47),
• - einen Buszugriff-Entscheidungsbus (41) und
• - einen Daten-Adressenbus (42) aufweist,

und die Funktionseinheit (22, 26, 28, 40 A, 40 B)

• (a) Einrichtungen (BR, BG) aufweist, um ein Unterbrechungs­ anforderungssignal zu übertragen und ein Unterbrechungs­ gewährungssignal zu empfangen, sowie mit
• (b) einer Entscheidungsschaltung (an 41 in Fig. 2) aus­ gestattet ist, um die Funktionseinheit (22, 26, 28, 40 A, 40 B) für einen Empfang des Unterbrechungsgewährungssignals entsprechend ihrer Unterbrechungspriorität, die wiederum durch die Nähe der Funktionseinheit (22, 26, 28, 40 A, 40 B) zur Zentraleinheit (10) gegeben ist, auszuwählen,

dadurch gekennzeichnet, daß die Funktionseinheit (22, 26, 28, 40 A, 40 B) ferner enthält

• (c) eine erste Einrichtung (250-253, 259), die die Über­ tragung eines Schreibvektors (WRITE VECTOR) und von Schreibvektor-Daten (INTERRUPT VECTOR) auf den Daten- Adressenbus (42) einleitet, wenn ein erstes Signal (DO CMI CYC) anzeigt, daß keine andere Übertragung über den Systemverbindungsbus (14) getätigt wird und die Unterbrechungsanforderungs- und -gewährungssignale anliegen, wobei ein die Übertragung des Schreibvektors und der Schreibvektor-Daten einleitendes zweites Signal (DO VECTOR CYC) erzeugt wird,
• (d) eine zweite Einrichtung (255-257, 260-264), die in Verbindung mit dem die Übertragung des Schreibvektors (WRITE VECTOR) und der Schreibvektor-Daten (INTERRUPT VECTOR) anzeigenden zweiten Signal (DO VECTOR CYC) ein drittes Signal (WAIT) so lange erzeugt, bis die Übertragung beendet ist, um über den WAIT-Leiter (45) des Systemverbindungsbus (14) der Zentraleinheit (10) anzuzeigen, daß eine Unterbrechungsoperation anhängig ist, während
• (e) eine dritte Einrichtung (259) durch das Auftreten des zweiten Signals (DO VECTOR CYC) über den Buszugriff- Entscheidungsbus (41) geprüft hat, ob die Funktions­ einheit (22, 26, 28, 40 A, 40 B) die höchste Unterbrechungs­ priorität besitzt, zu welchem Zeitpunkt (ARB OK) die Übertragung des Schreibvektors und des Unterbrechungs­ vektors auf den Daten-Adressenbus (42) erfolgt.

2. Funktionseinheit nach Anspruch 1, dadurch gekennzeichnet, daß eine Unterbrechungseinrichtung (200-205, Fig. 7) bei Koinzidenz der Übertragung des Unterbrechungsanforderungs­ signals und des Empfangs des Unterbrechungsgewährungs­ signals die Wirkungsweise der Entscheidungsschaltung (an 41 in Fig. 2) durch Erzeugung eines Signals (BG SYNC) freigibt.