DE3246254A1

DE3246254A1 - Speicheradressierverfahren

Info

Publication number: DE3246254A1
Application number: DE19823246254
Authority: DE
Inventors: Masayuki Nagaokakyo Kyoto Ishida
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1981-12-18
Filing date: 1982-12-14
Publication date: 1983-08-25
Also published as: US4516219A; DE3246254C2; DE3249898C2

Description

Speicheradressierverfahren

BESCHREIBUNG

Die Erfindung betrifft ein Speicheradressierverfahren gemäß des Oberbegriffes des Anspruches 1. Insbesondere betrifft die Erfindung ein Speicheradressierverfahren zur Verwendung beim Verschachteln oder Entschachteln der Daten unter Verwendung eines Speichers auf der Basis einer Blockeinheit. Die Erfindung betrifft ferner eine Vorrichtung zur Durchführung dieses Verfahrens.

Seit kurzem wird ein Fehlerkorrekturcode zum Erhalten einer hohen Qualität, der Tonwiedergabe bei einem PCM-Recorder, einer PCM-Tonplatte oder dergleichen verwendet. Ein derartiges Fehlerkorrektursystem unter Verwendung eines Fehlerkorrekturcodes wird dadurch ausgeführt, daß eine Wortgruppe oder Wortreihe von durch Abtasten eines Analogsignales erhaltenen Abtastsignalen in eine Mehrzahl von Worten oder eine Mehrzahl von Rahmenblöcken zerschnitten wird, daß ein Fehlerkorrekturblock durch Hinzufügen eines Fehlerkorrekturwortes zu jedem Block hergestellt wird und daß bei der Wiedergabe eine Korrektur im Hinblick auf ein fehlerhaftes Wort auf einerÜbertragungsleitung durchgeführt wird. Es gibt jedoch eine Grenze für derartige Fehlerkorrektursysteme und die Durchführung einer Korrektur wird unmöglich, wenn aufgrund eines Burstfehlers, zeitlich geballt auftretenden Störungen, auf einer Übertragungsleitung nahezu alle Wörter in einem Fehlerkorrekturblock fehlerhaft sind.

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Als Gegenmaßnahme gegen einen Burstfehler erfolgt üblicherweise die Fehlerkorrektur durch Verschachteln, wobei die entsprechenden Wörter im Fehlerkorrekturblock bei der Aufzeichnung verteilt werden, durch Aufzeichnen der entsprechenden Wörter in vorgegebenen Intervallen auf einem Aufzeichnungsmedium und bei der Wiedergabe durch Entschachteln zur Wiederherstellung der ursprünglichen Anordnung.

Fig. 1 ist eine Darstellung eines Datenformates zur Erläuterung des Verfahrens zum Ver- und Entschachteln, das den Stand der Technik im Hinblick auf die vorliegende Erfindung darstellt. In Fig. 1 ist ein Fehlerkorrekturblock dargestellt, in dem·angenommen sei, daß ein Feld ein Block ist und daß ein Block acht Wörter DO bis D7 enthält. In einem solchen Fall zeigt Gruppe 1 den N-ten Fehlerkorrekturblock mit acht Wörtern DO bis D7, wobei ein Fehlerkorrekturcode einem abgetasteten Signalwort hinzugefügt ist und N eine ganze Zahl darstellt. Beispielsweise bilden die Wörter DO bis D5 die Daten und die Wörter D6 und D7 einen Fehlerkorrekturcode. Gruppe 2 zeigt einen Verzögerungsbetrag der entsprechenden Wörter DO, Dl, D2 bis D7 in einem Block und dieser ist bestimmt als 0, d, 2d bis 7d, wobei d eine Verzögerungsbetragseinheit der ganzen Zahl darstellt und beispielsweise als Datenübertragungszeit eines Wortes gewählt wird. In der nachfolgenden Beschreibung wird als Beispiel d = 16 angenommen.

Beim Verschachteln werden die entsprechenden Wörter DO bis D7 in einem Block um einen den jeweiligen Wörtern entsprechenden Verzögerungsbetrag verzögert. Gruppe 3 zeigt eine Wortstruktur eines Blockes nach dem Verschachteln. Nach dem Durchführen des Verschachtelns wird jeder Block mit den Wörtern gebildet, die im Fehlerkorrekturblock einer anderen Nummer waren, und wird auf einem Aufzeichnungsmedium wie beispielsweise einer Aufzeichnungsplatte aufgezeichnet.

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Gruppe 4 zeigt einen Verzögerungsbetrag für jedes Wort im Fall, in dem die wie oben beschrieben verschachtelten Daten entschachtelt werden sollen. Der Wert des Verzögerungsbetrages beim Entschachteln wird so gewählt, daß er umgekehrt proportional zum Verzögerungsbetrag beim Verschachteln ist.

Beispielsweise wird in dem Fall, in dem der Verzögerungsbetrag beim Verschachteln mit 0, d bis 7d für die Wörter DO bzw. Dl bis D7 gewählt wurde, der Verzögerungsbetrag beim Entschachteln mit 7d bzw. 6d bis 0 gewählt. Gruppe 5 zeigt ein Format eines Fehlerkorrekturblockes nach Durchführung des Entschachteins. Wie aus der Darstellung ersichtlich ist, werden die Wörter DO bis D7 alle jeweils gleich den Wörtern des (N - 7d)-ten Fehlerkorrekturblockes und dies bedeutet, daß eine Kombination vor dem Verschachteln wiedererhalten wurde, abgesehen vom Verzögerungsbetrag 7d.

Immer, wenn das Verschachteln und Entschachteln, wie es in Fig. 1 gezeigt ist, durchgeführt wird, werden selbst dann, wenn ein Burstfehler auf einer Übertragungsleitung auftritt und ein Fehler mit einer Länge von acht Wörtern des durch Gruppe 3 gezeigten Blockes aufgetreten ist, fehlerhafte Wörter durch das Verfahren des Entschachteins verteilt und daher wird lediglich ein Fehler von einem Wort in einem durch das Entschachteln erhaltenen Block verursacht, wodurch eine Korrektur durchgeführt werden kann. Um die Verarbeitung eines derartigen Verschachtelns und Entschachteins zu erreichen, wird eine Lösung verwendet, bei der die Wortdaten eines Blockes einmal in einen Speicher abgelegt werden und danach die entsprechenden Wörter in vorherbestimmter Folge ausgelesen werden. Im folgenden soll eine Adressensteuerung des Speichers beim Durchführen des Verschachtelns und Entschachtelns beschrieben werden.

Zunächst soll ein Fall beschrieben werden, in dem das Ent-

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schachteln durchgeführt wird. Fig. 2 ist ein Blockschaltbild einer herkömmlichen Speicheradressiervorrichtung im Fall, in dem das Entschachteln durchgeführt werden soll. In dieser Figur enthält eine Adressiereinrichtung 10 eine Schreibadressierschaltung 101 und eine Leseadressierschaltung 102. Im folgenden soll ein spezifischer Aufbau der Adressiereinrichtung 10 beschrieben werden. Ein Schreibabtasttakt WS (im folgenden als Takt WS bezeichnet) wird an eine Eingangsklemme 11a angelegt. Der Takt WS wird einer Additionseingangsklemme UP eines Zählers 12 zugeleitet. Der Zähler 12 besitzt einen Drei-Bit-Ausgang und führt eine Additionsoperation bei jedem Erhalt des Taktes WS durch, wodurch sein Zählwert als Schreibadressierdaten entsprechend den Worten in einem Block entnommen wird. Ein Schreibblockwechseltakt WB (im folgenden als Takt WB bezeichnet), wird an eine Eingangsklemme lib angelegt. Der Takt WB wird einer Rücksetzeingangsklemme R des Zählers 12 und ebenfalls einer Additionseingangsklemme UP eines Zählers 13 zugeführt. Die Schreibadressierung eines Speichers 40 wird durch das Ausgangssignal von diesen Zählern 12 und 13 bestimmt. Genauer gesagt wird der Ausgang vom Zähler 12 einem Wähler bzw. Selektor 14 als Schreibadressdaten zur Bezeichnung der drei letzten bzw. am wenigsten signifikanten Bits des Speichers 40 zugeführt. Der Ausgang des Zählers 13 wird dem Wähler bzw. Selektor 14 als Schreibadressdaten, die die signifikantere Adresse des Speichers 40 bezeichnet, zugeführt.

Ein Leseabtasttakt RS (im folgenden als Takt RS bezeichnet) wird an eine Eingangsklemme lic angelegt. Der Takt RS entspricht acht Wörtern in einem Fehlerkorrektürblock. Der Takt RS wird sowohl der Additionseingangsklemme UP eines Zählers 15 als auch der Additionseingangsklemme UP eines Zählers zugeführt. Der Zähler 15 besitzt einen Drei-Bit-Ausgang und führt bei jedem Anlegen des Taktes RS eine Additionsopera-

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tion durch und wird auf das an eine Eingangsklemme lld angelegte Taktsignal RB hin rückgesetzt. Der Takt RB dient als Leseblockwechseltakt und wird jeweils nacheinander beim Vorrücken der Zahl des Fehlerkorrekturblockes angelegt. Der Takt RB wird an die Additionseingangsklemme UP eines Zählers 17 angelegt. Der Zähler 17 besitzt einen Vier-Bit-Ausgang und liefert ein Carry- bzw. Übertrags-Ausgangssignal von der Übertrags-Ausgangsklemme CA an die Additionseingangsklemme UP eines Zählers 18. Der Zähler 18 liefert den Zählwert an den parallelen Load- bzw. Ladeeingang des Zählers 16. Dem Zähler 16 wird der Ladetakt LD zugeführt, der an eine Eingangsklemme He angelegt wird. Die Leseadresse des Speichers 40 wird als Funktion der Ausgangssignale von diesen Zählern 15 bis 17 bestimmt. Genauer gesagt wird der Ausgang des Zählers 15 erhalten als Leseadressdaten, die die Adresse der drei am wenigsten signifikanten Bits bezeichnen. Die Ausgänge von den Zählern 16 und 17 werden als Leseadressdaten erhalten, die die signifikantere Adresse des Speichers bezeichnen. Die Leseadressdaten werden dem Selektor 14 zugeführt.

Der Selektor 14 dient dazu, in Antwort auf das an eine Eingangsklemme Hf angelegte Wählsignal SL wahlweise die Schreibadressen oder die Leseadressen bereitzustellen. Die vom Selektor 14 gewählten Schreibadressdaten oder Leseadressdaten werden von der Ausgangsklemme 11g als die Adressdaten des Speichers erhalten und dem Speicher 40 zugeführt.

Einer Schaltung 19 zum Einstellen des Ausgangszustandes werden die Ausgangssignale der Zähler 17 und 18 zugeleitet. Die Schaltung 19 zum Einstellen des AusgangszuStandes liefert ein Ausgangssignal zum Setzen des Zählwertes des Zählers 13 auf den Wert 7d, wenn der durch die Ausgänge der Zähler 17 und 18 bestimmte Wert gleich 0 ist.

Bevor mit einer detaillierten Beschreibung der Funktionsweise der in Fig. 2 gezeigten Adressiervorrichtung begonnen wird, soll eine Übersicht über die Funktionsweise unter Bezug auf Fig. 3, die schematisch einen Speicherplan bzw. eine Speicherabbildung pro einem Bit in einem Wort beim Entschachteln darstellt, gegeben werden. Ein signifikanterer Adressenwert wurde für die Reihenadressen und ein Adressenwert der weniger signifikanten drei Bits für die Spaltenadressen gewählt. Ein Dreieckzeichen bezeichnet die Schreibdaten und ein Kreiszeichen die Lesedaten. Das Schreiben der Daten wird dadurch durchgeführt, daß die Reihenadressierung auf einen vorbestimmten Wert gehalten und die Spaltenadressierung nacheinander von 0 bis 7 geändert wird. Das gleiche wird durch Erneuern der Reihenadressierung nacheinander durchgeführt. Die Figur zeigt einen Fall, in dem die Daten (DO, N), (Dl, N - d), (D2, N- 2d), (D3, N - 3d), (D4, N - 4d), (D5, N- 5d), (D6, N - 6d) und (D7, N - 7d) nacheinander in die Reihenadresse 7d und die Spaltenadressen 0 bis 7 geschrieben werden. Das Lesen der Daten wird dadurch durchgeführt, daß die Spaltenadressierung jedesmal, wenn d an die Reihenadressierung, die durch Abziehen von 7d von der Reihenadressierung beim Schreiben erhalten wird, hinzuaddiert ist, nacheinander von 0 bis 7 geändert wird. Das gleiche wird durch Erneuern der Reihenadressierung nacheinander durchgeführt. Die Figur zeigt einen Fall, in dem die Daten (DO, N- 7d), (Dl, N - 7d), (D2, N - 7d), (D3, N - 7d), (D4, N - 7d), (D5, N - 7d), (D6, N - 7d) und (D7, N - 7d) der Adressen (0, l), (d, 1), (2d, 2), (3d, 3), (4d, 4), (5d, 5), (6d, 6) und (7d, 7) nacheinander ausgelesen werden.

Die so ausgelesenen Daten sind also entschachtelte Daten.

Im folgenden soll die Betriebsweise der in Fig. 2 gezeigten Adressiervorrichtung im Detail unter Bezug auf die Fig. 3 bis 5 beschrieben werden. Fig. 4 ist ein Zeitschaubild zur

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Erläuterung der Funktionsweise der Schreibadressierschaltung 101 und Fig. 5 ein Zeitschaubild zur Erläuterung der Betriebsweise der Leseadressierschaltung 102.

Zunächst soll die Betriebsweise der Schreibadressierschaltung 101 insbesondere unter Bezug auf das Zeitschaubild nach Fig. 4 beschrieben werden. Das in der Figur gezeigte Eei^- spiel zeigt einen Fall, in dem acht Wörter in einem Übertragungsblock (die in Fig. 1 gezeigte Gruppe 3) durch Festhalten der signifikanteren Adresse auf einem konstanten IQ Wert und durch Ändern der weniger signifikanten Adresse von 0 bis 7 geschrieben werden und der nächste Block geschrieben wird, nachdem die signifikantere Adresse durch den Takt WB um Eins erhöht wurde.

Zum Zeitpunkt ti wird der Zähler 12 durch den Takt WB zurückgesetzt und gleichzeitig wird der Zähler 13 um Eins erhöht. Daher erhält der Ausgang 0UT12 des Zählers 12 den Wert 0 und gleichzeitig wechselt der Ausgang 0UT13 des Zählers 13 vom unmittelbar vorher vorliegenden.Wert (beispielsweise 7d - 1) zum neuen Wert 7d.

Zum Zeitpunkt t2 wird der Zählwert des Zählers 12 nach Anlegen des Taktes WS um Eins erhöht, so daß er damit den Wert 1 bereitstellt. Zu dieser Zeit werden die Daten des vordersten Wortes (DO, N) im N-ten Block in den Schreibdaten WDATA in. den Speicher während eines Zeitraumes zwischen dem Zeitpunkt ti und dem Zeitpunkt t2 geschrieben. Seine Adresse ist (m, n), wenn man annimmt, daß der Wert der signifikanteren Adresse m und der Wert der weniger signifikanten Adresse η beträgt. In einem solchen Fall erhält der Viert des Ausgangssignales 0UT13 des Zählers 13 den Wert m signifikanteren Adresse und der des Ausgangssignales 0

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des Zählers 12 den Wert η der weniger signifikanten Adresse und damit ist die_; Adresse (7d, O). Die Daten des nächsten Wortes (Dl, N - d) werden in die Adresse (7d, 1) geschrieben. In gleicher Weise wird danach die Adresse der weniger· signifikanten drei Bits nacheinander um Eins für jedes Wort erhöht und die Daten des Wortes D2 bis D7 werden in die durch das Ausgargssignal 0UT13 des Zählers 13 und das Ausgangssignal OUT:2 des Zählers 12 bestimmte Schreibadresse geschrieben. Wenn das Einschreiben der Daten der acht Wörter zum Zeitpunkt t3 abgeschlossen ist, wird das Taktsignal WB angelegt. Daher wird der Zählwert des Zahlers 13 um Eins erhöht und die signifikantere Adresse m erhält den Wert 7d + 1 und die Daten der entsprechenden Wörter im nächsten (N + l)-ten Block werden nacheinander eingeschrieben« Tatsächlich erreicht nun der Zählwert des Zählers 13 in einem solchen Fall die obere Grenze und der Zählwert sowie die signifikantere Adresse m kehrt auf 0 zurück.

Nun soll die Funktionsweise der Leseadressierschaltung 102 unter Bezug auf das Zeitschaubild nach Fig. 5 beschrieben werden. Wenn zum Zeitpunkt ti das Taktsignal RB angelegt wird, wird der Zähler 15 rückgesetzt und dessen Ausgangssignal 0UT15 erhält den Wert 0. Als Folge davon erhält die weniger signifante Leseadresse den Wert 0. Andererseits besitzt der Zähler 13 einen Wert 7d, der anfänglich durch die Schaltung 19 zum Einstellen des Ausgangszustandes eingestellt wurde, und die signifikantere Adresse der Leseadressierschaltung 102 wird so eingestellt, daß sie um 7d im Vergleich mit der der Schreibadressierschaltung 101 verzögert ist. Daher hat immer dann, wenn die signifikantere Adresse der Schreibadressierschaltung 101 7d be.trägt, d_er signifikantere Lesezählwert MRCV, der durch den Zählwert des Zählers 17 und den Zählwert des Zählers 18 gebildet wird, den Wert 0. Genauer gesagt ist die Schaltung 19 zum

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Einstellen des Ausgangszustandes dazu da, einen Konflikt zwischen den Schreibadressen und den Leseadressen des Speichers zu vermeiden. Wäre die Schaltung 19 zum Einstellen des Ausgangszustandes nicht vorhanden, rann würden sowohl die Schreibadressen als auch die Leseadiessen von Zufallsadressen beim Einschalten einer Spannungsversorgung beginnen, wodurch eine Kombination der Lesedaten nicht normal geworden wäre. Wenn einmal der Anfangswert 7d durch die Schaltung 19 zum Einstellen des Ausgangszustandes eingestellt ist j laufen sowohl die Schreibadr-esse als auch Leseadresse im Speicher unter Einhaltung einer vorbestimmten Beziehung in dem Fall um, in dem die Schreib- und Lese-(frame)-Frequenzen die gleichen sind.

Wenn der Ladetakt LD an die Eingangsklemme He zum Zeitpunkt t4 angelegt wird, wird der Wert 0 in den Zähler 16 geladen. Daher wird die signifikantere Leseadresse m 0 und folglich die Leseadresse (0, 0). Zu dieser Zeit werden die Daten (DO, N - 7d), die 7d Blocks vor den Daten (DO, N) sind vom Speicher 40 gelesen, wie in Fig. 3 gezeigt ist.

Wenn zum Zeitpunkt t5 das Taktsignal RS angelegt wird, wird der Ausgang 0UT15 des Zählers 15 zu 1. Zur gleichen Zeit wird der Zähler 16 um Eins erhöht. Das bedeutet, daß die signifikantere Leseadresse m um d erhöh¹; wird. Dadurch wird die Leseadresse des Speichers zu (d, 1) Mnd die Daten (Dl, N - d - 6d) = (Dl, N - 7d) werden vom Speicher 40 ausgelesen.

In ähnlicher Weise werden danach die Zäh^werte der Zähler 15 und 16 du.rch den Takt RS nacheinander um Eins erhöht und die in der durch beide Zählerwerte bezeichneten Adresse gespeicherten Daten werden ausgelesen, wodurch die Wortan-

Ordnung des (N - 7d)-ten Fehlerkorrekturblockes, wie durch die Gruppe 5 in Fig. 1 gezeigt ist, schließlich erhalten wird.

Das Verschachteln wird fortlaufend durch Ausführen des oben beschriebenen Betriebes durchgeführt, wobei das Schreibsystem und das Lesesystem miteinander synchronisiert sind und die Taktphass so eingestellt ist, daß die Daten des Wortes D7 gelesen werden, nachdem sie eingeschrieben sind. Beim Beispiel ηεch Fig. 1 werden die Daten des in der Gruppe 3 gezeigten Blockes in die signifikantere Adresse 7d und danach die Daten des nächsten Blockes in die Adresse der signifikanteren Adresse 0 geschrieben, worauf die Daten (D7, N - 7d) der Leseadresse (7d, 7) gelesen werden und danach das Lesen der Daten (DO, N - 7d + 1) des vordersten Wortes des nächsten Fehlerkorrekturblockes von der Adresse (1, 0) beginnt, wobei das Entschachteln durch Umlauf des Speichers von 8 χ (7d + 1) Bits pro einem Bit durchgeführt werden kann, wobei 8 der weniger signifikanten Adressenzahl und 7d + 1 der signifikanteren Adressenzahl entspricht

(siehe Fig. 3). .-"...

Im voranstellenden wurde die Speicheradressiersteuerung beim Entschachteln beschrieben. Obwohl die Speicheradressiersteuerung beim Verschachteln von der vorangehenden Beschreibung leicht verstanden werden kann, soll im. folgenden zur Klärung sine kurze Beschreibung erfolgen.

Fig. 6 zeigt schematisch eine Speicherabbildung bzw. einen Speicherplan pro einem Bit in einem Wort beim Verschachteln. Es soll in ers te r. Linie der Unterschied von der Darstellung nach Fig. 3 beschrieben werden. Das Einschreiben von Daten erfolgt durch Halten der Reihenadressierung auf einem konstanten Wert und durch Ändern der Spaltenadressierung nach-

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einander von 0 bis 7. Das gleiche wird auch durch Erneuern der Reihenadressierung nacheinander durchgeführt. Sie sind die gleichen wie im Fall des Entschachteins. Die Figur zeigt einen Fall, bei dem die Daten (DO, N), (Dl, N), (D2, N), (D3, N), (D4, N), (D5, N), (D6, N) und (D7, N) aufeinanderfolgend in die Reihenadresse 7d und die Spaltenadressen 0 bis 7 geschrieben werden. Das Auslesen der Daten erfolgt durch Verändern der Spaltenadressierung am Eins nacheinander von 0 bis 7 jedesmal, wenn d von der Reihenädressierung beim Schreiben abgezogen wird. Das gleiche wird durch Erneuern der Reihenadressierung einzeln nacheinander durchgeführt. Die Figur zeigt einen Fall, in dem die Daten (DO, N), (Dl, N - d), (D2, N- 2d), (D3, N - 3d),' (D4, N - 4d), (D5, N - 5d), (D6, N - 6d) und (D7, N - d7) aufeinanderfolgend von den Adressen (7d, 0), (6d, 1), (5d, 2), (4d, 3)., (3d, 4), 2d, 5), (d, 6) und (0, 7) ausgelesen werden. Der in Gruppe 2 der Fig. 1 gezeigte Verzogerungsbetrag wird daher erhalten und das Verschachteln wird durchgeführt.

Um das beschriebene Verschachteln mit der in Fig. 2 gezeigten Adressiervorrichtung zu erreichen, kann anstelle des Zählers 16 ein Abwärtszähler verwendet werden. Damit sind die Einzelheiten der Funktionsweise der Adressiervorrichtung nach Fig. 2 beim Verschachteln durch Bezug wiederum auf die Fig. 4 und 5 und die Beschreibung in diesem Zusammenhang verständlich, wenn man die genannte Abwandlung in Betracht zieht.

In dem Fall, in dem das Verschachteln oüor Entschachteln, wie in Fig. 1 gezeigt, durchgeführt werden soll, beträgt die mindestens erforderliche Speicherkapazität pro einem Bit im Wort 28d Bits, die die Gesamtheit der entsprechenden

Verzögerungsbetr'äge O bis 7d sind, wogegen im Fall, in dem die herkömmliche Adressiervorrichtung nach Fig. 2 verwendet werden soll, eine Speicherkapazität von 8 χ (7d + 1) Bits pro einem Bit in. Wort, wie oben beschrieben wurde, erforderlich ist, d.h., es war eine das Zweifache der mindestens erforderlichen Speicherkapazität betragende Speicherkapazität erforderlich und damit unwirtschaftlich.

Es war daher Aufgabe der Erfindung, ein Speicheradressierverfahren sowie eine Einrichtung dafür zu schaffen, das bzw. die in der Lage ist, das Verschachteln oder Entschachteln mit einem Speicl er durchzuführen, dessen Kapazität nahe einer in dem Fall, in dem Daten unter Verwendung eines Speichers verschachtelt oder entschachtelt werden sollen, mindestens erforderlichen Speicherkapazität liegt.

Diese Aufgabe wird durch ein Speicheradressierverfahren, der eingangs genannten Art gelöst, das gemäß der Erfindung gekennzeichnet ist durch die Merkmale des kennzeichnenden Teiles des Anspiuches 1.

Bei der vorliegenden Erfindung wird das Einschreiben der Daten in den Speicher gemäß den folgenden Schritten durchgeführt. Zunächst wird der vorbestimmte ganzzahlige Wert B aufeinanderfolgend zur Spaltenadresse addiert, während der vorbestimmte positive ganzzahlige Wert A der Reihenadresse beibehalten wird. Wenn die Spaltenadresse den vorbestimmten positiven ganzzihligen Wert C erreicht, dann wird der vorbestimmte ganzzahlige Wert D von der Reihenadresse abgezogen. Danach wird jedesmal, wenn de<r vorbestimmte ganzzahlige Wert E von der Reihenadresse abgezogen wird, in Übereinstimmung damit der genannte vorbestimmte ganzzahlige Wert B nachfolgend von der Spaltenadresse abgezogen. Dasselbe wird

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durchgeführt, während die Reihenadresse eine nach der anderen erneuert wird. Ferner wird das Lesen der Daten aus dem Speicher gemäß den folgenden Schritten durchgeführt. Zunächst wird der vorbestimmte Wert F von dem oben genannten vorbestimmten ganzzahligen Wert A abgezogen und danach wird der oben genannte vorbestimmte gan^s zahl ige Wert E nachfolgend zu der so gewonnenen Reihenadresse addiert, während in Übereinstimmung damit der oben genannte vorbestimmte ganzzahlige Wert B nachfolgend zur Spaltenadresse addiert wird. Danach wird, wenn die Spaltenadres^e den oben genannten vorbestimmten ganzzahligen Wert C erreicht, der oben genannte ganzzahlige Wert G von der Reihenadresse abgezogen. Darauffolgend wird, während die Reihenadresse auf dem vorbestimmten positiven ganzzahligen Wert H gehalten wird, der oben genannte vorbestimmte ganzzahlige Wert B nachfolgend von der Spaltenadresse abgezogen. Dasselbe wird durchgeführt, während die Reihenadresse eine nach der anderen erneuert wird. Damit wird erfindungsgemä.; das Speicheradressierverfahren in einer sogenannten gefalteten Weise erreicht und man hat daher in dem Fall, in dem Daten unter Verwendung eines Speichers verschachtelt oder entschachtelt werden sollen, festgestellt, daß d-'.e Speicherkapazität im Vergleich zu einem Fall, in dem eine herkömmliche Adressiervorrichtung verwendet wird, halbiert werden kann.

Es ist damit ein Hauptvorteil der Erfindung, daß im Fall, in dem Daten unter Verwendung eines Speichers verschachtelt oder entschachtelt werden sollen, eine Speicherkapazität verwendet werden kann, die etwa die Hälfte der einer herkömmlichen Adressiervorrichtung beträgt. Genauer gesagt ist es möglich, das Verschachteln oder Entschachteln mit einer Speicherkapazität nahe einer mindestens erforderli-

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chen Speicherkapazität durchzuführen.

Ein weiterer Vorteil der Erfindung liegt in der Wirtschaftlichkeit, einer kleinen Ausführung und einer Verringerung des Leistungsve;.brauches aufgrund der Verwendung einer gegenüber der herkömmlichen etwa halbierten Speicherkapazität .

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen der Erfindung im Zusammenhang mit den Figuren. Von den Figuren zeigen:

Fig. 1 die Darstellung eines Datenformates zur Erläuterung des Vorgehens beim Verschachteln und Entschachteln, das den Stand der Technik darstellt;

Fig. 2 ein Blockschaltbild einer herkömmlichen Speicheradressiervorrichtung zur Durchführung des Entschachtelns;

Fig. 3 eine schematische Darstellung eines Speicherplanes bzw. einer Speicherabbildung pro einem bit in einem Wort beim Durchführen des Verschachtelns;

Fig. 4 ein Zeitschaubild zur Erläuterung der Betriebsweise der Schreibadressierschaltung;

Fig. 5 ein Zeitschaubild zur Erläuterung der Betriebsweise der Leseadressierschaltung;

Fig. 6 eine schematische Darstellung eines Speicherplanes bzw. einer Speicherabbildung pro einem Bit in einem Wort beim Durchführen des Verschachtelns;

Fig. 7 ein Blockschaltbild einer Ausführungsform der Erfindung;

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Fig. 8 eine Darstellung der Einzelhexten der Torschaltung und der in Fig. 7 gezeigten Steuerschaltung;

Fig. 9 ein Zeitschaubild zur Erläuterung der Betriebsweise der Torschaltung und der Steuerschaltung;

Fig.10 ein Blockschaltbild eines Subtrahiergliedes;

Fig.11 ein Blockschaltbild einer Schaltung zum Einstellen des Ausgangszustandes;

Fig.12 eine schematische Darstellung eines Speicherplanes bzw. einer Speicherabbildung pro einem Bit in einem Wort beim Durchführen des Entschachteins;

Fig.13 ein Zeitschaubild zur Erläuterung der Betriebsweise der Schreibadressierschaltung;

Fig.14 ein Zeitschaubild zur Erläuterung der Betriebsweise der Leseadressierschaltung;

Fig.15 ein Zeitschaubild zur Erläuterung der Betriebsweise eines Selektors;

Fig.16 bis 18 schematische Darstellungen von Speicherplänen bzw. Speicherabbildungen in dem Fall, in dem andere Adressierverfahren beim Durchführen des Entschachtelns verwendet werden;

und

Fig.19 bis 22 schematische Darstellungen von Speicherplänen bzw. Speicherabbildungen beim Durchfuhren des Verschachtelns.

Fig. 7 stellt ein Blockschaltbild einer Ausführungsform der Erfindung dar. Kurz zusammengefaßt enthält die Ausführungsform eine Schreibadressierschaltung 20 zur Bestimmung der Adressen beim Einschreiben der Daten in einen Speicher 40, eine Schaltung 50 zum Einstellen des Ausgangs- bzw. Anfangs-

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zustandes, die mit der oben genannten Schreibadressierschaltung 20 zur Bereitstellung einer anfänglichen Lesereihenadresse gekoppelt ist, eine mit der oben genannten Schaltung 50 zum Einstellen des Anfangszustandes gekoppelte Leseadressierschaltung 30 zur Bestimmung der Adressen beim Lesen der Daten aus dem Speicher 40 und einen mit der Schreibadressierschaltung 20 und der Leseadressierschaltung 30 zur Verbindung eines dieser beiden mit dem Speicher 40 gekoppelten Wähler bzw. Selektor 14. Die Schreibadressierschaltung 20 enthält eine erste Adressiereinrichtung zum Addieren eines vorbestimmten giizzahligen Wertes B nacheinander zu den Spaltenadressen, während die Reihenadresse auf einem vorbestimmten ganzzahligen Wert A gehalten wird, eine zweite Adressiereinrichtung, die darauf, daß die Spaltenadresse einen vorbestimmten positiven ganzzahligen Wert C erreicht, damit reagiert, daß sie einen vorbestimmten ganzzahligen Wert D von der Rsihenadresse abzieht, und eine dritte Adressiereinrichtung zum Abziehen eines vorbestimmten ganzzahligen Wertes E racheinander von der Reihenadresse, während der oben genannte vorbestimmte ganzzahlige Wert B von der Spaltenadresse in Übereinstimmung damit nacheinander abgezogen wird. Die Leseadressiereinrichtung 30 enthält eine vierte Adressiereinrichtung zum Addieren des oben genannten vorbestimmten ganzzahligen Wertes E nacheinander zur oben genannten anfänglichen Lesereihenadresse, während nacheinander der oben genannte vorbestimmte Wert B zur Spaltenadresse in Übereinstimmung damit addiert wird, eine fünfte Adressiereinrichtung, die darauf, daß die Spaltenadresse · den oben genannten vorbestimmten ganzzahligen Wert C er— reicht, damit antwortet, daß sie einen vorbestimmten ganzzahligen Wert G von der Reihenadresse abzieht, und eine sechste Adressiereinrichtung zum Abziehen des oben genannten vorbestimmten ganzzahligen Wertes B nacheinander von der

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Spaltenadresse, während die Reihenadresse auf einem vorbestimmten positiven ganzzahligen Wert H gehalten wird.

Im folgenden soll der Aufbau und die Betriebsweise der in Fig. 7 gezeigten Adressiereinrichtung beschrieben werden. Fig. 7 ist ähnlich der Fig. 2 und zeigt ein Blockschaltbild zur Durchführung des Entschachteins. Das Verschachteln wird anschließend daran beschrieben.

Die Schreibadressierschaltung 20 enthält eine Torschaltung 21, einen Zähler 22, eine Steuerschaltung 23, Zähler 24 bis 26 und ein Subtrahierglied 27. Der Torschaltung 2.1 werden ein Takt bzw. Taktsignal WS und die Ausgangssignale A und B der Steuerschaltung 23 zugeführt. Die Torschaltung 21 weist zwei OR- Gatter 211 und 212 auf, die weiter unten unter Bezug auf Fig. 8 beschrieben werden. Der Zähler 22 enthält einen Aufwärts- und Abwärtszähler mit einem Zwei-Bit-Ausgang und empfängt ein Ausgangssignal G der Torschaltung 21 an einer Additionseingangsklemme UP und das andere Ausgangssignal D an einer Subtraktionseingangsklemme DN. Dem Rücksetzanschluß R des Zählers 22 wird ein Takt bzw. Taktsignal WB zugeleitet. Der Zähler 24 weist einen Vier-Bit-Zähler auf und schaltet in Antwort auf das Taktsignal WB weiter. Sein Anfangszustand wird durch die Schaltung 50 zum Einstellen des Anfangszustandes eingestellt. Der Zähler

25 empfängt das Übertrags-Ausgangssignal des Zählers 24 und wird in Antwort auf das Ausgangssignal der Schaltung 50 zum Einstellen des Anfangszustandes voreingestellt. Der Zähler

26 empfängt das Ausgangssignal D von der Torschaltung 21 an einer Subtraktionseingangsklemme DN und wird mit dem Ausgangssignal des Zählers 25 als parallelem Ladeeingang versorgt. Der Zähler 26 reagiert auf jedes Anlegen der, Schreibladetaktsignales (im folgenden als Taktsignal WL bezeichnet), das er über die Eingangsklemme Hi erhält, damit, daß

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er mit dem Ausgangssignal vom Zähler 25 geladen wird. Das Subtrahierglied 27 führt eine Subtraktion von dem von den Ausgangssignalen der Zähler 24 und 26 erreichten Werte vom Wert 0, wenn der Ausgang A der Steuerschaltung 23 auf hohem Pegel liegt, und vom Wert 4d + 1 durch, wenn dessen Ausgang A auf niedrigem Pegel liegt. Das Ausgangssignal vom Zähler 22 wird dem Selektor 14 als die Schreibadressdaten von η Bits und das Ausgangssignal vom Subtrahierglied 27 dem Selektor 14 als Schreibadressdaten von m Bits zugeführt. Demgemaß wird beim Speicher 40 die Schreibadresse der weniger signifikanten zv.ei Bits durch den Zählwert des Zählers 22 und die signifikantere Schreibadresse durch das Ausgangssignal des Subtrahiergliedes 27 bestimmt.

Die Leseadressierschaltung 30 besitzt den gleichen Aufbau wie die Schreibadressierschaltung 20 und enthält eine Torschaltung 31, einen Zähler 32, eine Steuerschaltung 33, Zähler 34 bis 36 und ein Subtrahierglied 37. Das Subtrahierglied 37 dient cazu, von dem durch die Ausgangssignale der Zähler 34 und 36 erreichten Wert in dem Fall, in dem der Ausgang A der Steuerschaltung 33 den Wert einer logischen Eins besitzt, den Wert 0 und in dem Fall, in dem der Ausgang A der Steuerschaltung 33 den Wert einer logischen Null besitzt, den Wert 3d + 1 abzuziehen. Da der Aufbau der übrigen Teile der gleiche ist wie der der Leseadressierschaltung 20, erübrigt sich eine genauere Beschreibung.

Bevor mit einer detaillierten Beschreibung der Betriebsweise der Schreibadressierschaltung 20 und der Leseadressierschaltung 30 begonnen wird, sollen der Aufbau und die Betriebsweise jeweils der Torschaltung 21, der Steuerschaltung 23, des Subtrahiergliedes 27 und der Schaltung 50 zum Einstellen des Anfangszustandes beschrieben werden.

Fig. 8 ist ein detailliertes Blockschaltbild der in Fig. 7 gezeigten Torschaltung 21 und Steuerschaltung 23. Zunächst soll ein spezifischer Aufbau der Steuerschaltung 23 dargestellt werden. Ein NAND-Gatter 231 ist so geschaltet, daß es als Eingangssignal das Ausgangssignal 0UT22 des Zählers

22 empfängt, und liefert ein Ausgangssignal vom Wert einer logischen Null oder vom niedrigen Pegel, wenn "3", d.h. "11" in Binärdarstellung ,angelegt wird. Das OR-Gatter 232 erhält das Ausgangssignal des NAND-Gatters 231 und das Taktsignal WS und liefert das Ausgangssignal F zur Takteingangsklemme T des D-Flip-Flops 233. Das Taktsignal WB wird an die Rücksetzklemme R des D-Flip-Flops 233 angelegt. Die Eingangsklemme D des D-Flip-Flops 233 ist mit der Spannungsquelle V verbunden. Das invertierte Ausgangssignal A von der Invertierausgangsklemme Q des D-Flip-Flops 233 und das Ausgangssignal E vom NAND-Gatter 231 werden einem NAND-Gatter 234 zugeleitet.

Unter Bezug auf die Fig. 8 und 9 soll nun die Betriebsweise der Torschaltung 21 und der Steuerschaltung 23 beschrieben werden. Fig. 9 stellt ein Zeitschaubild '2Ur Erläuterung der Betriebsweise der Torschaltung 21 und der Steuerschaltung

23 dar.

Wenn das Taktsignal WB zum Zeitpunkt ti einen niedrigen Pegel annimmt, dann werden der Zähler 22 und das D-Flip-Flop 233 rückgesetzt. Daher nehmen sowohl das Ausgangssignal E des NAND-Gatters 231 als auch das invertierte Ausgangssignal A des D-Flip-Flops 233 beide einen höhen Pegel an und das Ausgangssignal B des NAND-Gatters 234 nimmt einen niedrigen Pegel an. Danach wird das Taktsignal WS über das OR-Gatter 211 der Additxonseingangsklemme UP des Zählers 22 zugeleitet.

Zum Zeitpunkt t6 nimmt der Wert des Ausgangssignales 0UT22 des Zählers 22 in Antwort auf den Abfall des Ausgangssignales C des OR-Gr.tters 211 den Wert 3 und das Ausgangssignal E des NAND-Gatters 231 einen niedrigen Pegel an.

Zum Zeitpunkt t7 wechselt das invertierte Ausgangssignal A des D-Flip-Flopf 233 vom hohen Pegel zum niedrigen Pegel in Antwort auf das Ausgangssignal F des OR-Gatters 232. Daher nimmt der Ausgang B des NAND-Gatters 234 während eines Zeitraumes vom Zeitpunkt t6 zum Zeitpunkt t3, wenn das nächste Taktsignal WB wechselt, einen hohen Pegel an und der Ausgang A des D-Flip-Flops 233 nimmt während einer Zeitspanne vom Zeitpunkt t7 zum Zeitpunkt t3 einen niedrigen Pegel an. Als Folge davon läßt das OR-Gatter 211 das Taktsignal WS während der Zeit zwischen dem Zeitpunkt ti und dem Zeitpunkt t6 angelegt bzw. durch. Das OR-Gatter 212 läßt das Taktsignal WS zwischen dem Zeitpunkt t7 und dem Zeitpunkt t3 angelegt bzw. durch. Damit wiederholt der Zähler 22 eine Be- . triebsweise, bei der das Ausgangssignal 0UT22 von 0 bis 3 aufwärts gezählt und der Zählwert 3 für einen Zeitraum zweier Taktsignale beibehalten wird, worauf das Ausgangssignal 0UT22 abwärts bis 0 gezählt wird.

Fig. 10 ist ein Blockschaltbild des Subtrahiergliedes 27. Das Subtrahierglied 27 enthält einen Addierer 271 von vier Bits, einen Addierer 272 von m - 4 Bits und einen Komplementsetzer 273. Den Addierer 271 wird das Ausgangssignal 0UT24 des Zählers 24 und dem Addierer 272 das Ausgangssignal 0UT26 des Zählers 26 zugeleitet. Das Ausgangssignal 0UT27 der Zähler 271 und 272 wird dem Selektor als Adressdaten von m Bits zugeführt. Der Komplementsetzer 273 dient dazu, ein im Subtrahie^glied 27 zu subtrahierendes Komplement d + IJ des Werkes 4d + 1 zu setzen, und liefert den Wert

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yj, wenn das Ausgangssignal A der Steuerschaltung 23 "1" ist, und ein Komplement j^4d + Ij , wenn das Ausgangssignal A der Steuerschaltung 23 "0" ist. Die Addierer 271 und 272 dienen dazu, den Wert 0 oder das Komplement £4d + Ij zu dem vom Ausgang 0UT24des Zählers 24 und dem Ausgang 0UT26 des Zählers 26 erreichten Wert zu addieren. Da die Adressen des Speichers umlaufen, wird jedoch in cem Fall, in dem das Additionsergebnis einen Übertrag aufweist, der Übertrag vernachläßigt. Damit dient das Subtrahiorglied 27 dazu, von dem durch die Ausgänge 0UT24 des Zählers 24 und 0UT26 des Zählers 26 erreichten Wert den Wert 0 abzuziehen, wenn der Ausgang A der Steuerschaltung 23 "1" ist, und den Wert 4d + abzuziehen, wenn der Ausgang A der Steuerschaltung 23 "0" ist. Das für das Subtrahierglied 27 gesagte gilt ebenfalls für das Subtrahierglied 37, mit der Ausn.ahme, daß der abzuziehende Wert 3d + 1 beträgt.

Fig. 11 stellt ein Blockschaltbild der Schaltung 50 zum Einstellen des Anfangszustandes dar. Die Schaltung 50 zum Einstellen des Anfangszustandes weist eine Nulldurchgangsdetektorschaltung 51, ein AND-Gatter 52 und einen Inverter 53 auf. Die Nulldurchgangsdetektorschaltjng 51 enthält ein !NAND-Gatter mit Eingangsklemmen von beis lielsweise m Bits. Die Nulldurchgangsdetektorschaltung 51 ist so geschaltet, daß sie den von den Ausgängen 0UT34 des 3ählers 34 und 0UT35 des Zählers 35 erreichten Wert von m Bits empfängt. Die Nulldurchgangsdetektorschaltung 51 liefert dem AND-Gatter 52 den Wert "1", wenn ihr Eingang 0 ist. Das Taktsignal RB (die negative Logik) wird dem Inverter 53 und das invertierte Taktsignal RB dem AND-Gatter 52 zugeführt. Damit liefert das AND-Gatter 52 den Wert "1" iimer dann, wenn der durch die Ausgänge 0UT34 des Zählers 34 und 0UT35 des Zählers 35 erreichte Wert Null ist und das Taktsignal RB

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angelegt ist. Das. Ausgangssignal "1" des AND-Gatters 52 wird den Zählern 24 und 25 zugeleitet, wobei der von den Ausgängen des Zahlers 24 und des Zählers 25 erreichte Wert anfänglich zwangsweise auf den Wert 7d festgesetzt wird.

Bevor mit einer detaillierten Beschreibung des Betriebes der in Fig. 7 gezeigten Adressierschaltung begonnen wird, soll eine Übersicht über ihre Betriebsweise unter Bezug auf Fig. 12 gegeben werden. Fig. 12 ist eine schematische Darstellung eines Speicherplanes bzw. einer Speicherabbildung pro einem Bit in einem Wort beim Entschachteln. Die signifikanteren Adressen wurden als Reihenadressen und die Adressen der weniger signifikanten zwei Bits als Spaltenadressen gewählt. Ein wesentlicher Unterschied von Fig» 3: liegt darin, daß die Spaltenadressen zwei Bits aufweisen.

Ein Dreieckszeichen bezeichnet die Schreibdaten und ein Kreiszeichen die Lesedaten. Das Einschreiben der Daten wird durch folgende Schritte durchgeführt. Zunächst wird die Spaltenadresse nacheinander um Eins von 0 bis 3 geändert, während die Reihenadresse auf einem vorbestimmten Wert,z.B.7d+l, gehalten wird. Die Figur zeigt einen Fall, in dem die Daten (DO, NO), (Dl, N- d), (D2, N - 2d) und (D3, N - 3d) nacheinander in die Reihenadresse 7d + 1 und die Spaltenadressen 3 bis 0 geschrieben werden. Wenn die Spaltenadresse den Wert 3 erreich ο, wird die Reihenadresse um 4d + 1 verringert. Danach wird die Reihenadresse nacheinander um d verringert, während die Spaltenadresse ebenfalls in Übereinstimmung damit schrittweise um Eins nacheinander von 3 bis 0 verringert wird. Die Figur zeigt einen Fall, in dem die Daten (D4, N - 4d) , (D5, N - 5d) , (D6, N - 6d) und (D7, N - 7d) nacheinander in die entsprechenden Adressen (3d, 3), (2d, 2), (d, 1) und (0, 0) geschrieben werden. Das oben beschriebene Vorgehen wird in gleicher Weise durchgeführt, während die Reihenadresse schrittweise um Eins erneuert

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wird. Das Lesen der Daten wird in den folgenden Schritten durchgeführt. Zunächst wird die Spaltenadresse schrittwiese um Eins von 0 bis 3 jedesmal, wenn d zu der durch Abziehen von 7d von der Reihenadresse beim Schreiben erhaltenen Reihenadresse addiert wird, verändert. Die Figur zeigt einen Fall, in dem die Daten (DO, N- 7d), (Dl N - 7d), (D2, N - 7d) und (D3, N - 7d) aufeinanderfolgend von den Adressen (1, 0), (d + I₉ 1), (2d + 1, 2) und (3d + 1, 3) gelesen werden. Wenn die Spaltenadresse den Wert 3 erreicht, wird von der Reihenadresse der Wert 3d + 1 abgezogen. Danach wird die Spaltenadresse schrittweise um Eins von 3 auf 0 verringert, während für die Reihenadresse 0 beibehalten wird. Die Figur zeigt einen Fall, in dem die Daten (D4, N - 7d), (D5, N - 7d), (D6, N - 7d) und (D7, N - 7d) aufeinanderfolgend von den Adressen (0, 3), (0, 2), (0, 1) und (0, 0) ausgelesen werden. Das gleiche Verfahren wie oben beschrieben wird ausgeführt, während die Reihenadressen eine nach der anderen erneuert werden. Daher wird der in der Gruppe 4 in Fig. 1 gezeigte Verzögerungsbetrag erhalten und das Entschachteln durchgeführt.

Im folgenden wird die Betriebsweise der in Fig. 7 gezeigten Adressiereinrichtung im Detail unter Bezug auf die Fig. 13 bis 15 beschrieben. Fig. 13 ist ein Zeitschaubild zur Erläuterung der Betriebsweise der Schreibadressierschaltung 20.

Fig. 14 ist ein Zeitschaltbild zur Erläuterung der Betriebsweise der Leseadressierschaltung 30. Fig. 15 ist ein Zeitschaubild zur Erläuterung der Betriebsweise des Selektors 14. Zunächst soll die Betriebsweise der Schreibadressierschaltung 20 in Verbindung mit dem Zeitschaubild nach Fig.

13 beschrieben werden.

Wenn das Taktsignal WB zum Zeitpunkt ti einen niedrigen Pegel annimmt, wird das Ausgangssignal OUT22 des Zählers 22

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zu 0. Zur gleichen Zeit wird der signifikantere Zählwert MWCV zur Bezeichnung der durch die Ausgänge der Zähler 24 und 25 erreichten signifikanteren Adresse m um 1 aufwärtsgezählt. Als Ergebnis wechselt der signifikantere Zählwert MWCV vom unmittelbar vorher angenommenen Wert, d.h. 7d, zu 7d + 1.

Wenn das Taktsignal WL mit niedrigem Pegel zum Zeitpunkt t8 angelegt wird, dann wird der Zähler 26 mit dem Wert des Zählers 25 geladen. Zu dieser Zeit beträgt der Ausgang A der Steuerschaltung 23 "1" (siehe Fig. 9) und der Subtrahent des Subtrahiergliedes 27 ist 0 und deshalb wird die Schreibadresse (7d +1, 0). Daher werden die Daten des Wortes (DO, N) im N-ten Block der Schreibdaten WDATA in die Adresse (7d + 1, 0) während der Zeitspanne des Zeitpunktes t8 und des Zeitpunktes t2 in die Adresse (7d + 1, 0) geschrieben.

Zum Zeitpunkt t2 nimmt der Zählwert im Zähler 22 beim Anstieg des Taktsignales WS den Wert 1 an. Daher werden die Daten des nächsten Wortes (Dl, N - d) in die Adresse (7d + 1,1) geschrieben. In ähnlicher Weise wird danach der Zählwert des Zählers 22 jedesmal, wenn das Taktsignal WS angelegt ist, nacheinander um Eins erhöht und die Adresse der weniger signifikanten.zwei Bits verändert sich.

Zum Zeitpunkt t7 nimmt der Ausgang 0UT22 des Zählers 22 den Wert 3 an. Dann wird, wie oben in Verbindung mit Fig. 9 beschrieben wurde, der Ausgang A der Steuerschaltung 23 zu "0" und der Subtrahent des Subtrahiergliedes 27 wird 4d + 1 und damit ändert sich die Adresse zu (3d, 3). Damit werden die Daten des Wortes (D4, N - 4d) in die Adresse (3d,3) geschrieben.

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Zum Zeitpunkt t9 wird das Taktsignal WS das Ausgangssignal D der Torschaltung 21 und wird an die Subtraktionseingangsklemme DN der Zähler 22 und 26 angelegt. Daher wird, wenn das Taktsignal WS vom niedrigen Pegel zum hohen Pegel wechseit, der Ausgang OUT 22 des Zählers 22 um 1 abwärts gezählt und dann, wenn die weniger signifikante Adresse um 1 abwärtsgezählt wird, wird der Wert des Zählers J6 ebenfalls um 1 abwärts gezählt, d.h. die signifikantere Adresse m wird um d verringert. Als Ergebnis werden die Daten des Wortes (D5, N- 5d) in die Adresse (2d, 2) geschrieben. In gleicher Weise werden danach die Daten des Wortes (D6, N - 6d) aufeinanderfolgend in die Adresse (d, 1) und die Daten des Wortes (D7, N - 7d) in die Adresse (0, 0) geschrieben. Damit wird das Einschreiben der Daten eines Blockes während eines Zeitraumes zwischen dem Zeitpunkt 1 und dem Zeitpunkt t3 abgeschlossen. Nach dem Zeitpunkt t3 wird der signifikantere Zählwert MWCV in gleicher Weise M±e bei der oben beschriebenen Betriebsweise um 1 erhöht, d.h. er wird 7d + 2, und das Einschreiben der Daten der entsprechenden Wörter des nächsten Blockes wird durchgeführt. Tatsächlich erreicht der Wert der Zähler 24 und 25 in einem solchen Fall die obere Grenze und der signifikantere Zählwert MWCV wechselt auf 0.

Im folgenden soll die Betriebsweise der Leseadressierschaltung 30 hauptsächlich in Verbindung mit dem Zeitschaubild nach Fig. 14 beschrieben werden.

Wenn das Taktsignal RB zum Zeitpunkt ti einen niedrigen Pegel annimmt, wird der Zähler 32 rückgesetzt und der Ausgang 0UT32 erhält den Wert 0. Gleichzeitig wi "d der durch die Ausgänge der Zähler 34 und 35 erreichte sip; i nif ikantere Lesezählwert MRCV um 1 aufwärts gezählt und der Wert ändert sich vom unmittelbar vorher vorliegenden Wert Ö nach 1.

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O Z. H U

Vergleicht man die signifikanteren Adressen m der Leseadressierschaltung 20 und der Schreibadressierschaltung 30, dann ist dann, wenn der signifikantere Lesezählwert MRCV 0 ist, der signifikantere Schreibzählwert MWCV mittels der Schaltung 50 zum Einstellen des Anfangszustandes auf den Wert 7d gesetzt (siehe die Darstellung in Fig. 11 und die entsprechende Beschreibung). Da bestimmt wurde, daß der Takt WB und der Takt RB dieselbe Frequenz aufweisen, dann wird dann, wenn der signifikantere Schreibzählwert MWCV den Wert 7d + 1 besitzt, der signifikantere Lesezählwert MRCV zu 1. Genauer gesagt zielt die Schaltung 50 zum Einstellen des Anfangszustandes darauf ab, einen Konflikt zwischen den Schreibadressen und den Leseadressen des Speichers zu vermeioan. Ohne die Schaltung 50 würden sowohl die Schreibadresse als auch die Leseadresse beim Einschalten der Spannungsversorgung von Zufallsadressen ausgehen und eine Kombination der Lesedaten bzw. gelesenen Daten würde nicht normal werden. Wenn mittels der Schaltung 50 ein Anfangswert 7d einmal eingestellt ist, führen sowohl die Schreibadressen als auch die Leseadressen einen Speicherumlauf unter Aufrechterhaltung einer vorbestimmten Beziehung dann durch, wenn die Schreib- und Leseblock-(frame) Frequenzen die gleichen sind.

Wenn das Ladetaktsignal LD an den Zähler 36 zum Zeitpunkt t4 angelegt wird, wird der Zähler 36 mit 0 vom Ausgang des Zählers 35 geladen. Da das Ausgangssignal A der Steuerschaltung 33 "1" beträgt und der Subtrahent des Subtrahiergliedes 37 zu dieser Zeit 0 ist, wird die bestimmte Adresse zu (1, 0). Die ■ aten in dem Fall, in dem die Adresse (1,0) ist, sind Daten des Blockes, der um 7d vor den bzw. früher als die Daten (DO, N) der Adresse (7d +1, 0) liegt, und daher werden die Ausgabedaten DATA vom Speicher 40 die Daten des Woi-tes (DO, N - 7d) .

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Zum Zeitpunkt t5 wird in Antwort auf das Ausgangssignal C der Torschaltung 31 der Ausgang OUT32 des Zählers 32 zu 1 und der Zählwert des Zählers 36 wird um 1 aufwärts gezählt, d.h. die signifikantere Adresse m wird um d aufwärts gezählt. Die zu dieser Zeit bestimmte Adresse wird (d + 1, l). Damit sind die vom Speicher 40 gelesenen Daten die Daten des Wortes (Dl, N - d - 6d) = (Dl, N- 7d). Eine derartige Operation wird wiederholt, bis die Daten des Wortes (D3, N - 7d) ausgelesen werden. Nach dem Zeitpunkt tlO wird in Antwort darauf, daß das Ausgangssignal A der Steuerschaltung 33 "0" wird, der Subtrahent des Subtrahiergliedes 37 zu 3d + 1. Daher wird die Adresse (0, 3) und die Daten des Wortes (D4, N - 7d) werden vom Speicher ausgelesen.

Zum Zeitpunkt tll wird nur der Zähler 32 um lediglich 1 abwärts gezählt und die Adresse wird (0, 2). Die Daten des durch die Adresse (0, 2) bestimmten Wortes (D5, N - 7d) werden vom Speicher ausgelesen. Danach wird ebenso jedesmal, wenn das Taktsignal RS angelegt wird, der Wert im Zähler 32 abwärts gezählt und die Daten des Wortes (D6, N - 7d) und die Daten des Wortes (D7, N - 7d) werden nacheinander ausgelesen.

Zum Zeitpunkt tl2 ist das Auslesen der acht Worte des (N - 7d)— ten Fehlerkorrekturblockes beendet.

Fig. 15 ist ein Zeitschaubild zur Erläuterung der Betriebsweise des Selektors 15. Der Selektor 15 antwortet auf das an die Eingangsklemme Hf angelegte Wählsignal SL damit, dem Speicher 40 wahlweise entweder die hchreibadressen WAD oder die Leseadressen RAD zuzuführen. Sc werden beispielsweise in dem Fall, in dem das Wählsignal· SL auf hohem Pegel liegt, die Schreibadressen WAD gewählt und über die Ausgangsklemme Hg dem Speicher 40 als die bestimmten bzw. ge-

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wählten Adressen SAD des Speichers zugeleitet. Immer, Wenn andererseits das Wählsignal SL auf niedrigem Pegel liegt, werden die Leseädressen RAD gewählt und über die Ausgangsklemme 11g dem Speicher 40 als die bestimmten Adressen SAD des Speichers zugeführt. Da die Speicheradressen SAD im Fall der Wahl entweder der Schreibadressen WAD oder der Leseadressen RAD anhand von Fig. 15 leicht verständlich sind, soll hier auf eine detaillierte Beschreibung verzichtet werden. Wählt man für das Taktsignal WB und das Taktsignal RB den gleichen Zeitabstand, ferner für das Taktsignal WS und das Taktsignal RS ebenfalls den gleichen Zeitabstand und wählt man die Schreibadressen WAD oder die Leseadressen RAD in Antwort auf das Wählsignal, wie es in Fig. 15 gezeigt ist, dann kann cas Entschachteln fortlaufend gestaltet werden.

Nun ist in dem Fall, in dem das Entschachteln durchgeführt werden soll, das Speicheradressierverfahren nicht auf die vorstehend angegebenen Beispiele beschränkt. Daher sollen andere Adressierverfahren im folgenden kurz beschrieben werden.

Die Fig. 16 bis 18 zeigen schematisch Speicherpläne bzw. Speicherabbildungen in dem Fall, in dem andere Adressierverfahren beim Entschachteln verwendet werden. Ein Dreieckszeichen bezeichnet die Schreibdaten und ein Kreiszeichen die Lesedaten.

Im Fall des Beispieles von Fig. 16 wird das Einschreiben der Daten in folgern en Schritten durchgeführt. Zunächst wird die Spaltenadresoierung jeweils nacheinander um 1 von 3 auf 0 geändert, während die Reihenadresse auf einem vorbestimmten Wert, beispielsweise 7d + 1, gehalten wird. Wenn dann die Spaltenadresse den Wert 0 erreicht, wird die Reihenadresse

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um 4d + 1 verringert. Danach wird die Reihenadresse nacheinander um d verringert, während die Spaltenadresse in Übereinstimmung damit nacheinander um 1 von O auf 3 erhöht wird. Das gleiche Verfahren wird durchgeführt, während die Reihenadresse eine nach der anderen erneuert wird. Das Lesen der Daten wird in folgenden Schritten durchgeführt. Zunächst wird d zu der Reihenadresse hinzuaddiert. die dadurch gewonnen wird, daß 7d von der Reihenadresse beim Schreiben abgezogen wird, während die Spaltenadresne damit übereinstimmend nacheinander um 1 von 3 auf 0. geändert wird. Wenn die Spaltenadresse den Wert 0 erreicht hat, wird die Reihenadresse um 3d + 1 verringert. Danach wird die Spaltenadresse nacheinander um 1 von 0 auf 3 erhöht, während für die Reihenadresse der Wert 0 beibehalten wird. Das gleiche Verfahren wird durchgeführt, während die Reihenadresse eine nach der anderen erneuert wird. Das oben beschriebene Adressierverfahren kann bei der Adressiervorrichtung nach Fig. verwendet werden, wenn geringfügige Abwandlungen, die im folgenden aufgeführt werden, vorgenommen werden:

(1) In den Zählern 22 und 32 werden die Additionseingangsklemme UP und die Subtraktionseingangsklemme DN ausgetauscht,

(2) Die Rücksetzklemmen R der Zähler 22 und 32 sind nicht erforderlich und beide Zähler werd ;n in Antwort auf die Taktsignale WB und RB auf den Wert 3 gesetzt.

(3) Anstelle eines in den Steuerschalcungen 23 und 33 enthaltenen NAND-Gatters zum Erfassen des Wertes 3 wird ein OR-Gatter zum Erfassen des Wertes 0 verwendet.

Beim Beispiel nach Fig. 17 wird das Einschreiben der Daten in folgenden Schritten durchgeführt. Zunächst wird die Reihenadresse von 7d nacheinander um d verringert, während die Spaltenadresse damit übereinstimmend nacheinander um von 0 auf 3 erhöht wird. Wenn die Spaltefiadre.^r>:;u den Wert erreicht, wird die Reihenadresse um 3d + 1 erhöht. Danach

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wird die Spaltenadresse nacheinander um 1 von 3 auf 0 verändert, während für die Reihenadresse der Wert 7d + 1 beibehalten wird. Das gleiche Verfahren wird durchgeführt, während die Reihenadresse eine nach der anderen erneuert wird. Das Lesen der Daten geschieht, in folgenden Schritten. Zunächst wird die Spaltenadresse nacheinander um 1 von 0 auf 3 geändert, während für die Reihenadresse der Wert 0 beibehalten wird. Wenn die Spaltenadresse den Wert 3 erreicht, wird die Reihenadresse um 4d + 1 erhöht. Danach wird die Reihenadresse nacheinander um d erhöht, während die Spaltenadresse in Übereinstimmung damit nacheinander um 1 von 3 auf 0 verringert wird. Das gleiche Verfahren wird durchgeführt, während die Reihenadressierung eine nach der anderen erneuert wird. Um das oben beschriebene Adressierverfahren bei Verwendung der in Fig. 7 gezeigten Adressiervorrichtung durchfünren zu können, können die folgenden geringfügigen Abwandlungen vorgenommen werden:

(4) Der Ausgang C der Torschaltung 21 wird an die Subtraktionseingangsklemme DN des Zählers 26 gelegt. (5) Der Ausgang D der Torschaltung 31 wird an die Additionseingangsklemme UP des Zählers 36 gelegt.

Im Fall des Beispieles nach Fig. 18 erfolgt das Schreiben der Daten in folgenden Schritten. Zunächst wird die Reihenadresse von 7d nacheinander um d verringert, während die Spaltenadresse damit übereinstimmend nacheinander um 1 von 3 auf 0 verringert wird. Wenn die Spaltenadresse den Wert 0 erreicht, wird' die Reihenadresse um 3d + 1 erhöht. Danach wird die Spaltenadresse nacheinander um 1 von 0 auf 3 geändert, während für die Reihenadresse der Wert 7d + 1 konstant gehalten wird. Das gleiche Verfahren wird durchgeführt, wenn die Reihenedresse eine nach der anderen erneuert wird. Das Lesen der Daten wird in folgenden Schritten durchgeführt. Zunächst wird die Spaltenadresse nacheinander um 1

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von 3 auf 0 geändert, während die Reihenadresse auf dem Wert

0 gehalten wird. Wenn die Spaltenadresse den Wert O erreicht, wird die Reihenadresse um 4d + 1 erhöht. Danach wird die Reihenadresse nacheinander um d erhöht, während in Übereinstimmung damit die Spaltenadresse nacheinander um

1 von O auf 3 erhöht wird. Das gleiche Verfahren wird durchgeführt, wenn die Reihenadresse eine nach der anderen erneuert wird. Das oben beschriebene Adressierverfahren kann unter Verwendung der Adressiervorrichtuiig nach Fig. 7 und bei Durchführen der oben beschriebenen Abwandlungen (1) bis (5) durchgeführt werden.

Voranstehend wurde die Speieheradressier3teuerung beim Entschachteln im Detail beschrieben. Obwohl die Speicheradressiersteuerung beim Verschachteln aufgrund der obigen Be-Schreibung ebenfalls leicht verständlich sein wird, soll sie im folgenden zur Klarstellung kurz erläutert werden. Die Fig. 19 bis 22 sind schematische Darstellungen der Speicherpläne bzw. Speieherabbndungen im Fall des Verschachtelns. Ein Dreieckszeichen bezeichnet die Schreibdaten und ein Kreiszeichen die Lesedaten,

Im Beispiel nach Fig. 19 wird das Schreiben der Daten in folgenden Schritten durchgeführt. Zunächst wird die Spaltenadresse nacheinander um 1 von 0 auf 3 geändert, während die Reihenadresse bei d + 1 gehalten wird. Wenn die Spaltenadresse den Wert 3 erreicht, wird die Reihenadresse um 3d + verringert. Danach wird die Reihenadressa nacheinander um d erhöht, während damit übereinstimmend \±e Spaltenadresse nacheinander um 1 von 3 auf 0 verringert wird. Das gleiche Verfahren wird durchgeführt, wenn die Reihenadresse eine nach der anderen erneuert wird. Das Lesen der Daten wird in folgenden Schritten durchgeführt. Zunächst wird jedesmal, wenn von der Reihenadresse 7d + 1 beim Schreiben nach-

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einander eine Subtraktion von d erfolgt, die Spaltenadresse damit übereinstimmend nacheinander um 1 von 0 auf 3 geändert. Wenn die Spaltenadresse den Wert 3 erreicht, wird die Reihenadresse um 4d + 1 verringert. Danach wird die Spaltenadresse nacheinander um 1 von 3 auf 0 verringert, während für die Reihenadresse der Wert 0 beibehalten wird. Das gleiche Verfahren wird durchgeführt, wenn die Reihenadresse eine nach der anderen erneuert wird. Damit wird der in der Gruppe 2 in Fig. 1 gezeigte Verzögerungsbetrag erhalten und das Verschachteln durchgeführt. Das eben beschriebene Adressierverfahren kann mit der Adressiervorrichtung nach Fig. 7 durchgeführt werden, wenn die folgenden geringfügigen Abwandlungen vorgenommen werden. Bezüglich der Einzelheiten des Betriebes soll wieder auf die voranstehende Beschreibung unter Berücksichtigung dieser Abwandlungen hingewiesen werden. .

(1) Die Subtraktionseingangsklemme DN des Zählers 26 wird in die Additionseingangsklemme UP geändert.

(2) Die Additionseingangsklemme UP des Zählers 32 wird in die Subtraktionseingangsklemme DN geändert.

Im Fall des Beispieles nach Fig. 20 erfolgt das Schreiben der Daten in folgenden Schritten. Zunächst wird die Spaltenadresse nacheinander um 1 von 3 auf 0 geändert, während die Reihenadresse auf 7d + 1 gehalten wird. Erreicht die Spaltenadresse den Wert 0, dann wird die Reihenadresse um 3d + 1 verringert. Danach wird die Reihenadresse in aufeinanderfolgenden Schritten um d erhöht, während in Übereinstimmung damit die Spaltenadresse nacheinander um 1 von 0 auf erhöht wird. Das gleiche Verfahren wird durchgeführt, wenn die ReihenadresEϊ eine nach der anderen erneuert wird. Das Lesen der Daten erfolgt in folgenden Schritten. Zunächst wird jedesmal, wenn von der Reihenadresse 7d + 1 beim Schreiben in aufeinanderfolgenden Schritten eine Subtraktion um d

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erfolgt, die Spaltenadresse in Übereinstimmung damit nacheinander um 1 von 3 auf 0 ebenfalls gear. iert. Wenn die Spaltenadresse den Wert 0 erreicht, wird von der Reihenadresse der Wert 4d + 1 abgezogen. Danach wird die Spaltenadresse nacheinander um 1 von 0 auf 3 erhöht, während die Reihenadresse bei 0 gehalten wird. Das gleiche Verfahren wird durchgeführt, wenn die Reihenadresse eine nach der anderen erneuert wird. Das beschriebene Adressierverfahren kann unter Verwendung der Adressiervorrichtung nach Fig, 7 durchgeführt werden, wenn die im folgenden angeführten geringfügigen Abwandlungen erfolgen:

(3) Die oben genannten Abwandlungen (1) und (2) und die oben genannten Abwandlungen (1) bis (3) im Fall des Entschachtelns.

Beim Beispiel nach Fig. 21 erfolgt das Schreiben der Daten in folgenden Schritten. Zunächst wird die Reihenadresse von 0 nacheinander um d erhöht, während in Übereinstimmung damit die Spaltenadresse nacheinander um 1 von 0 auf 3 erhöht wird. Wenn die Spaltenadresse den Wert 3 erreicht, wird der Wert 4d + 1 zur Reihenadresse addiert. Danach wird die Spaltenadresse nacheinander um 1 von 3 auf 0 verändert, während für die Reihenadresse der Wert 7d + 1 beibehalten wird. Das gleiche Verfahren wird durchgeführt, wenn die Reihenadresse eine nach der anderen erneuert wird. Das Lesen der Daten wird in folgenden Schritten durchgeführt. Zunächst wird die Spaltenadresse nacheinander um . von 0 auf 3 geändert, während die Reihenadresse auf 0 gehalten wird. Wenn die Spaltenadresse den Wert 3 erreicht, tfird der Wert 3d + zur Reihenadresse addiert. Danach wird die Reihenadresse nacheinander um d verringert, während in Übereinstimmung damit die Spaltenadresse nacheinander um 1 von 3 auf 0 verringert wird. Das gleiche Verfahren wird durchgeführt, wenn die Reihenadresse eine nach der anderen erneuert wird.

Das beschriebene Adressierverfahren kann mit der Adressiervorrlohtung nach Fig. 7 unter den nun folgenden aufgeführten geringfügigen Abwandlungen durchgeführt werden:

(4) Die oben beschriebenen Abwandlungen (1) und (2) und die Abwandlungen (4) und (5) im Fall des Entschachteins.

Im Fall des Beispieles nach Fig. 22 erfolgt das Schreiben der Daten in folgenden Schritten. Zunächst wird die Reihenadresse von 0 nacheinander um d erhöht, während in Übereinstimmung damit die Spaltenadresse nacheinander um 1 von 3 auf 0 verringert wird. Wenn die Spaltenadresse den Wert erreicht, wird 4d + 1 zur Reihenadresse addiert. Danach wird die Spaltenadresse nacheinander um 1 von 0 auf 3 geändert, während die Reihenadresse bei 7d + 1 gehalten wird« Das gleiche Verfahren wird durchgeführt, wenn die Reihenadresse eine nacn der anderen erneuert wird. Das Lesen der Daten wird in folgenden Schritten durchgeführt. Zunächst wird die Spaltenadresse nacheinander um 1 von 3 auf 0 geändert, während die Reihenadresse auf 0 gehalten wird. Wenn die Spaltenadresse 0 erreicht, wird 3d -t- 1 zur Reihenadresse addiert. Danach wird die Reihenadresse nacheinander um d verringert, während in Übereinstimmung damit die Spaltenadresse nacheinander um 1 von 0 auf 3 erhöht wird. Das gleiche Verfahren wird durchgeführt, wenn die Reihenadresse eine nach der anderen erneuert wird. Das beschriebene Adressierverfahren kann mit der Adressiervorrichtung nach Fig. unter Berücksichtigung der im folgenden aufgeführten geringfügigen Abwandlungen durchgeführt werden:

(5) Die oben beschriebenen Abwandlungen (3) und (4).

Schließlich ermöglicht, wie beispielsweise aus einem Vergleich der Fig. 3 und 12 ersichtlich ist, die vorliegende Erfindung die Durchführung des Verschachtelns und Entschachtelns mit einer Speicherkapazität, die nur etwa die Hälfte derjenigen beträgt, die im Fall einer herkömmlichen Adressier-

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vorrichtung verwendet wird. Genauer gesagt war im Fall der Verwendung einer herkömmlichen Adressiervorrichtung eine Speicherkapazität von 8 χ (7d + 1) Bits pro einem Bit im Wort erforderlich, wie bereits beschrieben wurde. Gemäß
der vorliegenden Erfindung reicht jedoch eine Speicherkapazität von 4 χ (7d + 2) Bits pro einem Bit im Wort aus (wobei 4 der weniger signifikanten Adressenzahl und Vd + 2 der signifikanteren Adressenzahl entspricht, siehe Fig. 12). In dem Fall, in dem das Verschachtelt oder Entschachteln durchgeführt werden soll, beträgt die unbedingt erforderliche Speicherkapazität pro einem Bit im Wort 28 d Bits, was die Gesamtheit der entsprechenden Verzögerungsbeträge 0 bis 7d darstellt. Die vorliegende Erfindung ermöglicht daher die Durchführung des Verschachtelt und Entschachtelns mit einer Speicherkapazität, die nahe an der unbedingt erforderlichen Speicherkapazität liegt.

Claims

f. pill—1LHIf=^r—' PATENTANWALT DIPL.-PHYS. LUTZ H. PRÜFER ■ D-8OOO MÜNCHEN FO 19-2615 P/K/hu Mitsubishi Denki Kabushiki Kaisha, Tokyo / Japan Speicheradressierverfahren PATENTANSPRÜCHE

1.) Verfahren zur Bestimmung von Adressen eines Speichers durch Aufteilen der Speicheradressen in Reihenadressen der Reihenadressierung und Spaltenadressen der Spaltenadressierung,

dadurch gekennzeichnet, daß beim Schreiben der Daten in den Speicher die Schritte durchgeführt werden, daß ein vorbestimmter ganzzahliger Wert B in aufeinanderfolgender Weise zur Spaltenadresse addiert wird, während die Reihenadresse auf einen vorbestimmten positiven ganzzahligen Wert A gehalten wird,

ein vorbestimmter ganzzahliger Wert D von der Reihenadresse in Antwort darauf abgezogen wird, daß die Spaltenadresse einen vorbestimmten positiven ganzzahligen Wert C erreicht und

PATENTANWALT DIPL.-PHYS. LUTZ H.PRÜFER · D-800O MÜNCHEN 9O · WILt-ROIDERSTR. 8 · TEL. (089) 64064O

BAD ORIGINAL

in aufeinanderfolgender Weise ein vorbestimmter ganzzahliger Wert B von der Reihenadresse abgezogen wird, während der vorbestimmte ganzzahlige Wert B in Übereinstimmung damit in aufeinanderfolgender Weise von der Spaltenadresse abgezogen wird, und daß beim Lesen der Daten aus dem Speicher die Schritte, daß

- der vorbestimmte ganzzahlige Wert E in aufeinanderfolgender Weise zu der Reihenadresse addiert wird, die durch Abziehen eines vorbestimmten ganzzahligen Wertes F von dem vorbestimmten ganzzahligen Wert A erhalten wird, während in Übereinstimmung damit der vorbestimmte ganzzahlige Wert B in aufeinanderfolgender Weise zur Spaltenadresse addiert wird,

- ein vorbestimmter ganzzahliger Wert G von der Reihenadresse in Antwort darauf abgezogen wird, daß die Spaltenadresse den vorbestimmten ganzzahligen Wert C erreicht, und

- der vorbestimmte ganzzahlige Wert B in aufeinanderfolgender Weise von der Spaltenadresse abgezogen wird, während

die Reihenadresse auf einem vorbestimmten positiven ganzzahligen Wert H gehalten wird, durchgeführt werden.

2. Speicheradressierverfahren nach Anspruch 1,

dadurch gekennzeichnet, daß die vorbestimmten ganzzahligen Werte B, D, E, F und G jeweils positive Werte sind,

3. Speicheradressierverfahren nach Anspruch 1,

dadurch gekennzeichnet, daß die vorbestimmten ganzzahligen Werte D, E, F und G jeweils positive Werte sind und daß der vorbestimmte ganzzahlige Wert B ein negativer Wert ist.

4. Speicheradressierverfahren nach Anspruch 1,

BAD ORiGINAL

dadurch gekennzeichnet, daß die vorbestimmten ganzzahligen Werte E und F jeweils positive Werte und die vorbestimmten ganzzahligen Werte B, D und G jeweils negative Werte sind.

5. Speicheradressierverfahren nach Anspruch 1,

dadurch gekennzeichnet, daß die vorbestimmten ganzzahligen Werte B, E und F jeweils positive Werte und die vorbestimmten ganzzahligen Werte D und G jeweils negative Werte sind.

6. Speicheradressierverfahren nach Anspruch 1,

dadurch gekennzeichnet, daß die vorbestimmten ganzzahligen Werte B, D und G jeweils positive Werte sind, der vorbestimmte ganzzahlige Wert E ein negativer Wert und. der vorbestimmte ganzzahlige Wert F Null ist.

7. Speicheradressierverfahren nach Anspruch 1,

dadurch gekennzeichnet, daß die vorbestimmten ganzzahligen Werte D und G jeweils positive Werte und die vorbestimmten ganzzahligen Werte B und E jeweils negative Werte sind und daß der vorbestimmte ganzzahlige Wert F Null ist.

8. Speicheradressierverfahren nach Anspruch 1,

dadurch gekennzeichnet, daß der vorbestimmte ganzzahlige Wert F ein positiver Wert ist und daß die vorbestimmten ganzzahligen Werte B,D,E und G jeweils negative Werte sind.

9. Speicheradressierverfahren nach Anspruch 1,

dadurch gekennzeichnet, daß die vorbestimmten ganzzahligen Werte B und F jeweils positive Werte und die vorbestimmten ganzzahligen Werte D, E und G jeweils negative Werte sind.

10. Einrichtung zur Bestimmung von Adressen eines Speichers

mit Reihenadressen der Reihenadressierung und Spaltenadressen der Spaltenadressierung,
gekennzeichnet durch

eine Schreibadressiereinrichtung (20) zur Bestimmung der Adressen beim Schreiben der Daten in den Speicher, wobei die Schreibadressiereinrichtung (20)

eine erste Adressiereinrichtung (21 bis 23) zum aufeinanderfolgenden Addieren eines vorbestimmten ganzzahligen Wertes B zur Spaltenadresse beim Beibehalten der Reihenadresse auf einem vorbestimmten ganzzahligen Wert A,

eine zweite Adressiereinrichtung (27), die darauf, daß die Spaltenadresse einen vorbestimmten positiven ganzzahli gen Wert C erreicht, damit reagiert, daß sie einen vorbestimmten ganzzahligen Wert D von der Reihenadresse abzieht, und

eine dritte Adressiereinrichtung (21 bis 26) zum aufeinanderfolgenden Abziehen eines vorbestimmten ganzzahligen Wertes E von der Reihenadresse beim aufeinanderfolgenden Abziehen des vorbestimmten ganzzahligen Wertes B von der Spaltenadresse in Übereinstimmung damit aufweist, eine mit der Schreibadressiereinrichtung (20) gekoppelte Einrichtung zum Einstellen des Anfangszustandes (50) zum Abziehen eines vorbestimmten ganzzahligen Wertes F vom vor bestimmten ganzzahligen Wert A₉ um so eine

anfängliche Lesereihenadresse zu liefern, eine mit der Einrichtung (50) zum Einstellen des Anfangszustandes gekoppelte Leseadressiereinrichtung (30) zum Bestimmen der Adressen beim Lesen der Daten aus dem Speicher, wobei die Leseadressiereinrichtung (30) eine vierte Adressiereinrichtung (31 bis 36) zum aufeinanderfolgenden Addieren des vorbestimmten ganzzahligen Wertes E zur anfänglichen Lesereihenadresse beim aufeinanderfolgenden Addieren des vorbestimmten Wertes B zur Spaltenadresse in Übereinstimmung damit,

eine fünfte Adressiereinrichtung (37), die darauf, daß die Spaltenadresse den vorbestimmten ganzzahligen Wert C erreicht, damit antwortet, daß sie einen vorbestimmten ganzzahligen Wert G von der Reihenadresse abzieht und eine sechste Adressiereinrichtung (31 bis 33) zum aufeinanderfolgenden Abziehen des vorbestimmten ganzzahligen Wertes B von der Spaltenadresse beim Beibehalten der Reihenadresse auf einem vorbestimmten ganzzahligen Wert H aufweist, und eine mit der Schreibadressiereinrichtung (20) und der Leseadressiereinrichtung (30) gekoppelte Selektoreinrichtung(14)zur Auswahl entweder der Schreibadressiereinrichtung (20) oder der Leseadressiereinrichtung (30).

11. Speicheradressiereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß· die vorbestimmten ganzzahligen Werte B, D, E, F und G jeweils positive Werte sind.

12. Speicheradressiereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die vorbestimmten ganzzahligen Werte D, E, F und G jeweils positive Werte sind und daß der vorbestimmte ganzzahlige Wert B ein negativer Wert ist.

13. Speicheradressiereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die vorbestimmten ganzzahligen Werte E und F jeweils positive Werte und die vorbestimmten ganzzahligen Werte B, D und G jeweils negative Werte sind.

14. Speicheradressiereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die positiven ganzzahligen Werte B, E und F jeweils positive Werte und die vorbestimmten ganzzahligen Werte D und G jeweils negative Werte sind.

15. Speicheradressiereinrichtung nach Anspruch 10,

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dadurch gekennzeichnet, daß die vorbestimmten ganzzahügen Werte B, D und G jeweils positive Werte sind und daß der vorbestimmte ganzzahlige Wert E ein negativer Wert und der vorbestimmte ganzzahlige Wert F Null ist.

16. Speicheradressiereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die vorbestimmten ganzzahligen Werte D und G jeweils positive Werte und die vorbestimmten ganzzahligen Werte B und E jeweils negative Werte sind und daß der vorbestimmte ganzzahlige Wert F Null ist.

17. Speicheradressiereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß der vorbestimmte ganzzahlige Wert F ein positiver Wert ist und daß die vorbestimmten ganzzahligen Werte B, D, E und G jeweils negative Werte sind.

18. Speicheradressiereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die vorbestimmten ganzzahligen Werte B und F jeweils positive Werte und die vorbestimmten ganzzahligen Werte D, E und G jeweils negative Werte sind.