DE3318537A1

DE3318537A1 - Schnell arbeitender analog-digital-konverter

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Publication number: DE3318537A1
Application number: DE3318537A
Authority: DE
Inventors: Andrew Gordon Francis Bridgewater N.J. Dingwall; Victor Montvale N.J. Zazzu
Original assignee: RCA Corp
Current assignee: RCA Licensing Corp
Priority date: 1982-05-24
Filing date: 1983-05-20
Publication date: 1983-11-24
Also published as: GB2120881A; IT8321141A0; SE8302762L; CA1229171A; AU562623B2; IT8321141A1; SE8302762D0; NL8301811A; ES8404586A1; AU1461883A; DK228783D0; FR2527400A1; FR2527400B1; JPS58212222A; NZ204322A; DE3318537C2; DK228783A; GB2120881B; ZA833700B; ES522479A0

Description

RCA 784 39

RCA Corporation
New York, N.Y. 10020 V.St.A.

Schnell arbeitender Analog-Digital-Konverter

Die vorliegende Erfindung betrifft Analog-Digital-Konverter gemäß dem Oberbegriff des Patentanspruchs 1. Insbesondere betrifft die Erfindung Vergleicherschaltungen für schnell arbeitende oder sogenannte Parallel-

5 oder Blitz-Analog-Digital-Konverter.

Bei einem Blitz-Analog-Digital-Konverter (A/D-Konverter) wird ein Eingangssignal gleichzeitig mit einer größeren Anzahl von Referenzpotentialen verglichen. Ein Sechs-Bit-Konverter mit Überlauf erfordert 2 oder 64 gleichzeitige Vergleiche, ein Acht-Bit-Konverter erfordert 256 Vergleiche. Um einen Blitz-A/D-Konverter mit einer vernünftigen, d.h. wirtschaftlich tragbaren Schaltung realisieren zu können, verwendet man im allgemeinen verhältnismäßig einfache Vergleicherschaltungen. So ist beispielsweise aus der US-PS 3,676,702 (E.P. McGrogan, Jr.) eine Schaltung bekannt, welche zumindest für Sechs-Bit-Konverter mit Erfolg Anwendung gefunden hat. Bei dieser Schaltung werden zuerst ein Referenzpotential und dann ein Signalpotential alternierend an einen ersten Belag eines Summierkondensators angelegt. Der zweite Belag des Summierkondensators ist mit dem Eingang einer Inverterschaltung verbunden, die bei jedem Anlegen des Referenzpotentials selektiv auf ihren Auslösepunkt oder ihr Schwellenpotential vorgespannt wird. Man kann

auf diese Weise sehr kleine Differenzen zwischen dem Eingangssignal und dem Referenzsignal genau bestimmen, d.h. daß ein Eingangssignal das nur ganz wenig größer (kleiner) als das Referenzsignal ist, den Inverter negativ (positiv) umschalten läßt.

Die oben erwähnte bekannte Schaltungsanordnung arbeitet mit aus komplementären Feldeffekttransistoren (FET) bestehenden komplementären Torschaltungen, um dem Summierkondensator alternierend das Referenzpotential oder das Signalpotential zuzuführen. Komplementäre Transmissionsgatter oder Torschaltungen sollen dazu neigen, die Größe der Schaltimpulspotentiale zu verringern, die auf den Summierkondensator über Streu- oder andere unvermeidbare Kapazitäten gekoppelt werden, welche den Schalttransistoren oder Torschaltungen anhaften. Die komplementären Torschaltungen enthalten jeweils einen FET vom N-Typ (N-FET) und einen FET vom P-Typ (P-FET), die parallelgeschaltet sind und deren jeweilige Steuerelektroden gleichzeitig mit komplementären Signalen gleicher Amplitude angesteuert werden. Bei gleichartigen Verhältnissen werden etwaige Schaltiitipulssignale, die über den einen Transistor auf die Signalschaltung gekoppelt werden, durch die auf dem anderen Transistor beruhende Kopplung kompensiert oder ausgeschaltet.

Messungen an Blitz-A/D-Konvertern dieses Typs lassen jedoch vermuten, daß sich die Schaltimpulssignale nicht vollständig aufheben, da die Gate-Drain-Kapazitäten zwischen den selbstkompensierenden Transistoren nicht gleich sind. Eine Folge dieser unvollkommenen Kompensation besteht darin, daß Schaltspitzen auf die EingangsSignalleitung gekoppelt werden. Dies kann das Eingangssignal beeinträchtigen und dadurch wiederum entweder die Empfindlichkeit oder die Arbeitsgeschwindig-

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keit des Konverters beeinflussen. Man kann diesen Effekt durch Einschalten eines Trennverstärkers niedriger Impedanz in Reihe mit der Signaleingangsleitung und vor dem Vergleicher begegnen. Ein solcher Verstärker benötigt jedoch verhältnismäßig viel Siliziumfläche in einer integrierten MOS-Schaltung.

Ein zweiter Faktor,' der die Empfindlichkeit eines Blitz-A/D-Konverters begrenzt, hat seine Ursache in der Strombelastung der Referenzleiter oder des Referenzspannungsteilers, angenommen, das Eingangssignal sei niedrig. Ein solches Signal entlädt während des Vergleichszyklus im wesentlichen alle Summierkondensatoren. Die anschließende Aufladung der Summierkondensatoren während des nächsten Systemzyklus belastet dann die Referenzleiter entsprechend, wodurch Nichtlinearitäten eingeführt und die Zykluszeit des Konverters erheblich reduziert wird, oder bei fester Zykluszeit, die Empfindlichkeit des Konverters verringert wird.

Eingangssignale, die in der Nähe der Grenzen des Eingangssignal-Betriebsbereiches oder Nennbereiches liegen, müssen praktisch alle Summierkondensatoren aufladen oder entladen. Dies stellt relativ hohe Anforderungen an die Strombelastbarkeit der Eingangssignalquelle und neigt dazu, viele Eingangssignalschaltungen erheblich zu belasten. Diese Belastung beeinträchtigt ebenfalls die Arbeits- oder Konversionszeit des Systems oder macht zumindest einen Kompromiß hinsichtlich der erreichbaren Arbeitsgeschwindigkeit und -genauigkeit nötig.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, diese Nachteile zu vermeiden und einen Analog-Digital-Konverter der eingangs genannten Art so weiterzubilden, daß die Belastung der Referenzspannungsquelle verringert und eine bessere Isolation gegen Schaltspannungen

erreicht wird.

Diese Aufgabe wird bei einem Analog-Digital-Konverter der eingangs genannten Art durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.

Weiterbildungen und vorteilhafte Ausgestaltungen des erfindungsgemäßen A/D-Konverters sind Gegenstand von Unteransprüchen.

Ein Konverter gemäß einer Ausführungsform der Erfindung enthält also eine Mehrzahl von Vergleicherschaltungen mit jeweils einer Eingangsklemme; eine Mehrzahl von Kondensatoren, die jeweils zwischen die Eingangsklemme des Konverters und die Eingangsklemme eines zugehörigen Vergleichers geschaltet sind; eine Mehrzahl von inkrementell oder schrittweise ansteigenden Referenzspannungen; und Sätze von Schaltvorrichtungen. Die Sätze von Schaltvorrichtungen verbinden alternierend die betreffende Referenzspannung oder das Eingangssignal mit dem zugehörigen Kondensator. Um die Belastung der Referenzpotentiale zu verringern, ist zwischen die Eingangsklemme und die Schaltvorrichtungen eine Anordnung gekoppelt, die die maximale Auswanderung des Potentials der Kondensatoren begrenzt.

Die beschriebene Ausführungsform vermeidet die oben erwähnten Nachteile durch Begrenzung des Betrages der Ladung, die auf jeden vorgegebenen Summierkondensator über die Eingangssignalschiene verlagert werden kann und durch Trennung jedes Signaleingangsschalters von der Signaleingangsschiene durch entsprechende Reihenimpedanzen. Zwischen jeden Signaleingangsschalter und die Signaleingangsschiene ist ein Feldeffekttransistor (FET) geschaltet. Die Gate-Elektroden der FET's sind mit Gleichpotentialen vorgespannt, die entsprechend der

jeweiligen Position der FET's längs der Referenzspannungs- oder Widerstandsleiter zugeschnitten sind. Die FET's werden gezwungen, für gewisse Bereiche des Eingangssignals in Sourcefolgerbetrieb zu arbeiten, so daß die verschiedenen Summierkondensatoren sich nicht auf ein Potential aufladen oder entladen können, das das Gate-Gleichpotential des betreffenden FET's abzüglich des Schwellenwertpotentials des Transistors überschreitet, so daß also die Belastung der Wider-Standsleiter verringert wird. Die Drain-Source-Impedanz der jeweiligen FET's schirmen die Signaleingangsschiene gegen einen die Signaleingangsschalter begleitenden Taktdurchgriff ab.

Im. folgenden werden Ausführungsbeispiele der Erfindung unter Bezugnahme auf die Zeichnungen näher erläutert.

Es zeigen:

Figur 1 ein Blockschaltbild eines Sechs-Bit-Blitz-A/D-Konverters ;

Figur 2 ein Schaltbild einer mit Feldeffekttransistoren aufgebauten Vergleicherschaltung für einen Blitz-A/D-Konverter?

Figur 3 ein teilweise in Blockform gehaltenes Schaltbild einer Vergleicher-Torschaltungsanordnung, welche sperrende oder trennende FET's enthält, die in Reihe mit den Signaleingangstorschaltungen geschaltet sind, um das Ausmaß der Änderung der Kondensatorladung zu begrenzen und

Figur 4 ein Schaltbild einer Schaltungsanordnung zum Erzeugen von Gleichpotentialen für die Vorspannung der in Reihe geschalteten FET's der Schaltungsanordnung gemäß Figur 3.

In Figur 1 ist ein typischer Parallel- oder Blitz-Analog-Digital-Konverter (A/D-Konverter) dargestellt, der ein binäres Ausgangssignal aus sechs parallelen Bits Αφ bis A5 zu liefern vermag. Durch das Sechs-Bit-Ausgangssignal wird der Betriebs- oder Nennbereich in 64 oder 2 ansteigende Werte unterteilt. Hierzu wird eine bekannte Spannung von einer Zenerspannungs-Referenzschaltung 10 an einen linearen Widerstand 20 gelegt, von dem Potentiale an 64 gleich großen Intervallen abgegriffen wird. An den Abgriffen 1 bis 64 stehen also inkrementell oder stufenweise größere Referenzspannungen zur Verfugung. Die Eingangssignalspannung wird mit jeder der 64 abgegriffenen Referenzspannungen durch 64 Vergleicher 15 verglichen, die parallel arbeiten. Am Ausgang aller Vergleicher, die mit Referenzspannungsabgriffen verbunden sind, an denen eine Spannung kleineren Wertes als die Eingangsspannung liegt, wird einen ersten Zustand (z.B. "hoch") annehmen während der Ausgang der übrigen Vergleicher einen zweiten Zustand (z.B. "niedrig") annehmen.

Die Vergleicher 15 werden getaktet, so daß sie das Eingangssignal in vorgegebenen Intervallen vergleichen. Am Ende jeder Takt- oder Abgreifperiode werden die Ausgangszustände der Vergleicher in 64 entsprechenden parallelen Signalspeicherschaltungen 16 gespeichert.

• ·: V"ι * i :*_aJ ^o ι 000 /

Die gespeicherten Ausgangssignale werden 63 parallelen UND-Gliedern 17, die jeweils drei Eingänge aufweisen, zugeführt. Die UND-Glieder prüfen jeweils eine Dreiergruppe aufeinanderfolgender ansteigender Vergleicherzustände. Der jeweils mit dem obersten Vergleichersignal speicher verbundene Eingang jedes UND-Gliedes ist negiert. Die jeweiligen UND-Glieder liefern ein Ausgangssignal eines vorgegebenen Wertes (z.B. "hoch" oder "niedrig") nur dann, wenn zwei benachbarte Speicher, die mit dem betreffenden UND-Glied verbunden sind, das Siqnal "hoch" speichern und der nächsthöhere Speicher das Signal "niedrig" speichert. Bei einer solchen Anordnung liefert nur eines der 63 UND-Glieder ein Ausgangssignal des vorgegebenen Wertes für eine vorgegebene Eingangssignalprobe.

Beispielsweise wird das UND-Glied 17A das Ausgangssignal "hoch" nur dann liefern, wenn sich der Speicher 16A im zweiten Ausgangszustand (z.B. "niedrig") und die Speicher 16B und 16C beide in ihrem ersten Ausgangszustand (z.B. "hoch") befinden.

-13-

In diesem Falle erhält der durch einen Kreis bezeichnete invertierende Eingang des UND-Gliedes 17A das Signal "Niedrig", während die nichtinvertierenden Eingänge Signale des Wertes "Hoch" erhalten. Nur unter diesen

cUmständen wird das Ausgangssignal des UND-Gliedes 17A den Wert "Hoch" haben.

Die Ausgangsklemmen der UND-Glieder 17 sind einem programmierbaren Schaltwerk oder PLA 18 zugeführt, welches -JQ ein paralleles binäres Ausgangssignal aus sechs Bits Αφ bis A5 erzeugt, welches dem speziellen UND-Glied zugeordnet ist, das gerade ein Ausgangssignal des vorgegebenen Wertes liefert.

-JC₁In Fig.2 ist generell eine bevorzugte Ausführungsform einer Vergleicherschaltung für den A/D-Konverter dargestellt. Ein Teil des Referenzspannungsteilerwiderstandes oder Referenzleiter 20 (Fig. 1) ist durch einen Widerstand 30 dargestellt. An einem Abgriff 31 steht ein

2Qspezielles der vierundsechzig Referenzpotentiale zur Verfügung.

Der Vergleicher enthält einen komplementär symmetrischen oder CMOS-Inverter 45, der einen Transistor 40 vom

25P-Halbleitertyp und einem Transistor 42 vom N-Halbleitertyp, die in Reihe zwischen ein positives Potential V _D und Masse geschaltet sind. Der Inverter 45 hat eine Eingangsklemme 39 und eine Ausgangsklemme 41. Die Ausgangsklemme 41 des Inverters kann mit der Eingangsklemme 39

3Qselektiv durch einen Komplementärtransistorschalter 47 verbunden werden, der einen Transistor 43 vom P-Typ und einen Transistor 44 vom N-Typ enthält, die durch Steuersignale $ bzw. φ steuerbar sind. Dies bewirkt eine

Selbstvorspannung des Inverters in die Mitte seines Arbeitsbereiches oder auf seinen Schaltpunkt. Das Vorspannungspotential wird im Summierkondensator 38 gespeichert.

Während der Zeitspanne, in der das Ausgangspotential des Inverters 45 einer Klemme 41 auf die Eingangsklemme 3-9 und den Kondensator 38 rückgekoppelt wird, verbindet ein zweiter komplementärer Transistorschalter 48, der einen Transistor 34 vom P-Typ und einen Transistor.35 vom N-Typ enthält, die durch die Steuersignale $ bzw. φ gesteuert werden, selektiv das Referenzpotential am Punkt 31 mit einem Schaltungspunkt 32, der sich auf der anderen Seite des Summierkondensators 38 befindet. Die Schalter 47 und 48 schalten dann ab, wobei der Inverter 45 auf seinen Schaltpunkt vorgespannt bleibt und das Referenzpotential am Schaltungspunkt 32 gespeichert ist. Unmittelbar anschließend verbindet ein dritter, komplementärer Transistorschalter 49, der einen -Transistor 36' vom P-Typ sowie einen Transistor 37 vom N-Typ enthält, die durch Steuersignale $ bzw.«})¹ bzw. gesteuert sind, das Eingangssignal einer Klemme 33 mit dem Schaltungspunkt 32. Wenn das Eingangssignal größer oder kleiner als das Referenzpotential ist, wird die Potentialdifferenz über den Summierkondensator 38 aufv den Eingangsanschluß 39 des Inverters gekoppelt. Der ..^•Verstärkungsgrad des Inverters ist so hoch, daß'die kleinste Abweichung vom Selbstvorspannungspotential bewirkt, daß das Ausgangssignal entweder auf einen hohen Wert (Vin kleiner als Vref) oder einen niedrigen Wert (Vin größer als Vref) schaltet. Der Zustand des Ausgangssignals wird dem Eingang eines Signalspeichers 16 zugeführt, der den Ausgangszustand als Reaktion darauf daß das Steuersignal $ niedrig wird, speichert.

·

-V-

j Die obige Beschreibung der Schaltung und deren Funktion stellt einen vollständigen Signalabgreifzyklus der Vergleicherschaltung dar. Der Inverter spannt sich während jedes Zyklus selbst vor, wodurch Probleme hinsichtlicht der Stabilität infolge von Parameteränderungen weitgehend ausgeschaltet werden. Die Steuersignale φ und $ sind komplementäre Signale. Die Steuersignale φ' und φ sind im allgemeinen komplementäre Signale, die in Dauer und Phase den Signalen cj> bzw. c£ im wesentlichen gleichen. Die Dauer dieser Signale ist typischerweise so bemessen, daß die Schalter 47 und 48 öffnen können, bevor der Schalter 49 schließt, die Einrichtung ist jedoch selbst dann funktionsfähig, wenn sich die Impulse etwa überlappen.

-

Gemäß der vorliegenden Erfindung wird die Schalteranordnung durch Hinzufügen eines weiteren Feldeffekttransistors (FET) weitergebildet, der mit seiner Drain- und seiner Source - Elektrode in Reihe zwischen dem Schalter 49 und der Klemme 33 geschaltet ist. Die Gate-Elektrode des zustäzlichen FET wird durch ein Gleichpotential vorgespannt.

Fig. 3 zeigt Teile der Vergleicherschalteranordnung in einem Parallel-A/D-Konverter gemäß einer Ausführungs-.F^fiorm der Erfindung, die Schalter sind in fünf Kategorien oder Gruppen eingeteilt, die mit I bis V bezeichnet sind. Die Gruppen entsprechen im wesentlichen bestimmten Bereichen von Referenzpotentialen, an die die Schalter angeschlossen sind. Im Idealfall wäre jeder Schalter auf das jeweilige Referenzpötential , mit dem er verbunden ist, zugeschnitten, dies würde jedoch einen entsprechenden Aufwand an Hilfsschaltungen erfordern. Daß im dargestellten Falle fünf Gruppen gewählt wurden, ist also ganz 35

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willkürlich.

In Fig. 3 bedeuten die Schaltungselemente 50 bis 59 komplementäre FET-Torschaltungen ähnlich den Elementen 48 und 49 in Fig. 2. Die beiden Tore in jeder Schalteranordnung werden alternierend angesteuert, um zuerst das Referenzpotential und dann das Eingangspotential an den betreffenden Summierkondensator 38 anzulegen.

Zwischen eine Eingangsschiene 60 und die jeweiligen Eingangstorschaltungen in den Gruppen I und II ist ein Feldeffekt-Transistor vom N-Typ in Reihe geschaltet. Ein FET vom P-Typ ist in Reihe zwischen die Eingangsschiene 60 und die jeweiligen Eingangstor-Schaltungen in den Gruppen IV und V geschaltet und schließlich sind ein FET vom P-Typ sowie ein FET vom N-Typ parallel zueinander in Reihe zwischen die Eingangsschiene 60 und die jeweiligen Eingangstorschaltungen in der Gruppe III geschaltet. Transistören vom P-Typ werden bei den relativ positiven Abgriffen des Referenzspannungsteilers verwendet, während Transistoren des N-Typs bei den relativ negativen Abgriffen des Referenzspannungsteilers verwendet werden, so daß die Gate-Vorspannungspotentiale Vg bis V_₆ an Klemmen 67 bis 72 aus Potentialen erzeugt werden können, die im wesentlichen nicht positiver als Vp^i + ) bzw. negativer als V_REp(-) sind.

Man nehme beispielsweise an, daß die Transistoren 61 bis 66 Einrichtungen des Anreicherungstyps sind, wobei die Einrichtungen des N-Typs ein Schwellenwertpotential V_TH von +1 Volt und die Einrichtungen des P-Typs ein Schwellenwertpotential V™ von -1 Volt

in

haben. Es sei ferner angenommen, daß das Vorspannungs 35

T potential V_ß1 das Referenzpotential am Abgriff 91 des Referenzspannungsteilers um mindestens ein

■ Schwellenwertpotential überschreitet, daß das Vorspannungspotential V„₂ das Referenzpotential am Abgriff 92 um mindestens ein Schwellenwertpotential überschreitet und das Vorspannungspotential V₀₀ das

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Referenzpotential am Abgriff 93 des Referenzspannungsteilers um mindestens ein Schwellenwertpotential übersteigt. In entsprechender Weise sei angenommen, TO daß die Vorspannungspotentiale V_n^, V_ncr und V_n. je-

DO DJ u*i

weils um mindestens ein Schwellenwertpotential negativer sind als die Abgriffe 93, 92 bzw. 91.

Da Feldeffekttransistoren in beiden Richtungen Strom zu leiten vermögen, hängt die Richtung des Stromflusses von den Potentialen an der Gate-, der Drain- und der Source-Elektrode ab. Nominell ist bei einer Anordnung des in Fig. 3 dargestellten Typs die Drain-Source-Struktur des FETs symmetrisch und die Bezeichnungen Drainelektrode und Source-Elektrode sind funktionell vertauschbar. Wenn jedoch bei einem FET vom N-Typ die Drain- oder die Source-Elektrode positiver ist als die Gate-Elektrode und die andere der beiden erstgenannten Elektroden um mindestens ein Schwellenwertpotential weniger positiv als die Gate-Elektrode ist, wird diejenige der beiden erstgenannten Elektroden als Source-Elektrode arbeiten, an der das niedrigere Potential liegt. Ist das Potential sowohl der Drain-Elektrode als auch der Source-Elektrode kleiner als das Gate-Potential, so ist der Unterschied für die vorliegende Erfindung unwesentlich.

Nfen betrachte nun den Abschnitt der Gruppe I der Schalteranordnung für den Fall, daß ein relativ hohes Eingangssignalpotential, z.B. ^vp_EF(+) der Klemme 60 zugeführt wird. Wenn der Transistor 61 fehlt, wird sich der Summierkondensator während des Signalabgreifteiles eines Zyklus auf ^vnu>p( ⁺ ) aufladen und dann während des Referenzteiles des Zyklus durch den Referenzspannungsteiler auf V_REp(-) entladen. Wenn sich der Transistor 61 in der Schaltung befindet, und V_nn,.-,( + ) der Klemme 60 zugeführt wird, werden die linke bzw. rechte Elektrode dieses Tranisstors als Drain- bzw. als Source-Elektrode arbeiten. Wenn dann der Schalter 50 geschlossen ist, wird der Transistor 61 als Sourcefolger mit dem Summierkondensator 38 als Last arbeiten. Das maximale Potential, das die Source-Elektrode eines FET vom Anreicherungstyp annehmen kann, ist bekanntlich das um ein Schwellenwertpotential V^₁, verringer-

_ in

te Potential V _t an seiner Gate-Elektrode, also V _a+-_e~^VTH' ^{Bei den obi}9^en Bedingungen kann der Summierkondensator in den Stufen 1-8 der vorliegenden Schaltung wegen des Eingangssignals kein Potential annehmen, das größer als (V₁₃₁-I)VoIt ist. Das Potential(V_n.-1 ) Volt

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ist größer als die Referenzpotentiale, die den Stufen 1 bis 8 zugeführt werden, und daher wird die Ladungsbegrenzung für diese Summierkondensatoren 38 die logische oder Verknüpfungsoperation der Schaltung nicht beeinträchtigen, es wird jedoch die Ladungsverlagerung reduzieren, die bei den Summierkondensatoren 38 der Gruppe I bei relativ großen Eingangssignalen auftritt.

Bei Eingangssignalpotentialen, die kleiner als (V_ß,-1) Volt sind, werden sowohl die Drain- als auch die Source-Elektrode auf dem Eingangspotential liegen.

-I Die Reihentransistoren in der Gruppe II (die durch den Transistor 92 in der Stufe 9 repräsentiert werden) sind an ihren Gate-Elektroden positiver vorgespannt, als die FETS derGruppe I, da die FETS in Gruppe II in der Lage sein müssen, ein größeres Eingangssignalpotential auf die zugehörigen Summierkondensatoren zu übertragen. Aus denselben Gründen ist das Vorspannungspotential V_n-, das den Gate-Elektroden der FETS des ti j

N-Typs der Gruppe III zugeführt wird, größer als die TO Vorspannung V_ß2 der Gruppe II.

Man betrachte als nächstes die Transistoren der Gruppe V. Hier werden FETS vom P-Typ verwendet, da sie mit einem Vorspannungspotential durchgeschaltet werden können, das negativ bezüglich V_R„p(+) ist. Die Verwendung von FETS des N-Typs an dieser Stelle würde ein Vorspannungspotential erfordern, das positiver als V-^^i+) ist und damit eine zusätzliche Potentialquelle. Noch wichtiger ist, daß Feldeffekttransistoren vom N-Typ keine Begrenzung der Kondensatorladeströme bewirken würden, da das Gate-Vorspannungspotential notwendigerweise größer als der maximale Bereich der Eingangssignale wäre.

In der Gruppe V arbeitet der Transistor 66 vom P-Typ komplementär zum N-Transistor 61. Der P-Transistor 66 arbeitet im Source-Folgebetrieb für relativ negative Eingangssignale, was verhindert, daß der zugehörige Summierkondensator von seinem relativ positiven Referenzpotential unter den Wert (V_ß6+1) Volt entladen wird. In entsprechender Weise verhindern die Reihen FETS vom P-Typ der Gruppe IV und III eine Entladung der jeweiligen Summierkondensatoren 38 unter (V_ß(-+1) Volt bzw. (Vg₄₊I) Volt.

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Die begrenzte Ladung der Summierkondensatoren 38 in den Gruppen I und II, die durch die Reihen-FETS vom N-Typ bewirkt wird, und die begrenzte Entladung der Summierkondensatoren 38 in den Gruppen IV und V, die durch die Reihen-FETS vom P-Typ bewirkt wird, verringert die Belastung der Widerstandsleiter oder des Widerstandsspannungsteilers für Eingangssignale in der Nähe der Grenzen des Eingangssignalbereiches und verbessert dadurch die Linearität des Systems. Da der Potentialhub der Summierkondensatoren 38 verringert wird, verringert sich auch die Zeit, die zum Aufladen und Entladen der Summierkondensatoren durch die jeweiligen Referenzpotentiale erforderlich ist, so daß die Arbeits- oder Konversionsgeschwindigkeit des Systems verbessert wird.

Die parallel geschalteten Serien-FETS vom P-Typ und vom N-Typ in der Gruppe III sind im vorliegenden Falle so vorgespannt, daß das Potential an den jeweiligen Summierkondensatoren 38 den ganzen Eingangspotentialbereich durchlaufen kann. Die Reihen-FETS in der Gruppe III haben daher offensichtlich nur eine geringe Wirkung hinsichtlich der Begrenzung der Kondensatorströme. Die Drain/Source-Impedanzen der Reihen-FETS der Gruppe III bewirken jedoch eine Isolation des Eingangstortaktes, der von der Eingangssignalschiene 60 durchschlägt. Wenn ein ausreichender Vorspannungspotentialbereich für V_ß4 oder V₅₃ zur Verfügung steht, so daß der P-Transistor 64 oder der N-Transistor 63 den zugehörigen Summierkondensator mit der geforderten Arbeitsgeschwindigkeit entladen bzw. laden kann, kann der P-Transistor oder der N-Transistor entfallen, wobei dann die Lade- und Entladeströme der Kondensatoren weiter verringert werden können.

Fig. 4 zeigt eine Schaltungsanordnung zum Erzeugen der Vorspannungspotentiale V_ß1 bis Vg bei einer Niederspannungsschaltung, wie der Schaltungsanordnung gemäß Fig. 3, z.B. für eine Speisespannung von 5 Volt.

In diesem Falle sind die Referenzpotentiale an den Abgriffen 92 und 93 (Fig. 3) ungefähr 2 bzw. 3 Volt. Das Vorspannungspotential des Reihen-FETS vom N-Typ der Stufe 24 muß dann größer als 3 Volt sein, um ein Eingangssignal von 2 Volt an den Summierkondensa-TO tor übertragen zu können. Um den Kondensator schnell aufladen zu können, ist es erforderlich, die Serien-FETS mit einer reichlich bemessenen Vorspannung vorzuspannen.

Die Schaltungsanordnung gemäß ^ig. 4 liefert eine Überspannung von 2 Volt an der positivsten Stufe jeder der Gruppen I, IT, IV und V. Die effektive Überspannung an jeder der absteigenden Stufen der Gruppen I und II sowie jeder der absteigenden Stufen der Gruppen IV und V ist proportional größer. Aus der in Fig. 4 dargestellten Schaltung ist ersichtlich, daß die Vorspannung V_ß2 gleich dem Speisepotential V_DD, d.h. 5 Volt ist, wodurch die FETS in der Gruppe II bei der Ladung der Kondensatoren im Source-Folgebetrieb auf ein maximales Potential von (Vg₃-V₇) oder vier Volt vorgespannt werden. Der maximale Potentialhub an den jeweiligen Kondensatoren ist also durch 1 Volt begrenzt. In entsprechender Weise ist V₈₅ direkt mit V₃₃, d.h. 0 Volt verbunden, wodurch die FETS vom P-Typ in der Gruppe IV bei der Entladung der jeweiligen Kondensatoren im Source-Folgebetrieb auf (VgC-V₁J₁) oder 1 Volt vorgespannt werden. Der maximale Potentialhub an den jeweiligen Kondensatoren in der Gruppe IV wird also ebenfalls um 1 Volt verringert. DieSchaltungsanordnung gemäß Fig. 4 liefert ferner Vor-Spannungspotentiale V 'und V_n. von 5 bzw. 0 Volt.

T Da jedoch die FETS der Gruppe III parallele komplementäre Einrichtungen sind, tritt keine Verringerung des maximalen Potentialshubs der entsprechenden Summierkondensatoren ein. Die Referenzpotentiale in dieser Gruppe gehen von 2 bis 3 Volt und der maximale Potentialhub der Kondensatoren ist daher höchstens 3 Volt für Eingangssignale im Arbeitsbereich der Schaltung.

Das Vorspannungspotential V_ß1, das durch die Schaltungsan-Ordnung gemäß Fig. 4 erzeugt wird, beträgt (V~_D- V„) oder 4 Volt und V_ß6 ist 1 Volt. Das maximale Signalladepotential an den Kondensatoren der Gruppe I ist daher (V_D.-y_m) oder 3 Volt und das minimale Entladepotential der Kondensatoren der Gruppe V ist (V_n^-V_nJ oder 2 volt.

DO L Der maximale Potentialhub der Kondensatoren der Gruppe I und V wird daher um 2 Volt herabgesetzt, was eine beträchtliche Verringerung der Belastung der Referenzspannungsleiter bewirkt.

Die Schaltungsanordnung 80 zur Vorspannungserzeugung enthält einen als Diode geschalteten FET 81 vom P-Typ, der mit einer Parallelschaltung aus einem FET 83 vom N-Typ und einem FET 82 vom P-Typ, deren Gate-Elektroden mit den Betriebsspannungen V_nn bzw. V_oc ver-

DD ο ο bunden sind, und einem als Diode geschalteten FET 84 vom N-Typ geschaltet ist. Wenn Strom durch die in Reihe geschalteten FETS fließt, tritt sowohl am FET 81 des P-Typs als auch am FET 84 des N-Typs wegen der Verbindung von Gate und Drain eine Drain-Source-Spannung von etwa 1 Volt auf. Das Potential V_D. an·der Drain-Elektrode 88 des

D I

FETS 81 ist (V^_n-V₁₁J und das Potential V_n,- an der Drain-

UU L üb

Elektrode 87 des FETS ist (V₃₃-V₇), was 4 bzw. 1 Volt entspricht, wenn V gleich 5 Volt und V gleich Masse-

L/L/ ο ΰ

potential ist. da die FETS 82 und 83 in den linearen Bereich vorgespannt sind, fällt die überflüssige Betriebs-

-23 -

spannung an ihren Source-Drain-Strecken ab.

Man beachte, daß die jeweiligen Schwellenwertspannungen der N- und P-Transistoren der Vorspannungsschaltung 80 und der Schalternaordnung gemäß Fig. 3 gleich gemacht werden können, wenn diese FETS in der gleichen integrierten Schaltung gebildet werden. Da die FETS sich dann auch in einem Milieu im wesentlichen gleicher Temperatur befinden, besteht auch ein Temperaturgleichlauf der Schwellenwertspannungen.

Es dürfte einleuchten, daß mit einer Schaltungsanordnung des in Fig. 4 dargestellten Typs bei größeren Betriebsspannungen Vorspannungspotentiale in einem größeren Bereich einfach dadurch erzeugt werden können, daß man in der Reihenschaltung zusätzliche, als Diode geschaltete FETS einfügt. Man kann dann Vorspannungen in Schritten entsprechend einem Schwellenwertpotential an den Drain-Elektroden der als Diode geschalteten FETS abgreifen.

Eine andere Möglichkeit besteht darin, die Vorspannungen Vg₁ bis V'_B6 durch einen einfachen Widerstandsspannungsteiler erzeugen, der an die Betriebsspannung 2^ angeschlossen ist.

Leerseite

Claims

Patontttnwilte .··..". .**.:"*" .**."·:

Dipl.-Ing. Peter Schütz "

DipUlng. Wolfgang Heusler
München 86, Poetfaeh 8602Λ

ÜS-Ser.No. 381,732

AT: 24. Mai 1982 RCA 78439

RCA Corporation
New York, N.Y. 10020
V.St.A.

Schnell arbeitender Analog-Digital-Konverter

Patentansprüche

/1.^Schnell arbeitender Analog-Digital-Konverter mit
mehreren Vergleichern, die jeweils eine Eingangsklemme aufweisen, der ein Kondensator in Reihe geschaltet ist, ferner mit einer Signaleingangsklemme, weiterhin mit mehreren Referenzspannungen schrittweise größerer Werte und mit Sätzen von Schaltvorrichtungen, durch die den verschiedenen Kondensatoren alternierend eine zugehörige Referenzspannung oder die Signaleingangsklemme in Reihe schaltbar sind,

dadurch gekennzeichnet , daß zwischen die Eingangsklemme (60) und die Sätze von Schaltvorrichtungen (50, 51-58, 59) jeweils eine
Anordnung (61-66) zum Begrenzen der maximalen Auswanderung des Potentials an den Kondensatoren (38) und damit zur Verringerung der Belastung der Referenzpotentiale gekoppelt ist.

·· ...·♦ \J \J I KJ <J \J ί

—2—
2. Konverter nach Anspruch 1 , dadurch gekennzeichnet , daß die Anordnungen (61-66) zur Begrenzung der Auswanderung des Potentials an den Kondensatoren jeweils einen Transistor (61-66) enthalten, welcher einen in Reihe zwischen die Eingangsklemme (60) und die betreffende Schaltvorrichtung (50, 51-58, 59) geschalteten Hauptstromweg enthält und als Sourcefolgerverstärker vorgespannt ist, um den zugehörigen Kondensator (38) zumindest über einen Bereich von Eingangspotentialen zu laden-
3. Konverter nach Anspruch 1, dadurch gekennzeichnet , daß die Begrenzungsanordnung (61-66) enthält:

' mehrere Feldeffekttransistoren (FET 61, 62, 63) vom N-Typ die jeweils eine Drain-, eine Source- und eine Gate-Elektrode enthalten und mit ihrer Drain- und ihrer Source-Elektrode jeweils in Reihe zwischen die Eingangsklemme (60) und den zugehörigen Kondensator (38) geschaltet sind, welche abwechselnd mit entsprechenden Referenzspannungen (90, 91, 92) verbunden sind, die in einem relativ negativen Bereich der ansteigenden Referenzspannungen liegen; eine Mehrzahl von Feldeffekttransistoren (64, 65, 66) des P-Typs, die jeweils eine Drain-, eine Source- und eine Gate-Elektrode enthalten und mit ihrer Drain- und ihrer Source-Elektrode in Reihe zwischen die Eingangsklemme (60) und einen entsprechenden der Kondensatoren (38) geschaltet sind, die abwechselnd mit entsprechenden Referenzspannungen (92, 93, 94) verbunden sind, welche in einem relativ positiven Bereich der ansteigenden Referenzspannungen liegen; eine Anordnung (67, 68, 69) zum Anlegen einer Gleichvorspannung an die Gate-Elektroden der Feldeffekt-

transistoren vom N-Typ, durch welche letztere so vorgespannt werden, daß das maximale Potential, das von der Eingangsklemme auf den zugehörigen Kondensator gekoppelt werden kann, begrenzt wird, und eine Anordnung (70, 71, 72) zum Anlegen einer Gleichvorspannung an die Gate-Elektroden der Feldeffekttransistoren vom P-Typ, um diese derart vorzuspannen, daß das minimale Potential begrenzt wird, das von der Eingangsklemme auf den zugehörigen Kondensator gekoppelt werden kann.
4. Konverter nach Anspruch 1, dadurch gekennzeichnet , daß die Kondensatoren, die abwechseld mit Referenzspannungen in einem mittleren .Bereich verbunden sind, mit der Eingangsklemme über eine Parallelschaltung entsprechender Paare von Feldeffekttransistoren des P-Typs und des N-Typs gekoppelt sind.
5. Konverter nach Anspruch 3, gekennzeichnet durch mehrere parallel geschaltete Feldeffekttransistoren des P-Typs (64) und des N-Typs (63), die jeweils gemeinsame Source-Anschlüsse, gemeinsame Drain-Anschlüsse, eine FET-Gate-Elektrode vom N-Typ und eine Gate-Elektrode vom P-Typ aufweisen, wobei entsprechende der parallel geschalteten Feldeffekttransistoren mit ihren gemeinsamen Source-Anschlüssen und gemeinsamen Drain-Anschlüssen in Reihe zwischen die Eingangsklemme (60) und einen zugehörigen der Kondensatoren (38) geschaltet sind, welche alternierend mit entsprechenden Referenzspannungen (92) in einem mittleren Bereich der ansteigenden Referenzspannungen (90-94) verbunden sind;
eine Anordnung (69) zum Anlegen einer Gleichvorspannung an die N-Typ-FET-Gate-Elektroden der parallel geschalteten Feldeffekttransistoren um die Feldeffekttran-

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sistoren des N-Typs so vorzuspannen, daß Eingangssignale in einen relativ negativen Bereich von der Eingangsklemme auf die Kondensatoren gekoppelt wird und

eine Anordnung (70) zum Anlegen einer Gleichvorspannung an die P-Typ-FET-Gate-Elektroden der parallel geschalteten Feldeffekttransistoren, um die Feldeffekttransistoren des P-Typs vorzuspannen, daß Eingangssignale in einen relativ positiven Bereich von der Eingangsklemme auf die Kondensatoren gekoppelt werden, wobei der negative Bereich von Eingangssignalen den positiven Bereich von Eingangssignalen so überlappt, daß ein ganzer Bereich von Eingangssignalen auf die Kondensatoren koppelbar ist.
6. Konverter nach Anspruch 3, dadurch gekennzeichnet , daß die Anordnung zum Anlegen der Gleichvorspannung an die Gate-Elektroden der Feldeffekttransistoren vom N-Typ den nach Art eines Sourcefolgers angeschlossenen zugehörigen Kondensator für der Eingangsklemme zugeführte Eingangssignale in einen relativ positiven Bereich auflädt, wobei das Kondensatorpotential durch die Vorspannung in den positiven Bereich begrenzt ist und

daß die Anordnung zum Anlegen der Gleichvorspannung an die Gate-Elektroden der Feldeffekttransistoren des P-Typs letztere so vorspannt, daß die mit ihnen nach Art eines Sourcefolgers gekoppelten zugehörigen Kondensatoren für der Eingangsklemme zugeführte Eingangssignale eines relativ negativen Bereiches aufgeladen werden, wobei das Kondensatorpotential durch die Vorspannung im negativen Bereich begrenzt wird.

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7. Konverter nach Anspruch 3, dadurch gekennzeichnet , daß die Gate-Elektroden benachbarter Feldeffekttransistoren zu Gruppen zusammengefaßt sind, die jeweils eine gemeinsame Vorspannung erhalten; daß die gemeinsamen Vorspannungen, die den Gruppen von Feldeffekttransistoren des N-Typs, die den positiveren Referenzspannungen zugeordnet sind, positivere Werte haben als die für die Gruppen von Feldeffekttransistoren des N-Typs, die negativeren Referenzspannungen zugeordnet sind; und daß die gemeinsamen Vorspannungen, die den Gruppen von Feldeffekttransistoren des P-Typs, welche negativeren Referenzspannungen zugeordnet sind, zugeführt werden, negativere Werte haben als die für die Gruppen von Feldeffekttransistoren des P-Typs, die positiveren Referenzspannungen zugeordnet sind.