DE3330851A1 - Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen - Google Patents

Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen

Info

Publication number
DE3330851A1
DE3330851A1 DE19833330851 DE3330851A DE3330851A1 DE 3330851 A1 DE3330851 A1 DE 3330851A1 DE 19833330851 DE19833330851 DE 19833330851 DE 3330851 A DE3330851 A DE 3330851A DE 3330851 A1 DE3330851 A1 DE 3330851A1
Authority
DE
Germany
Prior art keywords
channel
ion implantation
well
channel transistors
areas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19833330851
Other languages
English (en)
Inventor
Erwin P. Dr. 8011 Vaterstetten Jacobs
Franz Dr. 8000 München Neppl
Ulrich Dr. Schwabe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE19833330851 priority Critical patent/DE3330851A1/de
Priority to US06/617,590 priority patent/US4525378A/en
Priority to DE19843470979 priority patent/DE3470979D1/de
Priority to AT84109901T priority patent/ATE34051T1/de
Priority to EP84109901A priority patent/EP0135163B1/de
Priority to JP59175808A priority patent/JPS6072259A/ja
Priority to CA000461747A priority patent/CA1214885A/en
Publication of DE3330851A1 publication Critical patent/DE3330851A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub

Description

SIEMENS AKTIENGESELLSCHAFT Unser Zeichen Berlin und München VPA fW ρ 1 fi 3 i ΠΓ
Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltunqen. .___
Die Erfindung betrifft ein Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistor-' schaltungen (CMOS-Schaltungen), bei dem für die Aufnahme der n- bzw. p-Kanaltransistoren der Schaltung im Halbleitersubstrat ρ- bzw. η-dotierte Wannen erzeugt .werden, in welche zur Einstellung der verschiedenen Transistoreinsatzspannungen die entsprechenden Dotierstoffatome durch Ionenimplantationen eingebracht werden, wobei die Maskierung für die einzelnen Ionenimplantationen durch Fotolack- und/oder durch Siliziumoxid- bzw. Siliziumnitrid-• Strukturen erfolgt und bei dem die Herstellung der Source/Drain- und Gatebereiche sowie die Erzeugung des Zwischen- und Isolationsoxids und der Leiterbahnebene nach bekannten Verfahrensschritten der MOS-Technoloqie vorgenommen wird.
Die Aufgabe, die der vorliegenden Erfindung zugrundeliegt, besteht in der Durchführung eines CMOS-Prozesses, bei dem die symmetrische Einstellung der Einsatzspannung von n- und p-Kanaltransistoren mit dünnen Gateoxiden durch, eine einzige Kanalimplantation unter Einsparung einer fotolithographischen Maske vorgenommen werden kann. 30
Moderne CMOS-Prozesse verwenden Technologien, bei denen sowohl n- als auch p-Kanaltransistoren in Wannen liegen. Die Einstellung der verschiedenen Transistor-Einsatzspannungen (Dünnoxidtransistoren und Feldoxidtransistoren beider Typen) erfolgt durch mehrfache, aufeinander abge-
Edt 1 Plr/19.8.1983
--? - VPA 83 P t 63 4DE
stimmte Ionenimplantationen.
So ist aus einem Aufsatz von L. C. Parillo et al aus dem Techn. Dig. IEDM 1980, 29.1, Seiten 752 - 755, bekannt, die beiden n- bzw. p-dotierten Wannen in einem CMOS-Prozeß mittels selbstjustierender Prozeßschritte unter Verwendung nur einer Maske ,herzustellen. Die selbstjustierende Implantation der beiden Wannen führt bei der üblichen Eindringtiefe von 5 μπτ (ρ- und η-Wanne) an der Implantationskante zu einer starken räumlichen Überlappung und ladungsmäßigen Kompensation der n- bzw. p-implantierten Gebiete. Eine negative Folge davon ist, daß die Einsatzspannung des Feldoxidtransistors reduziert wird und die Stromverstärkung der parasitären npn- .und pnp-Bipolartransistoren erhöht wird, was zu einer vergrößerten "latch up"-Anfälligkeit (das ist die Zündwahrscheinlichkeit des parasitären Thyristors) führt.
Ein anderes Verfahren, welches sowohl die beiden Wannenals auch die Kanal- und Feldimplantation unter Verwendung getrennter Masken durchführt, ist aus einem Aufsatz von Y. Sakai et al aus dem Jap. J. Appl. Phys. 1_8_, Suppl. 18-1, Seiten 73 - 78, zu entnehmen. Der Nachteil dieses Verfahrens ist, daß, bedingt durch die Anzahl der benötig- · ten Maskenschritte der an und für sich schon in Bezug auf die Ausbeute kritische CMOS-Fertigungsprozeß sehr belastet wird.
■ Aus der DE-OS 31 49 185 ist ein CMOS-Prozeß zu entnehmen, bei dem zur Vermeidung einer starken räumlichen Überlappung an der Implantationskante der beiden n- bzw. p-dotierten Wannengebiete die p-Wanne vor der η-Wanne implantiert wird und tiefer als die η-Wanne eindiffundiert wird. Die η-Wanne weist nur eine geringe Eindringtiefe auf. Bei diesem Verfahren wird durch eine einzige Kanalimplantation die Transistor-Einsatzspannung für beide Transistortypen simultan eingestellt. Die Gateoxiddicke
- VPA 83 P 1 6 3 h DE
liegt im Bereich von 40 nra und beschränkt das Verfahren auf diesen relativ kleinen Gateoxiddickenbereich.: Beim Übergang zu dünneren Gateoxiddicken ergeben sich bei gleichbleibenden Materialparametern niedrigere Einsatzspannungen. Soll die Einsatzspannung konstant gehalten werden, so ist entweder eine höhere Dotierung des Grundmaterials im Kanalbereich oder eine Änderung des Gatematerials erforderlich. In den meisten Fällen wird bei einer gleichzeitigen Dotierung der Kanalgebiete von n- und p-Kanaltransistoren die Einsatzspannung des einen Transistortyps angehoben, die des anderen Typs jedoch abgesenkt.
Die Erfindung löst die eingangs gestellte Aufgabe der symmetrischen Einstellung der Einsatzspannung der beiden n- und p-Kanaltransistoren mit Gateoxiddicken <T 40 nm durch eine einzige Kanalimplantation in der Weise, daß
a) als Gatematerial ein hochschmelzendes Metall oder ein Metallsilizid verwendet wird, dessen Austrittsarbeitsdifferenz jzLg zu η-Silizium im Vergleich zum bekannten-η -Polysilizium-Gatematerial höher ist, wobei fiC^ an die Gateoxiddicke cLqx angepaßt ist,
b) die Gateoxiddicke dGOX auf Werte im Bereich von 10 bis 30 nm eingestellt wird und
c) für p- und n-Kanaltransistoren eine einzige gemeinsame Kanalimplantation durchgeführt wird, die so abgestimmt ist, daß bei gegebener Gateoxiddicke cIqqX die Einsatzspannungen von n- und p-Kanaltransistoren symmetrisch sind und einen vorgegebenen Wert haben.
Dies ist möglich, da der kompensierte p-Kanaltransistor im Doppelwannen-CMOS-Prozeß infolge seiner Ladungsneutralität im Kanalbereich eine nur unwesentliche Gateoxiddickenabhängigkeit zeigt. In Abstimmung mit der Dotierung
VPA 83 P I 6 3 4 DE
der beiden .Wannen kann die Kanalimplantation so eingestellt werden, daß symmetrische Einsatzspannungen für n- und p-Kanaltransistoren resultieren.
Die Erfindung geht dabei von der Erkenntnis aus, daß die . Einsatzspannung tL· eines MOS-Transistors wesentlich durch die Austrittsarbeitsdifferenz JO „~ von Grund- und Gatematerial und durch die Gateoxiddicke bestimmt wird. Im Normalfall wird die Einsatzspannung bei gleichbleibendem Gatematerial und konstanter Oxiddicke durch eine Änderung der Grundmaterialkonzentration infolge einer gezielten Kanalimplantation eingestellt.
Durch die Möglichkeit in der Durchführung nur einer einzigen Kanalimplantation nach der Lehre der Erfindung wird prozeßtechnisch eine fotolithographische Maske eingespart, was eine wesentliche Verbesserung in Bezug auf Ausbeute und Kosten darstellt. Als weiterer Vorteil des Verfahrens nach der Lehre der Erfindung ergeben sich verringerte Unterschwellenströme für kurze Kanallängen ( -^ 0,5 μπι) und somit eine hohe Spannungsfestigkeit, da die Dosis der Kanalimplantation gering gehalten werden kann.
In einer Weiterbildung des Erfindungsgedankens ist vorgesehen, als Gatematerial die Silizide der Metalle Tantal, Titan, Molybdän oder Wolfram zu verwenden. Dabei wird das Gatematerial so ausgewählt, daß seine Austrittsarbeitsdifferenz an die Gateoxiddicke d „ angepaßt ist.
Im nachfolgenden wird anhand der Figuren 1 bis 7 ein CMOS-Prozeß unter Verwendung von Tantalsilizid (TaSi2) als Gatematerial und einer Gateoxiddicke von 20 nm näher beschrieben.
Die Figuren 1 bis 7 zeigen im Schnittbild die durch die
einzelnen Verfahrensschritte erzielten Strukturen, wobei der Einfachheit halber in
jeder Figur mehrere Prozeßfolgen dargestellt sind.
In allen Figuren gelten für gleiche Teile gleiche Bezugszeichen.
Figur 1: Zu Beginn der Prozeßfolge wird die p-Wanne (5)· hergestellt. Dabei wird von einem, mit einer n-dotierten Epitaxieschicht 2 ( <<100>-Si, 20 Ohm cm) versehenen, n+-dotierten Substrat 1 (<100>-Si, 0,01 bis 0,02 0hm cm) ausgegangen, welches mit einer Oxidschicht 3 (50 nm) und mit einer, mit Hilfe einer Fotolacktechnik (nicht abgebildet) strukturierten Siliziumnitridschicht 4 von 14Q nm Dicke versehen ist. Die Bor-Ionen-Implantation 6 zur Er-
zeugung der p-Wanne erfolgt mit einer Dosis und Energie von 1,5 x 1012 cm"2 und 160 keV.
Figur 2: Nach dem Ablösen der Oxidschicht 3, wobei gezielt eine Unterätzung der Siliziumnitridschicht 4 durchgeführt wird, erfolgt ein Oxdationsprozeß. Die neu erzeugte Oxidschicht ist mit 7 bezeichnet und weist eine Dicke von 500 nm auf. In einem nachfolgenden Diffusionsprozeß werden die Bor-Ionen bis zu einer Eindringtiefe x. von 6 μπι in die Epitaxieschicht 2 eindiffundiert. Die Dicke der.Epitaxieschicht 2 beträgt 7 um.
Figur 3: Die Siliziumnitridschicht 4 wird entfernt. Die Herstellung der n-Wanne 8 erfolgt durch eine ganzflächige Phosphor-Ionen-Implantation 9 mit einer Implantationsdo-
11 —2
sis und Energie von 7 x 10 cm und 160 keV und anschließende Eindiffusion bis zu einer Eindringtiefe χ . ■ von 1 bis 1,5 μπι. Infolge der hohen Implantationsdosis kann die Feldionenimplantation für die Einstellung der Einsatzspannung der p-Kanaldickoxid-Transistoren und damit eine zusätzliche Maske eingespart werden.
Figur 4: Nach dem Eintreiben der Phosphor-Ionen für die
—β - VPA 83 P 1 6 3 4 DE
η-Wanne 8 wird die Oxidschicht abgeätzt und es folgen die Oxidation der Schicht 7a (50 nm) und die Siliziumnitridabscheidung 11 in einer Schichtdicke von 120 nm und die Strukturierung der Siliziumnitridschicht (Maske LOCOS). Die Feldimplantation der p-Wanne 5 mit Bor-Ionen erfolgt nach Maskierung der' n-Wanne 8 und des gesamten Transistorbereichs der n-Kanal-Transistoren in der p-Wanne 5 mit der Siliziumnitridschicht 11. Alle Bereiche außer den p-Wannenbereichen werden während der Bor-Ionen-Implantation 10 mit einer Fotolackstruktur 12 abgedeckt. Die Implantationsdosis und Energie der Bor-Ionen-Implantation 10 wird auf 1,2 χ 101^ cm~2und 25 keV eingestellt.
Figur 5: Nach Entfernung der Fotolackstruktur 12 werden dann unter Verwendung der Siliziumnitridschicht 11 als Maskierung die Feldoxidbereiche 14 in einer Schichtdicke von 1000 nm durch lokale Oxidation erzeugt. Nach Ablösung der Siliziumnitridschicht 11 erfolgt eine thermische Oxidation der gesamten Oberfläche, wobei die Dicke der Gateoxidschicht 15 mit 20 nm (kleiner als bei üblichen CMOS-Prozessen.) eingestellt wird. Dann erfolgt eine ganzflächige Bor-Ionen-Implantation 16 zur Dotierung des p- und η-Kanals, wobei die Implantationsdosis in Abstimmung mit den anderen Implantationen, der Gateoxiddicke und der Austrittsarbeit des aus Tantalsilizid bestehenden Gatematerials so eingestellt wird, daß für den n- und den p-Kanaltransistor eine symmetrische Einspannung LL erreicht wird. Im Ausführungsbeispiel wird die Implanta-
11 -2 tionsdosis und Energie auf 3 x 10 Bor cm und 25 keV eingestellt, was bei Kanallängen > 3 pm einer Einsatzspannung' (IL) = .0,7 V entspricht. Da die Ionenimplantation ganzflächig erfolgt, wird im Gegensatz zu anderen .CMOS-Prozessen keine Maske benötigt.
Figur 6: Es erfolgt nun die Abscheidung der Tantalsilizidschicht in einer Schichtdicke von 300 nm und ihre Strukturierung, wobei die Gatebereiche 17 erzeugt werden. Dann
wird die gesamte Oberfläche mit einer Oxidschicht 18 bedeckt.
Diese Oxidabscheidung wird so geführt, daß die Oxidschichtdicke über den Source/Drain-Bereichen der n-Kanal-Transistoren in der p-Wanne 5 die spätere Source/Drain-Implantation nicht maskiert. Nach erfolgtem Aufbringen einer Fotolackstruktur 20, welche die Bereiche der p-Kanal-Transistoren in der η-Wanne 8 bedeckt, wird die Ar-
sen-Ionen-Implantation 21 mit einer Dosis von 6 χ 10
-2
cm und einer Energie von 80 keV durchgeführt und die Source/Drain-Bereiche 22 der n-Kanal-Transistoren zeugt.
Figur 7: Bei der nach der Arsen-Ionen-Implantation 21 erfolgten thermischen Oxidation, bei der auch die Source/ Drain-Bereiche 22 der n-Kanal-Transistoren eingetrieben werden, wird eine weitere Fotolackstruktur 25 erzeugt, die eine ausreichende Maskierung bei der noch folgenden Bor-Implantation 23 zur Erzeugung der p-Kanal-Transistoren gewährleistet. Die Bor-Ionen-Implantation 23 zur Erzeugung der Source/Drain-Bereiche der p-Kanal-Transistoren in der n-Wanne 8 wird mit einer Dosis und Energie von
15 -2
4 χ 10 cm und 25 keV durchgeführt. Mach dem Eintreiben der implantierten Boratome entstehen die Source/Drain-Bereiche 24 der p-Kanal-Transistoren.
Die Erzeugung der Isolationsschicht, der Kontaktlochbereiche und der Metalleiterbahnebene erfolgt nach bekannten Verfahrensschritten der CMOS-Technologie.
Bedingt durch die Verwendung von Tantalsilizid-Gates in Kombination mit einer Gateoxiddicke von 20 nm kann die Einsatzspannung der n- und p-Kanal-Transistoren gleichzeitig durch eine einzige Kanalimplantation eingestellt werden. Die Trennung dar n-und p-Wannen in dieser selbstjustierten Prozeßfolge wird erreicht durch die Einstellung der unterschiedlichen Eindringtiefen von n- und '
- 4 - VPA 83 P 1 6 3 h DE
p-Wanne. Dadurch konnte der kritische Abstand zwischen n+- und ρ -Diffusion von 12 μια auf 6 μ in reduziert werden, ohne daß die "latch up"-Anfälligkeit erhöht wird. Bei gleichen Kanallängen wurden um 25 % kürzere Schaltzeiten erzielt (gemessen an 3-input NAMD/NOR-Ringoszillatoren).
5 Patentansprüche
7 Figuren
- Leerseite -

Claims (5)

  1. 333G851 - y - VPA 83 P 1 6 3 h DE
    Patentansprüche
    fly Verfahren zum Herstellen von hochintegrierten, komplementären MOS-Feldeffekttransistorschaltungen (CMOS-Schaltungen), bei dem für die Aufnahme der n- bzw. p-Kanal-Transistoren der Schaltung im Halbleitersubstrat (1, 2) p- bzw. η-dotierte Wannen (5, 8) erzeugt werden, in welche zur Einstellung der verschiedenen Transistoreinsatzspannungen die entsprechenden Dotierstoffatome durch Ionenimplantationen (6, 9, 10, 16, 21,23) eingebracht werden, wobei die Maskierung für die einzelnen Ionenimplantationen durch Fotolack- und/oder durch Siliziumoxidbzw. Siliziumnitrid-Strukturen erfolgt und bei dem die Herstellung der Source/Drain- und Gatebereiche sowie die Erzeugung des Zwischen- und Isolationsoxids und der Leiterbahnebene nach bekannten Verfahrensschritten der MOS-Technologie vorgenommen wird, dadurch gekennzeichnet, daß
    a) als Gate-Material (17) ein hochschmelzendes Metall oder ein Metallsilizid verwendet wird, dessen Austrittsarbeitsdifferenz JZLo zu η-Silizium im Vergleich zum bekannten n+-Polysilizium-Gate-Material höher ist, wobei QLg an die Gateoxiddicke dGQX angepaßt ist,
    b) die Gateoxiddicke dpQX (15) auf Werte im Bereich von 10 bis 30 nm eingestellt wird und
    c) für p- und n-Kanaltransistoren eine einzige gemeinsame Kanalionenimplantation (16) durchgeführt wird, die so abgestimmt ist, daß bei gegebener Gateoxiddicke dG0X
    (15) die Einsatzspannung in n- und p-Kanaltransistoren symmetrisch sind und einen vorgeqebenen Wert haben.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Gatematerial (17) die . Suizide der Metalle Tantal, Titan, Molybdän oder Wolfram verwendet werden.
    '■"· Λ Λ 1J Π Q f
    - ya - VPA 83 P 1 (ί 3 h üb
  3. 3. Verfahren zum Herstellen einer CMOS-Schaltung nach Anspruch 1, bei dem von η-dotiertem Siliziumgrundmaterial (1, 2) ausgegangen und Tantalsilizid als Gatematerial (17) verwendet wird, gekennzeichnet durch den Ahlauf folgender Verfahrensschritte:
    a) Herstellung der p-Wanne (5) durch.eine Bor-Ionen-Implantation (6) im η-dotierten, mit einer Oxidschicht (3) bedeckten Substrat (1, 2) nach erfolgter Maskierung der übrigen Bereiche mit einer Siliziumnitridmaske (4),
    b) Durchführung eines lokalen Oxidationsprozesses (7) und Eindiffusion der Bor-Ionen,
    c) Ablösen der Siliziumnitridmaskierung (4),
    d) Herstellung der n-Wanne (8) durch eine Phosphor-Ionenimplantation (9) und anschließender Eindiffusion der Phosphor-Ionen,
    e) Durchführung der Feldimplantation (10) für die n-Kanal-Transistoren im Bereich der p-Wanne (5) nach Maskierung der n-Wanne (8) mittels einer Siliziumnitrid (11)-und Fotolackschicht (12) und des gesamten Transistorbereiches der n-Kanal-Transistoren in der p-Wanne (5) mit einer Siliziumnitridschicht (11),
    f) Herstellung der Feldoxidbereiche (14) mittels lokaler Oxidation unter Verwendung der Siliziumnitridschicht
    (11) als Maskierung,
    g) thermische Oxidation der gesamten Oberfläche nach Ablösung der Siliziumnitridmaskierung (11) bis zu einer Gateoxiddicke dGQX (15) von 20 nm,
    h) ganzflächige Bor-Ionen-Implantation (16) zur Dotierung des p- und des η-Kanals mit einer Dosis
    -*Λ VPA 83 P
    11 —2
    von 1 - 4 χ 10 cm und einer Energie von 5-60 keV,
    i) Abscheidung und Strukturierung von Tantalsilizid zur Bildung der Gatebereiche (17),
    · '
    j) ganzflächige Abscheidung einer Oxidschicht (18) in • der Dicke, daß die späteren Source/Drain-Implantationen (21, 23) der n- und p-Kanal-Transistoren nicht maskiert werden,
    10
    k) Durchführung einer Fotolacktechnik (20), wobei alle Bereiche außer den p-Wannenbereichen (5) mit Fotolack bedeckt bleiben,
    l) Durchführung einer Arsen-Ionen-Implantation (21) zur Erzeugung der Source/Drain-Bereiche (22) der n-Kanal-Transistoren und Ablösen der Fotolackstrukturen (20),
    m) Durchführung einer weiteren Fotolacktechnik (25), wobei alle Bereiche außer den n-Wannenbereichen (8) mit Fotolack bedeckt bleiben,
    n) Durchführung einer Bor-Ionen-Implantation (23) zur Er zeugung der Source/Drain-Bereiche (24) der p-Kanal-Transistoren und Ablösen der Fotolackstrukturen (25) und
    o) Erzeuqung der Isolationsschicht, der Kontaktlochbereiche und der Metalleiterbahnstrukturebene in be-· kannter Weise. ' .
  4. 4. Verfahren nach Anspruch 3, dadurch gekennzeichnet , daß als Substrat (1) n-dotiertes, in (100)-Richtung orientiertes Silizium von 20 0hm cm oder eine solche epitaxiale Schicht (2) auf einem n+-dotierten Siliziumsubstrat (1) von 0,01 bis 0,02 Ohm cm verwendet wird.
    - VPA 83 P t 6 3 4 DE
    -Vi-
  5. 5. Verfahren nach Anspruch 3 und/oder 4, dadurch gekennzeichnet , daß die Bor-Ionen-Implantation (6) nach Verfahrensschritt a) mit einer Dosis von
    12 —2 1,5 x 10 cm und einer Energie von 160 keV und die Phosphorionenimplantation (9) nach Verfahrensschritt e)
    11 -2 mit einer Dosis von 7 x 10 cm und einer Energie von 16O keV durchgeführt wird.
DE19833330851 1983-08-26 1983-08-26 Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen Withdrawn DE3330851A1 (de)

Priority Applications (7)

Application Number Priority Date Filing Date Title
DE19833330851 DE3330851A1 (de) 1983-08-26 1983-08-26 Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
US06/617,590 US4525378A (en) 1983-08-26 1984-06-05 Method for manufacturing VLSI complementary MOS field effect circuits
DE19843470979 DE3470979D1 (de) 1983-08-26 1984-08-20
AT84109901T ATE34051T1 (de) 1983-08-26 1984-08-20 Verfahren zum herstellen von hochintegrierten komplementaeren mosfeldeffekttransistorschaltungen.
EP84109901A EP0135163B1 (de) 1983-08-26 1984-08-20 Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen
JP59175808A JPS6072259A (ja) 1983-08-26 1984-08-23 高密度集積ｃｍｏｓ電界効果トランジスタ回路の製法
CA000461747A CA1214885A (en) 1983-08-26 1984-08-24 Method for manufacturing vlsi complementary mos field effect circuits

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19833330851 DE3330851A1 (de) 1983-08-26 1983-08-26 Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen

Publications (1)

Publication Number Publication Date
DE3330851A1 true DE3330851A1 (de) 1985-03-14

Family

ID=6207529

Family Applications (2)

Application Number Title Priority Date Filing Date
DE19833330851 Withdrawn DE3330851A1 (de) 1983-08-26 1983-08-26 Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
DE19843470979 Expired DE3470979D1 (de) 1983-08-26 1984-08-20

Family Applications After (1)

Application Number Title Priority Date Filing Date
DE19843470979 Expired DE3470979D1 (de) 1983-08-26 1984-08-20

Country Status (6)

Country Link
US (1) US4525378A (de)
EP (1) EP0135163B1 (de)
JP (1) JPS6072259A (de)
AT (1) ATE34051T1 (de)
CA (1) CA1214885A (de)
DE (2) DE3330851A1 (de)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4640844A (en) * 1984-03-22 1987-02-03 Siemens Aktiengesellschaft Method for the manufacture of gate electrodes formed of double layers of metal silicides having a high melting point and doped polycrystalline silicon
FR2578097A1 (fr) * 1985-02-26 1986-08-29 Efcis Procede de fabrication de circuits integres en technologie mos et cmos et structure cmos correspondante
US4782033A (en) * 1985-11-27 1988-11-01 Siemens Aktiengesellschaft Process for producing CMOS having doped polysilicon gate by outdiffusion of boron from implanted silicide gate
JPS62219966A (ja) * 1986-03-22 1987-09-28 Toshiba Corp 半導体装置
ATE58030T1 (de) * 1986-06-10 1990-11-15 Siemens Ag Verfahren zum herstellen von hochintegrierten komplementaeren mosfeldeffekttransistorschaltungen.
EP0250722A3 (de) * 1986-07-04 1988-08-03 Siemens Aktiengesellschaft Verfahren zur Herstellung benachbarter, mit Dotierstoffionen unterschiedlichen Leitungstyps implantierter Wannen für hochintegrierte CMOS-Bauelemente
US5923985A (en) * 1987-01-05 1999-07-13 Seiko Instruments Inc. MOS field effect transistor and its manufacturing method
FR2621738B1 (fr) * 1987-10-08 1990-02-02 Mingam Herve Structure de transistor a effet de champ a grille metallique isolee et procede de fabrication
JPH02172253A (ja) * 1988-12-24 1990-07-03 Mitsubishi Electric Corp 半導体装置およびその製造方法
CA2014296C (en) * 1989-04-21 2000-08-01 Nobuo Mikoshiba Integrated circuit
FR2662303A1 (fr) * 1990-05-17 1991-11-22 Hello Sa Transistor mos a tension de seuil elevee.
CA2032073A1 (en) * 1990-12-12 1992-06-13 Pierre Huet Twin-tub fabrication method
JP2697392B2 (ja) * 1991-07-30 1998-01-14 ソニー株式会社 相補型半導体装置の製造方法
US5348900A (en) * 1991-10-11 1994-09-20 Sharp Kabushiki Kaisha Process for manufacturing a semiconductor device including heat treatment in ammonia or oxygen
US5648288A (en) * 1992-03-20 1997-07-15 Siliconix Incorporated Threshold adjustment in field effect semiconductor devices
US6432759B1 (en) * 1992-11-24 2002-08-13 Lsi Logic Corporation Method of forming source and drain regions for CMOS devices
DE102008030856B4 (de) * 2008-06-30 2015-12-03 Advanced Micro Devices, Inc. Verfahren zur Schwellwerteinstellung für MOS-Bauelemente
WO2023140840A1 (en) 2022-01-20 2023-07-27 Applied Materials, Inc. Methods for near surface work function engineering

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5286083A (en) * 1976-01-12 1977-07-16 Hitachi Ltd Production of complimentary isolation gate field effect transistor
US4151537A (en) * 1976-03-10 1979-04-24 Gte Laboratories Incorporated Gate electrode for MNOS semiconductor memory device
JPS5333074A (en) * 1976-09-08 1978-03-28 Sanyo Electric Co Ltd Production of complementary type insulated gate field effect semiconductor device
US4217149A (en) * 1976-09-08 1980-08-12 Sanyo Electric Co., Ltd. Method of manufacturing complementary insulated gate field effect semiconductor device by multiple implantations and diffusion
JPS5396771A (en) * 1977-02-04 1978-08-24 Nec Corp Production of integrated circuit device
JPS5413779A (en) * 1977-07-04 1979-02-01 Toshiba Corp Semiconductor integrated circuit device
JPS5488780A (en) * 1977-12-26 1979-07-14 Cho Lsi Gijutsu Kenkyu Kumiai Method of fabricating complementary mos transistor
JPS6043025B2 (ja) * 1979-12-28 1985-09-26 富士通株式会社 半導体装置の製造方法
US4385947A (en) * 1981-07-29 1983-05-31 Harris Corporation Method for fabricating CMOS in P substrate with single guard ring using local oxidation
DE3149185A1 (de) * 1981-12-11 1983-06-23 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung benachbarter mit dotierstoffionen implantierter wannen bei der herstellung von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen

Also Published As

Publication number Publication date
DE3470979D1 (de) 1988-06-09
US4525378A (en) 1985-06-25
EP0135163B1 (de) 1988-05-04
JPS6072259A (ja) 1985-04-24
ATE34051T1 (de) 1988-05-15
EP0135163A1 (de) 1985-03-27
CA1214885A (en) 1986-12-02

Similar Documents

Publication Publication Date Title
EP0081804B1 (de) Verfahren zur Herstellung benachbarter mit Dotierstoffionen implantierter Wannen bei der Herstellung von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen
EP0248988B1 (de) Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen
DE69728259T2 (de) Siliciumkarbid-cmos und herstellungsverfahren
EP0123182B1 (de) Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen
EP0073942B1 (de) Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen
EP0029554B1 (de) Verfahren zum Herstellen von MNOS-Speichertransistoren mit sehr kurzer Kanallänge in Silizium-Gate-Technologie
EP0135163B1 (de) Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen
DE3105118C2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit komplementären bipolaren Transistoren und komplementären Isolierschicht-Gate-Feldeffekttransistoren auf einem gemeinsamen Substrat
EP0148342B1 (de) Verfahren zum gleichzeitigen Herstellen von schnellen Kurzkanal- und spannungsfesten MOS-Transistoren in VLSI-Schaltungen
EP0247386B1 (de) Lateraltransistor
EP0482232B1 (de) Verfahren zur Herstellung einer dotierten Polyzidschicht auf einem Halbleitersubstrat
DE3334337A1 (de) Verfahren zur herstellung einer integrierten halbleitereinrichtung
DE3110477A1 (de) Verfahren zur herstellung von cmos-bauelementen
DE3205022A1 (de) Verfahren zum herstellen einer integrierten halbleiterschaltung
EP0244607A1 (de) Verfahren zum Herstellen von optimierten komplementären MOS-Feldeffekttransistoren in VLSI-Technik
EP0072967B1 (de) Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen in Siliziumgate-Technologie
EP0157926B1 (de) Verfahren zum Herstellen einer hochintegrierten MOS-Feld-effekttransistorschaltung
EP0250722A2 (de) Verfahren zur Herstellung benachbarter, mit Dotierstoffionen unterschiedlichen Leitungstyps implantierter Wannen für hochintegrierte CMOS-Bauelemente
EP1415340A2 (de) Verfahren zum parallelen herstellen eines mos-transistors und eines bipolartransistors
EP0133204A1 (de) Verfahren zum Herstellen eines DMOS-Transistors
DE4319437C1 (de) Verfahren zur Herstellung einer monolithisch integrierten Schaltung mit mindestens einem CMOS-Feldeffekttransistor und einem npn-Bipolar-Transistor
DE2537559C3 (de) Verfahren zur Herstellung einer monolithisch integrierten Halbleiterschaltung mit einem Junction-Feldeffekttransistor und einem komplementären MIS-Feldeffekttransistor
DE3005384C2 (de) Verfahren zum Herstellen einer monolithischen integrierten Halbleiterschaltung
DE2263652A1 (de) Verfahren zur herstellung eines feldeffekttransistors mit isolierter gateelektrode
DE102006039302B4 (de) Verfahren zur Herstellung eines integrierten BiCMOS-Schaltkreises

Legal Events

Date Code Title Description
8139 Disposal/non-payment of the annual fee