DE3335424A1

DE3335424A1 - Multiplikationswerk und verfahren zu dessen betrieb

Info

Publication number: DE3335424A1
Application number: DE19833335424
Authority: DE
Inventors: Alois Dipl.-Ing. 8000 München Rainer
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1983-09-29
Filing date: 1983-09-29
Publication date: 1985-04-18
Also published as: US4679165A; EP0144568A3; EP0144568B1; DE3485774D1; JPS6093550A; EP0144568A2

Description

SIEMENS AKTIENGESELLSCHAFT ' Unser Zeichen

Berlin und München VPA _Λ_

83 P 1 7 6 8 DE

Multiplikationswerk und Verfahren zu dessen Betrieb

Die Erfindung bezieht sich auf ein Multiplikationswerk nach dem Oberbegriff des Patentanspruchs 1 und auf ein Verfahren zu dessen Betrieb.

Aufgabe der Erfindung ist es, ein Multiplikationswerk dieser Art anzugeben, mit dem eine hohe Arbeitsgeschwindigkeit erreichbar ist und das zur Multiplikation von im Zweierkomplement dargestellten n-stelligen binären Zahlen lediglich ein n-stelliges Rechenwerk und einen n-stelligen Akkumulator benötigt. Erfindungsgemäß wird das durch eine Ausbildung des Multiplikationswerks nach dem kennzeichnenden Teil des Patentanspruchs 1 erreicht.

Der mit der Erfindung erzielbare Vorteil besteht insbesondere darin, daß nur ein n-stelliges Mehrfach-Schiebewerk zur Verschiebung der vom Rechenwerk an den Akkumulator ausgegebenen Verknüpfungsergebnisse erforderlich ist.

Die Ansprüche 2 bis 5 betreffen vorteilhafte Ausgestaltungen und Weiterbildungen des Multiplikationswerks nach der Erfindung, während der Anspruch 6 auf ein bevorzugtes Verfahren zum Betrieb des erfindungsgemäßen Multiplikationswerks gerichtet ist.

Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert. Dabei ist ein n-stelliges Register RE1 vorgesehen, das den als eine n-stellige binäre Zahl X mit den Bits χ _., χ _~ ..-Xq im Zweierkomplement dar-

St 1 Sti/28.9.1983

- 2τ- VPA 83 P 1 7 6 8 DE

gestellten Multiplikanden enthält, χ _.. ist dabei das höchstwertige Bit, das durch einen Wert "1" ein negatives Vorzeichen und durch einen Wert "0" ein positives Vorzeichen der binären Zahl angibt. x_Q stellt das Bit niedrigster Wertigkeit dar. Der Ausgang von RE1 ist mit dem Operandeneingang A eines Rechenwerks RW verbunden, dessen zweiter Operandeneingang B mit dem Ausgang eines n-stelliqen Akkumulators AC beschaltet ist. Der Ausgang von RW ist mit dem Eingang eines Mehrfach-Schiebewerks MS verbunden, dessen Ausgang mit dem Eingang des Akkumulators AC beschaltet ist.

Ein Register RE2 dient zur Aufnahme des ebenfalls als binäre Zahl im Zweierkomplement dargestellten Multiplikators Y. Auch hier bedeutet y _Λ das Vorzeichenbit, y_Q das Bit niedrigster Wertigkeit. Ein Multiplexer MUX mit n+3 Eingängen EO¹, EO, E1 ... E(n-M) wählt jeweils fünf einander unmittelbar benachbarte Bits, z.B. y.. ... y^, aus und schaltet sie an seine Ausgänge AO bis A4 durch. Aus den an AO bis A4 jeweils abgreifbaren Bits wird über ein .logisches Schaltungsglied LSG ein Operationsbefehl OB abgeleitet, der an einem ersten Ausgang 1 von LSG auftritt und dem Operationsbefehlseingang 2 des Rechenwerks RW zugeführt wird. Der Operationsbefehl OB veranlaßt das Rechenwerk, die am Operandeneingang A anliegende binäre Zahl entweder von der am Operandeneingang B anliegenden binären Zahl zu subtrahieren, die bei A anliegende Zahl zu der bei B anliegenden, zu addieren oder die bei B anliegende binäre Zahl an den Ausgang von RW durchzuschalten. Weiterhin wird aus den an AO bis A4 anliegenden Bits über LSG ein Verschiebebefehl SB ab-, geleitet, der an einem Ausgang 3 von LSG auftritt und einem Steuereingang des Mehrfach-Schiabewerks MS zugeführt wird. Der Verschiebebefehl SB bewirkt eine sog. arithmetische Verschiebung der im n-stelligen Mehrfach-Schiebewerk MS enthaltenen binären Zahl, um

- ζ - VPA 83 P 1 7 6 8 OE

eine bestimmte Stellenanzahl, d.h. um eine oder um mehrere Stellen, jeweils nach rechts, wie durch den Pfeil 4 angedeutet ist. Werden die Bits der in MS enthaltenen binären Zahl mit s _Λ, s -...S_n bezeichnet, wobei s _₁ als das höchstwertige Bit das Vorzeichen dieser Zahl angibt und s_Q das Bit niedrigster Wertigkeit bedeutet, so werden bei einer arithmetischen Verschiebung dieser Zahl um drei Stellen nach rechts die Bits Sg, s. und S₂ fallengelassen, während die drei frei werdenden Stellen am linken Ende von MS nunmehr jeweils mit dem Vorzeichenbit s * belegt werden. Damit steht nach dieser Verschiebung die binäre Zahl s ,., s ^ , ^sn-1' ^Sn-1' ^sn-2 -.-S₃ in MS.

Zur Multiplikation von X und Y wird nun so verfahren, daß in sämtliche Stellen des Akkumulators AC und des Mehrfach-Schiebewerks MS^-zunächst jeweils "O"-Bits eingegeben werden. Im Multiplexer MUX werden die an seinen Eingängen EO¹, EO . ..E3 liegenden Bits an seine Ausgänge AO ... A4 durchgeschaltet, wobei am Eingang EO' ständig eine "0" anliegt. Hieraus werden in LSG Befehle OB und SB abgeleitet, wobei OB eine der drei genannten Operationen des Rechenwerks RW veranlaßt, die auf die am Operandeneingang A liegende Zahl X und auf die aus dem Akkumulator AC dem Operandeneingang B zugeführten "0"-Bits angewendet wird. In RW entsteht ein erstes Verknüpfungsergebnis s * ...s_Q, das dem Mehrfach-Schiebewerk MS zugeführt wird. Der über LSG abgeleitete Verschiebebefehl SB veranlaßt MS, dieses erste Verknüpfungsergebnis in der bereits beschriebenen Weise um eine bestimmte Stellenzahl nach rechts arithmetisch zu verschieben. Die nunmehr in MS enthaltene Zahl, die z.B. bei einer Verschiebung um drei Stellen die Bits s *, ^sn-1' ^sn-1' ^sn-1' ^sn-2 *'*^S3 ^aufweist/· wird dann dem Akkumulator AC als erste Zwischensumme zugeführt.

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Anschließend werden vom Multiplexer MUX die an den um zwei Stellen nach links versetzten Eingängen, d.h. an E1 ...E5, anliegenden Bits γ_Λ ...y₅ auf AO bis A4 durchgeschaltet. Über LSG werden zwei neue Befehle OB und SB abgeleitet, von denen OB das Rechenwerk RW veranlaßt, die bei A anliegende Zahl X mit der bei B anliegenden, von AC zugeführten ersten Zwischensumme nach einer der drei möglichen Operationen zu verknüpfen, so daß ein zweites Verknüpfungsergebnis entsteht. Dieses wird gemäß SB um eine bestimmte Stellenzahl arithmetisch nach rechts verschoben, wobei in MS in der beschriebenen Weise eine zweite Zwischensumme entsteht, die AC zugeführt wird.

Es folgen weitere gleichartige Verfahrensschritte, wobei der Multiplexer MUX bei jedem neuen Schritt die jeweils um zwei Stellen nach links versetzten Bits des Multiplikators Y an seine Ausgänge durchschaltet.

Bei letzten Schritt werden von MUX die Bits an den letzten fünf Eingängen E(n-3), E(n-2), E(n-1), En und E(n+1) durchgeschaltet, wobei die letzten drei Eingänge jeweils mit demselben Bit belegt sind, wie die Zeichnung zeigt. Daher sind die Bits y , '^y,, a/ y„ a, y„ a an den Ausgängen AO ...A4 abgreifbar. Die hieraus abgeleiteten Befehle OB und SB veranlassen in RW eine Verknüpfung von X mit der sich in AC befindenden .Zwischensuinme und eine arithmetische Verschiebung des Verknüpfungsergebnisses in MS gemäß SB. Die hierbei in MS entstandene binäre Zahl stellt dann das Produkt der Binärzahlen X und Y dar, das aus den η am meisten signifikanten Bits besteht. Ist η ungeradzahlinq, so wird beim letzten Schritt E(n+1) nicht mehr abgetastet, so daß die Bits Y h ··· y Ar Y α durchgeschaltet werden.

- ξτ - VPA 83 P 1 7 6 8 DE

Die Bildung der Befehle OB und SB aus den jeweils bei AO ...A4 abgreifbaren Bits der Zähl Y erfolgt nach folgender Tabelle, bei der die ersten fünf Spalten den in der ersten Zeile stehenden Ausgängen AO ... A4 zugeordnet sind, während die sechste und siebente Spalte jeweils die Befehle OB und SB enthalten. Die an den Eingängen und Ausgängen von LSB gleichzeitig auftretenden Bits stehen dabei jeweils in einer Zeile.

A4

A3

A2

A1 AO

OB

SB

0
0
0
0
0
0
0
0

1
1
1
1
1
1
1
1

D
0
0
0
0
0
0
0

0 0 0 0 1 1 1 1

C 0 0 0 1 1 1 1

0 0 1 1 0 0

0 0 1 1 0 0 1 1

1	0	0	0
1	C	0	1
	0	1	0
1	0	1	1
i	1	0	0
I	1	0	1
1	1	1	0
1	i	1	1

0
1
1
1

-1
-1
-1

0
0

-1
-1
-1

1
1
1

-1

0	3
1	•Λ L·
1
"ι	Λ
-1	0
-1	1
-1	1
0	2

- -6- - VPA

Dabei bedeutet OB = 1, daß die Operanden an A und B addiert werden. OB = -1 bedeutet, daß der Operand an A von dem Operanden an B subtrahiert wird, während OB = aussagt, daß der Operand an B direkt auf den Ausgang von RW durchgeschaltet werden soll. Die Zahlenwerte in der Spalte für SB geben jeweils unmittelbar die Anzahl der Stellen an, um die das von RW an MS ausgegebene Verknüpfungsergebnis in WS arithmetisch nach rechts verschoben werden soll.

Das Mehrfach-Schiebewerk MS ist beispielsweise so aufgebaut, wie die als "Barrel Shifter" bezeichneten Einrichtungen, die in dem Buch "Introduction to VLSI-Systems" von C.Mead und L.Conway, Addison-Wesley Publishing Comp., Reading, Mass., Okt. 1980, auf den Seiten 157 bis 161 beschrieben sind. Das logische Schaltungsglied LSG kann beispielsweise aus einem Festwertspeicher oder einer logischen Gatterschaltung bestehen.

20· 6 Ansprüche
1 Figur

- Leerseite -

Claims

s 333542

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Patentansprüche

(Iy Multiplikationswerk für n-stellige binäre Zahlen mit einem den Multiplikanden enthaltenden ersten Register (RE1), einem zur Aufnahme von Zwischensummen dienenden Akkumulator (AC), einem zur schrittweisen Verknüpfung des Multiplikanden mit der jeweils im Akkumulator enthaltenen Zwischensumme dienenden Rechenwerk (RW), dessen Operandeneingänge (A, B) mit dem ersten Register (RE1) und dem Akkumulator (AC) beschaltet sind, wobei die vom Rechenwerk (RW) jeweils zu vollziehende Operation durch die Bits eines Multiplikators bestimmt wird, der in einem zweiten, an einen Operationsbefehlseingang (2) des Rechenwerks (RW) geschalteten Register (RE2) enthalten ist, und mit einer Einrichtung, die zur Verschiebung der von dem Rechenwerk (RW) an den Akkumulator (AC) ausgegebenen Verknüpfungsergebnisse dient, dadurch gekennzeichnet, daß das zweite Register (RE2) mit einem Multiplexer (MUX) verbunden ist, der die Bits von jeweils fünf nebeneinanderlieqenden Multiplikatorstellen an die Eingänge eines logischen Schaltungsgliedes (LSG) durchschaltet, das einen ersten und einen zweiten Ausgang (1, 3) besitzt, wobei der erste Ausgang (1) mit dem Operationsbefehlseingang (2) verbunden ist und der zweite Ausgang (3) an einen Steuereingang der genannten Einrichtung geführt ist, die als ein Mehrfach-Schiebewerk (MS) ausgebildet und zwischen den Ausgang des Rechenwerks (RW) und den Eingang des Akkumulators (AC) eingefügt ist.
2. Multiplikationswerk nach Anspruch 1, dadurch gekennzeichnet , daß der erste Eingang (EO') des Multiplexers (MUX) mit einer logischen "0" beschaltet ist, daß die nächsten η Eingänge (EO ...E(n-1))

desselben mit den η Bits (y_Q ... y _..) des Multiplikators (Y) belegt sind und daß zwei weitere Eingänge

(En, E(n+1)) des Multiplexers ebenfalls mit dem höchstwertigen Bit (y _₁) des Multiplikators (Y) beschaltet sind.
3- Multiplikationswerk nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Mehrfach-Schiebewerk (MS) so ausgebildet ist, daß arithmetische Verschiebungen der Verknüpfungsergebnisse durchführbar sind.
10
4. Multiplikationswerk nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das logische Schaltungsglied (LSG) als Festwertspeicher ausgebildet ist.
5- Multiplikationswerk nach einem der Ansprüche 1 bis 4,

dadurch gekennzeichnet, daß das erste und zweite Register (RE1, RE2), der Akkumulator (AC), das Rechenwerk (RW) und das Mehrfach-Schiebewerk (MS) jeweils n-stellig ausgebildet sind.
6. Verfahren zum Betrieb des Multiplikationswerks nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet , daß der Akkumulator (AC) und das Mehrfach-Schiebewerk (MS) in allen Stellen zunächst mit "O"-Bits belegt werden, daß in einem ersten Schritt die Bits an den ersten fünf Eingängen (EO', EO ... E3) des Multiplexers (MUX) an dessen Ausgänge (AO ... A4) durchgeschaltet werden, daß von diesen durchgeschalteten Bits in dem logischen Schaltungsglied (LSG) ein Operationsbefehl (OBJ für das Rechenwerk (RW) und ein Verschiebebefehl (SB) für das Mehrfach-Schiebewerk (MS) abgeleitet werden, daß im Rechenwerk eine Verknüpfung des Multiplikanden mit dem Akkumulatorinhalt gemäß dem Operationsbefehl (OB) vorgenommen wird, daß das Verknüpfungsergeb-

- $ - VPA 83 P 1 7 6 8 DE

nis in dem Mehrfach-Schiebewerk (MS) um eine dem Verschiebebefehl (SB) entsprechende Anzahl von Stellen arithmetisch verschoben wird, daß die insoweit in dem Mehrfach-Schiebewerk entstandene Zwischensumme in den Akkumulator (AC) übertragen wird, daß sich ein zweiter Schritt anschließt, der entsprechend dem ersten Schritt abläuft, jedoch unter Durchschaltung derjenigen Bits des Multiplikators (Y) im Multiplexer (MUX), die um zwei Eingänge gegenüber den im ersten Schritt durchgeschalteten Bits versetzt sind, sowie unter Verknüpfung des Multiplikanden mit der ersten Zwischensumme im Rechenwerk (RW), daß sich weitere Schritte anschließen, bei denen jeweils die im Multiplexer (MUX) durchgeschalteten Bits des Multiplikators (Y) gegenüber dem vorhergehenden Schritt um zwei Stellen versetzt sind, wobei im Rechenwerk jeweils eine Verknüpfung des Multiplikanden (X) mit der beim vorhergehenden Schritt erhaltenen Zwischensumme vorgenommen wird, und daß die bei der Durchschaltung der an den letzten fünf Eingängen (E(n-3)/ E(n-2), E(n-1), En und E(n+1)) des Multiplexers (MUX) anliegenden Bits des Multiplikators (Y) im Mehrfach-Schiebewerk (MS) erhaltene binäre Zahl das Ergebnis darstellt.