DE3340919A1

DE3340919A1 - Datenprozessor

Info

Publication number: DE3340919A1
Application number: DE19833340919
Authority: DE
Inventors: Shigenori Fukaya Saitama Tokumitsu
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-11-11
Filing date: 1983-11-11
Publication date: 1984-05-17
Also published as: DE3340919C2; KR870001112B1; GB2129984B; GB2129984A; JPS5987569A; US4845662A; GB8329770D0; KR840006851A

Description

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Beschreibung:

Die Erfindung betrifft einen Datenprozessor zur Verwendung in einem Videotext- oder Teletext-System, insbesondere eine Verbesserung der Hardware eines Zeichendatenprozessors.

In jüngerer Zeit wurden Fernsehempfänger mit mit Mikrocomputern bestückten Zeichendatenprozessoren für TeIe-

'" text (Videotext, Bildschirmtext) ausgestattet. In derartigen Fernsehempfängern müssen von einem Sender empfangene Zeichendaten zur Anzeige der Zeichen in einem Datenspeicher abgespeichert werden und die gespeicherten Daten auch ausgelesen werden.

Um in einem Teletextsystem die Effizienz der Datenübertragung zu erhöhen, wurden verschiedene Arten der Datenkompression entwickelt. Eine Möglichkeit der Datenkompression ist die sogenannte "Runlänge-Codierung", bei der die Anzahl aufeinanderfolgender gleicher Informationen ("1" oder "0") in Form von Runlänge-Daten codiert wird. Von einem Sender werden die runlänge-codierten Daten als komprimierte Zeichendatenmuster-Blöcke des Teletextsystems übertragen. Als Farbdaten für die Zeichen sendet die Rundfunkanstalt mehrere Einheiten von Farbdaten. Jede Einheit der Farbdaten wird gebildet durch Farbinformation und Runlänge-Information der Farbe.

Wenn solche komprimierten Zeichendaten empfangen werden, schreibt der Teletext-Fernsehempfänger entsprechend der durch die Runlänge-Daten festgelegten Zahl in einen Speicher wiederholt die gleiche Information ein ("1" oder "0"). Ein übliches Verfahren zum wiederholten Einschreiben dieser Daten ist die Software-Programmierung: Jedesmal, wenn Zeichendaten zu dem Speicher zu übertragen sind,

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' prüft die CPU (zentrale Verarbeitungseinheit) des Mikrocomputers anhand des Inhalts eines Indexzählers und dergleichen, ob die Anzahl der Wiederholungen der gleichen Information ("1" oder "0") die durch die Runlänge-Daten

bestimmte Zahl erreicht hat oder nicht. Hat die Anzahl der Wiederholungen die vorgegebene Zahl noch nicht erreicht, so wird die nachfolgende gleiche Information ("1" oder "0") in die nächste Adresse des Speichers eingeschrieben, und die neue Wiederholungszahl für dieselbe

'^ Information wird mit der vorgegebenen Zahl verglichen. Die CPU muß die Routine zum wiederholten Einschreiben solange durchführen, bis die Anzahl der Wiederholungen die vorgegebene Zahl erreicht hat, und sie kann nicht zu der nächsten Routine übergehen. Hierdurch benötigt

■5 die Behandlung der komprimierten Zeichendaten lange Zeit, so daß sich dementsprechend die Gesamtverarbeitungszeit der Teletext-Zeichendaten über einen relativ großen Zeitraum erstreckt.

™ Der Erfindung liegt die Aufgabe zugrunde, einen mit einem Mikrocomputer ausgestatteten Datenprozessor für ein Videotext- oder Teletext-System (Bildschirmtext-System) zu schaffen, der in der Lage ist, unabhängig von der Programmausführung einer CPU eines Mikrocomputers automatisch

eine wiederholte Datenverarbeitung durchzuführen.

Zur Lösung dieser Aufgabe schafft die Erfindung einen Datenprozessor mit einer Einrichtung zum automatischen Erhöhen der Adressnummer eines Speichers, einer zwischen °v dem Speicher und einer CPU vorgesehenen Einrichtung zum Weiterleiten von zwischen diesen beiden Teilen übertragenen Daten, einer Einrichtung zum Feststellen, wie häufig eine Datenverarbeitung für den Speicher durchgeführt wurde, und einer Einrichtung zum Erzeugen von Zeitsteuerimpulsen, die nach Maßgabe eines den Beginn eines Zu-

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griffszyklus kennzeichnenden Impulses AGF und eines das Ende eines Zugriffszyklus kennzeichnenden Impulses AGR an die Inkrementiereinrichtung (die Einrichtung zum Erhöhen der Adressnummer des Speichers), die Einrichtung zum Weiterleiten der Daten und die Feststelleinrichtung gegeben werden.

Durch den erfindungsgemäßen Aufbau können wiederholte Datenübertragungsvorgänge zwischen einer CPU und einem Speicher durch die Hardware des Datenprozessors gesteuert werden und brauchen nicht durch ein Softwareprogramm abgewickelt zu werden. Hieraus folgt, daß die CPU von der Aufgabe befreit ist, den wiederholten Datentransfer zu steuern. Damit ist eine einfache Softwareprogrammierung möglich, und es wird ein Hochgeschwindigkeitsbetrieb bei der Zeichendatenverarbeitung erreicht.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen: 20

Fig. 1 ein Blockdiagramm eines mit einem Mikrocomputer

ausgestatteten Zeichendatenprozessors eines Teletext- oder Videotext-Systems,

Fig. 2 ein Blockdiagramm der in Fig. 1 gezeigten Datenselbstverarbeitungseinheit 11,

Fig. 3A bis 3E Impulsdiagramme zur Veranschaulichung des Zugriffszyklus (Y) der Datenselbstverarbeitungseinheit 11 in Fig. 2,

Fig. 4 eine Schaltungsskizze der in Fig. 2 gezeigten Schreibsteuerung (33),

Fig. 5A bis 51 Impulsdiagramme zur Veranschaulichung

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des wiederholten Daten-Schreibbetriebs gemäß Fig. 4,

Fig. 6 eine Schaltungsskizze der in Fig. 2 gezeigten Lesesteuerung (34),

Fig. 7 den Schaltungsaufbau eines Impulsgenerators zum Erzeugen der Impulse AGF, AGR und RP,

Fig. 8A bis 8G Impulsdiagramme zum Veranschaulichen der Arbeitsweise der in Fig. 7 gezeigten Schaltung,

Fig. 9 den Aufbau eines Grundtaktgebers, der einen Grundtakt-Impulszug CK (7/5 fsc) gemäß Fig. 7 erzeugt, und

Fig. 10 ein Flußdiagramm, welches den automatischen Schreibbetrieb der in Fig. 2 gezeigten Anordnung erläutert.

Fig. 1 zeigt schematisch den Aufbau eines mit einem Mikrocomputer ausgestatteten Zeichendatenprozessors eines Teletext-Systems (oder eines Videotext-Systems (Bildschirmtext))-Dieser Prozessor besteht aus einem Mikrocomputerabschnitt 10 mit einer zentralen Verarbeitungseinheit (CPU) 13, einer Datenselbstverarbeitungseinheit 11 und einem Schreib-/ Lese-Speicher (RAM) 12. In dem erfindungsgemäßen Zeichendatenprozessor erfolgen zwei verschiedene Arten von Datenverarbeitung, Eine Art ist die Datenverarbeitung auf der Grundlage eines Software-Makroprogramms, welches von dem Anwender geändert werden kann. Die andere Art ist eine Datenselbstverarbeitung auf der Grundlage einer bestimmten diskreten Hardware, die von dem Anwender nicht geändert werden kann. Bei der Datenselbstverarbeitung befiehlt die CPU 13 lediglich das Laden von Wiederholungsdaten (Runlänge-

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Daten) und den Start der Datenselbstverarbeitung.

Die Datenselbstverarbeitung erfolgt durch die Datenselbstverarbeitungseinheit 11. Ein wichtiges Merkmal der Erfindung besteht in dem Daten-Schreibbetrieb für den Speicher 12 bei der Ausführung der Datenselbstverarbeitung. Die Verarbeitungseinheit 11 kann als individuelle integrierte Schaltung oder zusammen mit dem Mikrocomputerabschnitt 10 ausgebildet sein.

Fig. 2 zeigt den Aufbau der Datenselbstverarbeitungseinheit 11. Fig. 3A bis 3E zeigen Impulsdiagramme, welche die Beziehung zwischen der Zugriffszeit der Einheit 11 und der Zugriffszeit des Speichers (RAM) 12 veranschauliehen. Die Zugriffszeit der Einheit 11 wird zum Speichern von Daten in dem RAM 12 benötigt, die Zugriffszeit des RAM 12 wird zum Auslesen der gespeicherten Daten zum Zwecke der Zeichendarstellung benötigt.

Die Zugriffszeit der Datenselbstverarbeitungseinheit 11 soll unter Bezugnahme auf die in den Fig. 3A bis 3E gezeigten Impulsdiagramme erläutert werden. Fig. 3A zeigt einen Grundtakt CK mit einer Frequenz von 8/5 fsc (fsc ist die Frequenz des Farbträgers). Ein Impuls des Grundtakts CK entspricht einem Bit der anzuzeigenden Bilddaten (Zeichendaten) . Jede Dateneinheit wird gebildet, durch 8 parallele Bits (ein Byte), die nach Maßgabe des Grundtakts CK aus dem RAM 12 ausgelesen und zur Bildschirmanzeige einer Parallel-/Serien-Umsetzung unterworfen werden. Beim Lesevorgang werden Daten in Form von 8 Bits parallel aus dem RAM 12 ansprechend auf einen Leseimpuls RP ausgelesen, und die ausgelesenen parallelen Daten werden in einen seriellen 8-Bit-Datenstrom umgesetzt. Demnach kann der Leseimpuls RP dem RAM 12 jeweils für eine 8 Bits der seriellen Daten entsprechende Zeitdauer züge-

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führt werden. Wie nämlich aus den Fig. 3A und 3B ersichtlich ist, entspricht eine Lesezykluszeit X jeweils 8 Impulsen des eine Frequenz von 8/5 fsc aufweisenden Grundtakts CK, d.h. jeweils 8 Bits umfassenden Daten, und während dieses Zeitabschnitts X werden 8 Bits an Anzeigedaten ausgelesen. Dies ermöglicht einen für den Zugriff vorgesehenen freien Bereich Y, wie er in Fig. 3C angedeutet ist. Die Erfindung nutzt den Zeitabschnitt dieses freien Bereichs Y aus, so daß die Datenselbstverarbeitungseinheit 11 während dieses Zeitabschnitts (Y) auf den RAM 12 zugreifen kann.

Der in Fig. 3C dargestellte Zugriffszeitabschnitt (Y) wird zum automatischen Daten-Schreiben des RAM 12 ausgenutzt. Um diesen Zugriffszeitabschnitt (Y) zu erkennen, werden ein Impuls AGF, der den Anfangs- oder Startpunkt des freien Bereichs Y kennzeichnet, und ein Impuls AGR, der den rückwärtigen oder Endpunkt des freien Bereichs Y kennzeichnet, verwendet. Die Vorderflanke des Impulses AGF fällt mit der Vorderflanke des freien Bereichs Y zusammen (Fig. 3D), und die Rückflanke des Impulses AGR erscheint zusammen mit der Rückflanke des freien Bereichs Y (Fig. 3E). Während des Zugriffszeitabschnitts des freien Bereichs Y greift die CPU 13 nicht direkt auf den RAM 12 zu, sondern die CPU 13 überträgt lediglich Daten zu dem RAM 12 im Sinne einer Bereitstellung.

Spezielle Schaltungen zum Erzeugen der Impulse CK, RP, AGF und AGR werden unten anhand der Fig. 7 bis 9 erläutert. Diese Schaltungen können in der DatenseIbstverarbeitungseinheit 11 enthalten sein.

Fig. 2 zeigt den Aufbau der Datenselbstverarbeitungseinheit 11 im einzelnen. Die Beschreibung der Schaltung soll unter der Annahme erfolgen, daß die gleichen Daten (z.B.

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nur die Daten "1") wiederholt in den RAM 12 eingeschrieben werden. Die CPU 13 ist an einen Adressdatenbus ADBUS angeschlossen. Die CPU 13 kann über diesen Bus ADBUS Adressdaten an einen Byteadress-Registerzähler 15 zum Schreiben, an einen Zeilenadress-Registerzähler 16 zum Schreiben, einen Byteadress-Registerzähler 19 zum Lesen und an einen Zeilenadress-Registerzähler 20 zum Lesen geben. Der Bus ADBUS dient außerdem als Lese-/Schreib-Daten-Bus zum Übertragen von Schreibdaten von der CPU 13 zum RAM 12 oder zum übertragen von Lesedaten von dem RAM 12 zu der CPU 13. Außerdem liefert die CPU 13 über den Bus ADBUS ein Ablaufsteuersignal an einen Adressdecoder 29. Der Adressdecoder 29 liefert Zeitsteuersignale an die Schaltungselemente 15 bis 17, 19 bis 21, 23 bis 25 und 30, und zwar nach Maßgabe des AblaufSteuersignals, so daß jegliche Überlappung von Daten der erwähnten Schaltungselemente auf dem Bus ADBUS vermieden wird.

Die CPU 13 kann über den Bus ADBUS einem Rückwärtszähler 25 Zähldaten anbieten. Wie unten auch noch ausführlicher beschrieben wird, dient der Rückwärtszähler 25 zum Feststellen der Häufigkeit, mit der die gleichen Daten in den RAM 12 geschrieben werden. Der Zähler 25 zählt nach Beendigung jeder Datenverarbeitung ein Taktsignal (E28) rückwärts. Wenn der Inhalt (die gezählte Zahl) des Zählers 25 mit dem voreingestellten Wert übereinstimmt, liefert der Zähler 25 ein spezielles Zähler-Ausgangssignal E25 an ein ODER-Glied 26, so daß dieses ein Erkennungssignal E26 erzeugt.

Der Byteadress-Registerzähler 15 und der Zeilenadress-Registerzähler 16 sind über einen Puffer 36 und einen Speicheradressbus MABUS an den RAM 12 gekoppelt. Der Byteadress-Registerzähler 19 und der Zeilenadress-Registerzähler 20 sind über einen Puffer 37 und den Bus

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MABUS an den RAM 12 gekoppelt. Die Registerzähler 15 und 16 zum Schreiben und die Registerzähler 19 und 20 zum Lesen besitzen eine automatische Inkrement-Funktion, die sie in die Lage versetzt, die ihnen zugeführten Adressdaten automatisch zu erhöhen (zu inkrementieren). Die Schaltung der Schreib-Registerzähler 15 und 16 ist mit einem Addiermodus-Einstellregister 17 und einem Addierschalter 18 für die Inkrement-Funktion ausgestattet. Die Schaltung der Lese-Registerzähler 19 und 20 ist mit einem Addiermodus-Einstellregister 21 und einem Addierschalter 22 für die Inkrement-Funktion ausgestattet.

Die automatische Inkrement-Funktion soll für den Fall erläutert werden, daß die Schreib-Adressdaten für den RAM 12 erhöht werden. Wenn es sich bei den in den RAM 12 einzuschreibenden Daten um Daten zur Anzeige einer Horizontalzeile auf einem Bildschirm handelt, so wird in dem Addiermodus-Einstellregister 27 eine logische "1" eingestellt. Der Addierschalter 18 spricht nun auf die aus dem Register kommende logische "1" an und veranlaßt den Registerzähler 15, seinen Inhalt um "+1" jedesmal dann zu erhöhen, wenn ein Datenschreibvorgang zum Einschreiben von Daten in den RAM 12 abgeschlossen ist. Auf diese Weise wird der Inhalt des RegisterZählers 15 einzeln bei jedem Datenschreibvorgang automatisch erhöht. Dies bedeutet, daß die CPU 13 lediglich Anfangs-Adressdaten in dem Registerzähler 15 einstellen sollte, daß aber keine nachfolgende Adressdateneinstellung seitens der CPU 13 erforderlich ist.

Handelt es sich bei den in den RAM 12 einzuschreibenden Daten um Vertikal-Schreibdaten, so wird in dem Addiermodus-Einstellregister 17 eine logische "0" eingestellt. Nun spricht der Addierschalter 18 auf die vom Register

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17 kommende logische "0" an und veranlaßt den Registerzähler 16, seinen Inhalt jedesmal dann um "+1" zu erhöhen, wenn ein Dateneinschreibvorgang für den RAM 12 abgeschlossen ist. Auf diese Weise wird der Inhalt des RegisterZählers 16 bei jedem Datenschreibvorgang um "1" erhöht. Dies bedeutet, daß die CPU 13 lediglich Anfangsadressdaten in dem Registerzähler 16 einstellen sollte, daß die CPU 13 jedoch keine nachfolgenden Adressdaten einstellen muß.

Wenn die aus dem RAM 12 auszulesenden Daten zum Anzeigen einer Horizontalzeile eines Bildschirms dienen, wird in dem Addiermodus-Einstellregister 21 eine logische "1 eingestellt. Der Addierschalter 22 spricht auf die vom Register 21 kommende logische "1" an und veranlaßt den Registerzähler 19, daß er seinen Inhalt jedesmal dann um "+1" erhöht, wenn ein Datenlesevorgang zum Auslesen von Daten aus dem RAM 12 abgeschlossen ist. Der Inhalt des RegisterZählers 19 wird hierdurch bei jedem Datenlesevorgang automatisch um eins erhöht.

Il -I Il

Wenn es sich bei den aus dem RAM 12 auszulesenden Daten um Vertikal-Lesedaten handelt, wird in dem Addiermodus-Einstellregister 21 eine logische "0" eingestellt. Der Addierschalter 22 spricht auf die vom Register 21 kommende logische "0" an und veranlaßt den Registerzähler 20, seinen Inhalt jedesmal dann um "+1" zu erhöhen, wenn ein Datenlesevorgang im RAM 12 abgeschlossen ist. Auf diese Weise wird der Inhalt des Registerzählers 20 bei jedem Datenlesevorgang automatisch um eins erhöht.

Die zum Lesen vorgesehenen Schaltungselemente 19 bis 22 arbeiten also ähnlich wie die oben erläuterten, zum Schreiben vorgesehenen Schaltungselemente 15 bis 18 und haben eine ähnliche automatische Inkrement-Funktion.

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' Da die Registerzähler 15, 16, 19 und 20 die automatische Inkrement-Funktion besitzen, braucht die CPU 13 keinen Softwareabschnitt zur Durchführung der Erhöhung des Inhalts der Registerzähler 15, 16, 19 und 20 aufzuweisen.

Die Datenleitung des RAM 12 ist über einen Speicherdatenbus MDBUS an ein Schreibdatenregister 23 und an ein Lesedatenregister 24 angeschlossen. 10

Über eine Signalleitung 38 werden Impulse AGF, AGR und RÜCKSETZEN an den Rückwärtszähler 25, an die Schreibsteuerung 33 und an die Lesesteuerung 34 gegeben.. Die Steuerungen 33 und 34 bilden zusammen mit ODER-Gliedern 31 und 32 und einer Prioritätsschaltung 35 einen Datenselbstverarbeitungs-Programmgeber 30. Der Programmgeber 30 erzeugt innerhalb des Zeitabschnitts des freien Bereichs Y auf der Grundlage der Impulse AGF und AGR (siehe Fig. 3C bis 3E) Zeitsteuerimpulse. Wenn z.B. irgendwelche Daten in dem Zähler 25 voreingestellt sind, erzeugt das ODER-Glied 26 das Erkennungssignal E26, und dieses Signal E26 wird über ein UND-Glied 27 und ein NOR-Glied 31 an die Schreibsteuerung 33 gegeben. Dann liefert die Steuerung 33 einen der Zeitsteuerimpulse an ein NAND-Glied 28, und das NAND-Glied 28 liefert das Taktsignal E28 an den Rückwärtszähler 25.

Wenn Daten von der CPU 13 in den RAM 12 geschrieben werden, arbeitet die Anordnung gemäß Fig. 2 wie folgt: Zunächst überträgt die CPU 13 eine Schreibadresse des RAM 12 kennzeichnende Adressdaten zu den Registerzählern 15 und 16. Dann überträgt die CPU 13 die in den RAM 12 einzuschreibenden Schreibdaten zum Schreibdatenregister 23. Ein den Schreibdatentransfer kennzeichnender Impuls (LD2) wird über eine Signalleitung 40 auf

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das NOR-Glied 31 gegeben. Die Schreibsteuerung 33 erfaßt den zeitlichen Ablauf dieses Schreibdatentransfers durch den Impuls (LD2) auf der Leitung 40. Unmittelbar

nach dem Erkennen dieses Schreibdatentransfers bestimmt 5

die Steuerung 33 den Zugriffszeitabschnitt für den freien Bereich Y nach Maßgabe der Impulse AGF und AGR. Innerhalb dieses Zugriffszeitabschnitts gelangen die Adressdaten vom Registerzähler 15 oder 16 über den Puffer 36 und den Bus MABUS an den RAM 12, und die Schreibdaten

werden über den Bus MDBUS an den RAM 12 gegeben.

Nach Abschluß des Datentransfers zu dem RAM 12 wird von der Steuerung 33 auf den Addierschalter 18 ein Inkrement-Impuls zum Erhöhen des Inhalts des RegisterZählers

^J 15 oder 16 gegeben. Die Schaltung 18 liefert den Inkrement-Impuls entweder an den Registerzähler 15 oder an den Registerzähler 16, je nachdem, welchen logischen Pegel ("1" oder "0") der Inhalt des Addiermodus-Einstellregisters 17 hat. Wenn die Schaltung 18 den Inkrement-Impuls an den Registerzähler 15 gibt, wird dessen Inhalt z.B. um +32 erhöht (Horizontalrichtung des Bildschirms). Wenn die Schaltung 18 den Inkrement-Impuls an den Registerzähler 16 gibt, wird der Inhalt des Registerzählers

16 z.B. um +1 erhöht (Vertikalrichtung des Bildschirms). 05

Der in Fig. 2 gezeigte Schaltungsaufbau macht es, da die Adressdaten für den RAM 12 automatisch erhöht werden, möglich, daß die CPU 13 nur die Anfangsdaten in den Registerzählern 15, 16, 19 und 20 einstellen muß.

Beim Auslesen von Daten aus dem RAM 12 für die CPU 13 ist der Betrieb der Schaltung nach Fig. 2 ähnlich wie bei dem oben erläuterten Schreibvorgang, so daß eine diesbezügliche Beschreibung nicht notwendig ist.

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Wie oben erwähnt wurde, greift die CPU 13 nicht direkt auf den RAM 12 zu, sondern es erfolgt ein indirekter Zugriff über die Adress-Registerzähler 15, 16, 19 oder 20 und das Datenregister 23 oder 24. Ein derartiger indirekter Zugriff wird nicht während sämtlicher Zugriffszeitabschnitte des freien Bereichs Y (Pig. 3C) durchgeführt. Der indirekte Zugriff erfolgt unmittelbar anschließend an die Beendigung der Dateneinstellung der Registerzähler und während eines oder mehrerer geeigneter Zeitabschnitte des freien Bereichs Y.

Im folgenden soll der sukzessive Schreibbetrieb für die gleichen wiederholten Daten erläutert werden, der einen Kernbestandteil der vorliegenden Erfindung bildet.

Zuerst werden von der CPU 13 Anfangsadressdaten für den sukzessiven Schreibbetrieb an den zum Schreiben vorgesehenen Byteadress-Registerzähler 15 und den zum Schreiben vorgesehenen Zeilenadress-Registerzähler 16 übertragen.

Als zweites stellt die CPU 13 in dem Rückwärtszähler 25 Daten ein, welche die Anzahl von zu wiederholenden Schreibvorgangen darstellen. Schließlich werden die in den RAM 12 einzuschreibenden Daten in das Schreibdatenregister 23 geladen. Nach dem Laden dieser Daten wird automatisch die zum sukzessiven Schreiben der Daten notwendige Anzahl von Zugriffszeitabschnitten vorbereitet, und es werden die gleichen, wiederholten Daten in den RAM 12 eingeschrieben. Zu dieser Zeit wird der Inhalt der Schreibadressdaten bei jedem wiederholten Einschreiben von Daten in den RAM 12 automatisch erhöht.

Der oben erläuterte sukzessive Schreibvorgang wird durch die Schreibsteuerung 33 gesteuert. Fig. 4 zeigt den Aufbau der Steuerung 33 im einzelnen. In Fig. 4 ist die Prioritätssclialtung 35 der Einfachheit halber fortgelassen, i-

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Fig. 5A bis 51 zeigen die Impulsdiagramme zum Veranschaulichen der Arbeitsweise der Steuerung 33, wobei die Anzahl der fortlaufenden Zeichendaten (Runlänge) "2" beträgt.
5

Über den Bus ADBUS wird die Zahl der aufeinanderfolgenden Daten "dezimal 2" (binär 4 Bits) in den Rückwärtszähler 25 eingegeben (diese Zahl soll im folgenden als "Folgezahl" bezeichnet werden). Wenn der Zähler 25 an seinem Ladeeingang einen Folgezahl-Ladeimpuls LD1 (Fig. 5A) vom Adressdecoder 29 empfängt, werden die Daten "2" in dem Zähler 25 voreingestellt, und der Inhalt oder Z ahle rau s gang' E25 des Zählers 25 ändert sich von "0" auf "2" (t10 in Fig. 5B). Dieses Zählerausgangssignal E25 wird auf ein ODER-Glied 26 gegeben. Hierdurch ändert sich der logische Pegel des Erkennungssignals E26 am Ausgang des ODER-Glieds 26 von "0" auf "1" (t10 in Fig. 5C).

Von der CPU 13 werden Schreibdaten (binär 8 Bits) über den Bus ADBUS an das Schreibdatenregister 23 gegeben. Wenn das Register 23 einen Daten-Ladeimpuls LD2 (Fig. 5F) vom Adressdecoder 29 empfängt, werden die Schreibdaten in das Register 23 geladen.

Der Daten-Ladeimpuls LD2 wird über den ersten Eingang des NOR-Glieds 31 an den Takteingang eines D-Flipflops 331 gelegt, dessen D-Eingang ein dem logischen Pegel "1" entsprechendes festes Potential von 5 V empfängt.

Wenn das Flipflop 331 durch den Ladeimpuls LD2 getaktet wird, wird das Signal E331 am Q-Ausgang des Flipflops 331 logisch "1". Das Signal E331 gelangt an den D-Eingang eines D-Flipflops 332 und an den ersten Eingang eines ODER-Glieds 333. Das Flipflop 332 wird durch das Signal E331 über das ODER-Glied 333 zurückgesetzt. Wenn

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in diesem Zustand das Flipflop 332 durch die Vorderflanke des Impulses AGF (t12 in Fig. 5D) getaktet wird, wird das Signal E33A am Q-Ausgang des Flipflops 332 logisch "1", und das Signal E332 am invertierten Quer-Ausgang wird logisch "0".

Das Ausgangssignal E33A wird als einer von Zeitsteuerimpulsen des Programmgebers 30 an den in Fig. 2 gezeigten Puffer geführt. Der Puffer 36 wird hierdurch aufgrund der logischen "1" des Signals E33A freigegeben, so daß Schreibadressdaten vom Schreib-Registerzähler 15 oder über den Bus MABUS an den RAM 12 gelangen. Das Signal E33A wird an den ersten Eingang eines UND-Glieds"334 gegeben, dessen zweiter Eingang den Impuls AGF empfängt.

Das UND-Glied 334 liefert einen Zeitsteuerimpuls E33C an den ersten Eingang des NAND-Glieds 28, dessen zweiter Eingang das Erkennungssignal E26 empfängt. Das NAND-Glied 28 liefert einen Taktimpuls E28 an den Takteingang eines RückwärtsZählers 25 (t12 in Fig. 5H). Der Zähler 25 zählt den Impuls E28 (in Rückwärtsrichtung), und der Inhalt des Zählers 25 (das Zählerausgangssignal E25) wird mit der Anstiegsflanke des Taktimpulses E28 um eins verringert, d.h.: das Zählerausgangssignal E25 ändert sich von "dezimal 2" auf "dezimal 1" (t14 in Fig. 5B).

Das vom invertierten Ausgang Q des Flipflops 332 kommende Signal E332 wird auf den Daten-Freigabeeingang des Schreibdatenregisters 23 gegeben. Dann werden in das Register 23 geladene Schreibdaten (8 Bits) über den Bus MDBUS zum RAM 12 übertragen, und die übertragenen Daten werden in eine spezielle Adresse des RAM 12 eingeschrieben, welche durch die Adressdaten auf dem Bus MABUS bestimmt wird.

Der Impuls AGR gelangt an den ersten Eingang eines UND-

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Glieds 335, dessen zweiter Eingang den Zeitsteuerimpuls E33A empfängt. Das UND-Glied 335 gibt einen Zeitsteuerimpuls E33B ab, der der logischen UND-Verknüpfung der Impulse AGR und E33A entspricht (t16 in den Fig. 5E, 5G und 51). Der Impuls AGR gelangt außerdem über den zweiten Eingang des ODER-Glieds 333 an den Rücksetzeingang des Flipflops 332, welches durch die Rückflanke des Impulses AGR zurückgesetzt wird, so daß sich der logische Pegel des Zeitsteuerimpulses E33A am Ausgang des Flipflops 332 von "1" auf "0" ändert (t18 in den Fig. 5E und 5G). Der Zeitsteuerimpuls E33B wird als Adressen-Inkrement-Impuls an den Addierschalter 18 in Fig. 2 gegeben. Durch diesen Impuls E33B erfolgt das automatische Inkrementieren (Erhöhen) der Schreibadressdaten für den RAM 12.

Der Zeitsteuerimpuls E33B gelangt über den ersten Eingang eines NOR-Glieds 336 an den Rücksetzeingang des Flipflops 331. Der Impuls E33B gelangt außerdem an den ersten Eingang des UND-Glieds 27, dessen zweiter Eingang das Erkennungssignal E26 mit dem logischen Pegel "1" empfängt (t16 in den Fig. 5C und 51). Auf diese Weise basiert der Impuls E33B das UND-Glied 27 und wird über den zweiten Eingang des NOR-Glieds 31 an den Takteingang des Flipflops 331 gegeben. Das Flipflop 331 wird durch die Vorderflanke des Impulses E33B zurückgesetzt, jedoch unmittelbar anschließend an dieses Zurücksetzen wird das Flipflop 331 erneut durch die Vorderflanke des Impulses E33B getaktet. Demzufolge wird der logische Pegel "1" am Ausgang des Flipflops im Signal E331 aufrechterhalten.

Der durch den oben geschilderten Vorgang erhaltene Zeitsteuerimpuls E33A definiert den Zugriffszeitabschnitt des in Fig. 3C gezeigten freien Bereichs Y. Der Betrieb zum Erhalten eines solchen Zeitsteuerimpulses E33A wird

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-j wiederholt, wenn nicht der logische Pegel des Erkennungssignals E26 "0" wird.

Wenn der Zeitsteuerimpuls E33A zweimal erzeugt wurde, ändert sich der Inhalt (E25) des RückwärtsZählers 25 von "dezimal 1" auf "dezimal 0", wenn die Anstiegsflanke des Taktimpulses E28 erscheint (t20 in den Fig. 5B, 5G und 5H), und der logische Pegel des Erkennungssignals E26 ändert sich von "1" auf "0" (t20 in Fig. 5C). Diese Pe-

-JQ geländerung zeigt an, daß das wiederholte Einschreiben von Daten in den RAM 12 abgeschlossen ist. Wenn der logische Pegel des Signals E26 "0" ist, wird der Zeitsteuerimpuls E33B durch das UND-Glied 27 blockiert, und*daher wird das Flipflop 331 durch den Impuls E33B nicht getaktet. Folglich kehrt nach dem Zurücksetzen der Flipflops 331 und 332 durch die Impulse AGR und E33B mit E26 = "0" (t22 in den Fig. 5C, 5E und 51) der Betrieb der Schaltung nach Fig. 4 in den Zustand zurück, den die Schaltung vor dem Zeitpunkt t10 in den Fig. 5A bis 51 eingenommen hat.

Der Zähler 25 und das Flipflop 331 werden durch den Impuls RÜCKSETZEN im Anfangszustand des Betriebs der Schaltung zurückgesetzt. Der Impuls RÜCKSETZEN kann z.B. dann erzeugt werden, wenn die Betriebsspannung des Zeichendatenprozessors eingeschaltet wird.

Wenn bei dem oben erläuterten Betrieb die in den Rückwärtszähler 25 zu ladende Daten-Folgezahl "N" ist, d.h., die Runlänge gleicher Daten "N" beträgt, wird der Zeitsteuerimpuls E33B für den Zugriff auf den RAM 12 N-mal erzeugt, und es erfolgt ein N-maliges automatisches Inkrementieren, um N gleiche Daten einzuschreiben.

Der Lesebetrieb wird von der Lesesteuerung 34 nach Maßgabe des Programms der CPU 13 gesteuert. Fig. 6 zeigt im

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einzelnen den Aufbau der Steuerung 34 und der Prioritätsschaltung 35.

Von dem RAM 12 kommende Lesdaten gelangen über den Bus MDBUS in das Lesedatenregister 24. Wenn das Register 24 von dem Adressdecoder 29 einen Daten-Ladeimpuls LD2 empfängt, werden die Lesedaten in das Register 24 geladen. Der Daten-Ladeimpuls LD2 wird über den ersten Eingang des NOR-Glieds 32 an den Takteingang eines D-Flipflops 341 gelegt, dessen D-Eingang ein dem logischen Pegel "1" entsprechendes festes Potential von 5 Volt empfängt. Wenn das Flipflop 341 durch den Ladeimpuls LD2 getaktet wird, nimmt das Ausgangssignal am Ausgang Q des Flipflops 341 den logischen Wert "1" an. Das Signal E341 wird über ein NAND-Glied 352 und einen Negator 354 an den D-Eingang eines D-Flipflops 342 gegeben. Das Ausgangssignal E341 gelangt außerdem an den ersten Eingang eines ODER-Glies 343.

Das vom Flipflop 331 der Steuerung 33 kommende Ausgangssignal E331 wird über ein NAND-Glied 351 und einen Negator 353 auf den D-Eingang des Flipflops 332 gegeben. NAND-Glieder 351 und 352 sind kreuzgekoppelt und bilden ein bistabiles Flipflop. Die NAND-Glieder 351 und 352 und die Negatoren 353 und 354 bilden die Prioritätsschaltung 35. Wird das Ausgangssignal E331 logisch "1", bevor das Ausgangssignal E341 den logischen Wert "1" annimmt, blockiert die Schaltung 35 das Ausgangssignal E341 und läßt das Ausgangssignal E331 als Eingangssignal E353 für den D-Eingang des Flipflops 332 durch. Wenn andererseits das Ausgangssignal E341 den logischen Wert "1" annimmt, bevor das Ausgangssignal E331 logisch "1" wird, blockiert die Schaltung 35 das Ausgangssignal E331 und läßt das Ausgangssignal E341 als D-Eingangssignal E354 für das Flipflop 342 durch. Das Signal E354

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gelangt an den D-Eingang des Flipflops 342, welches über das ODER-Glied 343 vom Signal E341 zurückgesetzt wird. Wenn in diesem Zustand das Flipflop 342 durch die Vorderflanke des Impulses AGF getaktet wird, wird das vom Ausgang Q des Flipflops 342 kommende Ausgangssignal E34A logisch "1", und das vom invertierten Ausgang Q kommende Signal E342 wird logisch "0".

Das Signal E34A wird als einer der Zeitsteuerimpulse des Programmgebers 30 zu dem in Fig. 2 gezeigten Puffer 37 gegeben. Der Puffer 37 wird durch den logischen Zustand "1" des Signals E34A so freigegeben, daß die vom Lese-Registerzähler 19 oder 20 kommenden Leseadressdaten über den Bus MABUS zum RAM 12 gegeben werden. Das vom invertierten Ausgang Q des Flipflops 342 kommende Signal E34 2 gelangt an den Daten-Freigabeeingang des Lesedatenregisters 24. Die in einer speziellen, durch die Adressdaten auf den Bus MABUS gekennzeichneten Adresse des RAM 12 gespeicherten Lesedaten werden dann vom RAM 12 über den Bus MDBUS zum Register 24 übertragen.

Der Impuls AGR gelangt an den ersten Eingang eines UND_ Glieds 345, dessen zweiter Eingang den Zeitsteuerimpuls E34A empfängt. Das UND-Glied 345 gibt einen Zeitsteuerimpuls E34B aus, der der logischen UND-Verknüpfung der Impulse AGR und E34A entspricht. Der Impuls AGR gelangt außerdem über den zweiten Eingang des ODER-Glieds 343 an den Rücksetzeingang des Flipflops 342, welches von der Rückflanke des Impulses AGR zurückgesetzt wird. Der logische Pegel des Zeitsteuerimpulses E34A am Ausgang Q des Flipflops 342 ändert sich von "1" auf "0". Der Zeitsteuerimpuls E34B wird als ein Adressen-Inkrement-Impuls an den Addierschalter 22 in Fig. 2 gelegt.

Der Zeitsteuerimpuls E34B wird über den ersten Eingang

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eines NOR-Glieds 346 an den Rücksetzeingang des Flipflops 341 gegeben. Der Impuls E34B wird außerdem über den zweiten Eingang des NOR-Glieds 32 an den Takteingang des Flipflops 341 gelegt. Das Flipflop 341 wird durch die Vorderflanke des Impulses E34B zurückgesetzt, jedoch unmittelbar anschließend an dieses Zurücksetzen wird das Flipflop 341 erneut durch die Vorderflanke des Impulses E34B getaktet, so daß der logische Pegel "1" des Ausgangssignals E341 erhalten bleibt.

Fig. 7 zeigt einen Impulsgenerator zum Erzeugen der Impulse AGF, AGR und RP. Fig. 8 bis 8G zeigen Impulsdiagramme, die den Betrieb des Impulsgenerators nach Fig.7 veranschaulichen. Ein eine Frequenz von 8/5 fsc aufweisender Grundtakt CK (Fig. 8A) wird an einen Takteingang eines 3-Bit-Ringzählers 70 gegeben. Drei Bit-Ausgänge QA, QB und QC geben Ausgangssignale (Fig. 8B bis 8D) auf ein drei Eingänge aufweisendes UND-Glied 72, welches den Impuls AGR (Fig. 8G) entsprechend der logischen UND-Verknüpfung der Ausgangssignale QA, OB und QC abgibt. Das Signal QA gelangt über einen Negator 76 an den ersten Eingang eines UND-Glieds 74. Das Ausgangssignal QB gelangt über einen Negator 78 an den zweiten Eingang des UND-Glieds 74, dessen dritter Eingang das Ausgangssignal QC empfängt. Das UND-Glied 74 liefert den Impuls AGF (Fig. 8F) entsprechend der logischen UND-Verknüpfung des invertierten Signals von QA, des invertierten Signals von QB und des Signals QC. Das Ausgangssignal QC wird über einen Negator 80 in den Impuls RP (Fig. 8E) umgesetzt.

Fig. 9 zeigt einen Grundtaktgenerator zum Erzeugen des Grundtakts CK. Ein Farbträgersignal SC mit der Farbträgerfrequenz fsc wird von einem Frequenzteiler 90 in seiner Frequenz auf 1/5 geteilt. Der Frequenzteiler 90

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liefert ein eine Frequenz von 1/5 fsc aufweisendes Signal E90 an eine PLL-Schaltung (Phasenregelschleife) 92, die in herkömmlicher Weise aufgebaut sein kann und z.B. dem Modell NE564 der Firma Signatics Co., USA entspricht.

Die PLL-Schaltung 92 empfängt ein Ruckkopplungssignal E94 der Frequenz 1/5 fsc und erzeugt den Basistakt CK mit der Frequenz von 8/5 fsc. Dieser Takt wird von einem 1/8 Frequenzteiler 94 in das Ruckkopplungssignal E94 umgesetzt. Die PLL-Schaltung 92 arbeitet so, daß die Phasendifferenz zwischen den Signalen E90 und E94 zu einem Minimum gemacht wird. Dann ist der Basistakt CK mit der Frequenz von 8/5 fsc exakt mit dem Farbträgersignal SC synchronisiert.

Fig. 10 zeigt ein Flußdiagramm, welches kurz den automatischen sukzessiven Schreibbetrieb der in Fig. 2 gezeigten Schaltung veranschaulicht. Nachdem die CPU 13 den Leseimpuls RP empfangen hat, geht der Ablauf des Hauptprogramms in den in Fig. 10 gezeigten Ablauf über. In dem Addiermodus-Einstellregister 17 wird ein Datenbit "1", welches das horizontale Schreiben kennzeichnet, oder ein Datenbit "0", welches das vertikale Schreiben kennzeichnet, eingestellt (Schritt ST10). Die Anfangsbyte-Adressdaten werden im Schritt ST12 im Byteadress-Registerzähler 15 eingestellt. Im Schritt ST14 werden die Anfangszeilen-Adressdaten im Zeilenadress-Registerzähler 16 eingestellt. Im .Schritt ST16 werden die Wiederholungszahl-Daten eingestellt, welche die Runlänge der in den RAM 12 einzuschreibenden Schreibdaten im Rückwärtszähler 25 voreingestellt. Im Datenregister 23 werden die Schreibdaten eingestellt (Schritt ST18). Vom Datenregister 23 werden die Schreibdaten zum RAM 12 übertragen (Schritt ST20). Der Inhalt des Rückwärtszählers 25 wird um eins vermindert (ST22). Der Inhalt des Zählers 25 wird mit den vorgegebenen Daten "Null" verglichen.

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Ist der Inhalt nicht Null (N im Schritt ST24; logischer Wert "1" des Signals E26 in Fig. 5C), beginnt der Ablauf erneut beim schritt ST20, und die die Schritte ST20 bis ST24 umfassende Schleife wird wiederholt. Wenn der Inhalt Null ist (J im Schritt ST24; logischer Zustand "0" des Signals E26 in Fig. 5C), kehrt der Ablauf zur nächsten Softwaresequenz der CPU13 zurück. In Fig. 10 bilden die Schritte ST10 bis ST18 Teil der Software der CPU 13, während die Schritte ST20 bis ST24 Teil der Hardware der Datenselbstverarbeitungseinheit 11 gemäß Fig. 2 sind.

Die Erfindung ist nicht auf die oben beschriebene spezielle Ausführungsform beschränkt. Die Einrichtung zum Erfassen der Häufigkeit der Datenverarbeitungen (Positionen 25 und 26 in Fig. 2) können z.B. aus Registern, Vorwärts- oder Rückwärts-Zählern und einer bestimmten Datenerkennungsschaltung (Koinzidenzschaltung) bestehen. Außerdem läßt sich der erfindungsgemäße Zeichendatenprozessor zusammen mit einer Datenverarbeitungsschaltung verwenden oder kombinieren, wie sie in den japanischen Patentanmeldungen No. 57 - 130245 und No. 57 - 130246 beschrieben sind.

Aus der obigen Beschreibung geht hervor, daß, nachdem einmal in den Schreibadress-Registerzählern Anfangsadressdaten eingestellt sind und in dem Schreibdatenregister und dem Rückwärtszähler Schreibdaten bzw. Runlänge-Daten eingestellt sind, eine anschließende Verarbeitung des Datentransfers von der CPU 13 zum RAM 12 automatisch für eine festgelegte Anzahl von Durchläufen automatisch erfolgt. Demzufolge wird keine Software für die Spezialprozedur des wiederholten Datentransfers benötigt. Es ist demnach möglich, die Programmschritte der CPU 13 beträchtlich zu verringern, und die für den Datentransfer benötigte Zeit läßt sich durch die automatische Adressenerhöhung

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der Hardware wirksam reduzieren. Selbst wenn die in dem RAM 12 gespeicherten Daten anderen Zwecken dienen als z.B. der Anzeige oder des Einschreibens unter Programmsteuerung durch die CPU 13, so läßt sich irgendeine andere Verarbeitung durchführen, indem von dem freien Bereich Y in Fig. 3C Gebrauch gemacht wird, und es besteht die Möglichkeit, die Funktion des Mikrocomputerabschnitts 10 zu erweitern. Der erfindungsgemäße Datenprozessor läßt sich daher sehr vorteilhaft bei Teletext- und Videotext-Systemen einsetzen.

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Leerseite

Claims

Patentansprüche

Datenprozessor mit einem Mikrocomputerabschnitt (10 oder 13, 29), einer Datenselbstverarbeitungseinheit (11) und einem Schreib-/Lese-Speicher (12) , für den ein Speicher-Zugriffszeitabschnitt (Y) in einem Schreibzyklus (X) von Zeichendaten-Blöcken existiert, gekennzeichnet durch folgende Merkmale:

die Datenselbstverarbeitungseinheit (11) spricht an auf einen ersten Impuls (AGF), der den Beginn des Speicher-Zugriffs^eit abschnitts (Y) anzeigt, und einen zweiten Impuls (AGR), der das Ende des Speicher-Zugriffszeitabschnitts (Y) anzeigt, und

die Datenselbstverarbeitungseinheit (11) weist folgende Merkmale auf:

- eine an den Mikrocomputerabschnitt (13, 29) und den Speicher (12) gekoppelte Adressänderungseinrichtung (15 - 22, 36, 37), die auf einen Transferimpuls (E33A, E34A) und einen Änderungsimpuls (E33B, E34B) anspricht, um von dem Mikrocomputerabschnitt (13, 29) erhaltene Anfangsadressdaten zu speichern und in der Adressänderungseinrichtung gespeicherte Adressdaten nach Maßgabe des Transferimpulses (E33A, E34A) zu dem Speicher (12) zu übertragen, wobei sich der Inhalt der Adressdaten durch den Änderungsimpuls (E33B, E34B) än-

^dert' BAD ORIGINAL

Radeckestraße 43 8000 München 40 Telefon (ü39) 883403/3836Oi Telex 5212313 Telegramme PatontconEuit Sonnenberger Straße 43 620Ü Wiesbeden Telefon (06121) 5Α2943>ίί l?°8 TelDX 4186257 Telegramme Pat<si.iconsuit

- eine an den Mikrocomputerabschnitt (13, 29) und den Speicher (12) gekoppelte Datenregisteranordnung (23, 24) spricht auf einen Freigabeimpuls (E332, E342) an, um zwischen dem Mikrocomputerabschnitt (13, 29) und dem Speicher (12) übertragene Daten nach Maßgabe des Freigabeimpulses (E332, E342) weiterzuleiten,

- ein an die Adressänderungseinrichtung (15 - 22, 36, 37) und die Datenregisteranordnung (23, 24) gekoppelter Generator (27 - 35) spricht auf ein Erkennungssignal (E26) an und erzeugt den Transferimpuls (E33A, E34A), den Änderungsimpuls (E33B, E34B) und einen Taktimpuls (E28) nach Maßgabe der Erzeugung des ersten und des zweiten Impulses (AGF, AGR) und des Erkennungssignals (E26), und

- eine an den Generator (27 - 35) gekoppelte Erkennungseinrichtung (25, 26) spricht auf vorbestimmte Daten (N), die eine aufeinanderfolgende Runlänge von Zeichendaten angeben, an, um die Häufigkeit des Datentransfers zwischen dem Mikrocomputerabschnitt (13, 29) und dem Speicher (12) nach Maßgabe des Taktimpulses (E28) zu erkennen und das Erkennungssignal (E26) zu erzeugen, wenn die Häufigkeit des Datentransfers den vorbestimmten Daten (N) entspricht, wobei die Erzeugung des Transferimpulses (E33A, E34A) nach Maßgabe der Erzeugung des Erkennungssignals (E26) angehalten wird.
2. Prozessor nach Anspruch 1, dadurch g e k e η η zeichnet, daß die Vorderflanke des Transferimpulses (E33A, E34A) durch den ersten Impuls (AGF) bestimmt wird, daß die Rückflanke des Transferimpulses (E33A, E34A) durch den zweiten Impuls (AGR) bestimmt wird, und daß der Taktimpuls (E28) und der Anderungsimpuls (E33B, E34B) synchron mit dem Transferimpuls (E33A, E34A) erzeugt werden,

• der den Speicher-Zugriffszeitabschnitt (Y) definiert.
3. Prozessor nach Anspruch 2, dadurch gekennzeichnet, daß der Generator (27 - 35) eine Zu- griffssteuereinrichtung (33, 34) aufweist, um den Transfer impuls (E33A, E34A) derart zu erzeugen, daß die Vorderflanke des Transferimpulses im wesentlichen mit der des ersten Impulses (AGF) zusammenfällt und die Rückflanke des Transferimpulses im wesentlichen mit der des >0 zweiten Impulses (AGR) zusammenfällt.
4. Prozessor nach Anspruch 3, dadurch gekennzeichnet , daß der Generator außerdem einen Taktimpulsgenerator (28, 334; 280, 344) aufweist, der den Taktimpuls (E28) erzeugt, wenn der erste Impuls (AGF) und der Transferimpuls (E33A, E34A) gleichzeitig auftreten .
5. Prozessor nach Anspruch 3 oder 4, dadurch g e -

kennzeichnet, daß der Generator (27 - 35) außerdem einen Anderungsimpulsgenerator (335, 345) aufweist, der den Ä'nderungsimpuls (E33B, E34B) erzeugt, wenn der zweite Impuls (AGR) und der Transferimpuls (E33A, E34A) gleichzeitig auftreten.
6. Prozessor nach Anspruch 3, 4 oder 5, dadurch gekennzeichnet , daß der Generator (27 - 35) außerdem einen Freigabeimpulsgenerator (331, 332; 341, 342) aufweist, der den Freigabeimpuls (E332, E342) erzeugt, wenn der Transferimpuls (E33A, E34A) auftritt.
7. Prozessor nach Anspruch 3, dadurch gekennzeichnet , daß der Transferimpuls (E33A, E34A) aus einem Schreib-Transferimpuls (E33A) zum übertragen von Schreibadressdaten von der Adressänderungseinrich-

tung (15 - 22, 36, 37) zu dem Speicher (12), und einem Lese-Transferimpuls (E34A) zum übertragen von Leseadressdaten von der Adressänderungseinrichtung zu dem Speicher (12) gebildet wird, daß die Zugriffssteuereinrichtung (33, 34) eine Schreibsteuerung (33) aufweist, die den Schreib-Transferimpuls (E33A) erzeugt, dessen Vorderflanke durch den ersten Impuls (AGF) und dessen Rückflanke durch den zweiten Impuls (AGR) bestimmt wird, und eine Lesesteuerung (34) aufweist, die den Lese-Transferimpuls (E34A) erzeugt, dessen Vorderflanke durch den ersten Impuls (AGF) und dessen Rückflanke durch den zweiten Impuls (AGR) bestimmt wird.
8. Prozessor nach Anspruch 7, dadurch g e k e η η zeichnet, daß der Generator (27 - 35) eine an

die Schreibsteuerung (33) und die Lesesteuerung (34) gekoppelte Einrichtung (35) aufweist, die die gleichzeitige Erzeugung des Schreib-Transferimpulses (E33A) und des Lese-Transferimpulses (E34A) verhindert. 20
9. Prozessor nach Anspruch 7 oder 8, dadurch gekennzeichnet , daß die Adressänderungseinrichtung (15 - 22, 36, 37) aufweist:

eine Schreibadress-Ä'nderungseinrichtung (15 - 18, 36) zum Speichern von Anfangs-Schreibadressdaten und zum Übertragen der in der Schreibadress-Änderungseinrichtung gespeicherten Schreibadressdaten zu dem Speicher (12) nach Maßgabe des Schreibtransferimpulses (E33A), wenn Daten von der Datenregisteranordnung (23, 24) in den Speicher (12) einzuschreiben sind, und

eine Leseadress-Änderungseinrichtung (19 - 22, 37) zum Speichern von Anfangs-Leseadressdaten und zum übertragen von in der Leseadress-A'nderungseinrichtung gespei-

cherten Leseadressdaten zu dem Speicher (12) nach Maßgabe des Lesetransferimpulses (E34A), wenn in dem Speicher (12) gespeicherte Daten auszulesen sind.
10. Prozessor nach Anspruch 9, dadurch gekennzeichnet , daß der Änderungsimpuls (E33B, E34B) aus einem Schreibänderungsimpuls (E33B) und einem Leseänderungsimpuls (E34B) gebildet wird, und daß die Schreibadress-Änderungseinrichtung (15 - 18, 36) aufweist:

ein Schreibadressregister (15, 16), das auf den Schreibänderungsimpuls (E33B) anspricht, um die Anfangs-Schreibadressdaten zu speichern und interne Schreibadressdaten zu liefern, deren Inhalt der Kombination der Anfangs-Schreibadressdaten und der Anzahl von Wiederholungen des Schreibänderungsimpulses (E33B) entspricht, und

ein Schreibgatter (36), das an das Schreibadressregister (15, 16) und den Speicher (12) angeschlossen ist und auf den Schreibtransferimpuls (E33A) anspricht, um die internen Schreibadressdaten durchzulassen und die durchgelassenen internen Schreibadressdaten als die Schreibadressdaten zur Verfügung zu stellen, wenn der Schreibtransferimpuls (E33A) erzeugt wird.
11. Prozessor nach Anspruch 9, dadurch gekennzeichnet , daß der Änderungsimpuls (E33B, E34B) aus einem Schreibänderungsimpuls (E33B) und einem Leseänderungsimpuls (E34B) gebildet wird, und daß die Leseadress-Änderungseinrichtung (19 - 22, 37) aufweist:

ein Leseadressregister (19, 20), das auf den Leseänderungsimpuls (E34B) anspricht, um die Anfangs-Leseadress-daten zu speichern und interne Leseadressdaten bereitzustellen, deren Inhalt der Kombination aus Anfangs-Lese-

• adressdaten und der Anzahl von Wiederholungen des Leseänderungsimpulses (E34B) entspricht, und

ein Lesegatter (37), das an das Leseadresregister (19, 20) und den Speicher (12) angeschlossen ist und auf den

Lesetransferimpuls (E34A) anspricht, um die internen Leseadressdaten durchzulassen und die durchgelassenen internen Leseadressdaten als die Leseadressdaten zur Verfügung zu stellen, wenn der Lesetransferimpuls (E34A) erzeugt wird. 10
12. Prozessor nach Anspruch 10, dadurch gekennzeichnet, daß das Schreibadressregister (15, 16) aufweist:

ein erstes Schreibadressregister (15) zum Speichern von Horizontal-Schreibadressdaten, wobei der Inhalt des ersten Schreibadressregisters durch den Schreibänderungsimpuls (E33B) geändert wird, und

ein zweites Schreibadressregister (16) zum Speichern von Vertikal-Schreibadressdaten, wobei der Inhalt des zweiten Schreibadressregisters (16) durch den Schreibänderungsimpuls (E33B) geändert wird und die Horizontal- und Vertikal-Schreibadressdaten gemeinsam die internen Schreibadressdaten bilden,

und daß die Schreibadress-Änderungseinrichtung (15 - 18, 36) eine Schreibschalteranordnung (17, 18) aufweist, die an das erste und das zweite Schreibadressregister (15, 16) und den Mikrocomputerabschnitt (13, 29) angeschlossen ist, um den Schreibänderungsimpuls (E33B) nach Maßgabe eines Schreibadressregister-Auswahlbefehls von dem Mikrocomputerabschnitt (13, 29) entweder an das erste oder das zweite

Schreibadressregister (15, 16) zu geben. 35
13. Prozessor nach Anspruch 11, dadurch gekennzeichnet, daß das Leseadressregister (19, 20) aufweist:

ein erstes Leseadressregister (19) zum Speichern von Horizontal-Leseadressdaten, wobei der Inhalt des ersten Leseadressregisters (19) durch den Leseänderungsimpuls (E34B) geändert wird, und

ein zweites Leseadressregister (20) zum Speichern von Vertikal-Leseadressdaten, wobei der Inhalt des zweiten Leseadressregisters (20) durch den Leseänderungsimpuls (E34B) geändert wird und die Horizontal- und Vertikal-Leseadressdaten gemeinsam die internen Leseadressdaten bilden,

und daß die Leseadress-Änderungseinrichtung (19 - 20, 37) eine Leseschalteranordnung (21, 22) aufweist, die an das erste und das zweite Leseadressregister (19, 20) und den Mikrocomputerabschnitt (13, 29) gekoppelt ist, um den Leseänderungsimpuls (E34B) nach Maßgabe eines von dem Mikrocomputerabschnitt (13, 29) kommenden Leseadressregister-Auswahlbefehls entweder an das erste oder an das zweite Leseadressregister (19, 20) zu geben.

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14. Prozessor nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet , daß der Freigabeimpuls (E332, E342) aus einem Schreib-Freigabeimpuls (E332) und einem Lese-Freigabeimpuls (E342) besteht, und daß die Datenregisteranordnung (23, 24) enthält:

ein zwischen den Mikrocomputerabschnitt (13, 29) und den Speicher (12) gekoppeltes Schreibdatenregister (23), das auf den Schreib-Freigabeimpuls (E332) anspricht, um von dem Mikrocomputerabschnitt übertragene Daten zwischen-

zuspeichern und die zwischengespeicherten Daten nach Maßgabe des Schreib-Freigabeimpulses (E332) an den Speicher (12) zu geben, und

ein zwischen den Mikrocomputerabschnitt (13, 29) und den Speicher (12) gekoppeltes Lesedatenregister (24), das auf den Lese-Freigabeimpuls (E342) anspricht, um von dem Speicher (12) kommende Daten zwischenzuspeichern und die zwischengespeicherten Daten nach Maßgabe des Lese-Freigabeimpulses (E342) an den Mikrocomputerabschnitt (13, 29) zu übertragen.