DE3405621C2 - - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiter-Speichereinrichtung nach dem Oberbegriff des Patentanspruchs.

Fig. 1A und 1B zeigen jeweils einen Leitungsdecoder und einen Hilfsleitungsdecoder einer konventionellen Halbleiter-Speichereinrichtung. Eine Speichereinrichtung dieser Art ist aus IEEE Transactions on Electrondevices, Vol. ED-26, Nr. 6, Juni 1976, S. 853-860, "A Fault-Tolerant 64K Dynamic Random-Access Memory" bekannt und wird im folgenden detailliert beschrieben.

In der den Leitungsdecoder zeigenden Fig. 1A stellen Q₁ bis Q₅ isolierte Feldeffekt-Transistoren vom Gate-Typ (MOS-Transistoren) dar, deren Drain-Elektroden gemeinsam mit einem Knotenpunkt N₁ verbunden sind, deren Source-Elektroden mit einem Masseanschluß mit Massepotential V _ss verbunden sind, und deren Gate-Elektroden jeweils Adressensignale (RA₂, ₂) bis (RA₆, ₆) erhalten, Q₆ einem MOS-Transistor, dessen Drain-Elektrode mit einem Stromversorgungsanschluß mit einer Versorgungsspannung V _cc verbunden ist, dessen Source-Elektrode mit dem Knotenpunkt N₁ verbunden ist, und dessen Gate-Elektrode mit einem Vorladungssignal PRD versorgt wird, Q₇ bis Q₁₀ MOS-Transistoren, an deren Gate-Elektroden ein Trennsignal CRDI angelegt wird, Q₁₁ bis Q₁₄ MOS-Transistoren, deren Gate-Elektroden mit Source-Elektroden der MOS-Transistoren Q₇ bis Q₁₀ verbunden sind, und deren Drain-Elektroden Wortleitungs-Treibersignale CR₀ bis CR₃ erhalten, L₁ bis L₄ Schmelzeinsätze, die mit den Source-Elektroden der entsprechenden der MOS-Transistoren Q₁₁ und Q₁₄ verbunden sind und die mit einem Laser verschmolzen (leitfähig gemacht) werden können, und WL _n bis WL _{n +3} Wortleitungen, die mit den anderen Enden der jeweiligen der Verbindungen L₁ bis L₄ verbunden sind.

Die MOS-Transistoren Q₁ bis Q₁₀ für den Leitungsdecoder und die MOS-Transistoren Q₁₁ bis Q₁₄ bilden einen Subdecoder und einen Wortleitungs-Treiber-Schaltkreis. Die Wortleitungs- Treibersignale sind jene Signale, die von Adressensignalen (RA₀, ₀) und (RA₁, ₁) (nicht gezeigt) decodiert werden. Das Vorladungssignal PRD wird benutzt zum Vorladen des Leitungsdecoders. Das Trennsignal CRDI wird benutzt zum Trennen des Knotenpunkts N₁, der der Ausgangsanschluß des Leitungsdecoders ist, von den Gattern der MOS-Transistoren Q₁₁ bis Q₁₄.

In der den Hilfsleitungsdecoder zeigenden Fig. 1B stellen Q₂₁ bis Q₂₆ MOS-Transistoren dar, deren Drain-Elektroden gemeinsam mit dem Masseanschluß auf Massepotential V _ss verbunden sind und deren Gate-Elektroden mit den jeweiligen der Adressensignale ₀, ₁, . . . und ₅ versorgt werden, Q₂₇ bis Q₃₂ MOS-Transistoren, deren Source-Elektroden mit dem Masseanschluß des Massepotentials V _ss verbunden sind und deren Gate-Elektroden mit den jeweiligen der Adressensignale RA₀, RA₁, . . . und RA₅ verbunden sind, Q₃₃ einen MOS-Transistor, dessen Drain-Elektrode mit einem Knotenpunkt N₂ verbunden ist, dessen Source-Elektrode mit dem Masseanschluß auf dem Massepotential V _ss verbunden ist und dessen Gate-Elektrode mit dem Adressensignal RA₆ versorgt wird, Q₃₄ einen MOS-Transistor, dessen Drain-Elektrode mit dem Stromversorgungsanschluß auf dem Versorgungspotential V _cc verbunden ist, dessen Source-Elektrode mit dem Knotenpunkt N₂ verbunden ist und dessen Gate-Elektrode mit dem Vorladungssignal PRD verbunden ist.

Weiter in Fig. 1B stellt Q₃₅ einen MOS-Transistor dar, dessen Source-Elektrode mit dem Knotenpunkt N₂ verbunden ist und dessen Gate-Elektrode mit dem Trennsignal CRDI versorgt wird; Q₃₆ einen MOS-Transistor, dessen Drain-Elektrode mit einem Wortleitungs- Treibersignal versorgt wird und dessen Gate-Elektrode mit der Drain-Elektrode des MOS-Transistors Q₃₅ verbunden ist; L₁₁ bis L₁₆ Schmelzeinsätze, deren erste Enden gemeinsam mit dem Knotenpunkt N₂ verbunden sind, und deren zweite Enden mit den Source-Anschlüssen der MOS-Transistoren Q₂₁ bis Q₂₆ verbunden sind, und die selektiv durch einen Laser verschmolzen werden können, L₁₇ bis L₂₂ Schmelzeinsätze, deren erste Enden mit den Drain-Elektroden der MOS-Transistoren Q₂₇ bis Q₃₂ jeweils verbunden sind und deren zweite Enden gemeinsam mit dem Knotenpunkt N₂ verbunden sind, und die mit einem Laser verschmolzen werden können, und L₂₃ einen Schmelzeinsatz, der ein Ende hat, das mit der Source-Elektrode des MOS-Transistors Q₃₆ verbunden ist, und dessen anderes Ende mit einer Hilfswortleitung SWL verbunden ist, und welcher durch einen Laser verschmolzen werden kann. Die MOS-Transistoren Q₂₁ bis Q₃₅ bilden einen Hilfswortleitungs- Treiber-Schaltkreis. Der Knotenpunkt N₂ wirkt als Ausgangsknotenpunkt des Hilfsleitungsdecoders.

Der Betrieb der so konstruierten Halbleiter-Speichereinrichtung wird nun beschrieben. Zuerst wird der Fall beschrieben, wo keine defekten Bits vorhanden sind. In diesem Fall sind die Schmelzeinsätze L₁ bis L₄ nicht verschmolzen. Demzufolge, wenn die Adressensignale (RA, ₂), . . . (RA₆, ₆), die zum Halten der Gate-Elektroden der MOS-Transistoren Q₁ bis Q₅ auf Null Volt benutzt werden, angelegt werden, sind die MOS-Transistoren Q₁ bis Q₅ nicht leitend, und der Knotenpunkt N₁, welcher der Ausgangsanschluß des Leitungsdecoders ist, wird auf hohem Potential gehalten. Andererseits wird ein mit einem anderen (nicht gezeigten) Leitungsdecoder verbundener Knoten auf Massepotential gehalten aufgrund eines Entladebetriebs. Wenn das Hochpegel-Trennsignal CRDI an die Gate-Elektroden der MOS-Transistoren Q₇ bis Q₁₀ angelegt wird, werden die letzteren leitfähig gesteuert; deshalb wird das hohe Potential des Knotenpunktes N₁ angelegt durch die MOS-Transistoren Q₇ bis Q₁₀, die dadurch leitfähig werden, an die jeweiligen Gate-Elektroden der MOS-Transistoren Q₁₁ bis Q₁₄. Wenn das Trennsignal CRDI auf niedrigen Pegel geht, werden die hohen Gate-Potentiale der MOS-Transistoren Q₁₁ bis Q₁₄ auf ihren jeweiligen Gate-Elektroden erhalten. Wenn eines der Wortleitungs-Treibersignale CR₀ bis CR₃, zum Beispiel das Signal CR₁, auf hohem Potential ist, wird der MOS-Transistor Q₁₂ leitfähig, so daß das hohe Gate- Potential durch den MOS-Transistor Q₁₂ und den Schmelzeinsatz L₂ zur Wortleitung WL _{n +1} übermittelt wird. Als Ergebnis werden Daten aus einer (nicht gezeigten) Speicherzelle ausgelesen oder in sie eingeschrieben.

Wenn beispielsweise eine (nicht gezeigte) Speicherzelle, die mit der Wortleitung WL _{n +1} verbunden ist, ein defektes Bit aufweist, wird der mit der Wortleitung WL _{n +1} verbundene Schmelzeinsatz L₂ geöffnet (durchgebrannt) von einem Laser, so daß das Wortleitungs-Treibersignal CR₁ nicht an die Wortleitung WL _{n +1} gelegt wird. Das heißt, Daten von dem defekten Bit werden nicht gelesen oder eingeschrieben. In diesem Fall wird einer der Schmelzeinsätze, die jedes der Einsatzpaare L₁₁ und L₁₇, L₁₂ und L₁₈, . . . und L₁₆ und L₂₂ bilden, mit einem Laser verschmolzen, so daß die MOS-Transistoren Q₂₁, . . . und Q₃₅ des Hilfsdecoders aktiviert werden mit Kombinationen von Signalen zum Auswählen des in Fig. 1A angedeuteten regulären Leitungsdecoders. Deshalb kann die mit dem defekten Bit assoziierte Wortleitung WL _{n +1} durch eine normale Hilfswortleitung ersetzt werden. In dem Fall, bei dem kein defektes Bit betroffen ist, wird die Hilfswortleitung SWL nicht ausgewählt, falls die Schaltung so geplant ist, daß mindestens einer der MOS-Transistoren Q₂₁ bis Q₃₅ leitfähig durch das Signal am Knotenpunkt N₂, der der Ausgangsanschluß der MOS-Transistoren Q₂₁ bis Q₃₅ ist, wird.

Falls der reguläre Decoder der konventionellen Halbleiter-Speichereinrichtung defekt ist, zum Beispiel, wenn der MOS-Transistor Q₃ beschädigt ist, können die vier Wortleitungen WL _n bis WL _{n +3} nicht getrieben werden, und infolgedessen können keine Daten in die mit diesen Wortleitungen gekoppelten Speicherzellen eingeschrieben oder aus ihnen ausgelesen werden. Falls demzufolge die Fläche, die der Decoder aus der gesamten Fläche des Speicherelements belegt, relativ groß ist und der erwartete defekte Bit-Prozentsatz groß ist, ist es unmöglich, den Fehlerkorrektur-Prozentsatz signifikant zu erhöhen. In diesem Punkt ist die konventionelle Halbleiter-Speichereinrichtung von Nachteil.

Aus Electronics 28. 7. 1981, Seite 131 bis 134 ist ebenfalls eine Halbleiter-Speichereinrichtung bekannt, mit der mit Hilfe eines Laserstrahls unbrauchbare Speicherzellen durch redundant vorgesehene Speicherzellen ersetzt werden. Im redundanten Decoder der zusätzlichen Speicherzellen sind doppelt so viele Transistoren zum Decodieren der Adreßleitungen vorgesehen, wie im normalen Decoder der Speicherzellen. Jeweils eine Speicherzelle kann durch Verschmelzen von Sicherungen durch eine redundante Zelle ersetzt werden. Die Anzahl der zusätzlichen Speicherzellen und Decoder entspricht daher stets dem zu erwartenden Fehleranteil und erfordert in dieser Form einen erheblichen Flächenanteil auf dem Halbleiter. Dennoch ist nur die Speicherzelle einer Wortleitung durch entsprechende Programmierung eines redundanten Decoders zu ersetzen.

Es ist daher die Aufgabe der Erfindung, eine Halbleiter-Speichereinrichtung nach dem Oberbegriff des Patentanspruchs zu schaffen, bei der der Fehlerkorrektur-Prozentsatz der gesamten Speichereinrichtung bei geringem Flächenaufwand gesteigert ist, insbesondere dann, wenn Fehler in Dekodern und/oder Speicherzellen zu erwarten sind.

Die Aufgabe wird gelöst durch eine Halbleiter-Speichereinrichtung mit den Merkmalen des Patentanspruchs.

Die Vorteile der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispiels unter Bezugnahme auf die Figuren. Von den Figuren zeigen:

Fig. 1A und 1B Schaltungsdiagramme mit einem Leitungsdecoder und einem Hilfsleitungsdecoder in einer konventionellen Halbleiter-Speichereinrichtung; und

Fig. 2A und 2B Schaltungsdiagramme mit einem Beispiel einer erfindungsgemäßen Halbleiter-Speichereinrichtung.

Fig. 2A und 2B sind Schaltungsdiagramme mit einem Beispiel einer erfindungsgemäß konstruierten Halbleiter-Speichereinrichtung. In dieser Ausführungsform wird ein Subdecoder beispielsweise durch zwei Wortleitungs-Treibersignale CR₀ und CR₁ ausgewählt.

In der einen Leitungsdecoder zeigenden Fig. 2A bedeutet Q₁₅ einen MOS-Transistor, dessen Drain-Elektrode mit einem Knotenpunkt N₁ verbunden ist, dessen Source-Elektrode mit dem Masseanschluß an der Spannung V _ss verbunden ist, und dessen Gate-Elektrode mit den Adressensignalen RA₁ bzw. ₁ versorgt wird. Der MOS-Transistor Q₁₅ und die MOS-Transistoren Q₁ bis Q₈ bilden einen regulären Leitungsdecoder. Die MOS-Transistoren Q₁₁ und Q₁₂ bilden einen Wortleitungs-Treiber-Schaltkreis zum Anlegen der durch die Adressensignale RA₀ und ₀ ausgewählten Wortleitungssignale CR₀ und CR₁ an die Wortleitungen WL _n und WL _{n +1}.

In der einen Hilfsleitungsdecoder zeigenden Fig. 2B stellt Q₃₇ einen MOS-Transistor dar, dessen Source-Elektrode mit einem Knotenpunkt N₂ verbunden ist, und dessen Gate-Elektrode mit dem Trennsignal CRDI versorgt wird; Q₃₈ einen MOS-Transistor, dessen Drain-Elektrode mit dem Wortleitungs-Treibersignal CR₁ versorgt wird, und dessen Gate-Elektrode mit der Drain-Elektrode des MOS-Transistors Q₃₇ verbunden ist; L₂₄ einen Schmelzeinsatz, von dem ein Ende mit der Drain-Elektrode des MOS-Transistors Q₃₈ verbunden ist, und dessen anderes Ende mit einer Wortleitung SWL₂ verbunden ist.

Im folgenden wird der Betrieb der so konstruierten Halbleitereinrichtung beschrieben. Zuerst wird der Fall beschrieben, bei dem kein defektes Bit auftritt. In diesem Fall werden die Schmelzeinsätze L₁ und L₂ nicht zerstört. Die MOS-Transistoren Q₁ bis Q₅ und Q₁₅ sind nicht leitend, und deshalb wird der Knotenpunkt N₁, der der Ausgangsanschluß des Leitungsdecoders ist, auf hohem Potential gehalten. Andererseits ist ein Knoten, der mit dem Ausgangsanschluß eines anderen (nicht gezeigten) Leitungs­ decoders verbunden ist, auf Massepotential V _ss infolge des Entladens. Wenn das Hochpegel-Trennsignal CRDI an die MOS-Transistoren Q₇ und Q₈ angelegt wird, werden die MOS-Transistoren Q₇ und Q₈ leitfähig gesteuert. Deshalb wird das hohe Potential des Knotenpunktes N₁ durch die leitenden MOS-Transistoren Q₇ und Q₈ an die Gate-Elektroden der MOS-Transistoren Q₁₁ und Q₁₂ gelegt. Wenn das Trennsignal CRDI auf niedrigen Pegel geht, wird das hohe Gate-Potential der MOS-Transistoren Q₁₁ und Q₁₂ von den Gate-Elektroden aufrechterhalten. Wenn eines der Wortleitungs- Treibersignale CR₀ und CR₁, beispielsweise das Wortleitungs- Treibersignal CR₁, das hohe Potential erreicht, wird der MOS-Transistor Q₁₂ leitfähig gesteuert. Deshalb wird das hohe Gate-Potential durch den leitenden MOS-Transistor Q₁₂ und den Schmelzeinsatz L₂ zur Wortleitung WL _{n +1} übertragen, so daß Daten aus der entsprechenden (nicht gezeigten) Speicherzelle ausgelesen oder in sie eingeschrieben werden.

Falls zum Beispiel die mit der Wortleitung WL _n verbundene Speicherzelle ein defektes Bit aufweist oder, falls beispielsweise der MOS-Transistor Q₃ beschädigt ist, werden die mit den Wortleitungen WL _n und WL _{n +1} verbundenen Schmelzeinsätze L₁ und L₂ zerstört, so daß die Wortleitungs-Treibersignale CR₀ und CR₁ nicht an die Wortleitungen WL _n und WL _{n +1} angelegt werden und Daten nicht aus dem defekten Bit ausgelesen werden und darin eingeschrieben werden und der defekte Leitungsdecoder nicht ausgewählt wird. Dann wird in diesem Fall einer der Schmelzeinsätze, die jeweils die Schmelzeinsatzpaare L₁₁ und L₁₇, L₁₂ und L₁₈, . . . und L₁₆ und L₂₂ bilden, mit einem Laser verschmolzen und die MOS-Transistoren Q₂₁ bis Q₃₂, Q₃₄ und Q₃₅ und Q₃₇ des Hilfsdecoders werden mit Signalkombinationen zum Auswählen der regulären Leitungsdecoder wie in Fig. 2A gezeigt, beaufschlagt. Deshalb werden die Wortleitungen WL _n und WL _{n +1} durch die normalen Hilfswortleitungen SWL₁ und SWL₂ ersetzt. In dem Fall, bei dem kein defektes Bit auftritt, werden die Hilfswortleitungen SWL₁ und SWL₂ nicht ausgewählt, falls die Schaltung so ausgelegt ist, daß wenigstens einer der MOS-Transistoren Q₂₁ bis Q₃₂ leitend gesteuert wird, und deshalb der Knotenpunkt N₂ der der Ausgangsanschluß dieser MOS-Transistoren Q₂₁ bis Q₃₂ ist, auf Massepotential V _ss ist.

Bei der oben beschriebenen Ausführungsform wird der Subdecoder von zwei Wortleitungs-Treibersignalen CR₀ und CR₁ ausgewählt. Jedoch kann er auf ähnliche Weise durch eine gewünschte Anzahl von Wortleitungs-Treibersignalen ausgewählt werden, wie zum Beispiel vier Wortleitungs-Treibersignalen. Weiter wurde in der oben beschriebenen Ausführungsform Fehlerkorrektur des Leitungsdecoders und der Wortleitung beschrieben, aber das technische Konzept der Erfindung kann genauso angewandt werden auf Fehlerkorrektur in einem Spaltendecoder und einer Bit-Leitung. Weiter ist es ganz selbstverständlich, daß das technische Konzept der Erfindung auf ähnliche Weise angewandt werden kann auf einen Speicher mit Subdecodersignalen, wie ein statischer MOS-Speicher oder ein bipolarer Speicher.

Wie aus der obigen Beschreibung hervorgeht, kann die erfindungsgemäße Halbleiter-Speichereinrichtung nicht nur defekte Bits der Wortleitungen ersetzen, sonder auch einen defekten Mehrfachdecoder oder Spaltendecoder. Auf diese Weise ist die erfindungsgemäße Einrichtung vorteilhaft insofern, als sie einen hohen Defektkorrektur-Prozentsatz wegen Redundanz hat.

Claims (2)

1. Halbleiter-Speichereinrichtung mit wenigstens einem Leitungsdekoder, wobei der Leitungsdekoder aufweist

   • - eine Mehrzahl von ersten MOS-Transistoren, deren Source-Elektroden mit einer Masseleitung und deren Drain-Elektroden mit einem ersten Knotenpunkt verbunden sind, und deren Gate-Elektroden jeweils Adressensignale empfangen,
   • - einen zweiten MOS-Transistor, dessen Source-Elektrode mit dem ersten Knotenpunkt und dessen Drain-Elektrode mit einem Stromversorgungsanschluß gekoppelt sind und dessen Gate-Elektrode ein Vorladungssignal empfängt,
   • - eine Mehrzahl von dritten MOS-Transistoren, deren Drain-Elektroden mit dem ersten Knotenpunkt verbunden sind und deren Gate-Elektroden ein Trennungssignal empfangen,
   • - eine Mehrzahl von vierten MOS-Transistoren in gleicher Anzahl wie die Anzahl der dritten Transistoren, deren Gate-Elektroden mit den Source-Elektroden der entsprechenden der dritten Transistoren verbunden sind, deren Drain-Elektroden entsprechende Leitungstreibersignale empfangen und deren Source-Elektroden durch entsprechende Schmelzeinsätze mit entsprechenden Leitungen verbunden sind, mit wenigstens einem Hilfsleitungsdekoder, der aufweist
   • - eine Mehrzahl von fünften MOS-Transistoren, deren Source-Elektroden mit der Masseleitung verbunden sind und deren Drain-Elektroden über zugeordnete Schmelzeinsätze mit einem zweiten Knotenpunkt verbunden sind, wobei die fünften Transistoren paarweise vorgesehen sind und die zwei Transistoren jedes Paares jeweils invertierte und nicht-invertierte Adressensignale empfangen,
   • - einen sechsten MOS-Transistor, dessen Source-Elektrode mit dem zweiten Knotenpunkt und dessen Drain-Elektrode mit dem Stromversorgungsanschluß verbunden ist und dessen Gate-Elektrode das Vorladungssignal empfängt,
   • - einen siebten MOS-Transistor, dessen Drain-Elektrode mit dem zweiten Knotenpunkt verbunden ist und dessen Gate-Elektrode das Trennsignal empfängt,
   • - einen achten MOS-Transistor, dessen Gate-Elektrode mit der Source-Elektrode des siebten Transistors verbunden ist, dessen Drain-Elektrode ein Leitungstreibersignal empfängt und dessen Source-Elektrode durch einen Schmelzeinsatz mit einer Hilfsleitung verbunden ist,
2. dadurch gekennzeichnet, daß in den Hilfsleitungsdekodern

   • - mehrere siebte (Q₃₅, Q₃₇) und mehrere achte (Q₃₆, Q₃₈) MOS-Transistoren mit jeweils einem eigenen Schmelzeinsatz (L₂₃, L₂₄) und einer eigenen Hilfsleitung (SWL₁, SWL₂) vorgesehen sind, und
   • - die achten MOS-Transistoren (Q₃₆, Q₃₈) die entsprechenden Leitungstreibersignale (CR₀, CR₁) des Leitungsdekoders empfangen.