DE3437510A1 - Eingabedaten-lesegeraet fuer ein schalterfeld - Google Patents

Abstract

Beschrieben ist ein Eingabedaten-Lesegerät mit einem Schalterfeld oder einer -matrix (SW[tief]mn) aus einer Vielzahl von Schaltern und mit Eingangsleitungen (Lam) und Ausgangsleitungen (Lbn), wobei von letzteren eine oder mehrere mit einer oder mehreren der Eingangsleitungen (Lam) entsprechend einem Schalterwählzustand des Schalterfelds (SW[tief]mn) verbindbar sind, einer Treiberstufe (2) zur Lieferung von Ansteuer- oder Treibersignalen (DS1-DS3) zu den betreffenden Eingangsleitungen (Lam) des Schalterfelds (SW[tief]mn) und zur Bestimmung von Eingangsadressendaten (D2), die einen Leitungswählzustand der Eingangsleitungen (Lam) wiedergeben, und einem Zwischenspeicher (3), der mit den Ausgangsleitungen (Lbn) des Schalterfelds (SW[tief]mn) verbunden ist und auf Lesesignale (SS1-SS3) anspricht, die nach Maßgabe der Inhalte der Treibersignale (DS1-DS3) und des Schalterwählzustands des Schalterfelds (SW[tief]mn) erhalten werden, zwecks Erzeugung von Ausgangs- und Ausgabeadressendaten (D3), die einen Leitungswählzustand der Ausgangsleitungen (Lbn) wiedergeben. Das Gerät enthält weiterhin einen mit der Treiberstufe (2) und dem Zwischenspeicher (3) gekoppelten Mikrorechner (1) zur Erfassung oder Bestimmung der Kombination von einem oder mehreren gleichzeitig geschlossenen Schaltern des Schalterfelds (SW[tief]mn) nach Maßgabe der Eingabeadressendaten (D2) und der Ausgabeadressendaten (D3).

Description

Eingabedaten-Lesegerät für ein Schalterfeld

Die Erfindung betrifft ein Eingabedaten-Lesegerät für ein Schalterfeld (Matrix) zur Verwendung bei einer Berührungstafel o.dgl., die im allgemeinen um den Anzeigebereich einer Kathodenstrahlröhren-, einer Flüssigkristallanzeige usw. herum angeordnet ist.

Eine Berührungstafel (touch panel) für die manuelle Eingabe von Rohdaten ist häufig an der Vorderseite des Anzeigebereichs eines Kathodenstrahlröhren- oder Flüssigkristallanzeigegeräts angeordnet. Bei einer solchen Berührungstafel sind zahlreiche (m x n) Schalter in Matrixanordnung vorgesehen. Den Matrixschaltern werden gegebene Ansteuer- oder Treibersignale zugeführt, und die resultierenden logischen Ausgangssignale (Lesesignale) werden von den Matrixschaltern erhalten. Die Inhalte der Eingabedaten der Berührungstafel oder die Kombination aus den betätigten Matrixschaltern werden durch eine logische Rechenschaltung (Rechenwerk; ALU) entsprechend diesen Lesesignalen erfasst. Die erfassten Inhalte der Eingabedaten werden sodann für die Durchführung einer vorgeschriebenen Operation benutzt.

Bei der Betätigung der Matrixschalter werden im allgemeinen zwei Betätigungsregeln angewandt. Im einen Fall wird das gleichzeitige Drücken (Betätigen) von zwei oder mehr Schaltern verhindert. Im anderen Fall ist die gleichzeitige Betätigung von einem oder mehreren Schaltern in Beziehung zum Umschalten eines anderen bestimmten Schalters nach Maßgabe der Spezifikation oder Funktion des Geräts zulässig. Bei einer mittels eines Operator-Tastenfelds mit Berührungstafel ausgeführten Verfahrensregelung (Prozeßsteuerung) kann beispielsweise ohne Schwierigkeit die erstere Regel für eine Zifferneingabe von 0 bis 9 (Dezimaltasteneingabe) oder eine alphabetische bzw. Buchstabeneingabe gelten. Andererseits könnten bei einer mittels eines Fernbedienungsschalters ausgeführten Verfahrensregelung zwei oder mehr Schalter gleichzeitig betätigt werden. In diesem Fall sollte die letztere Regel angewandt werden. Diese gleichzeitige Betätigung kann in einem Fall erfolgen, in welchem jeweilige Regelzieldaten für mehrere unabhängige Regelschleifen gleichzeitig eingegeben werden sollen oder in welchem mehrere Tasten-Eingabedaten (Stellsignale) kontinuierlich ausgegeben werden sollen. Zur richtigen Erfassung oder Bestimmung der Kombination der verschiedenen, gleichzeitig betätigten Schalter müssen Signalstreuflüsse (signal leakages) zwischen den jeweiligen betätigten Schaltern ausgeschaltet werden. Zu diesem Zweck ist jeder der herkömmlichen Matrixschalter gemäß Fig. 1 mit einer Streufluss-Sperrdiode versehen.

Fig. 1 veranschaulicht eine übliche 3 x 3-Schaltermatrixschaltung mit Streufluss-Sperrdioden dj (j = 1, 2, ..., 9). Gemäß Fig. 1 sind Reihenschaltungen aus Schaltern si (i = 1, 2, ..., 9) und Dioden dj an den betreffenden Kreuzungs- oder Knotenpunkten von Zeilen(eingabe)leitungen für Treibersignale D1 - D3 und Spalten(ausgabe)leitungen für Lesesignale S1 - S3 angeordnet. Die Zeilen- leitungen nehmen Treibersignale D1 - D3 ab, und die Spaltenleitungen liefern Lesesignale S1 - S3. Wenn nur die Schalter s1, s4 und s5 geschlossen (betätigt) sind, entsprechen die Wellenformen der Treibersignale D1 - D3 denen nach Fig. 2A bis 2C, und die Wellenformen der Lesesignale S1 - S3 erhalten die Form gemäß Fig. 2D bis 2F. Entsprechend den logischen Zuständen der Lesesignale S1 - S3 stellt ein nicht dargestelltes Rechenwerk (ALU) fest, dass die Schalter s1, s4 und s5 betätigt sind.

Falls die Dioden d1-d9 in der Schaltung von Fig. 1 nicht vorhanden sind, kann bei betätigten Schaltern s1, s2 und s4 das Treibersignal D2 über die geschlossenen Schalter s1 und s2 zur Spaltenleitung für das Lesesignal S2 hindurchstreuen oder -sickern. Hierbei tritt der genannte Signalstreufluss auf, wodurch die einwandfreie Erfassung der Kombination der gleichzeitig betätigten Schalter gestört wird.

Aus obigem ergibt sich, dass dann, wenn das gleichzeitige Drücken von zwei oder mehr Schaltern an der Berührungstafel nicht verhindert oder gesperrt wird, die Diode dj wegen des Signalstreuflusses nicht weggelassen (deleted) werden kann. In der Praxis erweist es sich jedoch als schwierig, die betreffenden Dioden dj dicht an den auf einer Berührungstafel angeordneten Schaltern si zu montieren. In diesem Fall ist die Verdrahtung für die Matrixschalter si an der Seite der Berührungstafel nicht vervollständigt. Vielmehr sind dabei die einzelnen Verdrahtungen der Schalter si über unabhängige Kontakte eines (Steck-)Verbinders zur Außenseite der Berührungstafel herausgeführt, und die Matrixverdrahtung ist an der Außenseite der Berührungstafel mit der Verdrahtung der Streufluss-Sperrdioden dj vervollständigt oder ab- geschlossen. Dies erfordert eine große Zahl von Kontakten im Verbinder und macht die Matrixverdrahtung mit den Dioden dj kompliziert.

Aufgabe der Erfindung ist damit die Schaffung eines Eingabedaten-Lesegeräts für ein Schalterfeld (switch array), das die Kombination eines oder mehrerer gleichzeitig betätigter Schalter einwandfrei zu bestimmen vermag, ohne dass Streufluss-Sperrdioden (Dioden dj gemäß Fig. 1) am Schalterfeld vorgesehen zu sein brauchen.

Dieses Lesegerät soll dabei in der Lage sein, einen Bedienungs- oder Erfassungsfehler, falls ein solcher auftritt, bezüglich der Kombination von einem oder mehreren gleichzeitig betätigten Schaltern anzuzeigen oder zu melden.

Die genannte Aufgabe wird bei einem Eingabedaten-Lesegerät mit einem Schalterfeld (Matrix) aus einer Vielzahl von Schaltern und mit Eingangs- oder Eingabeleitungen und Ausgangs- oder Ausgabeleitungen, wobei von den letzteren eine oder mehrere mit einer oder mehreren der Eingangsleitungen entsprechend einem Schalterwählzustand des Schalterfelds verbindbar sind, einer Treiberstufe zur Lieferung von Ansteuer- oder Treibersignalen zu den jeweiligen Eingangsleitungen des Schalterfelds und zur Bestimmung von Eingabeadressendaten, die einen Leitungswählzustand der Eingangsleitungen wiedergeben, und einer an die Ausgangsleitungen des Schalterfelds angeschlossenen Puffer- oder Zwischenspeichereinheit, die auf Lesesignale anspricht, welche nach Maßgabe der Inhalte der Treibersignale sowie des Schalterwählzustands des Schalterfelds erhalten werden, zwecks Erzeugung von Ausgabeadressendaten, die einen Leitungswählzustand der Ausgangsleitungen wiedergeben, erfindungsgemäß gelöst durch eine mit der Treiberstufe und der Puffereinheit verbundene Detektoreinheit zur Erfassung oder Bestimmung der Kombination von einem oder mehreren gleichzeitig betätigten (geschlossenen) Schaltern des Schalterfelds nach Maßgabe der Eingabeadressendaten und der Ausgabeadressendaten.

Zur Lösung der zuletzt genannten Teilaufgabe weist die Detektoreinheit des oben umrissenen Eingabedaten-Lesegeräts weiterhin eine Funktion zum Lesen oder Erfassen (sensing) eines Fehlers bei der Bestimmung der Kombination von einem oder mehreren gleichzeitig betätigten Schaltern auf, um damit den Fehler anzuzeigen oder zu melden.

Im folgenden ist eine bevorzugte Ausführungsform der Erfindung im Vergleich zum Stand der Technik anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Schaltbild einer bisherigen 3 x 3-Schaltermatrix (Schalterfeld) mit Streufluss-Sperrdioden,

Fig. 2A bis 2C Wellenformdiagramme von Treibersignalen bei der Schaltung nach Fig. 1,

Fig. 2D bis 2F Wellenformdiagramme von Lesesignalen bei der Schaltung nach Fig. 1,

Fig. 3 ein Blockschaltbild eines Eingabedaten-Lesegeräts mit Merkmalen nach der Erfindung,

Fig. 4 ein Schaltbild eines Beispiels für die Treiberstufe nach Fig. 3,

Fig. 5 ein Schaltbild eines Beispiels für den Zwischenspeicher (buffer gate) nach Fig. 3 und

Fig. 6A und 6B Ablauf- oder Fließdiagramme zur Erläuterung der Arbeitsweise des Geräts nach Fig. 3.

Die Fig. 1 und 2 sind eingangs bereits erläutert worden.

Gemäß Fig. 3 besteht ein Schalterfeld oder eine Schaltermatrix SW[tief]mn aus 9 (= 3 x 3) Schaltern SW[tief]11 - SW[tief]33; diese Anordnung ist aus Gründen der Vereinfachung dargestellt. In tatsächlicher Ausgestaltung kann die Zahl (= m x n) der Schalterelemente in der Schaltermatrix SW[tief]mn wesentlich größer sein als 9 und z.B. 256 betragen (wobei die angehängten Buchstaben m und n beliebige ganze Zahlen sein können). Ein Mikroprozessor oder Mikrorechner 1 dient zur Steuerung eines vorgeschriebenen Programmflusses gemäß Fig. 6A und 6B. Der Mikrorechner 1 kann von herkömmlicher Bauart (z.B. TLCS-47 der Firma Toshiba Co., Japan; oder 8048, 8748 oder 8035 der Fa. Intel Co., USA) und 8 Registern (a, m, l, n, s, i, b und c) zugeordnet sein. Obgleich nicht dargestellt, enthält der Mikrorechner 1 ein Rechenwerk (ALU), einen Programmspeicher, einen Datenspeicher usw.. Die erwähnten 8 Register können durch bestimmte Speicherplätze im Speicher (Randomspeicher) des Mikrorechners 1 ersetzt werden.

Der Mikrorechner 1 ist über eine Sammelschiene B an eine Matrix-Treiberstufe 2 angekoppelt, die auf Eingabedaten D2 (Adressendaten AD0, AD1 und Befehle CS, WRITE) vom Mikrorechner 1 anspricht. Gemäß Fig. 4 enthält die Treiberstufe 2 einen Datensignalspeicher 21, einen Adressendekodierer 22 und einen Leitungstreiber 23, die an Zeilenleitungen (Eingabeleitungen) La1 - La3 der Schaltermatrix SW[tief]mn angeschlossen sind. (Invertierte Signale der Ausgangssignale E22A - E22C vom Adressendekodierer 22 können je nach Fall unmittelbar an die Zeilenleitun- gen La1 - La3 angeschaltet sein.) Spaltenleitungen (Ausgangsleitungen) Lb1 - Lb3 der Schaltermatrix SW[tief]mn sind mit einem Zwischenspeicher (buffer gate) 3 verbunden. Gemäß Fig. 5 umfasst der Zwischenspeicher 3 eine Wellenformschaltung 31 und einen 3-Zustands-Puffer- oder -Zwischenspeicherkreis 32. Der Zwischenspeicher 3 spricht auf Lesesignale SS1 - SS3 auf Leitungen Lb1 - Lb3 an und ruft diese Signale nach Maßgabe von über die Sammelschiene B vom Mikrorechner 1 gelieferten Befehlen (CS, READ) ab. Sodann liefert der Zwischenspeicher Adressendaten AX0 - AX2 als Teil der Daten D3.

Der Mikrorechner 1 nimmt die Adressendaten AX0 - AX2 über die Sammelschiene B vom Zwischenspeicher 3 ab. Die Adressendaten AX0 - AX2 stellen den Inhalt der Lesesignale SS1 - SS3 dar. Der Mikrorechner 1 bewirkt das Synthetisieren oder Zusammensetzen eines Erfassungskodes "s" nach Maßgabe der Adressendaten AD0 und AD1 in den Daten D2 und der Adressendaten AX0 - AX2 in den Daten D3.

Die nachstehend angegebenen Bezugstabellen sind im Datenspeicher oder in einem anderen Speicher im Mikrorechner 1 abgespeichert. Tabelle I veranschaulicht die Konfiguration des Registers l, welches Adressen für die Inhalte [m] der Zeilenleitungszahl m (= 1, 2, 3) der Schaltermatrix SW[tief]mn, wenn zwei oder mehr Bits der Lesesignale SS1 - SS3 eine logische "1" (logischen Pegel "1") enthalten. Tabelle II veranschaulicht die Konfiguration des Registers n, welches Adressen für die Inhalte [a] des Registers a speichert, wenn zwei oder mehr Bits der Lesesignale SS1 - SS3 eine logische "1" enthalten. Tabelle III veranschaulicht den Aufbau des Registers [s] zur Speicherung der Adressen für die Inhalte [s] des Erfassungskodes "s". Tabelle IV zeigt die Entsprechung zwischen den Inhalten [a] und den neukodierten Inhalten

[a]. Tabelle V veranschaulicht die Entsprechung zwischen dem Durchschalt- oder Schließzustand jedes der Schalter SW[tief]11 - SW[tief]33 und den Inhalten [s] des Erfassungskodes "s". Tabelle VI veranschaulicht die Entsprechung zwischen der Kombination von [1] & [n] sowie den Inhalten [s] des Erfassungskodes "s".

TABELLE I

TABELLE II

TABELLE III

TABELLE IV

TABELLE V

ANMERKUNG:

In Tabelle V steht jede der Zeilenzahlen *11, *13 und *15 beispielhaft für einen Fall, in welchem der erwähnte Signalstreufluss auftritt. Das Symbol 1" bezeichnet eine aufgrund des Signalstreuflusses fehlerhaft erzeugte logische "1". Das Symbol xxxx bezeichnet einen Sperrzustand aufgrund des Fehlers. Das Symbol 1 steht für einen normalen logischen Pegel "1", der beim Schließzustand ON eines (beliebigen) der Matrixschalter SW[tief]mn erhalten wird. Der Leerbereich steht für einen logischen Pegel "0".

TABELLE VI

Der Aufbau der Matrix-Treiberstufe 2 ist in Fig. 4 veranschaulicht. Wenn der Mikrorechner 1 (Fig. 3) zur Sammelschiene B Daten D2 liefert, die Befehle CS & WRITE sowie Adressendaten AD0 & AD1 enthalten, nehmen der D-Eingang eines D-Flipflops 21A die Adressendaten AD0, der D-Eingang eines D-Flipflops 21B Adressendaten AD1 sowie erster und zweiter Eingang eines UND-Glieds 21C Befehle CS bzw. WRITE (Einschreiben) ab. Wenn der logi- sche Pegel jedes Befehls CS und WRITE einer "1" entspricht, taktet ein UND-verknüpftes Ausgangssignal E21C vom UND-Glied 21C die D-Flipflops 21A und 21B. Sodann werden der logische Pegel der Daten AD0 im Flipflop 21A und der logische Pegel der Daten AD1 im Flipflop 21B verriegelt (latched). Ein Q-Ausgangssignal Q21A vom Flipflop 21A wird zum ersten Eingang eines UND-Glieds 22A sowie zum zweiten Eingang eines UND-Glieds 22C geliefert. Ein Q-Ausgangssignal Q21B vom Flipflop 21B wird an den ersten Eingang des UND-Glieds 22C und an den zweiten Eingang eines UND-Glieds 22B angelegt.

Ein invertiertes Q-Ausgangssignal IQ21A vom Flipflop 21A wird dem ersten Eingang des UND-Glieds 22B aufgeprägt, während ein invertiertes Q-Ausgangssignal IQ21B vom Flipflop 21B dem zweiten Eingang des UND-Glieds 22A zugeführt wird.

Ein UND-verknüpftes Ausgangssignal E22A vom UND-Glied 22A wird über einen Widerstand R23A an die Basis eines NPN-Transistors Q23A angelegt. Ein UND-verknüpftes Ausgangssignal E22B vom UND-Glied 22B wird über einen Widerstand R23B der Basis eines NPN-Transistors Q23B zugeführt. Ein UND-verknüpftes Ausgangssignal E22C vom UND-Glied 22C wird über einen Widerstand R23C der Basis eines NPN-Transistors Q23C aufgeprägt. Die Emitter dieser Transistoren Q23A - Q23C liegen an Schaltungsmasse. Der Kollektor des Transistors Q23A liefert ein Ansteuer- oder Treibersignal DS1 des logischen Pegels "0" auf der ersten Zeilenleitung La1, wenn E22A einer logischen "1" entspricht. Der Kollektor des Transistors Q23B liefert ein Ansteuer- oder Treibersignal DS2 des logischen Pegels "0" auf der zweiten Zeilenleitung La2, wenn das Signal E22B einer logischen "1" entspricht. Der Kollektor des Transistors Q23C liefert ein Ansteuer- oder Treibersignal DS3 des logischen Pegels "0" auf der dritten Zeilenleitung La3, wenn das Signal E22C eine logische "1" ist.

Der Aufbau des Zwischenspeichers 3 ist in Fig. 5 veranschaulicht. Die erste Spaltenleitung Lb1 der Schaltermatrix SW[tief]mn wird über einen Widerstand R31A auf ein positives Potential +Vcc entsprechend einer logischen "1" hochgezogen. Wenn keiner der Schalter SW[tief]11, SW[tief]21 und SW[tief]31 durchgeschaltet ist, geht der logische Pegel des Lesesignals SS1 auf der Leitung Lb1 auf "1" über. Wenn einer der durchgeschalteten (ONed) Transistoren Q23A - Q23C (Fig. 4) über einen der geschlossenen Schalter SW[tief]11, SW[tief]21 und SW[tief]31 mit der Leitung Lb1 verbunden ist, erhält das Lesesignal SS1 auf der Leitung Lb1 den logischen Pegel "0". Die Leitung Lb1 ist mit einem Schmitt-Trigger (Wellenformer mit vorgegebenem Eingangsschwellenwertpegel) 31A verbunden. Wenn das Potential auf der Leitung Lb1 seinen Eingangsschwellenwertpegel übersteigt, gibt der Schmitt-Trigger 31A ein Signal E31A des logischen Pegels "1" ab. Wenn das Potential auf der Leitung Lb1 unter den Eingangsschwellenwertpegel abfällt, liefert der Schmitt-Trigger 31A ein Signal E31A des logischen Pegels "0". Der Schmitt-Trigger 31A liefert somit ein wellengeformtes Signal E31A, dessen logischer Pegel den logischen Pegel der Spaltenleitung Lb1 wiedergibt.

Auf ähnliche Weise liefert ein mit der zweiten Spalten-Leitung Lb2 verbundener Schmitt-Trigger 31B ein wellengeformtes Signal E31B, dessen logischer Pegel den logischen Pegel der Spaltenleitung Lb2 wiedergibt, während ein mit der dritten SpaltenleitungLb3 verbundener Schmitt-Trigger 31C ein wellengeformtes Signal E31C liefert, dessen logischer Pegel dem logischen Pegel der Spaltenleitung Lb3 entspricht.

Signale E31A, E31B und E31C werden invertierenden 3-Zustands-Puffern bzw. -Zwischenspeichern 32A, 32B bzw. 32C eingespeist. Ein Ausgabe-Öffnungsbefehl (output-open instruction) E32D für jeden dieser 3-Zustands-Puffer 32A - 32C wird von einem UND-Glied 32D erhalten. Der Ausgangskreis jedes Puffers 32A - 32C wird durch den logischen Pegel "0" des Signals E32D offen geschaltet (open-circuited). Wenn das Signal E32D den logischen Pegel "1" besitzt, wird jeder Puffer 32A - 32C aktiviert, um als invertierender Puffer oder Zwischenspeicher zu wirken. Wenn der Mikrorechner 1 (Fig. 3) zur Sammelschiene B die Daten D3 liefert, welche die Befehle CS & READ des logischen Pegels "1" enthalten, nimmt das UND-Glied 32D an erstem und zweitem Eingang diese Befehle ab, und es gibt den Befehl E32D aus. Wenn der Befehl E32D den logischen Pegel "1" besitzt, liefert der Puffer 32C zur Sammelschiene B die Adressendaten AX0, deren logischer Pegel dem invertierten Pegel des Lesesignals SS3 entspricht, während der Puffer 32B zur Sammelschiene B die Adressendaten AX1, deren logischer Pegel dem invertierten Pegel des Lesesignals SS2 entspricht, und der Puffer 32A zur Sammelschiene B die Adressendaten AX2 liefert, deren logischer Pegel dem invertierten Pegel des Lesesignals SS1 entspricht.

Die Fig. 6A und 6B veranschaulichen Ablauf- oder Fließdiagramme zur Erläuterung der Arbeitsweise des Geräts nach Fig. 3 bis 5.

Zunächst werden vorbestimmte Adressendaten AD0, AD1 für die Treiberstufe 2 und vorbestimmte Adressendaten AX0 - AX2 für den Zwischenspeicher 3 im Adressenregister i gespeichert (Schritt ST10). Eine vorgegebene Dateneinheit l[tief]0 (z.B. "01") wird im Adressenregister l gespeichert, das für Tabelle I vorgesehen ist (ST12). Eine vorgegebene Dateneinheit n[tief]0 (z.B. "011") wird im Adressenregister n gespeichert, das für Tabelle I vorgesehen ist (ST14). Eine vorgegebene Dateneinheit s[tief]0 (z.B. "0000") wird in dem für Tabelle III vorgesehenen Adressenregister s gespeichert (ST16). Sodann werden alle Inhalte [l[tief]0] - [l[tief]2] des Registers l (Tabelle I) gelöscht (ST18). Ebenso werden alle Inhalte [n[tief]0] - [n[tief]2] des Registers n (Tabelle II) sowie alle Inhalte [s[tief]0] - [s[tief]3] des Registers s (Tabelle III) gelöscht (ST22). Sodann werden Anfangsdaten "01" im Leitungszahlregister m gespeichert, das zur Speicherung der Zeilenleitungszahl m der Schaltermatrix SW[tief]mn vorgesehen ist (ST24).

Der Inhalt [m] des Zeilenzahlregisters m wird zum Adressenregister i übertragen (ST26). Der Inhalt [i] des Registers i wird zum Lesesignalregister a übertragen, das zur Speicherung der Inhalte der Lesesignale SS1 - SS3 vorgesehen ist (ST28). Sodann wird geprüft, ob die Inhalte des Registers a gleich "0" sind oder nicht (ST30). Im Falle von [a] = "0" (JA in Schritt ST30) springt das Programm auf den Schritt ST48 (Fig. 6B) über. Da jedoch, wie aus dem vorhergehenden Ablauf der Schritte ST24 - ST28 hervorgeht (NEIN im ST30), [a] nicht gleich "0" ist, geht die Programmfolge auf den Schritt ST32 über. Im Schritt ST32 wird geprüft, ob nur ein Bit von [a] gleich "1" ist oder nicht. Da vom Schritt ST24 nur ein Bit von [a] gleich "1" ist (JA in Schritt ST32), wird [a] entsprechend Tabelle IV oder einer vorgeschriebenen Rechenoperation entsprechend Tabelle IV kodiert (ST34). Im Fall von z.B. [a] = "001" entspricht das kodierte [a] = "001". Im Fall von [a] = "100" gilt kodiert [a] = "011". Sodann wird im Rechenwerk (ALU) des Mikrorechners 1 die folgende Rechenoperation ausgeführt:

[a] + [m] x 4

In Gleichung (1) ist die Multiplikation "x 4" für Binärdaten einer Zwei-Bit-Linksverschiebung äquivalent. Das Ergebnis der Rechenoperation nach Gleichung (1) wird zum Register a (ST36) übertragen. Der Inhalt [a] des Registers a wird zum Register s übertragen (ST38), worauf der Programmfluss auf den Schritt ST48 gemäß Fig. 6B übergeht.

Im Schritt ST48 wird der Inhalt [m] um "1" inkrementiert bzw. erhöht. Wenn vor dem Schritt ST48 [m] = "01" vorliegt, wird [m] nach dem Schritt ST48 zu "10". Wenn vor dem Schritt ST48 [m] = "11" vorliegt, wird [m] nach dem Schritt ST48 zu "100". Nach dem Schritt ST48 wird geprüft, ob [m] gleich "100" ist oder nicht (ST50).

Im Fall von [m] = "10" (NEIN in ST50) kehrt das Programm auf den Schritt ST26 (Fig. 6A) zurück. Sodann wird der Umlauf in der Schleife der Schritte ST26 - ST50 wiederholt, bis [m] = "100" erhalten wird. Im Fall von [m] = "100" (JA in ST50) wird geprüft, ob n gleich n[tief]0 ist oder nicht (ST52). Da der Programmablauf über JA im Schritt ST32 läuft, wird anhand des Schritts ST14 n = n[tief]0 (JA in ST52) festgestellt. Sodann ist eine Operation des Programms gemäß Fig. 6A und 6B abgeschlossen (ENDE). In diesem Fall zeigt "s = s[tief]0", im Schritt ST16 (JA in ST30) erhalten, oder "s" , im Schritt ST38 (NEIN in ST30) erhalten, den Schalterwählzustand der Schaltermatrix SW[tief]mn an. Das Ergebnis "s = s[tief]0" zeigt an, dass keiner der Schalter SW[tief]11 - SW[tief]33 durchgeschaltet oder geschlossen ist. Nach Ablauf einer vorgegebenen Zeitspanne kann der Programmablauf automatisch von ENDE zu START zurückgeführt werden.

Wenn die Inhalte [a] des Registers a zwei oder mehr Bits des Pegels "1" enthalten (Fig. 6A; NEIN in ST32), wird [a] zum Register n übertragen (ST40). Danach wird der Inhalt [m] des Registers m zum Register l übertragen (ST42). Hierauf wird n um "1" inkrementiert oder erhöht (ST44), und l wird um "1" inkrementiert (ST46). Wenn beispielsweise vor ST44 n = n[tief]0 vorliegt, wird n nach ST44 zu n[tief]1 (vgl. Tabelle II). Wenn auf ähnliche Weise l = l[tief]0 vor ST46 vorliegt, wird l nach ST46 zu l[tief]1 (vgl. Tabelle I). Nach dem Schritt ST46 wird der oben genannte Umlauf in der Schleife der Schritte ST26 - ST50 wiederholt, bis [m] = "100" erhalten wird. Im Fall von [m] = "100" (JA in ST50) wird geprüft, ob n gleich n[tief]0 ist oder nicht (ST52). Da das Programm bei ST32 über NEIN läuft, wird im Schritt ST44 nicht n = n[tief]0 festgestellt (NEIN in ST52), und der Programmablauf geht auf den Schritt ST54 über.

Im Schritt ST54 wird geprüft, ob n gleich n[tief]0 + 1 ist oder nicht. Wenn im vorherigen Schritt ST44 n = n[tief]1 erhalten wurde, wird n = n[tief]0 + 1 festgestellt (JA in ST54). Sodann wird eine Tabellensuche für Tabelle VI entsprechend [n], in ST44 erhalten, und [l] von ST46 ausgeführt (ST56). Nach Maßgabe der Kombination von [l] und [n] wird der Erfassungskode [s] aus Tabelle VI ausgesucht (ST58). Sodann wird eine weitere Operation des Ablaufs gemäß Fig. 6A und 6B beendet (ENDE). In diesem Fall zeigt [s], im Schritt ST58 (JA in ST54) erhalten, zwei oder mehr gleichzeitig betätigte Schalter in der Matrix SW[tief]mn an. Nach Ablauf einer vorgegebenen Zeitspanne kann der Ablauf bzw. das Programm automatisch von ENDE zu START zurückgeführt werden.

Wenn n = n[tief]0 + 1 nicht festgestellt wird (NEIN in ST54) oder n[tief]0, n[tief]1 und n[tief]2 durch Wiederholungen der Schleifen von ST26 - ST50 erhalten wurden, wird das Ergebnis einer arithmetrischen Addition der Inhalte

[n[tief]0] + [n[tief]1] + [n[tief]2] zum Register b übertragen (ST60). Sodann wird das Ergebnis einer logischen ODER-Verknüpfung der Inhalte [n[tief]0] Durchschnittsmenge [n[tief]1] Durchschnittsmenge [n[tief]2] zum Register c übertragen (ST62). Hierauf wird geprüft, ob [b] gleich [c] ist oder nicht (ST64). Wenn [b] = [c] festgestellt wird (JA in ST64), geht das Programm auf den Schritt ST56 über, und [s] wird anhand der Tabellensuche von Tabelle VI erhalten (ST56 & ST58). Wenn [b] = [c] nicht festgestellt wird (NEIN in ST64), geht das Programm auf den Schritt ST66 weiter. Ein negatives Ergebnis (NEIN) im Schritt ST64 bedeutet, dass eine gesperrte Kombination von Schaltern der Matrix SW[tief]mn durch Fehlbetätigung des Operators oder durch Schaltungsfehlfunktion aufgrund von Signalstreufluss gewählt ist. Eine solche irrtümliche oder fehlerhafte Betätigung wird durch den Mikrorechner 1 erfasst und an einem Fehleranzeiger 4 (ST66) angezeigt.

Nebenbei gesagt, kann die Tabellensuche im Schritt ST56 (Tabelle VI) auch durch eine Rechenoperation ersetzt werden. Bei einer solchen Rechenoperation kann es sich um folgende handeln:

Es sei angenommen, dass [l] = "01", [n] = "110" (vgl. 3. Zeile in Tabelle VI), [y] = "010" und [y] = "100" gelten. Die Information [y] entspricht [s] und wird von [n] abgeleitet. Dies bedeutet, dass [y] = "010" von den beiden rechten Bits "10" von [n] = "110" und [y] = "100" vom linken Bit "1" von [n] = "110" erhalten werden.

Tabelle VII

Gemäß Tabelle VII werden [y] = "010" zu "010" und [y] = "100" zu "011" kodiert. Sodann wird die folgende Rechenoperation ausgeführt:

[s] = [kodiertes y] + [l] x 4 .... (2)

Im Fall von [kodiertes y] = "010" und [l] = "01" wird nach Gleichung (2) [s] = "0110" erhalten. Im Fall von [kodiertes y] = "011" und [l] = "01" wird [s] = "0111" erhalten. Die Rechenoperation nach Gleichung (2) liefert somit dieselbe Funktion wie die Tabellensuche in Schritt ST56 (vgl. 3. Zeile von Tabelle VI).

Im folgenden sind einige Fälle beschrieben, in denen ein Signalstreufluss (signal leakage) in der Schaltermatrix SW[tief]mn oder in denen kein Signalstreufluss auftritt.

Zunächst sei ein Fall betrachtet, in welchem nur der Schalter SW[tief]13 geschlossen ist (kein Signalstreufluss).

Der Mikrorechner 1 (Fig. 3) liefert Daten D2 zur Treiberstufe 2. In diesem Fall gilt CS = "1", WRITE = "1", AD0 = "1" und AD1" = "0". Somit werden Adressendaten [AD1, AD0] = "01" in den Datensignalspeicher 21 gemäß

Fig. 4 eingegeben, und der Inhalt [m] des Registers m wird zu "01" (ST24 in Fig. 6A). Sodann werden die Inhalte der UND-verknüpften Ausgangssignale [E22C, E22B, E22A] zu "001", und es schaltet nur der Transistor Q23A durch, so dass nur die Zeilenleitung La1 das Treibersignal DS1 des logischen Pegels "0" empfängt. Da nur der Schalter SW[tief]13 geschlossen oder durchgeschaltet ist, ist nur die Spaltenleitung Lb3 mit der Zeilenleitung La1 verbunden. Die Inhalte der Lesesignale [SS3, SS2, SS1] werden daraufhin zu "011", und entsprechend der invertierenden Operation der 3-Zustands-Puffer 32A - 32C gemäß Fig. 5 werden die Inhalte der Adressendaten [AX0, AX1, AX2] zu "100", was dem Inhalt [a] des Registers a entspricht. Aufgrund von [m] = "01" und [a] = "100" wird der Inhalt [s] des Erfassungskodes zu "0111" (ST32 - ST38 gemäß Fig. 6A). Aufgrund von [s] = "0111" entscheidet der Mikrorechner 1 vorläufig, dass der Schalter SW[tief]13 geschlossen ist (4. Zeile von Tabelle V).

Nach der vorläufigen Erfassung oder Bestimmung von [s] = "0111" inkrementiert der Mikrorechner 1 anschließend den Inhalt [m] um 1 (ST48 in Fig. 6B), und dieselbe Operation, wie vorher erwähnt, wird für [m] = "10", [m] = "11" und [m] = "100" (ST26 - ST50 in Fig. 6A und 6B) ausgeführt. Da außer dem Schalter SW[tief]13 kein weiterer Schalter geschlossen ist, wird [s] = "0000" für [m] = "10", "11" und "100" erfasst. Sodann entscheidet der Mikrorechner 1, dass nur der Schalter SW[tief]13 geschlossen ist.

Wenn zudem [a] = "0" (JA in ST30 gemäß Fig. 6A) gilt, entscheidet der Mikrorechner 1, dass keiner der Schalter SW[tief]11 - SW[tief]33 geschlossen ist.

Nachstehend sei ein Fall betrachtet, in welchem die Schalter SW[tief]11 und SW[tief]21 geschlossen sind (kein Signal- streufluss).

Der Mikrorechner 1 liefert Daten D2, enthaltend CS = "1", WRITE = "1", AD0 = "1" und AD1 = "0". Die Adressendaten [AD1, AD0] = "01" werden somit dem Datensignalspeicher 21 eingegeben, und der Inhalt [m] des Registers m wird zu "01" (ST24 in Fig. 6A). Sodann werden die Inhalte der UND-verknüpften Ausgangssignale [E22C, E22B, E22A] zu "001", und es schaltet nur der Transistor Q23A durch, so dass nur die Zeilenleitung La1 das Treibersignal DS1 des logischen Pegels "0" abnimmt. Da der Schalter SW[tief]11 geschlossen ist, die Schalter SW[tief]12 und SW[tief]13 jedoch offen sind, ist nur die Spaltenleitung Lb1 mit der Zeilenleitung La1 verbunden. Sodann werden die Inhalte der Lesesignale [SS3, SS2, SS1] zu "110", weshalb die Inhalte der Adressendaten [AX0, AX1, AX2] zu "001" entsprechend dem Inhalt [a] des Registers a werden. Aufgrund von [m] = "01" und [a] = "001" werden die Inhalte [s] des Erfassungskodes zu "0101" (ST32 - ST38 in Fig. 6A). Aufgrund von [s] = "0101" entscheidet der Mikrorechner 1 vorläufig dass der Schalter SW[tief]11 geschlossen ist (9. Zeile in Tabelle V).

Nach der vorläufigen oder provisorischen Erfassung von [s] = "0101" inkrementiert der Mikrorechner 1 den Inhalt [m] um 1 (ST48 in Fig. 6B), und dieselbe Operation, wie vorher beschrieben, wird für [m] = "10" durchgeführt. Demzufolge werden die Adressendaten [AD1, AD0] = "10" dem Datensignalspeicher 21 eingegeben, und die Inhalte der UND-verknüpften Ausgangssignale (E22C, E22B, E22A] werden zu "010". Danach schaltet nur der Transistor Q23B durch, so dass nur die Zeilenleitung La2 das Treibersignal DS2 des logischen Pegels "0" empfängt. Da der Schalter SW[tief]21 geschlossen ist, während die Schalter SW[tief]22 und SW[tief]23 offen sind, ist nur die Spaltenleitung Lb1 mit der Zeilenleitung La2 verbunden. Sodann werden die Inhalte der Lesesignale [SS3, SS2, SS1] zu "110", und die Inhalte der Adressendaten [AX0, AX1, AX2] werden zu "001", was dem Inhalt [a] des Registers a entspricht. Aufgrund von [m] = "10" und [a] = "001" wird der Inhalt [s] des Erfassungskodes zu "1001" (ST32 - ST38 in Fig. 6A). Aufgrund von [s] = "1001" entscheidet der Mikrorechner 1 vorläufig, dass der Schalter SW[tief]21 geschlossen ist (9. Zeile in Tabelle V).

Nach der vorläufigen Erfassung oder Bestimmung von [s] = "0101" und "1001" inkrementiert der Mikrorechner 1 weiterhin den Inhalt [m] um 1 (ST48 in Fig. 6B), worauf dieselbe Operation wie vorher für [m] = "11" und [m] = "100" ausgeführt wird. Da keine anderen Schalter als die Schalter SW[tief]11 und SW[tief]21 geschlossen sind, wird [s] = "0000" für [m] = "11" und "100" erfasst oder festgestellt. Der Mikrorechner 1 entscheidet sodann, dass nur die Schalter SW[tief]11 und SW[tief]21 geschlossen sind.

Nachstehend sei ein Fall betrachtet, in welchem die Schalter SW[tief]12 und SW[tief]13 geschlossen sind (kein Signalstreufluss).

Der Mikrorechner 1 liefert Daten D2 enthaltend CS = "1", WRITE = "1", AD0 = "1" und AD1 = "0". Somit werden Adressendaten [AD1, AD0] = "01" in den Datensignalspeicher 21 eingegeben, und die Inhalte [m] des Registers m werden zu "01" (ST24 in Fig. 6A). Sodann werden die Inhalte der UND-verknüpften Ausgangssignale [E22C, E22B, E22A] zu "001", und es schaltet nur der Transistor Q23A durch, so dass nur die Zeilenleitung La1 das Treibersignal DS1 des logischen Pegels "0" empfängt. Da der Schalter SW[tief]11 offen ist, während die Schalter SW[tief]12 und SW[tief]13 geschlossen sind, sind die Spaltenleitungen

Lb2 und Lb3 mit der Zeilenleitung La1 verbunden. Sodann werden die Inhalte der Lesesignale [SS3, SS2, SS1] zu "001", und die Inhalte der Adressendaten [AX0, AX1, AX2] werden zu "110" entsprechend dem Inhalt [a] des Registers a. Da [a] zwei Bits von "1" enthält (NEIN in ST32 gemäß Fig. 6A), wird die Dateneinheit n um 1 inkrementiert (ST44 gemäß Fig. 6A), und das Programm geht auf den Schritt ST52 gemäß Fig. 6B über. In diesem Fall ist die Dateneinheit n nicht gleich n[tief]0 (NEIN in ST52), sondern gleich n[tief]0 + 1 (JA in ST54). Dementsprechend geht das Programm auf ST56 und ST58 über. Hierauf werden aufgrund von [m] = "01" und [a] = "110" die Inhalte [s] des Erfassungskodes zu "0110" und "0111" (ST40 - ST58 gemäß Fig. 6A und 6B). Anhand von [s] = "0110" und "0111" entscheidet der Mikrorechner 1 vorläufig, dass die Schalter SW[tief]12 und SW[tief]13 geschlossen sind (6. Zeile in Tabelle V).

Nach der vorläufigen Erfassung oder Bestimmung von [s] = "0110" und "0111" inkrementiert der Mikrorechner 1 anschließend den Inhalt [m] um 1 (ST48 gemäß Fig. 6B), und dieselbe Operation wie vorher wird für [m] = "10", [m] = "11" und [m] = "100" ausgeführt (ST26 - ST50 gemäß Fig. 6A und 6B). Da keine weiteren Schalter als die Schalter SW[tief]12 und SW[tief]13 geschlossen sind, wird [s] = "0000" für [m] = "10", "11" und "100" festgestellt oder bestimmt. Der Mikrorechner 1 entscheidet daraufhin, dass nur die Schalter SW[tief]12 und SW[tief]13 geschlossen bzw. durchgeschaltet sind.

Im folgenden sei ein Fall betrachtet, in welchem die Schalter SW[tief]11, SW[tief]12 und SW[tief]21 geschlossen oder durchgeschaltet sind (mit Signalstreufluss).

Der Mikrorechner 1 liefert Daten D2 enthaltend CS = "1",

WRITE = "1", AD0 = "1" und AD1 = "0", und die Inhalte [m] des Registers m werden zu "01" (ST24 in Fig. 6A). Sodann werden die Inhalte der UND-verknüpften Ausgangssignale [E22C, E22B, E22A] zu "001", so dass nur die Zeilenleitung La1 das Treibersignal DS1 des logischen Pegels "0" empfängt. Da die Schalter SW[tief]11 und SW[tief]12 geschlossen sind, während der Schalter SW[tief]13 offen ist oder sperrt, sind die Spaltenleitungen Lb1 und Lb2 mit der Zeilenleitung La1 verbunden. Sodann werden die Inhalte der Lesesignale [SS3, SS2, SS1] zu "100", und die Inhalte der Adressendaten [AX0, AX1, AX2] werden zu "011", was dem Inhalt [a] des Registers a entspricht. Da [a] zwei Bits von "1" (NEIN in ST32 gemäß Fig. 6A) enthält, wird die Dateneinheit n um 1 inkrementiert (ST44 gemäß Fig. 6A), und das Programm geht auf den Schritt ST52 gemäß Fig. 6B über. In diesem Fall ist die Dateneinheit n nicht gleich n[tief]0 (NEIN in ST52), aber gleich n[tief]0 + 1 (JA in ST54). Infolgedessen geht das Programm auf die Schritte ST56 und ST58 über. Aufgrund von [m] = "01" und [a] = "011" werden die Inhalte [s] des Erfassungskodes zu "0101" und "0110" (ST40 - ST58 gemäß Fig. 6A und 6B). Aufgrund von [s] = "0101" und "0110" entscheidet der Mikrorechner 1 vorläufig oder provisorisch, dass die Schalter SW[tief]11 und SW[tief]12 geschlossen sind (dies entspricht dem Zustand der 3. Zeile gemäß Tabelle V).

Nach der vorläufigen Erfassung von [s] = "0101" und "0110" inkrementiert der Mikrorechner 1 den Inhalt [m] um 1 (ST48 gemäß Fig. 6B), und dieselbe Operation wie vorher wird für [m] = "10" ausgeführt. Die Adressendateneinheit [AD1, AD0] = "10" wird somit dem Datensignalspeicher 21 eingegeben, und nur der Transistor Q23B schaltet durch, so dass nur die Zeilenleitung La2 das Treibersignal DS2 des logischen Pegels "0" empfängt.

Da hierbei der Schalter SW[tief]21 geschlossen oder durchgeschaltet ist, während die Schalter SW[tief]22 und SW[tief]23 offen sind oder sperren, ist dann, wenn ein Signalstreufluss nicht auftritt, nur die Spaltenleitung Lb1 mit der Zeilenleitung La2 verbunden. Da jedoch auch die Schalter SW[tief]11 und SW[tief]12 geschlossen sind, ist ein Signalstreufluss vorhanden, so dass die Spaltenleitung Lb2 über die geschlossenen Schalter SW[tief]11 und SW[tief]12 fehlerhaft oder irrtümlich mit der Zeilenleitung La2 verbunden ist. Die Zeilenleitung La2 ist somit nicht nur an die Spaltenleitung Lb1 , sondern auch an die Spaltenleitung Lb2 angeschlossen.

Sodann werden die Inhalte der Lesesignale [SS3, SS2, SS1] zu "100" und die Inhalte der Adressendaten [AX0, AX1, AX2] zu "011", was dem Inhalt [a] des Registers a entspricht. Da [a] zwei Bits von "1" enthält (NEIN in ST32 gemäß Fig. 6A), wird die Dateneinheit n um 1 inkrementiert oder erhöht (ST44 gemäß Fig. 6A), und das Programm geht auf den Schritt ST52 gemäß Fig. 6B über. In diesem Fall ist die Dateneinheit n weder n[tief]0 (NEIN in ST52) noch n[tief]0 + 1 gleich, sondern vielmehr n[tief]0 + 2 gleich (NEIN in ST54), weil das Programm den Schritt ST44 bis dahin zweimal durchlaufen hat. Infolgedessen erfolgt ein Programmübergang auf den Schritt ST60.

Im Fall von [m] = "01" gelten [l] = [l[tief]0] = "01" und [n] = [n[tief]0] = "011". Im Fall von [m] = "10", gelten [l] = [l[tief]1] = "10" und [n] = [n[tief]1] = "011" infolge des Signalstreuflusses. Im Schritt ST60 wird die Rechenoperation (Binäraddition) [b] = [n[tief]0] + [n[tief]1] = "011" = "110" ausgeführt. Hierauf wird im Schritt ST62 eine logische ODER-Operation [c] = [n[tief]0] Durchschnittsmenge [n[tief]1] = "011" Durchschnittsmenge "011" = "011" ausgeführt. Da [b] = "110" nicht gleich [c] =

"011" (NEIN in ST64) ist, wird die vorläufige Erfassung von [s] = "0101 und "0110" gelöscht ([s] = "xxxx" in der 11. Zeile von Tabelle V), und es wird eine Fehleranzeige geliefert (ST66).

Aufgrund der Fehlererfassung oder -feststellung von [s] = "xxxx" entscheidet der Mikrorechner 1, dass eine der gesperrten Kombinationen der Schalter in der Schaltermatrix SW[tief]mn durch einen Operator fehlerhaft oder irrtümlich gewählt worden ist. In Tabelle V sind einige gesperrte (inhibited) Kombinationen der Schalter in den mit *11, *13 und *15 bezeichneten Zeilen angegeben. Nach Ablauf einer vorgegebenen Zeitspanne kehrt das Programm gemäß Fig. 6A und 6B automatisch zu START zurück.

Bei der vorstehend beschriebenen Ausführungsform der Erfindung wird somit die Kombination von einem oder mehreren gleichzeitig betätigten Schaltern von der Schaltermatrix SW[tief]mn nach Maßgabe der Eingabeadressendaten (D2 oder [m]) und der Ausgabeadressendaten (D3 oder [a]) erfasst oder festgestellt, ohne dass hierfür Streuflußsperrvorrichtungen, wie die Dioden dj gemäß Fig. 1, erforderlich wären. Wenn zudem eine der gesperrten Kombinationen der Schalter fehlerhaft oder versehentlich gewählt wird, wird ein solcher Fehler angezeigt, und die fehlerhafte Operation aufgrund der gesperrten Schalterkombinationen wird vollständig vermieden.

Die Erfindung ist keineswegs auf die vorstehend beschriebene Ausführungsform beschränkt, sondern verschiedenen weiteren Ausgestaltungen zugänglich. Wenn beispielsweise durch Mehrfachbetätigung von Schaltern ein Fehler eingeführt wird, kann dieser Fehler in der

Weise abgespeichert werden, dass ein nicht dargestelltes Kennzeichenbitregister Bitdaten "1" entsprechend dem Ergebnis der Fehlererfassung (NEIN in ST64 gemäß Fig. 6B) speichert. Wenn der Inhalt des Kennzeichenbitregisters gleich "1" ist, kann eine nicht dargestellte Hauptvorrichtung, die durch den Mikrorechner 1 nach Maßgabe der Betätigung der Schaltermatrix SW[tief]mn gesteuert werden soll, deaktiviert werden, bis alle Schalter der Matrix SW[tief]mn einmal bzw. wieder geöffnet worden sind. Diese Hauptvorrichtung kann somit nur dann aktiviert werden, wenn zwei oder mehr einwandfreie Betätigungen der Schaltermatrix SW[tief]mn durchgeführt werden, wodurch die Betriebszuverlässigkeit der Vorrichtung verbessert wird.

Zusätzlich ist zu bemerken, dass die Erfindung auf die Vorrichtungen oder Geräte gemäß folgenden Veröffentlichungen anwendbar ist:

(1) Electronics; 19. April 1984, S. 140-144 "Touch screens let your fingers provide a fast, simple entry into the computer".

(2) US-PS 4 413 314 (1. November 1983).

Auf die Offenbarungen gemäß diesen Veröffentlichungen wird hiermit ausdrücklich Bezug genommen.

Claims (14)

1. Eingabedaten-Lesegerät mit

einem Schalterfeld (Matrix) (SW[tief]mn) aus einer Vielzahl von Schaltern und mit Eingangs- oder Eingabeleitungen (Lam) und Ausgangs- oder Ausgabeleitungen (Lbn), wobei von den letzteren eine oder mehrere mit einer oder mehreren der Eingangsleitungen (Lam) entsprechend einem Schalterwählzustand des Schalterfelds (SW[tief]mn) verbindbar sind,

einer Treiberstufe (2) zur Lieferung von Ansteuer- oder Treibersignalen (DS1 - DS3) zu den jeweiligen Eingangsleitungen (Lam) des Schalterfelds (SW[tief]mn) und zur Bestimmung von Eingabeadressendaten (AD0 & AD1 von D2), die einen Leitungswählzustand der Eingangsleitungen (Lam) wiedergeben, und

einer an die Ausgangsleitungen (Lbn) des Schalterfelds (SW[tief]mn) angeschlossenen Puffer- oder Zwischenspeichereinheit (3), die auf Lesesignale (SS1 - SS3) anspricht, welche nach Maßgabe der Inhalte der Treibersignale (DS1 - DS3) sowie des Schalterwählzustands des Schalterfelds (SW[tief]mn) erhalten werden, zwecks Erzeugung von Ausgabeadressendaten (AX0 - AX2 von D3), die einen Leitungswählzustand der Ausgangsleitungen (Lbn) wiedergeben,

gekennzeichnet durch

eine mit der Treiberstufe (2) und der Puffereinheit (3) verbundene Detektoreinheit (1) zur Erfassung oder Bestimmung der Kombination von einem oder mehreren gleichzeitig betätigten (geschlossenen) Schaltern des Schalterfelds (SW[tief]mn) nach Maßgabe der Eingabeadressendaten (D2) und der Ausgabeadressendaten (D3).

2. Gerät nach Anspruch 1, dadurch gekennzeichnet, dass die Detektoreinheit (1) eine Funktion zum Auffinden eines Fehlers (ST64 & ST66 gemäß Fig. 6B) in der Erfassung der Kombination von einem oder mehreren gleichzeitig betätigten Schaltern zwecks Anzeige oder Meldung eines Fehlers aufweist.

3. Gerät nach Anspruch 1, dadurch gekennzeichnet, dass die Detektoreinheit (1) einen Rechenoperationsabschnitt (Gleichung (1), (2)) zur Durchführung der Erfassung der Kombination von einem oder mehreren gleichzeitig geschlossenen Schaltern aufweist.

4. Gerät nach Anspruch 1, dadurch gekennzeichnet, dass die Detektoreinheit (1) einen Speicherabschnitt zur Speicherung einer Bezugstabelle (Tabelle V oder VI) aufweist, die zur Erfassung der Kombination von einem oder mehreren gleichzeitig geschlossenen Schaltern benutzbar ist.

5. Gerät nach Anspruch 4, dadurch gekennzeichnet, dass die Lesesignale (SS1 - SS3) aus einer Vielzahl von Bits gebildet sind und dass die Detektoreinheit (1) ein l-Register (Register l) aufweist, das eine (Adressenzahl (m) der Eingangsleitung des Schalterfelds (SW[tief]mn) speichert, wenn zwei oder mehr Bits der Lesesignale (SS1 - SS3) einen vorgeschriebenen logischen Pegel ("1") besitzen, wobei die Adressenzahl (m) für die Erfassung der Kombination von einem oder mehreren gleichzeitig geschlossenen Schultern benutzbar ist.

6. Gerät nach Anspruch 5, dadurch gekennzeichnet, dass die Detektoreinheit (1), ein n-Register (Register n) aufweist, das eine Adressenzahl (a) der Ausgangsleitung des Schalterfelds (SW[tief]mn) speichert, wenn zwei oder mehr Bits der Lesesignale (SS1 - SS3) einen gegebenen logischen Pegel ("0") besitzen, wobei die Adressenzahlen (m, a) der Eingangs- und Ausgangsleitungen für die Erfassung der Kombination von einem oder mehreren gleichzeitig geschlossenen Schaltern benutzbar sind.

7. Gerät nach Anspruch 6, dadurch gekennzeichnet, dass die Detektoreinheit (1) ein g-Register zur Speicherung eines Ergebnisses der Erfassung (s) der Kombination von einem oder mehreren gleichzeitig geschlossenen Schaltern aufweist.

8. Gerät nach Anspruch 7, dadurch gekennzeichnet, dass die Bezugstabelle (Tabelle V oder VI) die Entsprechung zwischen dem Schließzustand (ON) eines (jeden) der Schalter und dem Ergebnis der Erfassung (s) angibt.

9. Gerät nach Anspruch 4, dadurch gekennzeichnet, dass die Lesesignale (SS1 - SS3) aus einer Vielzahl von Bits gebildet sind und dass die Detektoreinheit (1) ein n-Register (Register n) aufweist, das eine Adressenzahl (a) der Eingangsleitung des Schalterfelds (SW[tief]mn) speichert, wenn zwei oder mehr Bits der Lesesignale (SS1 - SS3) einen vorgeschriebenen logischen Pegel ("0") besitzen, wobei die Adressenzahl (a) für die Erfassung der Kombination von einem oder mehreren gleichzeitig geschlossenen Schaltern benutzbar ist.

10. Gerät nach Anspruch 1, dadurch gekennzeichnet, dass die Lesesignale (SS1 - SS3) aus einer Vielzahl von Bits gebildet sind und dass die Detektoreinheit (1) ein n-Register aufweist, das eine Adressenzahl (a) der Ausgangsleitung des Schalterfelds (SW[tief]mn) speichert, wenn zwei oder mehr Bits der Lesesignale (SS1 - SS3) einen gegebenen logischen Pegel "O") besitzen, wobei die Adressenzahl (a) der Ausgangsleitung für die Erfassung der Kombination von einem oder mehreren gleichzeitig geschlossenen Schaltern benutzbar ist.

11. Gerät nach Anspruch 10, dadurch gekennzeichnet, dass die Detektoreinheit (1) eine Addiereinheit (ST60) zum arithmetischen Addieren der Inhalte ([n[tief]0] bis [n[tief]2]) des n-Registers und zur Lieferung eines Additionsergebnisses ([b]), eine logische ODER-Einheit (ST62) zur Erzielung einer logischen ODER-Verknüpfung der Inhalte ([n[tief]0] bis [n[tief]2]) des n-Registers und zur Lieferung eines ODER-verknüpften Ergebnisses ([c]) sowie

eine Vergleichseinheit zum Vergleichen des Additionsergebnisses ([b]) mit dem ODER-verknüpften Ergebnis und zum Freigeben der Erfassungsoperation der Detektoreinheit (1), wenn das Additionsergebnis ([b]) mit dem ODER-verknüpften Ergebnis ([c]) koinzidiert, aufweist.

12. Gerät nach Anspruch 11, dadurch gekennzeichnet, dass die Detektoreinheit (1) ein l-Register aufweist, das eine Adressenzahl (m) der Eingangsleitung des Schalterfelds (SW[tief]mn) speichert, wenn zwei oder mehr Bits der Lesesignale (SS1 - SS3) einen vorbestimmten logischen Pegel ("1") besitzen, wobei die Adressenzahlen (m, a) der Eingangs- und Ausgangs- leitungen für die Erfassung der Kombination von einem oder mehreren gleichzeitig geschlossenen Schaltern benutzbar sind.

13. Gerät nach Anspruch 2, dadurch gekennzeichnet, dass die Detektoreinheit (1) ein n-Register aufweist, das eine Adressenzahl (a) der Ausgangsleitung des Schalterfelds (SW[tief]mn) speichert, wenn zwei oder mehr Bits der Lesesignale (SS1 - SS3) einen gegebenen logischen Pegel ("0") besitzen, wobei die Adressenzahl (a) der Ausgangsleitung für die Erfassung der Kombination von einem oder mehreren gleichzeitig geschlossenen Schaltern benutzbar ist.

14. Gerät nach Anspruch 13, dadurch gekennzeichnet, dass die Detektoreinheit (1) eine Addiereinheit (ST60) zum arithmetischen Addieren der Inhalte ([n[tief]0] bis [n[tief]2]) des n-Registers und zur Lieferung eines Additionsergebnisses ([b]), eine logische ODER-Einheit (ST62) zur Erzielung einer logischen ODER-Verknüpfung der Inhalte ([n[tief]0] bis [n[tief]2]) des n-Registers und zur Lieferung eines ODER-verknüpften Ergebnisses ([c]) sowie

eine Fehlerprüfeinheit (ST64, ST66) zum Vergleichen des Additionsergebnisses ([b]) mit dem ODER-verknüpften Ergebnis ([c]) und zur Anzeige eines Fehlers in der Erfassungsoperation der Detektoreinheit (1), wenn das Additionsergebnis ([b]) vom ODER-verknüpften Ergebnis ([c]) verschieden ist, aufweist.