DE3530897C2

DE3530897C2 - Statischer RAM-Speicher und ein Verfahren zu dessen Herstellung

Info

Publication number: DE3530897C2
Application number: DE3530897A
Authority: DE
Inventors: Shuji Ikeda; Kouichi Nagasawa; Satoshi Meguro; Sho Yamamoto
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-08-31
Filing date: 1985-08-29
Publication date: 1994-10-13
Anticipated expiration: 2005-08-30
Also published as: US4890148A; GB2195496A; HK94690A; GB8720042D0; HK94790A; DE3530897A1; GB2195496B; KR860002154A; GB8720041D0; SG82690G; GB8520741D0; KR940002772B1; GB2195497A; GB2163901A; GB2163901B

Description

Die vorliegende Erfindung betrifft einen statischen RAM-Spei cher (im folgenden als "SRAM" abgekürzt) der im Oberbegriff des Patentanspruchs 1 angegebene Art und ein Verfahren zu dessen Herstellung.

Ein gattungsgemäße SRAM-Speicher mit allen im Oberbegriff des Patentanspruchs 1 aufgezählten Merkmalen ist aus der EP 0 066 429 A2 bekannt. Ein ähnlicher SRAM-Speicher ist in der EP 0 099 983 A2 beschrieben. Weiterhin ist aus der EP 1 146 356 A2 ein SRAM-Speicher bekannt, bei dem übereinander geschichtete Polysiliciumstreifen ein steuerbares Lastelement bilden. In der DE 30 27 175 A1 ist darüber hinaus ein SRAM-Speicher be schrieben, bei dem unterhalb des Source- oder Drainbereichs des schaltenden Transistors p⁺-Bereiche ausgebildet sind, die zur Vermeidung von Soft-Errors durch α-Strahlung dienen.

Die Speicherzelle eines SRAM ist aus einer Flip-Flop-Schal tung aufgebaut, in der ein Paar Inverterschaltungen überkreuz gekoppelt sind. In jeder der Inverterschaltungen sind ein Lastelement und ein Ansteuer- oder Treiber-MISFET (Feldeffekt transistor mit isolierter Gate-Elektrode) in Serie geschaltet. Das Leistungsquellen-Potential ist an den gemeinsamen Anschluß der beiden Lastelemente angelegt. Die gemeinsame Source-Elek trode der beiden Ansteuer-MISFETs wird mit dem Erdpotential der Schaltungsanordnung versorgt.

Bei einer weiteren bekannten Speicherzelle wird ein aus polykristalli nem Silizium hergestelltes Widerstandselement als ein Lastele ment verwendet. Eine derartige Speicherzelle ist für eine hohe Integrationsdichte geeignet, da das Widerstandselement über einem Ansteuer-MISFET gebildet werden kann. Ein SRAM mit sol chen Speicherzellen ist in der JP 54-128295 (A) beschrieben. Er ist weiterhin aus der Veröffentlichung "A 30 ns 64 k CMOS RAM" von Kim Hardee, Michael Griffus und Ron Galvas in IEEE Interna tional Solid-State Circuits Conference 1984 bekannt.

Die Erfinder führten Untersuchungen betreffend die Erhöhung der Integrationsdichte von SRAMs durch und stießen auf fol gende Probleme:

(1) Die Verbindung für die Überkreuz-Schaltung der zwei In verter-Schaltkreise muß aus voneinander verschiedenen Leiter schichten gebildet werden. In einem bekannten SRAM ist beispielswei se die erste Kreuzungsleiterbahn aus einem Halbleiterbereich gebildet, während die zweite Kreuzungsleiterbahn aus einer Leiterschicht besteht, die über den Gate-Elektroden liegt und mit demselben Verfahrensschritt wie die Widerstandselemente hergestellt wird. Die zweite Leiterbahn ist zwischen die zwei Widerstandselemente gelegt, um eine Vergrößerung des Speicher zellenbereiches zu verhindern. Aus diesem Grund steigt der Ab stand zwischen den Widerstandselementen an. Da dieser Abstand zwischen den Widerstandselementen den Abstand zwischen den Gate-Elektroden der MISFETs eines unter den Widerstandselemen ten anzuordnenden Flip-Flop-Schaltkreises bestimmt, nimmt schließlich auch die Fläche der Speicherzelle zu.
(2) Das Erdpotential der Schaltungsanordnung wird an die ge meinsame Source-Elektrode der zwei Ansteuer-MISFETs über eine Leiterbahn angelegt, die aus einem Halbleiterbereich hergestellt ist. Da der Widerstandswert dieser Leiterbahn etwa einige 10 Ω/ beträgt, steigt ihr Potential leicht an. Die Differenz zwischen einem Leistungsquellenpotential und dem Source-Potential wird daher klein. Das bedeutet, daß die Toleranzen beim Schreiben und Lesen von Information eng wer den, und eine Neigung zum Auftreten von Fehlfunktionen besteht. Für die Unterdrückung von Fehlfunktionen muß die Querschnitts fläche der Leiterbahn erhöht werden, um ihren Widerstand zu erniedrigen. Es ist daher schwierig, die Fläche der Speicher zelle zu verringern.
(3) Um eine Mikrominiaturisierung der Speicherzelle unter gleichzeitiger Verhinderung von auf Alpha-Teilchen usw. zu rückzuführenden Soft-Errors zu erreichen, ist eine Technik bekannt, nach der ein p-dotierter Halbleiterbereich mit einer vergleichsweise hohen Fremdstoffkonzentration unter dem Source- oder Drain-Bereich des Ansteuer-MISFET vorgesehen ist. Um die Schwankung der Schwellenspannung des Ansteuer-MOSFET und einen Anstieg des Substrateffekts zu unterdrücken, ist es notwendig, daß die Bildung des p-dotierten Halbleiterbereichs in einem Kanalbezirk verhindert wird. Zu diesem Zweck muß eine Maske für das Einbringen eines p-Dotierstoffes vorgesehen wer den. Als Folge davon ist ein Spielraum für die Maskenjustie rung erforderlich, der eine Steigerung der Integrationsdichte behindert. Darüber hinaus tritt eine Schwankung der Schwellen spannung aufgrund einer Masken-Fehljustierung auf.
(4) Das Widerstandselement ist mit einem sehr hohen Wider standswert ausgelegt, um den Leistungsverbrauch zu erniedri gen. Die Fähigkeit zur Stromzuführung ist daher gering, so daß auch die Geschwindigkeit des Einschreibens von Information in die Speicherzelle niedrig ist.

Aufgabe der vorliegenden Erfindung ist es einem SRAM-Speicher und ein Verfahren zu dessen Herstellung bereits zustellen, wo bei sich der SRAM-Speicher durch eine hohe Integrationsdichte bei gleichzeitiger großer Speichersicherheit auszeichnet.

Diese Aufgabe wird mit einem gattungsgemäßen SRAM-Speicher nach dem Patentanspruch 1 sowie mit den in den Patent ansprüchen 12 und 13 angegebenen Verfahren zur Herstellung solcher SRAM-Speicher gelöst. Vorteilhafte Ausgestaltungen des er findungsgemäßen SRAM-Speichers sind in der Unteransprüchen angegeben.

Typische Gesichtspunkte der vorliegenden Erfindung werden im folgenden kurz zusammengefaßt:

Die Gate-Elektrode von einem der beiden Ansteuer-MISFETs ist ausgeweitet und wird für die Überkreuz-Kopplung verwendet. Damit ist es nicht notwendig, eine Leiterbahn für die Über kreuz-Kopplung zwischen die Gate-Elektroden zu legen. Die Leiterbahn für die Überkreuz-Kopplung muß auch nicht zwischen den Widerstandselementen vorgesehen werden, die über den Gate- Elektroden liegen.

Eine Leiterbahn für den gemeinsamen Source-Anschluß der bei den Ansteuer-MISFETs ist aus einer Leiterschicht mit einem Widerstandswert hergestellt, der geringer als der eines Halb leiterbereichs ist. Damit kann die Integrationsdichte eines SRAM erhöht werden.

Ein Halbleiterbereich für die Verhinderung von Soft-Errors wird so ausgebildet, daß die Gate-Elektroden der beiden An steuer-MISFETs und Filme auf ihren Seitenwänden als eine Maske verwendet werden. Damit wird der Halbleiterbereich nicht im Kanalbezirk des Ansteuer-MISFET gebildet.

Die zwei Widerstandselemente liegen über den Gate-Elektroden der zwei Ansteuer-MISFETs. Das ermöglicht die Veränderung der Werte der Widerstandselemente in Übereinstimmung mit Informa tionen (Spannungen), die in die Speicherzelle geschrieben werden sollen, sowie die Zuführung von Strömen in den Rich tungen, in denen die Spannungsdifferenz von "1" und "0" ge klärt wird (Selbst-Vorspannung).

Bevorzugte Ausführungsbeispiele der Erfindung werden unter Be zugnahme auf die anliegenden Zeichnungen beschrieben. In den Zeichnungen zeigen

Fig. 1 ein Schaltbild einer Speicherzelle eines SRAM zur Er läuterung eines Ausführungsbeispiels der Erfindung;

Fig. 2A eine Draufsicht auf die Speicherzelle eines SRAM;

Fig. 2B eine vereinfachte Darstellung von Fig. 2A, in der die Merkmale der Erfindung schematisch dargestellt sind;

Fig. 3 eine Schnittansicht entlang der Linie III-III in Fig. 2A; und

Fig. 4 bis 10 Ansichten der Speicherzelle eines SRAM bei verschiede nen Herstellungsschritten zur Erläuterung des Herstel lungsverfahrens für ein Ausführungsbeispiel der Erfin dung, wobei die Fig. 4 bis 6 Draufsichten und die Fig. 7 bis 10 Schnittansichten zeigen.

Die Erfindung wird im folgenden in Verbindung mit einer Aus führungsform beschrieben, die einen SRAM betrifft, bei dem die Flip-Flop-Schaltung einer Speicherzelle aus zwei Wider standselementen und zwei MISFETs aufgebaut ist.

Fig. 1 zeigt ein Schaltbild der Speicherzelle eines SRAM nach einem Ausführungsbeispiel der Erfindung.

In allen Zeichnungen dieses Ausführungsbeispiels sind Komponenten mit gleichen Funktionen mit gleichen Symbolen ge kennzeichnet und werden nicht mehrmals beschrieben.

In Fig. 1 bezeichnet das Bezugszeichen WL eine Wortleitung, die in Zeilenrichtung verläuft, wobei in Spaltenrichtung eine Viel zahl von Wortleitungen angeordnet ist (im folgenden wird die Richtung, in der die Wortleitungen verlaufen, als "Zeilen richtung" bezeichnet).

Die Bezugszeichen DL und bezeichnen einen Satz von komple mentären Datenleitungen, die in Spaltenrichtung verlaufen. In der Zeilenrichtung ist eine Vielzahl derartiger Sätze ange ordnet (im folgenden wird die Richtung, in der die Datenlei tungen verlaufen, als "Spaltenrichtung" bezeichnet).

Die Speicherzelle des SRAM weist eine Flip-Flop-Schaltung mit einem Paar von Eingangs/Ausgangs-Anschlüssen sowie schalten de MISFETs Qs1 und Qs2 auf, die jeweils mit den Eingangs/Aus gangs-Anschlüssen verbunden sind. An den vorgegebenen Schnitt punkten zwischen den Wortleitungen WL und den Datenleitungen DL, ist eine Vielzahl derartiger Speicherzellen angeordnet, die eine Speicherzellen-Anordnung aufbauen.

Einer der Source- und Drain-Bereiche jedes schaltenden MISFET ist mit der Datenleitung DL oder verbunden, während der an dere Bereich mit dem Eingangs/Ausgangs-Anschluß des Flip-Flop verbunden ist. Die Wortleitung WL ist mit den Gate-Elektroden der beiden schaltenden MISFETs Qs1 und Qs2 verbunden. Die MIS- FETs Qs1 und Qs2 sind von der Wortleitung WL gesteuerte Schalter, die dazu dienen, die Flip-Flop-Schaltung wahlweise mit den Datenleitungen DL und zu verbinden.

Die Flip-Flop-Schaltung weist MISFETs Q1 und Q2 sowie Wider standselemente R1 und R2 auf. Diese Flip-Flop-Schaltung spei chert Information "1" oder "0", die von der Datenleitung DL oder übertragen wird. Die Flip-Flop-Schaltung umfaßt zwei überkreuz gekoppelte Inverterschaltungen. Die jeweiligen In verterschaltungen umfassen die Widerstandselemente R1 bzw. R2 als Lasten und die Ansteuer-MISFETs Q1 bzw. Q2. Der Aus gang der einen Inverterschaltung ist an die Gate-Elektrode des Ansteuer-MISFET, d. h. den Eingang der jeweils anderen In verterschaltung angelegt. Wie weiter unten beschrieben, er folgt diese Kreuzkopplung erfindungsgemäß ohne Verringerung der Integrationsdichte.

Die Inverterschaltungen werden durch die entsprechenden Wi derstandselemente R1 und R2 mit einem Leistungsquellenpoten tial Vcc versorgt. Die Widerstandselemente R1 und R2 steuern die Größe der von der Leistungsquelle Vcc fließenden Ströme und halten stabil die geschriebene Information. Nach vorlie gender Erfindung sind die Widerstandselemente R1 und R2, wie später beschrieben, "selbst-vorgespannt". Das heißt, die Werte der Widerstandselemente R1 und R2 werden in Entspre chung zu von den Inverterschaltungen als Ausgaben zu liefern den Signalen verändert.

Die zwei Inverterschaltungen sind durch eine gemeinsame Lei terbahn mit einem festen Potential verbunden, beispielsweise dem Erdpotential Vss der Schaltungsanordnung. Dazu sind die Source-Anschlüsse der zwei Ansteuer-MISFETs mit der gemeinsa men Leiterbahn für das Erdpotential verbunden. Nach vorlie gender Erfindung ist diese Leiterbahn nicht aus einem Halb leiterbereich gebildet, sondern aus einer Schicht, die einen noch geringeren Widerstand hat.

Die eingeschriebene Information ist in der Speicherzelle in einer parasitären Kapazität C gespeichert. Die parasitäre Kapazität C umfaßt im wesentlichen die Kapazität der Gate- Elektrode des MISFET Q1 oder Q2 und die Übergangs- bzw. Sperr schicht-Kapazität zwischen einem Halbleiterbereich (Source- oder Drain-Bereich) und einem Substrat. Nach vorliegender Er findung werden die parasitären Kapazitäten C vergrößert und Soft-Errors verringert, ohne Einflüsse auf die MISFETs Q1 und Q2 auszuüben.

Fig. 2A zeigt in einer Draufsicht die Speicherzellen des er findungsgemäßen SRAM. Fig. 2B ist eine schematische Ansicht der Speicherzellen in Fig. 2A, und Fig. 3 ist eine Schnittan sicht entlang der Linie III-III in Fig. 2A. In der Draufsicht nach Fig. 2A und in den Draufsichten nach den Fig. 4 bis 6, auf die später Bezug genommen wird, sind außer Feldisolierfil men, die zwischen jeweiligen Leiterschichten vorgesehen sind, keine Isolierfilme dargestellt, um das Verständnis der Anord nung des vorliegenden Ausführungsbeispiels zu erleichtern.

In den Fig. 2A und 3 bezeichnet die Bezugsziffer 1 ein Halblei tersubstrat, das aus n⁻-dotiertem einkristallinem Silizium her gestellt ist. Die Bezugsziffer 2 bezeichnet einen p⁻-dotierten Trogbereich, der in einem vorgegebenen Teil der Hauptoberfläche des Halbleitersubstrats 1 vorgesehen ist. Mit Bezugsziffer 3 ist ein Feldisolierfilm dargestellt, der auf den Hauptoberflächen des Halbleitersubstrats 1 und des Trogbereichs 2 vorgesehen ist. Dieser Feldisolierfilm 3 isoliert Halbleiterbauelemente voneinander. In dem Teil des Trogbereichs 2 unter dem Feldiso lierfilm 3 ist ein p-dotierter Kanalstopperbereich 4 angeord net. Dieser Kanalstopperbereich 4 verhindert den Betrieb pa rasitärer MISFETs und isoliert die Halbleiterbauelemente elek trisch.

In dem SRAM nach diesem Ausführungsbeispiel sind die Speicher zellen aus n-Kanal-MISFETs aufgebaut. Die n-Kanal-MISFETs sind in dem p⁻-dotierten Trogbereich 2 ausgebildet. Obwohl nicht im einzelnen gezeigt, umfassen periphere Schaltkreise der Speicherzellen (Leseverstärker, Decoder, ein Taktsignal- Generator, Eingangs- und Ausgangsschaltungen usw.) komplementä re MIS-Schaltungen. Die diese komplementären MIS-Schaltungen aufbauenden n-Kanal-und p-Kanal-MISFETs sind jeweils in dem p⁻-dotierten Trogbereich und dem n⁻-dotierten Halbleitersub strat 1 gebildet. Jeder MISFET ist im wesentlichen mit dem Feldisolierfilm 3 umgeben, wobei die Konfiguration des MISFET durch diesen vorgegeben wird. Das heißt, jeder MISFET ist in einem Bereich gebildet (aktiver Bereich), in dem der Feldiso lierfilm 3 nicht vorgesehen ist.

Die schaltenden MISFETs Qs1 und Qs2 weisen Isolierfilme 5 als Gate-Isolierfilme, Leiterschichten 7A als Gate-Elektroden, n⁻-dotierte und n⁺-dotierte Halbleiterbereiche 8 und 10 als Source- und Drain-Bereiche und p⁺-dotierte Halbleiterbereiche 11 für die Verhinderung von Soft-Errors auf. Der MISFET Q1 hat einen Isolierfilm 5 als Gate-Isolierfilm, eine Leiter schicht 7D als eine Gate-Elektrode, n⁻-dotierte und n⁺-dotier te Halbleiterbereiche 8 und 10 als Source- und Drain-Bereiche und einen p⁺-dotierten Halbleiterbereich 11 zur Verhinderung von Soft-Errors. Der MISFET Q2 umfaßt einen Isolierfilm 5 als einen Gate-Isolierfilm, eine Leiterschicht 7C als eine Gate- Elektrode, n⁻-dotierte und n⁺-dotierte Halbleiterbereiche 8 und 10 als Source- und Drain-Bereiche und einen p⁺-dotierten Halbleiterbereich 11 für die Verhinderung von Soft-Errors.

Die MISFETs Q1, Q2, Qs1 und Qs2 sind im Trogbereich 2 gebil det.

Die Gate-Isolierfilme 5 sind aus Siliziumdioxid-Filmen herge stellt, die über den die aktiven Zonen bildenden Teilen der Hauptoberfläche des Halbleitersubstrats 1 sowie des Trogbe reichs 2 gebildet sind.

Die Gate-Elektroden 7A, 7C und 7D sind aus Doppelschicht-Fil men (Polyzid-Struktur) hergestellt, die jeweils einen Film aus polykristallinem Silizium und einen Film aus einem Silizid aufweisen, das eine Verbindung zwischen Silizium und einem hochschmelzenden Metall (z. B. Molybdän, Tantal, Titan oder Wolfram) ist, wobei der Silizid-Film auf dem polykristallinen Siliziumfilm ausgebildet ist. Die Leiterschichten 7A, 7C und 7D können auch aus Silizid-Filmen, Filmen aus einem hochschmelzen den Metall usw. hergestellt sein. Die Gate-Elektrode 7A er streckt sich in Zeilenrichtung über den Feldisolierfilm 3. Das heißt, die Leiterschicht 7A wird als Wortleitung WL ver wendet.

Die Source- und Drain-Bereiche werden in der sogenannten LDD- Struktur (Lightly Doped Drain / schwach dotierter Drain-Be reich) durch die Halbleiterbereiche 8 und 10 aufgebaut. Um die LDD-Struktur zu bilden, werden auf beiden Seiten einer je den der Leiterschichten 7A bis 7D in Selbst-Ausrichtung dazu Isolierfilme 9 vorgesehen. Die Maske 9 zum Einbringen von Do tierstoffen kann nach der Ausbildung der n⁺-dotierten Halb leiterbereiche 10 und der p⁺-dotierten Halbleiterbereiche 11 entfernt werden. Der Halbleiterbereich 8 hat eine geringere Dotierstoffkonzentration als der Halbleiterbereich 10. Damit kann die elektrische Feldstärke am p-n-Übergang zwischen dem Halbleiterbereich 8 und dem Trogbereich 2 gemäßigt werden. Da die Übergangstiefe (x_j) des Halbleiterbereichs 8 klein ist, kann seine Ausbreitung unter der Gate-Elektrode (in einem Be reich, in dem ein Kanal gebildet ist) verringert werden. Die Halbleiterbereiche 8 werden durch Ionen-Implantation im we sentlichen unter Verwendung der Gate-Elektroden 7A, 7C und 7D als einer Maske gebildet. Der Halbleiterbereich 10 baut den wesentlichen Source-Bereich oder Drain-Bereich oder die Kreuzungsleiterbahn der Flip-Flop-Schaltung auf. Die Halblei terbereiche 10 werden durch Einbringen eines Dotierstoffes mittels Ionen-Implantation unter Verwendung der Maske 9 ge bildet. Die Isolierfilme 9 und die Halbleiterbereiche 8 sind in keiner der Draufsichten dargestellt.

Das Layout der MISFETs Q1, Q2, Qs1 und Qs2, das in Fig. 2B schematisch dargestellt ist, erfolgt folgendermaßen, um die zwei Inverter überkreuz zu koppeln:

Was den Aufbau des Feldisolierfilms 3 innerhalb der Speicher zelle betrifft, d. h. die Konfiguration der MISFETs und der n⁺-dotierten Halbleiterbereiche 10 als der Leiterbahn, wird zuerst auf Fig. 4 verwiesen.

Die MISFETs Q2 und Qs2 sind in einem durch den Feldisolier film 3 festgelegten aktiven Bereich gebildet. In diesem akti ven Bereich sind Teile für den Aufbau der MISFETs Qs2 und Q2 jeweils in Bereichen rechts oben und links unten in den Fig. 2A und 2B angeordnet. Diese zwei Teile sind durch den n⁺-do tierten Halbleiterbereich 10 zusammenhängend hergestellt, der in den Fig. 2A und 2B schräg von rechts oben nach links unten verläuft. Dieser Halbleiterbereich 10 ist die Leiterbahn für die Verbindung der MISFETs Qs2 und Q2 und der ihnen gemeinsa me Source- oder Drain-Bereich. Auf der anderen Seite sind die aktiven Bereiche für die Ausbildung der MISFETs Q1 und Qs1 unabhängig voneinander in Bereichen rechts unten und links oben in den Fig. 2A und 2B vorgesehen. Die Verbindung zwischen den MISFETs Q1 und Qs1 erfolgt über die unten zu beschreibende Gate-Elektrode.

Bezüglich des Aufbaus der Gate-Elektroden 7D und 7C der je weiligen MISFETs Q1 und Q2 wird auf Fig. 5 Bezug genommen.

Ein Endteil der Leiterschicht 7C, die die Gate-Elektrode des MISFET Q2 ist, ist durch eine in dem Isolierfilm 5 gebildete Kontaktöffnung 6 mit dem Halbleiterbereich (Source- oder Drain-Bereich) 10 des MISFET Qs1 verbunden. Der andere End teil ist durch eine Kontaktöffnung 6 mit dem Halbleiterbereich (Source- oder Drain-Bereich) 10 des anderen MISFET Q1 verbun den. Die die Gate-Elektrode des MISFET Q2 bildende Leiter schicht 7C dient auch als Leiterbahn für die Verbindung der Gate-Elektrode des MISFET Q2 und der Source- oder Drain-Be reiche der MISFETs Qs1 und Q1 sowie als Leiterbahn für die Ver bindung der MISFETs Q1 und Qs1. Ein Endteil der Leiterschicht 7D, die die Gate-Elektrode des MISFET Q1 ist, ist durch eine Kontaktöffnung 6 mit dem Halbleiterbereich (Source- oder Drain- Bereich) 10 des MISFET Qs2 verbunden. Die die Gate-Elektrode des MISFET Q1 bildende Leiterschicht 7D dient auch als Leiterbahn für die Verbindung der Gate-Elektrode des MISFET Q1 und des Source- oder Drain-Bereichs des MISFET Qs2. Diese zwei Punkte werden aus Fig. 2B verständlich.

Aufgrund der Konfiguration des Feldisolierfilms 3 und der Gate-Elektrode 7C (sowie der Gate-Elektrode 7D) läßt sich die Überkreuz-Kopplung der zwei Inverterschaltungen realisieren, ohne eine Steigerung der Integrationsdichte zu behindern. Im einzelnen werden die Halbleiterbereiche 10 (und 8), die durch den Feldisolierfilm 3 festgelegt sind, sowie die Gate-Elektro den 7C und 7D als die Leiterbahnen für die Kreuzkopplung ver wendet. Es ist keinerlei Leiterbahn ausschließlich für die Kreuzkopplung und kein Bereich für ihre Verbindung notwendig. Daneben wird auch keine Leiterschicht für den Aufbau von Wi derstandselementen verwendet. Dementsprechend verringert sich der Abstand zwischen den Gate-Elektroden 7C und 7D sowie der Abstand zwischen den Widerstandselementen.

Die Source- und Drain-Bereiche der MISFETs Qs2 und Q2 können verbunden werden, indem die Gate-Elektrode 7D ähnlich der Gate-Elektrode 7C ausgeformt wird. Da die Leiterschicht 7C (7D) einen niedrigen Widerstand von einigen Ω/ hat, kann sie als die Leiterbahn für die Verbindung der MISFETs verwen det werden.

Die Source-Anschlüsse der zwei Ansteuer-MISFETs Q1 und Q2 werden mit dem Erdpotential Vss (= 0 V) der Schaltungsanord nung durch die Leiterschicht 7B beaufschlagt. Da die Leiter schicht 7B aus demselben Material und im selben Schritt wie die Leiterschichten 7A, 7C und 7D gebildet ist, beträgt ihr Widerstandswert ebenfalls einige Ω/.

Die Leiterschicht 7B ist mit den Source-Bereichen der MISFETs Q1 und Q2 durch Kontaktöffnungen 6 verbunden. Diese Leiter schicht 7B ist im wesentlichen parallel zur Leiterschicht 7A vorgesehen und verläuft in Zeilenrichtung über dem Feldiso lierfilm 3. Sie bildet eine gemeinsame Erdpotentialleitung für eine Vielzahl von in Zeilenrichtung angeordneten Speicher zellen. Die Source-Bereiche der MISFETs Q1 und Q2 sind durch Teile für die Verbindung mit der Leiterschicht 7B größer als ihre Drain-Bereiche ausgebildet. Im einzelnen sind die Source- Bereiche in Längsrichtung der Gate-Elektroden 7C und 7D länger als die Drain-Bereiche, wie in Fig. 2B gezeigt. Damit kann ver mieden werden, daß die Leiterschicht 7B die Leiterschichten 7C und 7D überlappt, wobei sie ohne Verringerung der Integrations dichte im wesentlichen geradlinig ausgebildet werden kann.

Da die Leiterschicht 7B einen geringen Widerstandswert auf weist, kann das Auftreten einer Schwankung ihres Potentials unterdrückt werden, die durch die Speicherzelle fließenden Strömen zuzuschreiben ist. Da auf diese Weise die Toleranzen beim Schreiben und Lesen von Information vergrößert werden können, lassen sich Fehlfunktionen vermeiden. Im Fall der Herstellung der Leiterbahn für die Zuführung des Erdpotentials aus einem Halbleiterbereich muß ihre Querschnitts fläche vergrößert werden, um den Widerstand zu verringern. Das führt zu dem Nachteil, daß die Breite der Leiterbahn zunimmt. Da der Widerstandswert der Leiterschicht 7B im groben eine Größenordnung kleiner als der eines Halbleiterbereichs ist (der erstere beträgt einige Hundertstel des letzteren), wird die Fläche der Erdpotentialleitung kleiner. Demnach ist es mög lich, die Flächen der Speicherzellen und der Speicherzellen anordnung in Spaltenrichtung zu verringern. Wie in Fig. 2B beispielhaft dargestellt, muß darüber hinaus eine Aluminium- Leiterbahn LVss für eine vorgegebene Anzahl von Speicherzel len vorgesehen und mit der Leiterschicht 7B verbunden werden, um die Schwankung ihres Potentials zu unterdrücken. Da die Leiterschicht 7B einen geringen Widerstandswert hat, kann diesbezüglich die Anzahl der Aluminium-Leitungen LVss verrin gert werden. Damit kann insbesondere die Integrationsdichte in der Zeilenrichtung der Speicherzellenanordnung erhöht wer den.

Um Soft-Errors zu verhindern und die parasitären Kapazitäten der Speicherknoten der Speicherzelle zu erhöhen, ist der p⁺- dotierte Halbleiterbereich 11 ausgebildet.

Der Halbleiterbereich 11 steht mit den Halbleiterbereichen 10 in Kontakt. Dieser Halbleiterbereich 11 ist insbesondere un ter den zwei Halbleiterbereichen 10 eines jeden der MISFETs Q1 und Q2 und unter einem Halbleiterbereich 10 eines jeden der MISFETs Qs1 und Qs2 vorgesehen (in einem in den Fig. 2A und 5 mit einer strichpunktierten Linie 11 umrandeten Bereich). Konkret wird er zu den in Fig. 2B gezeigten Halbleiterberei chen 10 hinzugefügt. Der Halbleiterbereich 11 ist in anderen Worten in den Teilen der Speicherzelle vorgesehen, die zu einem Anstieg der parasitären Kapazitäten C der Speicherkno ten für die Information beitragen. Da der p-n-Übergang zwi schen dem Halbleiterbereich 11 und dem Halbleiterbereich 10 einer der Bereiche mit hoher Fremdstoffkonzentration ist, kann seine Sperrschichtkapazität erhöht werden. Damit können die auf Alpha-Teilchen zurückzuführenden Soft-Errors vermieden werden. Der Halbleiterbereich 11 ist mit einer höheren Do tierstoffkonzentration als der Trogbereich 2 ausgebildet. Dem nach kann er als eine Barriere gegen das Eindringen von im Trogbereich 2 durch Alpha-Teilchen erzeugten Minoritätsträgern wirken und Soft-Errors verhindern.

Der Halbleiterbereich 11 wird durch Einbringen eines Dotier stoffes mittels Ionen-Implantation gebildet, wobei die Gate- Elektroden 7C und 7D als Maske 9 dienen. Demnach ist der Halbleiterbereich 11 so aufgebaut, daß er den Bereich nicht erreicht, in dem der Kanal gebildet ist. Er beeinflußt daher nicht die Schwellenspannungen der MISFETs Q1 und Q2. Da kei ne Toleranz für die Maskenjustierung bei der Ausbildung des Halbleiterbereichs 11 erforderlich ist, kann die Integrations dichte erhöht werden.

Der Dotierstoff für den Aufbau des Halbleiterbereichs 11 (bei spielsweise Bor-Ionen) hat einen höheren Diffusionskoeffizien ten als der Dotierstoff für den Aufbau der Halbleiterbereiche 10 (beispielsweise Arsen-Ionen). Da beide Fremdstoffe unter Verwendung ein und derselben Maske implantiert werden, ist der Halbleiterbereich 11 entlang den Halbleiterbereichen 10 so vorgesehen, daß er die Halbleiterbereiche 10 umhüllt. Da mit können die Bezirke der p-n-Übergänge zwischen dem Halb leiterbereich 11 und den Halbleiterbereichen 10 vergrößert werden. Durch den Unterschied der Diffusionskoeffizienten wird der Halbleiterbereich 11 auch unter den Halbleiterbe reichen 8 gebildet. Das kann die Vereinigung von Verarmungs bereichen (den Durchschlag) zwischen den Halbleiterbereichen 10 verhindern, die als der Source- und der Drain-Bereich die nen. Damit kann der Kurzkanal-Effekt verringert werden.

Der Halbleiterbereich 11 kann auch nur zur Steigerung der Funktion der Barriere gegen die Minoritätsträger verwendet werden. In diesem Fall kann er in einem tieferen Teil ent fernt von den Halbleiterbereichen 10 gebildet werden.

Der Aufbau der Halbleiterbereiche 10 kann unter Verwendung der Leiterschichten 7A bis 7C als einer Maske, der Aufbau des Halbleiterbereichs 11 unter Verwendung der Leiterschich ten 7A bis 7C und der Maske 9 gegen das Einbringen von Fremd stoffen erfolgen. Die Halbleiterbereiche 8 müssen nicht vor gesehen werden.

Ein Isolierfilm 12 ist so ausgebildet, daß er die MISFETs Q1, Q2, Qs1 und Qs2 bedeckt. Der Isolierfilm 12 ist beispielswei se aus einem Siliziumoxid-Film hergestellt.

Die Widerstandselemente R1 und R2 sowie die Leiterbahn, mit der daran das Leistungsquellenpotential Vcc angelegt wird, sind auf dem Isolierfilm 12 gebildet. Sie sind unter Verwen dung einer auf dem Isolierfilm 12 formierten polykristallinen Siliziumschicht 14 hergestellt. Die polykristalline Silizium schicht 14 weist Teile (Leiterschichten) 14A auf, deren Wi derstand durch Einbringen eines Dotierstoffes verringert wird, sowie Teile mit hohem Widerstand 14B, in die kein Dotierstoff eingebracht wird. Der Dotierstoff, beispielsweise Arsen, wird in einen Teil außerhalb eines Teiles (14B) eingebracht, der in den Fig. 2A und 6 mit einer strichpunktierten Linie 14B umrandet ist.

Die Leiterschicht 14A liegt über der Leiterschicht 73 (der Leiterbahn für das Erdpotential) und verläuft in Zeilenrich tung auf dem Isolierfilm 12. Sie baut die Leiterbahn für das Leistungsquellenpotential auf, die mit den entsprechenden in Zeilenrichtung angeordneten Speicherzellen verbunden ist.

Aufgrund der Tatsache, daß die Leiterschicht 14A (die Leiter bahn für das Leistungsquellenpotential) und die Leiterschicht 7B (die Leiterbahn für das Erdpotential) so angeordnet sind, daß der Isolierfilm 12 zwischen-ihnen verläuft,ist zwischen dem Leistungsquellenpotential und dem Erdpotential ein Kon densator eingefügt, wie in Fig. 2B dargestellt. Aufgrund-des dünneren Isolierfilms hat dieser Kondensator eine höhere Ka pazität als ein Kondensator, bei dem die Leiterschicht 14A über einer aus einem Halbleiterbereich hergestellten Leiter bahn für das Erdpotential liegt. Dieser Kondensator kann die Fehlfunktionen der Speicherzellen verringern, die auf die Schwankung des Leistungsquellenpotentials oder des Erdpoten tials zurückzuführen sind. Teile der Leiterschichten 7B und 14A können breiter als die anderen Teile ausgeführt werden, um die Kapazität zu erhöhen.

Der Teil 14B, in den kein Fremdstoff eingebracht ist (der mit der strichpunktierten Linie 14B umrandete Teil) , wird für die Widerstandselemente R1 und R2 verwendet. Ein Ende eines jeden der Widerstandselemente R1 und R2 ist mit der Leiter bahn 14A für das Leistungsquellenpotential verbunden. Das andere Ende des Widerstandselements R1 ist mit dem Source- oder Drain-Bereich 10 des MISFET Qs1 durch eine Kontaktöff nung 6 und eine Kontaktöffnung 13 verbunden, die in dem Iso lierfilm 12 gebildet ist. Zusätzlich ist das andere Ende des Widerstandselements R1 durch die Kontaktöffnung 13 mit der Gate-Elektrode 7C des MISFET Q2 verbunden. Folglich ist es mit dem Source- oder Drain-Bereich 10 des MISFET Q1 durch die Gate-Elektrode 7C verbunden. Das andere Ende des Wider standselements R2 ist durch eine Kontaktöffnung 13 mit der Gate-Elektrode 7D des MISFET Q1 verbunden. Zusätzlich ist das andere Ende des Widerstands R2 mit dem gemeinsamen Source- oder Drain-Bereich 10 der MISFETs Qs2 und Q2 durch Kontaktöffnungen 6 und 13 verbunden.

Da die Form der Gate-Elektroden 7C und 7D wie oben beschrieben ausgelegt ist, können die Widerstandselemente R1 und R2 alle notwendigen Verbindungen im wesentlichen nur durch ihre Ver bindung mit den Gate-Elektroden 7C und 7D durchführen. Dieser Punkt wird besonders deutlich aus Fig. 2B. Aufgrund der be schriebenen Formen der Gate-Elektroden 7C und 7D müssen die Leiterbahnen für die Kreuzkopplung der Flip-Flop-Schaltung usw. nicht unter Verwendung des polykristallinen Siliziums 14 aufgebaut werden. Dementsprechend können die Widerstands elemente 14B zwischen der Leiterschicht 14A und den Kontakt öffnungen 13 hinreichend lang aufgebaut werden.

Da die Widerstandselemente 14B hinreichend lang sind, können ihre Widerstandswerte erhöht werden. Dementsprechend können von den Widerstandselementen 14B fließende Ruheströme vermin dert werden, um Information zu halten. Darüber hinaus kann die hinreichend lange Ausbildung der Widerstandselemente 14B die Vereinigung (den Durchschlag) der Verarmungsbereiche verhin dern, die innerhalb der Widerstandselemente 14B von den Über gängen zwischen den Widerstandselementen 14B und der Leiter schicht 14A und den Übergängen zwischen den Widerstandsele menten 14B und den Halbleiterbereichen 10 sowie den Leiter schichten 7C, 7D gebildet werden.

Das Widerstandselement 14B liegt unter Zwischenschaltung des Isolierfilms 12 über der Leiterschicht 7C oder der Leiter schicht 7D und ist so angeordnet, daß es im wesentlichen in Spaltenrichtung verläuft. Damit ergibt sich eine MIS-Struktur (vgl. Fig. 2B), in der die Leiterschicht 7C oder 7D eine Gate- Elektrode, der Isolierfilm 12 ein Gate-Isolator und das Wider standselement 14B ein Halbleiter ist. Der n⁺-dotierte Halblei terbereich 10 und die Leiterschicht 14A können als Source- und Drain-Bereiche betrachtet werden. Die Leiterschicht 14A ist n⁺-dotiert, da in sie Arsen eingebracht wird. Demnach kann das Widerstandselement 14B als der Kanalbereich eines parasitären n-Kanal-MISFET betrachtet werden. Im folgenden soll ein Fall untersucht werden, in dem ein Potential mit einem hohen Pegel an die Leiterschicht 7D (Gate-Elektrode) des MISFET Q1 und in dem ein Potential auf niedrigem Pegel an die Leiterschicht 7C (Gate-Elektrode) des MISFET Q2 angelegt wird. Der Strom vom Leistungsquellenpotential Vcc kann leicht durch das Wider standselement 14B (R2), dagegen nur schwer durch das Wider standselement 14B (R1) fließen. Das bedeutet, daß die Wider standselemente 14B (R1, R2) entsprechend einer in die Spei cherzelle geschriebenen Information (Spannung) ihre Wider standswerte verändern (selbst-vorgespannt). Als Folge davon können die Ströme in der Richtung zugeführt werden, in der die Spannungsdifferenz zwischen. "1" und "0" geklärt wird. Das ist wirkungsvoll, um die Information stabil zu halten und die Ein schreibgeschwindigkeit der Information in die Speicherzelle zu erhöhen.

Auf der Leiterschicht 14A und den Widerstandselementen 14B ist ein Isolierfilm 15 vorgesehen. Dieser Isolierfilm 15 iso liert die Leiterschicht 14A und die Widerstandselemente 14B elektrisch von einer auf ihnen vorzusehenden Leiterschicht 17.

Die Leiterschicht 17 ist so angeordnet, daß sie durch Kontakt öffnungen 16 mit den vorgegebenen Halbleiterbereichen 10 ver bunden ist, daß sie in Spaltenrichtung über die Leiterschich ten 7A, 7B und 14B über dem Isolierfilm 15 verläuft, und daß sie über den Leiterschichten 7C, 7D und den Widerstandsele menten 143 liegt. Diese Leiterschicht 17 dient zum Aufbau von Datenleitungen DL und . Durch das Übereinanderschichten der Leiterschichten 7C und 17 und des Widerstandselements 14B oder der Leiterschichten 7D und 17 und des Widerstandsele ments 14B kann die Fläche des SRAM verringert werden, wodurch eine Steigerung der Integrationsdichte möglich ist.

Auf der linken (oder rechten) Seite der Speicherzelle in Fig. 2A ist eine Speicherzelle angeordnet, die bezüglich einer Li nie Xa-Xa (oder Xb-Xb) symmetrisch ist. Die zwei Speicher zellen bilden eine Einheit, und eine große Anzahl derartiger Einheiten ist in Zeilenrichtung angeordnet. Daneben ist auf der oberen (oder unteren) Seite der in Fig. 2A dargestellten Speicherzelle eine Speicherzelle angeordnet, die bezüglich eines Punktes Ya (oder Yb) symmetrisch ist. Die zwei Spei cherzellen bilden eine Einheit, und eine große Anzahl derar tiger Einheiten ist in Spaltenrichtung angeordnet.

Im folgenden wird ein Verfahren zur Herstellung des beschrie benen Ausführungsbeispiels erläutert.

Die Fig. 4 bis 10 zeigen Ansichten zur Erklärung des Verfah rens zur Herstellung des in den Fig. 2A, 2B und 3 gezeigten SRAM. Die Fig. 4 bis 6 sind Draufsichten auf die Speicher zelle des SRAM bei verschiedenen Herstellungsschritten, wäh rend die Fig. 7 bis 10 die zugehörigen Schnittansichten dar stellen. Fig. 7 zeigt einen Schnitt entlang der Linie VII- VII in Fig. 4, Fig. 9 einen Schnitt entlang der Linie IX- IX in Fig. 5 und Fig. 10 einen Schnitt entlang der Linie X-X in Fig. 6.

Zuerst wird ein Halbleitersubstrat 1 aus n⁻-dotiertem einkri stallinen Silizium vorbereitet. Ein p⁻-dotierter Tragbereich 2 wird in einem vorgegebenen Bereich der Hauptoberfläche des Halbleitersubstrats 1 gebildet. Der Trogbereich 2 wird bei spielsweise so ausgebildet, daß durch Ionen-Implantation mit einer Energie von etwa 60 keV BF₂-Ionen mit einer Dosis von etwa 2 × 10¹² Atome/cm² eingebracht und einer drive-in-Diffu sion ausgesetzt werden.

Ein Feldisolierfilm 3 wird auf vorgegebenen Teilen des Halb leitersubstrats 1 und des Trogbereichs 2 gebildet. Daneben werden in bestimmten Teilen des Trogbereichs 2 p-dotierte Kanalstopperbereiche 4 hergestellt. Als der Feldisolierfilm 3 wird ein Siliziumoxid-Film verwendet, der durch lokale thermische Oxidation erzeugt wird. Die Kanalstopperbereiche 4 werden beispielsweise so ausgebildet, daß BF₂-Ionen mit einer Dosis von etwa 3 × 10¹³ Atome/cm² durch Ionen-Implanta tion mit einer Energie von etwa 60 keV eingebracht und beim Schritt der Ausbildung des Feldisolierfilms 3 ausgeheilt wer den.

Wie in den Fig. 4 und 7 dargestellt, wird anschließend auf den Teilen der Hauptoberflächen des Halbleitersubstrats 1 und dem Trogbereichs 2, die als Bereiche zur Herstellung von Halbleiterbauelementen vorgesehen sind, ein Isolierfilm 5 gebildet. Der Isolierfilm 5 ist beispielsweise ein durch ther mische Oxidation erzeugter Siliziumoxid-Film mit einer Dicke von 20 bis 30 nm. Nach Ausbildung des Isolierfilms 5 werden bestimmte Teile von ihm entfernt, um Kontaktöffnungen 6 her zustellen.

Wie in Fig. 8 gezeigt, werden auf dem Feldisolierfilm 3 und dem Isolierfilm 5 Leiterschichten 7A bis 7D ausgebildet. Je de der Leiterschichten 7A bis 7D ist aus einem Doppelschicht film aufgebaut, der mit dem vorgegebenen Teil der Hauptober fläche des Trogbereichs 2 durch die Kontaktöffnung 6 verbun den ist. Das heißt, er ist aus einem polykristallinen Sili ziumfilm 71, der beispielsweise durch CVD (Chemical Vapor Depo sition / Chemische Dampfabscheidung) hergestellt ist und in den Phosphor eingebracht wird, um seinen Widerstandswert zu verringern, sowie aus einem Molybdän-Silizid-Film 72 aufge baut, der auf dem Film 71 durch Sputtern abgeschieden wird. Die Dicke des polykristallinen Siliziumfilms 71 beträgt bei spielsweise etwa 200 nm, die des Molybdän-Silizid-Films 72 beispielsweise etwa 300 nm. Da die Leiterschichten 7A bis 7D Molybdän-Silizid enthalten, kann ihr Widerstandswert auf einige Ω/ eingestellt werden.

Wie in der Zeichnung nicht dargestellt ist, wird ein n-do tierter Halbleiterbereich durch Diffusion des in den poly kristallinen Siliziumfilm 71 eingebrachten Phosphors in dem Oberflächenteil des Trogbereichs 2 ausgebildet, der durch die Kontaktöffnung 6 mit den Leiterschichten 7B, 7C oder 7D verbunden ist.

Anschließend werden entsprechend Fig. 8 n⁻-dotierte Halblei terbereiche 8 gebildet, um in der Hauptoberfläche des Trog bereichs 2 in den Teilen zu beiden Seiten der einzelnen Lei terschichten 7A, 7C und 7D die LDD-Strukturen aufzubauen, wobei der Isolierfilm 5 zwischen den Bereichen 8 und den Schichten 7A, 7C und 7D liegt. Unter Verwendung der Leiter schichten 7A, 7C und 7D und des Feldisolierfilms 3 als einer Maske für das Einbringen eines Dotierstoffes wird über Ionen- Implantation Phosphor beispielsweise mit einer Dosis von etwa 1 × 10¹³ Atome/cm² und einer Energie von etwa 50 keV einge bracht. Dieser wird anschließend ausgeheilt. Damit sind die Halbleiterbereiche 8 gebildet.

Nach Ausbildung der Halbleiterbereiche 8 wird auf beiden Seiten jeder der Leiterschichten 7A bis 7D eine Maske 9 für das Ein bringen eines Dotierstoffes hergestellt. Diese Maske 9 wird beispielsweise so ausgebildet, daß auf der gesamten Oberflä che des sich ergebenden Substrats durch CVD ein Siliziumoxid- Film vorgesehen wird, der anschließend einem reaktiven Ionen- Ätzen unterzogen wird. Die Maske 9 ist ein Isolierfilm, der in Selbstausrichtung zu den Leiterschichten 7A bis 7D gebil det wird.

Unter Verwendung der Maske 9 und der Leiterschichten 7A bis 7D als Ionen-Implantationsmaske werden in den vorgegebenen Teilen der Hauptoberfläche des Trogbereichs 2 die n⁺-dotier ten Halbleiterbereiche 10 gebildet. Die Halbleiterbereiche 10 bauen die Source- oder Drain-Bereiche von MISFETs auf. Bei spielsweise wird mittels Ionen-Implantation mit einer Dosis von etwa 1 × 10¹⁶ Atome/cm² und einer Energie von etwa 80 keV Arsen eingebracht und anschließend ausgeheilt.

Anschließend wird eine Maske für das Einbringen von Dotier stoffen gebildet, um die p⁺-dotierten Halbleiterbereiche her zustellen, die im wesentlichen dazu dienen, Soft-Errors zu verhindern. Diese Maske bedeckt ein Gebiet mit Ausnahme eines Bereiches, der in Fig. 5 mit der strichpunktierten Linie 11 umrandet ist.

In dem Zustand nach der Ausbildung dieser Maske wird eine Ionen-Implantation durchgeführt, wobei die Maske 9 und die Leiterschichten 7C, 7D als Maske Anwendung finden. An schließend werden, wie in den Fig. 5 und 9 dargestellt, un ter bestimmten Halbleiterbereichen 10 p⁺-dotierte Halbleiter bereiche 11 ausgebildet. Beispielsweise wird Bor mit einer Dosis von etwa 1 × 10¹³ Atome/cm² und einer Energie von etwa 50 keV implantiert und anschließend ausgeheilt. Nach Fig. 5 wird der Dotierstoff zum Aufbau der Halbleiterbereiche 11 durch den Isolierfilm 5 in den Bereich eingebracht, der mit der strichpunktierten Linie 11 umrandet ist.

Die Leiterschichten 7A bis 7D und die Halbleiterbereiche 8 und 10 werden durch dieselben Herstellungsschritte gebildet wie die MISFETs, die periphere Schaltungen aufbauen. Die Halb leiterbereiche 11 können daneben unter vorgegebenen n⁺-dotier ten Halbleiterbereichen gebildet werden, beispielsweise unter den Source- und Drain-Bereichen von MISFETs, die eine Ein gangs-Schutzschaltung aufbauen.

Nach der Ausbildung der Halbleiterbereiche 11 wird ein Isolier film 12 hergestellt. Der Isolierfilm 12 ist beispielsweise ein Siliziumoxid-Film, der mittels CVD gebildet wird und eine Dicke von etwa 100 bis 200 nm hat. Bestimmte Teile des Isolierfilms 12, die über den Leiterschichten 7C, 7D und den Halbleiterbe reichen 10 liegen, werden zur Bildung von Kontaktöffnungen 13 entfernt.

Anschließend wird ein polykristalliner Siliziumfilm 14 ausge bildet, der mit den vorgegebenen Halbleiterbereichen 10 durch die Kontaktöffnungen 13 verbunden ist, um eine Leiterbahn 14A für ein Leistungsquellenpotential und Widerstandselemente 14B aufzubauen. Der polykristalline Siliziumfilm kann beispiels weise mittels CVD in einer Dicke von etwa 100 bis 200 nm ab geschieden werden. Ein Dotierstoff zur Verringerung des Wi derstandes wird in den Teil des polykristallinen Siliziumfilms eingebracht, der außerhalb der Bereiche zum Aufbau der Wider standselemente 14B liegt und die Leiterbahn 14A für das Lei stungsquellenpotential wird. Das als Dotierstoff verwendete Arsen wird mittels Ionen-Implantation eingebracht und an schließend ausgeheilt. Durch das Einbringen des Dotierstof fes mittels Ionen-Implantation läßt sich der Widerstandswert gut steuern.- Darüberhinaus ergibt sich aufgrund der Ionen-Im plantation nur eine geringe Ausdehnung des Dotierstoffes un ter der Maske. Die im Verfahren vorzusehenden Toleranzen kön nen daher klein gehaltene und die Widerstandselemente 14B hin reichend lang ausgebildet werden.

Wie in den Fig. 6 und 10 gezeigt, wird anschließend der poly kristalline Siliziumfilm strukturiert, um die als Leiterbahn für das Leistungsquellenpotential dienende Leiterschicht 14A und die Widerstandsschicht 14B zu bilden, die für die Wider standselemente R1 und R2 dient. Der Dotierstoff zum Aufbau der Leiterschicht 14A wird in den Bereich des polykristallinen Si liziumfilms eingebracht, der außerhalb der mit der strichpunk tierten Linie 14B in Fig. 6 umrandeten Fläche liegt.

Nach Ausbildung der Leiterschicht 14A und der Widerstandsele mente 14B wird ein Isolierfilm 15 hergestellt. Dieser Isolier film 15 ist beispielsweise ein mittels CVD gebildeter Sili ziumoxid-Film mit einer Dicke von etwa 300 bis 400 nm. Bestimmte, über den Halbleiterbereichen 10 liegende Teile der Isolier filme 5, 12 und 15 werden entfernt, um Kontaktöffnungen 16 zu bilden.

Anschließend wird, wie in den Fig. 2A und 3 gezeigt, eine Lei terschicht 17 hergestellt, die elektrisch mit den vorgegebenen Halbleiterbereichen 10 durch die Kontaktöffnungen 16 verbunden ist. Die Leiterschicht 17 verläuft auf dem Isolierfilm 15 in Spaltenrichtung so, daß sie die Leiterschicht 7A kreuzt. Sie besteht beispielsweise aus einem durch Sputtern abgeschiedenen Aluminium-Film.

Nach den beschriebenen Verfahrensschritten wird ein Passivier film und ähnliches aufgebracht. Durch diese Abfolge von Her stellungsschritten ist das vorliegende Ausführungsbeispiel fer tiggestellt.

Aufgrund der beschriebenen neuartigen technischen Merkmale lassen sich folgende Wirkungen erzielen:

(1) Die Gate-Elektrode eines MISFET einer aus zwei MISFETs bestehenden Flip-Flop-Schaltung ist so ausgeweitet, daß sie die Leiterbahn für eine Überkreuz-Kopplung bildet. Aufgrund dieses Aufbaus muß keine spezielle Leiterbahn für die Über kreuz-Kopplung zwischen den Gate-Elektroden vorgesehen wer den, so daß der Abstand zwischen den Gate-Elektroden verrin gert werden kann. Daneben ist es nicht erforderlich, eine spe zielle Leiterbahn für die Überkreuz-Kopplung zwischen Wider standselementen vorzusehen, die über den Gate-Elektroden lie gen, so daß auch der Abstand zwischen den Widerstandselemen ten verringert werden kann. Da durch die zwei oben genannten Merkmale die Belegungsfläche der Speicherzelle verringert wer den kann, kann die Integrationsdichte eines SRAM erhöht wer den.
(2) Die Gate-Elektrode eines MISFET einer aus zwei MISFETs bestehenden Flip-Flop-Schaltung ist so ausgeweitet, daß sie eine Leiterbahn für eine Überkreuz-Kopplung bildet. Damit macht es die im selben Schritt wie die Widerstandselemente gebildete Leiterschicht unnötig, eine spezielle Leiterbahn für die Überkreuz-Kopplung vorzusehen, so daß nur ein Spiel raum für die Maskenjustierung zwischen den Widerstandselemen ten und einer Leiterbahn für ein Leistungsquellenpotential zu berücksichtigen ist, und die Widerstandselemente in ihren Ab messungen verringert oder hinreichend lang aufgebaut werden können. Da die Größe der Widerstandselemente verringert werden kann, ergibt sich eine Reduzierung der Belegungsfläche der Speicherzelle und damit eine Erhöhung der Integrationsdichte eines SRAM.
(3) Die Gate-Elektroden von MISFETs und die Widerstandselemen te, die eine Speicherzelle aufbauen, sowie die mit dieser Spei cherzelle verbundenen Datenleitungen liegen übereinander, wo durch eine Planarfläche verringert werden kann, so daß sich eine Erhöhung der Integrationsdichte eines SRAM ergibt.
(4) Die Gate-Elektroden von MISFETs, die die Flip-Flop-Schal tung einer Speicherzelle aufbauen, und Widerstandselemente lie gen übereinander. Auf diese Weise können die Widerstandselemen te selbst-vorgespannt werden, so daß als Information dienende Ladungen stabil gehalten werden können. Auf diese Weise ergibt sich eine Erweiterung der Auslesetoleranz bei einer Leseopera tion.
(5) Ein Dotierstoff zur Verringerung des Widerstandswertes einer aus polykristallinem Silizium hergestellten Leiterschicht wird mittels Ionen-Implantation eingebracht. Da die Abhängig keit der Ionen-Implantation von der Dotierstoff-Konzentration geringer als die der thermischen Diffusion ist, ergibt sich eine verbesserte Möglichkeit zur Steuerung des Widerstands wertes. Zusätzlich können die Werte der Widerstandselemente mit hoher Präzision eingestellt werden. Aufgrund der Anwen dung der Ionen-Implantation kann die Ausbreitung des Dotier stoffes unter einer Maske für die Ausbildung der Widerstands elemente verringert werden, so daß die Toleranzen für die Verfahrensabmessungen der Widerstandselemente abgesenkt wer den können. Daher können die Belegungsflächen der Widerstands elemente reduziert werden, so daß sich eine Steigerung der Integrationsdichte eines SRAM ergibt. Da die Toleranzen für die Verfahrensabmessungen der Widerstandselemente verringert werden können, können diese Widerstandselemente daneben hin reichend lang aufgebaut werden. Daher ergibt sich eine Ver minderung der durch diese Widerstandselemente fließenden Ruhe ströme. Zusätzlich kann durch diese lange Ausbildung der Wi derstandselemente die Vereinigung (der Durchschlag) zwischen Verarmungsschichten verhindert werden, die sich in die Wider standselemente ausbreiten.
(6) Auf den Seiten der Gate-Elektrode eines vorgegebenen MIS- FET, der eine Speicherzelle aufbaut, ist in Selbstjustierung eine Maske für das Einbringen eines Dotierstoffes vorgesehen.

Diese Maske wird dazu verwendet, einen ersten Halbleiterbereich, der als ein Source- oder ein Drain-Bereich dient sowie einen zweiten Halbleiterbereich aufzubauen, dessen Leitfähigkeitstyp dem des ersten Halbleiterbereichs entgegengesetzt ist, und der unter dem ersten Halbleiterbereich liegt. Damit wird eine To leranz für die Maskenjustierung zwischen der Gate-Elektrode und dem zweiten Halbleiterbereich-überflüssig, so daß die In tegrationsdichte eines SRAM gesteigert werden kann. Daneben wird die Ausbreitung des zweiten Halbleiterbereichs in einen Kanalbereich verhindert, so daß die Schwankung der Schwellen spannung des MISFET und der Anstieg des Substrateffekts unter bunden werden können.

(7) Wie in Punkt (6) festgestellt, ist der zweite Halbleiter bereich entlang und unter dem ersten Halbleiterbereich vorge sehen. Aus diesem Grund ergibt sich eine Steigerung der Kapa zität des p-n-Übergangs zwischen dem ersten und dem zweiten Halbleiterbereich, so daß die parasitäre Kapazität eines Kno tenpunktes zur Speicherung von Information erhöht werden kann. Aus demselben Grund kann der zweite Halbleiterbereich als eine Barriere verwendet werden, die das Eindringen von in einem Trogbereich (oder einem Substrat) erzeugten Minoritätsträgern in den Informations-Speicherknoten verhindert. Aufgrund dieser beiden Merkmale können auf Alpha-Teilchen zurückzuführende Soft-Errors unterbunden werden.
(8) Durch Vorsehen der zweiten Halbleiterbereiche jeweils in einem Teil, in dem ein sich in einen Kanalbereich ausbreiten der Verarmungsbereich unterdrückt wird, wird die Verbindung (der Durchschlag) der Verarmungsbereiche zwischen dem Source- und einem Drain-Bereich verhindert. Aus diesem Grund kann der Kurzkanal-Effekt reduziert werden.
(9) Eine Leiterbahn für das mit den Speicherzellen verbundene Erdpotential ist aus einer Leiterschicht mit geringem Wider stand ausgebildet, die aus Polyzid, Silizid, einem hochschmel zenden Metall oder ähnlichem hergestellt ist, so daß die Be legungsfläche der Erdpotential-Leiterbahn in einer Speicher zellenanordnung verringert werden kann. Da die Anzahl der mit der Erdpotential-Leiterbahn zu verbindenden Aluminium-Leitun gen verkleinert werden kann, kann auch die Belegungsfläche des Aluminium-Leiters in der Speicherzellenanordnung verrin gert werden. Zusätzlich kann eine Absenkung des Widerstands wertes der Erdpotential-Leiterbahn und eine Verbesserung der Stabilität ihres Potentials erfolgen, so daß die Spielräume für die Operationen des Lesens und Schreibens von Information erweitert werden können. Daher lassen sich Fehlfunktionen beim Schreiben und Lesen der Information unterdrücken, und die elek trische Zuverlässigkeit eines SRAM kann gesteigert werden.
(10) Da die Leiterbahn für das Erdpotential und die Leiterbahn für ein Leistungsquellenpotential übereinander liegen, wird die Information einer Speicherzelle weniger durch Schwankungen im Leistungsquellenpotential und/oder im Erdpotential beein flußt. Zusätzlich ergibt sich eine Verringerung der Belegungs fläche der Speicherzelle, so daß die Integrationsdichte eines SRAM erhöht wird.

Die bisherige Beschreibung erfolgte in Verbindung mit einem Ausführungsbeispiel. Die vorliegende Erfindung ist selbstver ständlich nicht darauf beschränkt, sondern kann ohne Abwei chung vom zugrunde liegenden Erfindungsgedanken vielfältig mo difiziert werden.

Die Flip-Flop-Schaltung einer Speicherzelle kann beispielswei se ebenso aus zwei p-Kanal-MISFETs als Lastelementen und zwei n-Kanal-MISFETs aufgebaut sein. Daneben kann auch auf die Lastelemente verzichtet werden.

Ein die Speicherzelle aufbauender MISFET muß nicht die LDD- Struktur aufweisen.

Die MISFETs zum Aufbau einer Flip-Flop-Schaltung und die schaltenden Elemente können ebenso in einem Halbleitersub strat gebildet werden.

Der Leitfähigkeitstyp der verschiedenen Halbleiterbereiche kann umgekehrt werden.

Claims

1. Statischer RAM-Speicher mit
Wortleitungen (WL; 7A), die in einer Zeilenrichtung auf einem Halbleitersubstrat (1) verlaufen;
Datenleitungspaare (DL, ; 17), die in einer Spalten richtung auf dem Halbleitersubstrat (1) verlaufen, wobei je des Datenleitungspaar aus komplementären Datenleitungen be steht;
einer Vielzahl von Speicherzellen, von denen jede an den Schnittpunkten zwischen einer entsprechenden Wortleitung (WL; 7A) und den komplementären Datenleitungen (DL, ; 17) ange ordnet ist und einen ersten und zweiten MISFET (Q1, Q2), ei nen ersten und zweiten Auswahl-MISFET (Qs1, Qs2) und auf dem Halbleitersubstrat (1) ausgebildete Lastelemente (R1, R2; 14B) aufweist, wobei eine Gate-Elektrode (7C, 7D) des ersten und des zweiten MISFETs (Q1, Q2) jeweils mit einem Drain-Be reich (10) des anderen MISFETs gekoppelt ist und die Drain- Bereiche der ersten und zweiten MISFETs über den ersten und zweiten Auswahl-MISFET (Qs1, Qs2) mit den komplementären Da tenleitungen (DL, ; 17) verbunden sind;
ersten Leiterbahnen (73), die zur Zuführung eines ersten festen Potentials (Vss) an die Speicherzellen dienen,
wobei der erste und zweite MISFET (Q1, Q2) jeweils im Halbleitersubstrat (1) ausgebildete Source- und Drain-Berei che (10), eine erste Isolatorschicht (5) auf dem Halbleiter substrat (1) und eine Gate-Elektrode (7C, 7D) auf dieser er sten Isolatorschicht (5) aufweist, und wobei
die Source- und Drain-Bereiche (10) und die Gate-Elek troden (7C, 7D) der ersten und zweiten MISFETs (Q1, Q2) so nebeneinander in Zeilenrichtung angeordnet sind, daß die Drain-Bereiche zwischen den Gate-Elektroden (7C, 7D) und die Source-Bereiche bezüglich ihren Gate-Elektroden (7C, 7D) auf den ihren Drain-Bereichen gegenüberliegenden Seiten plaziert sind,
dadurch gekennzeichnet,
daß die Source-Bereiche der ersten und zweiten MISFETs (Q1, Q2) im Halbleitersubstrat (4) voneinander getrennt und über die ersten Leiterbahnen (7B) elektrisch miteinander ver bunden sind; und
daß jede der ersten Leiterbahnen (73) auf einer zweiten Isolatorschicht (3) auf dem Halbleitersubstrat (1) ausgebil det ist.

2. Statischer RAM-Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Leiterbahnen (7B) im wesentlichen in der selben Richtung wie die Wortleitungen (WL; 7A) verlaufen.

3. Statischer RAM-Speicher nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
daß die Wortleitungen (WL; 7A) und die ersten Leiterbah nen (7B) aus einer polykristallinen Siliziumschicht (71) und einer darauf ausgebildeten Silizidschicht (72) hergestellt sind.

4. Statischer RAM-Speicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet,
daß die Gate-Elektroden (7A) der ersten und zweiten Aus wahl-MISFETs (Qs1, Qs2) mit den Wortleitungen (WL; 7A) ver bunden und integral mit diesen ausgebildet sind, und
daß die ersten Leiterbahnen (7B) aus derselben Schicht oder derselben Schichtkombination wie die Gate-Elektroden (7C, 7D) der ersten und zweiten MISFETs (Q1, Q2), die Gate- Elektroden (7A) der ersten und zweiten Auswahl-MISFETs (Qs1, Qs2) und die Wortleitungen (WL; 7A) hergestellt sind.

5. Statischer RAM-Speicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,
daß die ersten und zweiten MISFETs (Q1, Q2) und die er sten und zweiten Auswahl-MISFETs (Qs1, Qs2) jeweils n-Kanal- MISFETs sind; und
daß das erste feste Potential (Vss) Erdpotential ist.

6. Statischer RAM-Speicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet,
daß die Gate-Elektroden (7C, 7D) der ersten und zweiten MISFETs (Q1, Q2) aus derselben Schicht oder derselben Schichtkombination wie die Wortleitungen (WL; 7A) hergestellt sind; und
daß die Source- und Drain-Bereiche (10) der ersten und zweiten MISFETs (Q1, Q2), die durch die erste Leiterbahn (7B) verbunden sind, in Richtung des Verlaufs der Gate-Elektroden (7C, 7D) der MISFETs (Q1, Q2) mit einer jeweils unterschied lichen Länge ausgebildet sind.

7. Statischer RAM-Speicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet,
daß ein erster Anschluß der Lastelemente (R1, R2; 14B) jeweils mit dem ersten und zweiten MISFET (Q1, Q2) verbunden ist; und
daß eine zweite Leiterbahn (14A) zur Zuführung eines zweiten festen Potentials (Vcc) an einen zweiten Anschluß der jeweiligen Lastelemente (R1, R2; 14B) dient und unter Zwi schenschaltung einer Isolatorschicht (12) über der ersten Leiterbahn (7B) ausgebildet ist.

8. Statischer RAM-Speicher nach Anspruch 7, dadurch gekennzeichnet,
daß die Wortleitungen (WL; 7A) aus einer ein hochschmel zendes Metall enthaltenden Schicht oder Schichtkombination hergestellt sind; und
daß die Lastelemente (R1, R2; 14B) und die zweite Lei terbahn (14A) aus polykristallinem Silizium hergestellt und in einem Stück ausgebildet sind.

9. Statischer RAM-Speicher nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Schichtdicke der zweiten Isolatorschicht (3) größer als die der ersten Isolatorschicht (5) ist.

10. Statischer RAM-Speicher nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Lastelemente (R1, R2; 14B) oberhalb des ersten und zweiten MISFET (Q1, Q2) ausgebildet sind.

11. Verfahren zur Herstellung eines statischen RAM-Speichers nach einer der Ansprüche 1 bis 10, gekennzeichnet durch folgende Verfahrenschritte:
selektives Ausbilden der zweiten Isolatorschicht (3) auf dem Halbleitersubstrat (1), um Bereiche abzugrenzen;
Ausbilden der ersten Isolatorschicht (5) auf den von der zweiten Isolatorschicht (3) umgrenzten Bereichen;
Ausbilden von Kontaktöffnungen (6) zum Halbleiter substrat durch Entfernen von Teilen der ersten Isolator schicht (5),
Ausbilden der ersten Leiterbahnen (7B) auf der zweiten Isolatorschicht (3) und der Gate-Elektroden (7C, 7D) der er sten und zweiten MISFETs (Q1, Q2) auf der ersten Isolator schicht (5), wobei die ersten Leiterbahnen (7B) sich in Kon takt mit dem Halbleitersubstrat (1) durch die Kontaktöffnun gen (6) befinden; und
Ausbilden von Source- und Drain-Bereichen (8, 10) der ersten und zweiten MISFETs (Q1, Q2) im Halbleitersubstrat (1), wobei die Source-Bereiche räumlich voneinander getrennt sind und sich mittels der Kontaktöffnungen (6) in Kontakt mit den ersten Leiterbahnen (7B) befinden.

12. Verfahren zur Herstellung eines statischen RAM-Speichers nach Anspruch 11,
gekennzeichnet durch die folgenden Verfahrenschritte:
Ausbilden einer dritten Isolatorschicht (12) auf den er sten Leiterbahnen (7B), den ersten und zweiten MISFETs (Q1, Q2) und den ersten und zweiten Auswahl-MISFETS (Qs1, Qs2); und
Ausbilden einer polykristallinen Siliziumschicht (14) auf der Isolatorschicht (12) zur Herstellung der Lastelemente (R1, R2; 14B) und der zweiten Leiterbahnen (14A) zur Zufüh rung eines zweiten festen Potentials (Vcc), wobei die zweiten Leiterbahnen (14A) auf den ersten Leiterbahnen (7B) und die Gate-Elektroden der ersten und zweiten Auswahl-MISFETS (Qs1, Qs2) integral mit den Wortleitungen (WL; 7A) ausgebildet wer den und wobei die Wortleitungen (WL; 7A), die ersten Leiter bahnen (7B), die Gate-Elektroden (7C, 7D) der ersten und zweiten MISFETs (Q1, Q2) und die Gate-Elektroden der ersten und zweiten Auswahl-MISFETS (Qs1, Qs2) aus einer polykri stallinen Siliziumschicht (71) und einer darauf angeordneten Silizidschicht (72) hergestellt und gleichzeitig ausgebildet werden.

13. Verfahren zur Herstellung eines statischen RAM-Speichers nach einer der Ansprüche 1 bis 10, wobei der erste und zweite MISFET (Q1, Q2) in einem ersten Halbleiterbereich (2) eines ersten Leitungsfähigkeitstyps gebildet wird, gekennzeichnet durch die folgenden Verfahrenschritte:
Ausbilden eines zweiten Halbleiterbereiches (8) eines zweiten Leitfähigkeitstyps durch Einbringen eines Dotierstof fes unter Verwendung der Gate-Elektrode (7C, 7D) der MISFETs (Q1, Q2) als Hauptmaske;
Ausbilden einer Isolatorschicht (3, 5) auf den Seiten wänden der Gate-Elektrode (7C, 7D) als Maske für das Einbrin gen eines Dotierstoffes;
Ausbilden eines dritten Halbleiterbereiches (10) des zweiten Leitfähigkeitstyps durch Einbringen eines Dotierstof fes unter Verwendung der Gate-Elektrode (7C, 7D) und der Iso latorschicht (3, 5) als Hauptmaske, wobei die Dotierstoffkon zentration des dritten Halbleiterbereiches (10) höher als die des zweiten Halbleiterbereiches (8) eingestellt wird, und aus den zweiten und dritten Halbleiterbereichen ein Source- oder Drain-Bereich des MISFETs (Q1, Q2) gebildet wird; und
Ausbilden eines vierten Halbleiterbereiches (11) unter den Source- und Drain-Bereichen (10) der MISFETs (Q1, Q2) durch Einbringen eines Dotierstoffes unter Verwendung der Gate-Elektrode (7C, 7D) und der Isolatorschicht (3, 5) als Hauptmaske, wobei der vierte Halbleiterbereich (11) mit dem ersten Leitfähigkeitstyp und einer höheren Dotierstoffkonzen tration als der erste Halbleiterbereich (2) ausgebildet wird.