DE3637682C2 - - Google Patents

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Description

Die Erfindung betrifft ein Verfahren zum Prüfen eines Halbleiterspeichers und einen Halbleiterspeicher, insbesondere zur Durchführung des Verfahrens gemäß den Oberbegriffen der Patentansprüche 1 bzw. 6.
Der der Erfindung zugrunde liegende Halbleiterspeicher umfaßt eine Anzahl nicht-flüchtiger Speichertransistoren, die in Zeilen und Spalten angeordnet sind und die jeweils eine Source-, eine Drain- und eine schwebende Gate-Elektrode aufweisen. Bei dem Halbleiterspeicher sind die Gate-Elektroden aller Transistoren einer Zeile mit einer zugeordneten Wortleitung so verbunden, daß eine Zeile durch Anlegen einer ersten Spannung an die entsprechende Wortleitung anwählbar ist und die übrigen Zeilen durch Anlegen einer zweiten Spannung an die übrigen Wortleitungen nicht-anwählbar sind. Ferner sind die Drain-Elektroden aller Transistoren in einer Spalte mit einer zugeordneten Bitleitung so verbunden, daß jeweils eine der Spalten mit einem Abfrageverstärker selektiv verbindbar ist. Ein Halbleiterspeicher dieses Aufbaus ist aus der Europäischen Patentanmeldung EP 00 50 005 bekannt.
Die nicht-flüchtigen Speichertransistoren des Halbleiterspeichers weisen in der Praxis jedoch Unregelmäßigkeiten auf; so können beispielsweise die Schwellwertspannungen der Speichertransistoren, deren gewöhnliche Schwellwertspannung im gelöschten Zustand etwa 1,5 Volt beträgt, 1 bis 2 Volt größer oder kleiner als die gewöhnliche Schwellwertspannung sein. Da der gelöschte Zustand der Speichertransistoren mit einer derart erhöhten Schwellwertspannung einem unvollständig programmierten Zustand entspricht, kann der schadhafte Speichertransistor leicht mittels eines "Löschtests" eliminiert werden. "Löschtest" bedeutet das Lesen des Speichertransistors im gelöschten Zustand unterhalb der Versorgungsspannung von 5 Volt. Im Gegensatz hierzu ist es schwierig, einen defekten Speichertransistor durch Löschen zu eliminieren, falls der Speichertransistor eine erniedrigte Schwellwertspannung aufweist.
Um einen schadhaften Speichertransistor bei einer Überprüfung des Halbleiterspeichers zu eliminieren, wurde üblicherweise ein Verfahren verwendet, bei dem alle Speichertransistoren zunächst in den gelöschten Zustand gebracht wurden, die Programmierung nur eines Speichertransistors erfolgte und der programmierte Zustand des Speichertransistors gelesen wurde, so daß die übrigen Speichertransistoren geprüft werden konnten. In weiteren Schritten wurde die Programmierung eines weiteren Speichertransistors ausgeführt und dessen programmierter Zustand ausgelesen, so daß die der Programmierung unterzogenen Speichertransistoren und deren Löschung überprüft werden konnte. Auf diese Weise wurden alle Speichertransistoren durch zweifache Wiederholung der Programmierung und der Löschung überprüft. Dieses Verfahren ist wegen der wiederholten Programmierung und Löschung sehr zeitaufwendig.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zum Prüfen eines Halbleiterspeichers sowie einen Halbleiterspeicher zu schaffen, bei dem jeder Speichertransistor im gelöschten Zustand innerhalb einer möglichst kurzen Zeitspanne ohne wiederholtes Programmieren und Löschen auf einfache Weise überprüft werden kann bzw. zu überprüfen ist.
Gelöst wird diese Aufgabe durch ein Verfahren zum Prüfen eines Halbleiterspeichers mit den Merkmalen des Anspruchs 1 sowie durch einen Halbleiterspeicher mit den Merkmalen des Anspruchs 6.
Vorteilhafte Ausgestaltungen des Verfahrens zum Prüfen eines Halbleiterspeichers ergeben sich aus den Unteransprüchen 2 bis 5.
Vorteilhafte Ausgestaltungen des Halbleiterspeichers ergeben sich aus den Unteransprüchen 7 bis 9.
Bei dem erfindungsgemäßen Halbleiterspeicher sind die Gate-Elektroden der nicht-flüchtigen Speichertransistoren mit veränderlicher Schwellenwertspannung, bei denen Elektronen in schwebende Gates injiziert und durch elektrische Einwirkung oder durch Bestrahlung mit UV-Licht entladen werden, miteinander in den Zeilen einer Matrix verbunden, und die Drain-Elektroden der Speichertransistoren sind miteinander in den Spalten der Matrix verbunden. Der Halbleiterspeicher ist mit einem Testmodus ausgestattet, bei welchem eine vorgegebene Prüfspannung der schwebenden Gate-Elektrode eines Speichertransistors zugeführt wird. Die Prüfspannung liegt zwischen einer eine Zeile nicht-anwählenden Spannung eines üblichen Lesemodus und einer gewöhnlichen Schwellenwertspannung eines Speichertransistors. Mindestens eine Spalte wird nach Anlegen der Prüfspannung ausgewählt, so daß ein schadhafter oder anormaler Speichertransistor mit einer Schwellenwertspannung, die kleiner ist als die gewöhnliche Schwellenwertspannung eines Speichertransistors im gelöschten Zustand von einem normalen Speichertransistor mittels eines Abfrageverstärkers unterschieden wird.
Die Erfindung wird anschließend anhand der Zeichnungen erläutert; es zeigt
Fig. 1 ein Schaltbild eines üblichen Halbleiterspeichers;
Fig. 2 ein Blockschaltbild des Spalten- und Zeilendecoders für den Speicher nach Fig. 1;
Fig. 3 die Kennlinie einer normalen Speicherzeile;
Fig. 4 die Kennlinie einer normalen Speicherzelle und einer Speicherzelle mit niedriger Schwellwertspannung; und
Fig. 5 ein Schaltbild einer erfindungsgemäßen Ausführungsform.
Vor der Darstellung eines bevorzugten Ausführungsbeispiels der Erfindung wird auf den eingangs geschilderten Stand der Technik Bezug genommen und dieser anhand der Fig. 1, 2 und 3 ausführlicher erläutert.
Der in Fig. 1 dargestellte Halbleiterspeicher ist ein löschbarer und elektrisch programmierbarer Festwertspeicher (der anschließend als EPROM bezeichnet wird), der aus Speichertransistoren (Q₁₁-Qnm) der FAMOS-Bauart besteht. Die Gate-Elektroden der Speichertransistoren (Q₁₁-Qnm) sind miteinander längs der Zeilen einer Matrix verbunden. Wortleitungssignale (WL₁-WLn) zur Auswahl der Zeilen werden an die Gate-Elektroden aller Zellen einer Zeile zugeführt. Die Drain-Elektroden der Speichertransistoren (Q₁₁-Qnm) sind miteinander längs der Spalten der Matrix verbunden, so daß die Spalten als Bitleitungen (BL₁-BLm) verwendet werden. Spaltenwählersignale (CS₁-CSm) zur Auswahl der Bitleitungen (BL₁-BLm) werden den Bitleitungen über Spaltenwählergatter (1-m) zugeführt. Die Drain-Elektroden aller Spaltenwählergatter (1-m) sind gemeinsam an einen Abfrageverstärker (20) angeschlossen.
Die Spaltenwählersignale (CS₁-CSm) und die Wortleitungssignale (WL₁-WLn) werden gemäß Fig. 2 durch einen Spaltendecoder (10) und einen Zeilendecoder (12) erzeugt, der Adreßsignale (A₀-Aq) erhält. Der Spaltendecoder (10) wählt eines der m-Spaltenwählersignale (CS₁-CSm) für jede einzelne Kombination der p Adreßsignale (A₀-Ap-1) aus. In ähnlicher Weise wählt der Zeilendecoder (12) eines der n-Wortleitungssignale (WL₁-WLn) für jede einzelne Kombination der (q-p+1) Adreßsignale (Ap-Aq). Somit wird für jedes Adreßsignal eine Spalte und eine Zeile ausgewählt.
Zum Lesen von im EPROM programmierten Daten wird die Wortleitung für den Speichertransistor an einer gewünschten Adresse ausgewählt und mit einer üblichen Versorgungsspannung von 5 Volt versorgt, während alle übrigen Wortleitungen nicht ausgewählt und mit einem üblichen Massepotential von 0 Volt belegt werden. Ferner wird nur die Bitleitung für den Speichertransistor an der gewünschten Adresse durch das Spaltenwählersignal ausgewählt und mit dem Abfrageverstärker (20) verbunden.
Fig. 3 gibt die Kennlinien (A) und (B) zwischen der Gate-Elektrodenspannung des Speichertransistors (die Spannung der Wortleitung) und dem Drainstrom des Speichertransistors an. Beträgt der Schwellenwertpegel des Speichertransistors im gelöschten Zustand von "1" etwa 1,5 Volt, so wird die Kennlinie (A) erhalten. Ist der Schwellwertpegel des Speichertransistors im programmierten Zustand von "0" etwa 6 bis 10 Volt, so wird die andere Kennlinie (B) erhalten. Ein Abfragestrom (IAbfrage) hat für den Abfrageverstärker (20) einen derartigen Pegel, daß der Drainstrom des Speichertransistors (Q₁₁-Qnm) erfaßt wird, um festzustellen, ob die Information in dem Speichertransistor gleich "1" oder "0" ist. Wird die Wortleitungsspannung, die üblicherweise 5 Volt beträgt, der Gate-Elektrode des Speichertransistors (Q₁₁-Qnm) zugeführt, so hat der Speichertransistor im gelöschten Zustand, der durch die Kennlinie (A) nach Fig. 3 angegeben ist, einen Drainstrom (IM), der größer als der Abfragestrom (IAbfrage) ist, so daß die Information in dem Speichertransistor als "1" angesehen wird. Ferner hat der Speichertransistor im programmierten Zustand, der durch die Kennlinie (B) in Fig. 3 angegeben wird, einen vernachlässigbaren Drainstrom (IM), so daß die Information als "0" angesehen wird.
Die Betriebsweise des EPROM wird anschließend unter Bezugnahme auf Fig. 1 im einzelnen erläutert. Wird die Adresse des Speichertransistors (Q₁₁) ausgewählt, so wird das Wortleitungssignal (WL₁) gewählt, die anderen Wortleitungssignale (WL₂-WLn) werden nicht gewählt, das Spaltenwählersignal (CS₁) wird gewählt und die anderen Spaltenwählersignale (CS₂-CSm) werden nicht gewählt. Infolgedessen wird die Bitleitung (BL₁) mit dem Abfrageverstärker (20) verbunden. Befindet sich der Speichertransistor (Q₁₁) im gelöschten Zustand von "1", so hat er die in Fig. 3 dargestellte Kennlinie (A) und da die Gate-Elektrodenspannung 5 Volt beträgt, überschreitet der Drainstrom (IM) den Abfragestrom (IAbfrage). Aus diesem Grunde beurteilt der Abfrageverstärker (20) die Information in der Speicherzelle (Q₁₁) als "1". Zu diesem Zeitpunkt sind, gleichgültig ob die anderen Speichertransistoren (Q₂₁-Qn1) auf der gleichen Bitleitung (BL₁) im gelöschten Zustand von "1" oder im programmierten Zustand von "0" sind, ihre Gate-Elektrodenspannungen gleich 0 Volt, so daß der Drainstrom (IM) durch sie nicht fließt. Aus diesem Grunde wird das Lesen der Daten im Speichertransistor (Q₁₁) nicht durch die anderen Speichertransistoren beeinflußt. Befindet sich der Speichertransistor (Q₁₁) im programmierten Zustand von "0", so hat der die in Fig. 3 dargestellte Kennlinie (B) und die Gate-Elektrodenspannung beträgt 5 Volt, so daß der Drainstrom (IM) nicht fließt. Da der Drainstrom kleiner als der Abfragestrom (IAbfrage) ist, interpretiert der Abfrageverstärker (20) die Information in dem Speichertransistor (Q₁₁) als "0". Dabei haben die anderen Speichertransistoren auf der gleichen Bitleitung einen vernachlässigbaren Drainstrom (IM) und zwar aus den gleichen, vorausgehend beschriebenen Gründen, so daß sie das Lesen der Information in dem Speichertransistor (Q₁₁) nicht beeinträchtigen.
Wie eingangs bereits erwähnt, haben in der Praxis die Speichertransistoren (Q₁₁-Qnm) Unregelmäßigkeiten. Obgleich die gewöhnliche Schwellenwertspannung im gelöschten Zustand etwa 1,5 Volt beträgt, sind die Schwellenwertspannungen einiger Speichertransistoren 1 bis 2 Volt höher oder niedriger als die übliche Schwellenwertspannung. Da der gelöschte Zustand eines Speichertransistors mit einer höheren Schwellenwertspannung einem unvollständig programmierten Zustand entspricht, kann der Speichertransistor leicht als schadhafter Speichertransistor mittels eines "Löschtests" erfaßt und eliminiert werden. "Löschtest" bedeutet das Lesen der Speicherzellel im gelöschten Zustand unterhalb der Versorgungsspannung von 5 Volt. Im Gegensatz hierzu ist es schwierig, einen defekten Speichertransistor durch Löschen zu eliminieren, falls er eine niedrigere Schwellenwertspannung aufweist.
Das Lesen der Information in dem Speichertransistor (Q₁₁) wird anschließend beschrieben. Es sei angenommen, daß der Speichertransistor (Q₁₁) normal ist und sich im gelöschten Zustand von "1" befindet, daß aber der Speichertransistor (Q₂₁) anormal ist und dessen Schwellenwertspannung etwa -1,5 Volt beträgt. Es wird nun angenommen, daß die anderen Speichertransistoren (Q₃₁-Qn1) normal und entweder im gelöschten Zustand von "1" oder im programmierten Zustand von "0" sind. Da der gelöschte Speichertransistor (Q₁₁) ausgewählt wird, hat er eine in Fig. 3 dargestellte Kennlinie (A), so daß, wenn die Gate-Elektrodenspannung 5 Volt wird, der Drainstrom (IM) den Abfragestrom (IAbfage) überschreitet und der Abfrageverstärker (20) die in dem Speichertransistor (Q₁₁) vorhandene Information als "1" beurteilt. Hat zu diesem Zeitpunkt der nicht-angewählte Speichertransistor (Q₂₁) eine in Fig. 4 dargestellte Kennlinie (C), so fließt durch ihn ein elektrischer Strom, der größer als der Abfragestrom (IAbfrage) ist, selbst wenn eine nicht-anwählende Wortleitungsspannung=0 Volt zugeführt wird. Obgleich jener elektrische Strom sich zum Drainstrom (IM) vom Lesen der Information des Speichertransistors (Q₁₁) addiert, beeinträchtigt er nicht das Lesen der Information von "1" in dem Speichertransistor (Q₁₁), da der Abfrageverstärker (20) die Information in dem Speichertransistor (Q₁₁) als "1" beurteilt, falls ein elektrischer Strom fließt, der größer als oder gleich groß wie der Abfragestrom (IAbfrage) ist. Aus dem gleichen Grund wird das Lesen der gespeicherten Information von "1" aus dem Speichertransistor (Q₁₁) nicht beeinträchtigt, selbst wenn in jeder der anderen Speichertransistoren (Q₃₁-Qn1) ein Drainstrom (IM) fließt, der größer als der Abfragestrom (IAbfrage) ist.
Es sei nun jedoch angenommen, daß der Speichertransistor (Q₁₁) normal und im programmierten Zustand von "0" ist, und daß die Schwellenwertspannung des anderen Speichertransistors (Q₂₁) etwa -1,5 Volt beträgt. Da der Speichertransistor (Q₁₁) angewählt ist, hat er die in Fig. 4 dargestellte Kennlinie (B), so daß, wenn die Gate-Elektrodenspannung 5 Volt beträgt, der Drainstrom (IM) nicht fließt. Jedoch hat der Speichertransistor (Q₂₁) die Kennlinie (C), so daß ein elektrischer Strom fließt, der größer als der Abfragestrom (IAbfrage) ist, selbst wenn die Gate-Elektrodenspannung 0 Volt beträgt. Infolgedessen beurteilt der Abfrageverstärker (20) den Drainstrom des Speichertransistors (Q₂₁) als jenen des Speichertransistors (Q₁₁), womit der Abfrageverstärker die Information in dem Speichertransistor (Q₁₁) als "1" falsch beurteilt. Aus diesem Grund kann ein richtiges Lesen nicht erfolgen.
Jedoch kann eine Programmierung selbst in eines derartig anormalen Speichertransistors durchgeführt werden. Aus diesem Grund ist, wenn sich der Speichertransistor (Q₂₁) im programmierten Zustand befindet, dessen Schwellenwertspannung 6 Volt oder höher, so daß die Information des Speichertransistors (Q₂₁) ebenfalls richtig gelesen werden kann, ohne die anderen in der gleichen Bitleitung zu beeinträchtigen. Selbst wenn sich der Speichertransistor (Q₂₁) im gelöschten Zustand befindet, macht das Lesen der Information in dem Speichertransistor (Q₂₁) selbst an sich keine Schwierigkeit, da dessen Drainstrom nur größer als jener eines Speichertransistors im normalen gelöschten Zustand ist.
Soll ein derartig anormaler Speichertransistor bei einer Überprüfung erkannt und eliminiert werden, so wurde üblicherweise das anschließend beschriebene Verfahren verwendet. Bei diesem Verfahren werden alle Speichertransistoren (Q₁₁-Qnm) zuerst in den gelöschten Zustand gebracht, die Programmierung erfolgt in nur einem der Speichertransistoren auf den Bitleitungen (BL₁-BLm) und die Information in dem Speichertransistor im programmierten Zustand wird gelesen, so daß die übrigen geprüft werden können. Anschließend wird die Programmierung in einem der anderen Speichertransistoren auf den Bitleitungen ausgeführt, und die Information des Speichertransistors im programmierten Zustand wird gelesen, so daß die der Programmierung unterzogenen Speichertransistoren und die Löschung überprüft werden können. Auf diese Weise können alle Speichertransistoren überprüft werden. Obgleich die Speichertransistoren durch zweifache Wiederholung der Programmierung und der Löschung geprüft werden können, ist der Wirkungsgrad der Überprüfung nicht hoch, da es zeitlich aufwendig ist, die Programmierung und die Löschung zu wiederholen.
Es wird nunmehr auf die bevorzugten Ausführungsformen der Erfindung Bezug genommen.
Beim erfindungsgemäßen Halbleiterspeicher werden zwecks Auswahl eines Speichertransistors mit einer niedrigen Schwellwertspannung alle Wortleitungen gleichzeitig durch eine vorgegebene Prüfspannung angewählt, die höher als eine nicht-wählende Spannung oder niedriger als eine Schwellenwertspannung von etwa 1,5 Volt ist, so daß in einem normalen Speichertransistor kein Drainstrom fließt. Die Bitleitungen des Speichertransistors werden aufeinanderfolgend angewählt, so daß der Abfrageverstärker bestimmt, ob ein Drainstrom fließt oder nicht, um dadurch den Speichertransistor mit niedriger Schwellenwertspannung zu erfassen.
Da die Schwellwertspannung eines normalen Speichertransistors etwa 1,5 Volt beträgt, wird die Prüfspannung einer jeden der Wortleitungen derart voreingestellt, daß der Drainstrom in dem normalen Speichertransistor nicht fließt oder zumindest der Drainstrom nicht größer als der Abfragestrom (IAbfrage) ist, selbst wenn infolge fehlerhafter Schwellenwertspannungen ein Drainstrom fließt. Infolgedessen beurteilt der Abfrageverstärker jeden normalen Speichertransistor, im Zustand von "0" zu sein, so daß die Bitleitung mit normalem Speichertransistor als normal angesehen wird.
Da ein Drainstrom in einer Bitleitung mit einem anormalen Speichertransistor fließt und den Abfragestrom überschreitet, wird der anormale Speichertransistor im Zustand von "1" angesehen, so daß die Bitleitung als anormal beurteilt wird. Aus diesem Grund kann der Halbleiterspeicher mit einem Speichertransistor mit niedriger Schwellenwertspannung leicht durch eine eingebaute, für den Halbleiterspeicher vorgesehene Schaltung geprüft werden, um ein Lesen durchzuführen, während gleichzeitig eine, mehrere oder alle Wortleitungen auf etwa eine nicht-wählende Spannung gesetzt werden.
Fig. 5 zeigt eine Schaltung einer erfindungsgemäßen Ausführungsform. Diese unterscheidet sich gegenüber der Schaltung nach Fig. 1 durch das Hinzufügen einer Vorspannungsschaltung (21), die dazu dient, eine Spannung in der Größe einer nicht-wählenden Spannung zu erzeugen. Ferner arbeiten die Transistoren (Qi-Qn), um die erzeugte Vorspannungsspannung allen Wortleitungen (WL₁-WLn) zuzuführen. Ein Test-Freigabesignal steuert die Transistoren (Q₁-Qn).
Der Betrieb der erfindungsgemäßen Schaltung wird anschließend beschrieben. Beim gewöhnlichen Lesen hat das Prüf-Freigabesignal eine Spannung von 0 Volt und die Vorspannungsschaltung (21) ist außer Betrieb. Aus diesem Grund sind die Transistoren (Q₁-Qn) abgeschaltet. Infolgedessen wird das übliche Lesen in bekannter Weise durchgeführt.
Wird das Prüf-Freigabesignal in einen aktiven Zustand von 5 Volt gebracht, so arbeitet die Vorspannungsschaltung (21) zur Erzeugung der vorgeschriebenen Spannung. Die mit den Wortleitungen (WL₁-WLn) verbundenen Transistoren (Q₁-Qn) werden eingeschaltet, so daß alle Wortleitungen an die durch die Vorspannungsschaltung (21) erzeugte Spannung (etwa 0,5 bis 1,0 Volt) gelegt werden. Die Bitleitungen (BL₁-BLm) werden anschließend aufeinanderfolgend ausgewählt, so daß das Lesen über einen Abfrageverstärker (20) erfolgt, da alle Speichertransistoren sich im gelöschten Zustand befinden.
Es sei angenommen, daß die Bitleitung (BL₁) ausgewählt wird. Falls die Bitzellen (Q₁₁-Qn1) alle normale Speichertransistoren sind und somit ihre Schwellenwertspannungen etwa 1,5 Volt betragen, so haben die Speichertransistoren eine Kennlinie (A) gemäß Fig. 4, so daß kein Drainstrom (IM) fließt, selbst wenn eine Gate-Elektodenspannung von etwa 0,5 bis 1,0 Volt zugeführt wird. Infolgedessen beurteilt der Abfrageverstärker (20), da der Drainstrom (IM) kleiner als ein Abfragestrom (IAbfrage) ist, die Speichertransistoren im Zustand von "0" befindlich oder als normal.
Hat jeder der Speichertransistor (Q₁₁) eine in Fig. 4 dargestellte anormale Kennlinie (C) oder (D), ist also die Schwellenwertspannung des Speichertransistors negativ, so wird der Drainstrom in der Bitleitung (BL₁) größer als der Abfragestrom (IAbfrage) im Abfrageverstärker (20), da der Speichertransistor (Q₁₁) eingeschaltet ist, so daß der Speichertransistor im Zustand von "1" befindlich oder als anormal beurteilt wird.
Selbst wenn die Schwellenwertspannung nicht negativ ist, so wird die gleiche Wirkung erzeugt, wenn eine Anzahl von Speichertransistoren, deren Schwellenwertspannungen nicht höher als 0 bis 1,5 Volt sind, sich auf der gleichen Bitleitung befinden. Sind beispielsweise 1,24 Speichertransistoren in der gleichen Bitleitung eines 512 K EPROM miteinander verbunden, so daß ein ordnungsgemäßes Lesen über die Bitleitung nicht durchgeführt werden kann, wenn die Summe der elektrischen Ströme von einigen bis zu einer großen Anzahl von Speichertransistoren größer als der Abfragestrom (IAbfrage) ist, selbst wenn der Strom eines jeden Speichertransistors klein ist.
Wird das Prüf-Freigabesignal aktiviert, um eine Prüfung mit einer Toleranz durchzuführen, so kann die Empfindlichkeit des Abfrageverstärkers (20) vergrößert werden. Dabei wird die Empfindlichkeit verändert, so daß die Unterscheidung zwischen "1" und "0" mittels eines Prüfstroms (IPrüf) anstelle des gewöhnlichen Abfragestroms (IAbfrage) durchgeführt wird, um zwischen "1" und "0" zu unterscheiden. Auf diese Weise kann eine genauere Prüfung erfolgen.
Erfindungsgemäß ist, wie vorausgehend beschrieben, eine Schaltung zum Durchführen des Lesens eingebaut, während gleichzeitig eine, mehrere oder alle Wortleitungen auf etwa eine nicht-wählende Spannung gesetzt werden, um einen Prüfmodus zu liefern, so daß ein Halbleiterspeicher, der einen Speichertransistor mit einer niedrigen Schwellenwertspannung hat, mühelos im gelöschten Zustand desselben geprüft werden kann, während ein gleich wirksamer Test des Standes der Technik eine zeitaufwendige Wiederholung des Programmierens und Löschens erfordert.

Claims (9)

1. Verfahren zum Prüfen eines Halbleiterspeichers mit einer Anzahl nicht-flüchtiger Speichertransistoren, die in Zeilen und Spalten angeordnet sind und die jeweils eine Source-, eine Drain- und eine schwebende Gate-Elektrode aufweisen, bei dem die Gate-Elektroden aller Transistoren einer Zeile mit einer zugeordneten Wortleitung (WL) so verbunden sind, daß eine Zeile durch Anlegen einer ersten Spannung (V₁) an die entsprechende Wortleitung anwählbar ist und die übrigen Zeilen durch Anlegen einer zweiten Spannung (V₂) an die übrigen Wortleitungen nicht-anwähl­ bar sind, und bei dem die Drain-Elektroden aller Transistoren in einer Spalte mit einer zugeordneten Bit- Leitung (BL) so verbunden sind, daß jeweils eine der Spalten mit einem Abfrageverstärker (20) selektiv verbindbar ist, gekennzeichnet durch die folgenden Schritte:
Zuführen einer Prüfspannung (V₃), die zwischen der ersten Spannung und der zweiten Spannung liegt, an mindestens eine der Wortleitungen (WL) und
Abfragen des Stromes in mindestens einer der Bitleitungen (BL) zur Feststellung eines anormalen Speichertransistors aufgrund eines Stromes, der größer als ein vorgegebener Wert ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Prüfspannung (V₃) gleichzeitig allen Wortleitungen (WL) zugeführt wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Prüfspannung (V₃) um nicht mehr als eine Schwellwertspannung der Spei­ chertransistoren größer ist als die zweite Spannung (V₂).
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Prüfspannung (V₃) beträgt V₃=V₂+A (V₁-V₂),wobei A im Bereich von 0,1 bis 0,2 liegt.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Empfindlichkeit des Abfrageverstärkers (20) zur genaueren Prüfung erhöht wird.
6. Halbleiterspeicher, insbesondere zur Durchführrung des Verfahrens nach einem der Ansprüche 1 bis 5 mit einer Anzahl nicht-flüchtiger Speichertransistoren, die in Zeilen und Spalten angeordnet sind und die jeweils eine Source-, eine Drain- und eine schwebende Gate-Elektrode aufweisen,
bei dem die Gate-Elektroden aller Transistoren einer Zeile mit einer zugeordneten Wortleitung (WL) so verbunden sind, daß eine Zeile durch Anlegen einer ersten Spannung (V₁) an die entsprechende Wortleitung anwählbar ist und die übrigen Zeile durch Anlegen einer zweiten Spannung (V₂) an die übrigen Wortleitungen nicht-anwähl­ bar sind, und
bei dem die Drain-Elektroden aller Transistoren in einer Spalte mit einer zugeordneten Bit-Leitung (BL) so verbunden sind, daß jeweils eine der Spalten mit einem Abfrageverstärker (20) selektiv verbindbar ist,
gekennzeichnet durch
eine Vorspannungsschaltung (21), die eine Prüfspannung (V₃) bereitstellt, die zwischen der ersten Spannung (V₁) und der zweiten Spannung (V₂) liegt, und
mehrere Transistoren (Q₁-Qn), deren Anzahl der Zahl der den Zeilen zugeordneten Wortleitungen (WL) entspricht und die zum Anlegen der Prüfspannung (V₃) an die Gate- Elektroden der Speichertransistoren (Q₁₁-Qnm) aufgrund eines Freigabesignals mit der Vorspannungsschaltung (21) und jeweils einer Wortleitung (WL) verbunden sind.
7. Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß die mehreren Transistoren (Q₁-Qn) aufgrund des Freigabesignals die Prüfspannung (V₃) an alle Wortleitungen (WL) gleichzeitig anlegen.
8. Halbleiterspeicher nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die Prüfspannung (V₃) um weniger als eine Schwellwertspannung der Speichertransistoren größer ist als die zweite Spannung (V₂).
9. Halbleiterspeicher nach Anspruch 6, 7 oder 8, dadurch gekennzeichnet, daß die Prüfspannung (V₃) beträgt V₃=V₂+A(V₁-V₂),wobei A im Bereich von 0,1 bis 0,2 liegt.
DE19863637682 1985-11-13 1986-11-05 Prueffaehiger, nicht-fluechtiger halbleiterspeicher mit variablem schwellenwert Granted DE3637682A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60257096A JPS62114200A (ja) 1985-11-13 1985-11-13 半導体メモリ装置

Publications (2)

Publication Number Publication Date
DE3637682A1 DE3637682A1 (de) 1987-05-14
DE3637682C2 true DE3637682C2 (de) 1992-10-29

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ID=17301680

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