DE3643384A1

DE3643384A1 - Schaltung zum resynchronisieren von impulssignalen, insbesondere fuer die peripherie eines mikroprozessors

Info

Publication number: DE3643384A1
Application number: DE19863643384
Authority: DE
Inventors: Vittoria Masina
Original assignee: SGS Microelettronica SpA
Current assignee: STMicroelectronics SRL
Priority date: 1985-12-18
Filing date: 1986-12-18
Publication date: 1987-07-02
Anticipated expiration: 2006-12-19
Also published as: DE3643384C2; GB2185369A; IT1200896B; IT8523254A0; GB2185369B; FR2591776B1; US4811282A; GB8629610D0; FR2591776A1

Description

Die Erfindung bezieht sich auf eine Schaltung zum Resynchronisieren von zwischen einer aussendenden Einheit, insbesondere z. B. einem Mikroprozessor, und einer empfangenen Einheit, insbesondere z. B. einem Peripheriegerät, ausgetauschten Impulssignalen. Insbesondere ist eine solche Schaltung für die Einbeziehung in eine in integrierter Bauweise ausgeführte Peripherieeinheit bestimmt.

Für die Schnittstellenverbindung von Mikroprozessoren mit außenliegenden Einheiten ist die Verwendung von asynchronen Verbindungsschaltungen bekannt, welche als Peripherieeinheiten verwendet werden und die Aufgabe haben, zu unbestimmten Zeitpunkten von außen zufließende Impulssignale zu empfangen und diese asynchronen Signale mit dem Mikroprozessor zu synchronisieren bzw. sie so umzuwandeln, daß sie dem Mikroprozessor in Form von Impulsen zufließen, welche genau mit den Anstiegsflanken des Taktgebersignals des Mikroprozessors synchronisiert sind. Außerdem hat die asynchrone Verbindungsschaltung noch die weitere Aufgabe, vom Mikroprozessor erzeugte Synchronisiersignale an asynchrone Außeneinheiten zu übermitteln.

In anderen Fällen müssen die vom Mikroprozessor erzeugten Signale über eine synchrone Verbindungsleitung beispielsweise an einen anderen Mikroprozessor übermittelt und zu diesem Zweck anders synchronisert werden als sie von dem aussendenden Mikroprozessor zufließen. Zu diesem Zweck verwendet man Verbindungs- oder Schnittstellenschaltungen des synchronen Typs, wobei dann zwischen verschiedenen Taktsignalen zu unterscheiden ist, nämlich zwischen dem Haupt- Taktsignal des Mikroprozessors und dem der Verbindungs- oder Schnittstellenschaltung eigenen Taktsignal.

Die angeführten Impulssignale brauchen selbstverständlich nicht in einer einzigen Folge zufließen, es können vielmehr, wie dies sogar meist der Fall ist, parallele Gruppen solcher Signale vorliegen, beispielsweise in eienr achtfachen Gliederung, welche jeweils ein Informationsbyte darstellen und in ihrer Gesamtheit zu resynchronisieren sind. Zu diesem Zweck muß die Synchronisierschaltung offensichtlich in der Lage sein, sämtliche Signale der jeweiligen Gruppe gleichzeitig und parallel zu verarbeiten.

In der Durchführung ihrer synchronisierenden oder resynchronisierenden Funktion müssen derartige Schnittstellenschaltungen selbstverständlich die korrekte Erkennung der Signale gewährleisten, d. h. sie dürfen eine Signalgruppe oder Information weder ignorieren oder ausfallen lassen noch sie zwei- oder mehrmals verarbeiten und dadurch nicht existente Signale erzeugen. In Abwesenheit von geeigneten Gegenmaßnahmen im Rahmen der Schaltung können derartige Fehler durch Lesen der Signale im ersten Falle mit zu niedriger und im zweiten Falle mit zu hoher Frequenz auftreten.

Zur Beseitigung der vorstehend genannten Mängel verwendet man bisher Synchronisierschaltungen, welche für die Erkennung und Verarbeitung einer Information mehrere Phasen des Taktsignals benötigen, bevor sie für den Empfang einer folgenden Information bereit sind. Ferner müssen bekannte Synchronisierschaltungen, damit sie korrekt arbeiten, synchron mit dem Haupt-Taktsignal arbeiten. Schließlich besieren bekannte Synchronisierschaltungen gewöhnlich auf Funktionsprinzipien des analogen Typs, wodurch sich zuweilen gewisse Schwierigkeiten hinsichtlich ihrer Einbeziehung in im übrigen vollständig digitale integrierte Schaltungen ergeben.

Ein Ziel der Erfindung ist daher die Schaffung einer Synchronisier- oder Resynchronisierschaltung, welche vollständig auf der Basis der Digitaltechnik ausgeführt ist.

Ein weiteres Ziel ist die Schaffung einer Schaltung der genannten Art, welche mit einem vom Taktsignal des Mikroprozessors verschiedenen eigenen Taktsignal arbeiten kann.

Noch ein weiteres Ziel ist die Schaffung einer Schaltung der genannten Art, welche mit höheren Frequenz arbeiten kann als bekannte Synchronisierschaltungen.

Noch ein weiteres Ziel ist die Schaffung einer solchen Schaltung, welche einen weniger komplizierten Aufbau hat als bekannte Synchronsierschaltungen.

Bei einer Schaltung zum Synchronisieren eines Impulssignals oder einer Impulssignalinformation mit einem eigenen Taktsignal, insbesondere für die Peripherie eines Mikroprozessors, sind diese und andere sich aus der folgenden Beschreibung ergebende Ziele und Vorteile gemäß der Erfindung erreicht durch

a) einen Speicherkreis mit einem durch die zu synchronisierenden Signale gesteuerten Signaleingang, wenigstens einem Rückstelleingang und einem durch Ablegen eines Signals an den Signaleingang aktivierbaren Ausgang, welcher bis zum Anlegen eines Signals an den Rückstelleingang aktiviert bleibt, durch
b) einen Flip-Flop mit einem im Normalzustand nicht aktivierten Ausgang, welcher über eine erste Transfer-Torschaltung mit dem Eingang eines ersten Umkehrglieds verbunden ist, wobei der Abfall und der anschließende Wiederanstieg des Ausgangssignals des ersten Umkehrglieds ein erstes an seiner Endflanke synchronisiertes Signal darstellt, durch
c) einen durch das zu resynchronsierende Signal, das Ausgangssignal des ersten Umkehrglieds und das eigene Taktsignal gesteuerten Steuerkreis zum Erzeugen eines mit der Periodizität des eigenen Taktsignals pulsierenden Ausgangssignals, wobei der Ausgang des Steuerkreises während des Anliegens des zu resynchronisierenden Signals gesperrt ist und sein Ausgangssignal in einer NICHT-UND-Torschaltung mit dem Ausgangssignal der Speicherschaltung verknüpft wird, so daß der Ausgang des Flip-Flop beim Anliegen von Signalen an beiden Eingängen der NICHT-UND-Torschaltung umgeschaltet wird, durch
d) ein wenigstens durch den Ausgang des Flip-Flop und das eigene Taktsignal gesteuertes Steuerglied für die erste Transfer-Torschaltung zum Entsperren der ersten Transfer- Torschaltung nach Aktivierung des Ausgangs des Flip-Flop über eine zur Gewährleistung des wirksamen Umschaltens des Flip-Flop ausreichende Zeitspanne, wobei die Entsperrung der ersten Transfer-Torschaltung mit einer Flanke des eigenen Taktsignals terminiert ist, und durch
e) einen wenigstens durch das zu resynchronisierende Signal und durch das erste resynchronisierte Signal gesteuerten Rückstellkreis zum Rückstellen des Flip-Flop nach dem Abfall und vor dem anschließenden Wiederanstiegs des Ausgangssignals des ersten Umkehrglieds.

Im folgenden sind Ausführungsbeispiele erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild der Verbindung zwischen einem Mikroprozessor und einer Peripherieeinheit, in welcher die erfindungsgemäße Synchronisierschaltung bevorzugt anwendbar ist,

Fig. 2 ein Schaltbild einer Resynchronisierschaltung in einer bevorzugten Ausführungsform der Erfindung,

Fig. 3 eine grafische Darstellung der Wellenform von verschiedenen in der Schaltung nach Fig. 2 auftretenden Signalen.

Fig. 4 ein Schaltbild einer abgewandelten Ausführung eines in der Schaltung nach Fig. 2 verwendbaren Flip-Flop und

Fig. 5 ein Schaltbild eienr weiteren Abwandlung des Flip-Flop nach Fig. 4.

Da in Schaltungen der hier in Rede stehenden Art gewöhnlich positive und negative, d. h. invertierte Formen eines und desselben Signals oder tiefe Ruhesignale und hohe Ruhesignale auftreten, sind negative Signalformen bzw. tiefe Ruhesignale nachstehend mit einem Sternchen gekennzeichnet. Ferner sei der Einfachheit halber vorausgesetzt, daß ein Signal im nicht aktivierten Zustand den Wert 0 (gleich Massespannung) und im aktivierten Zustand den Wert 1 (mit einer im wesentlichen der Speisespannung entsprechenden Spannung) hat, wobei dieselben Prinzipien selbstverständlich auch für die gegenteilige Voraussetzung gültig sind.

Fig. 1 zeigt eine typische Situation, in welcher das Problem auftritt, auf dessen Lösung die Erfindung gerichtet ist. Ein eine aussendende Einheit darstellender Mikroprozessor 10 übermittelt an eine etwa durch eine Peripherie- oder Schnittstelleneinheit dargestellte empfangene Einheit 12 einen Steuerimpuls WR* oder ein Entsperrsignal zum Aktivieren der empfangenen Einheit für den Empfang von an sie addressierten Daten über einen Datenbus 14. Da der das Signal WR* führende Leiter sowie der Datenbus gewöhnlich an mehreren Peripherieeinheiten wie Speicher, Sichtanzeigen usw. angeschlossen sind, übermittelt der Mikroprozessor 10 gleichzeitig ein Peripherie-Ansteuersignal CS* (chip-select), wobei dann die beiden Signale gewöhnlich in einer NICHT- ODER-Torschaltung miteinander verknüpft werden, so daß sich ein einziges Entsperrsignal oder Schwellensignal WSTR ergibt.

Die Funktionen der aussendenden Einheit sind durch ein Taktsignal CK _M gesteuert, während die Peripherieeinheit 12 durch ein Taktsignal CK gesteuert ist. In vielen Fällen ist das Taktsignal der Peripherieeinheit gleich dem der aussendenden Einheit, gewöhnlich sind die beiden Taktsignale jedoch voneinander verschieden. Die Erfindung richtet sich insbesondere auf den letzteren Fall, kann jedoch auch selbstverständlich im Falle eines einheitlichen Taktsignals Anwendung finden. Der mit dem Taktsignal des Mikroprozessors synchronisierte Impuls WSTR stellt dabei das mit dem Taktsignal der Peripherieeinheit zu synchronisierende Signal dar. Eine solche Resynchronisierung besteht dabei darin, das aus Sicht der Peripherieeinheit asnychrone Ausgangssignal WSTR unabhängig von seiner ursprünglichen Dauer in einen Impuls von einer wenigstens eienr Periode des Taktsignals entsprechenden, bestimmten Dauer umzuwandeln, so daß wenigstens die Anstiegs- oder die Abstiegsflanke desselben mit einem auf den Beginn des Signals folgenden Übergang des Taktsignals verknüpft ist.

In einem entgegengesetzten (in der Zeichnung nicht dargestellten) Analogfall übermittelt der Mikroprozessor 10 ein Abrufsignal RD* für den Abruf von in einem Speicher der Peripherieeinheit gespeicherten Daten über den Datenbus.

In diesem Zusammenhang kann der Ausdruck "Daten" beispielsweise auch ein Befehlswort beinhalten, welches übermittelt wird, um etwa innere Funktionen der Peripherieeinheit zu steuern oder einen Vorgang an der Peripherie auszulösen.

Unter Bezugnahme auf Fig. 2 ist im folgenden eine bevorzugte Ausführungsform der erfindungsgemäßen Synchronisier- oder Resynchronisierschaltung beschrieben, wobei die Verwendung einer solchen Schaltung in Verbindung mit einer Peripherieeinheit in einer der in Fig. 1 Dargestellten entsprechenden Anordnung angenommen sei.

In der bevorzugten Ausführungsform der Erfindung weist eine Synchronisierschaltung an erster Stelle einen Speicherkreis auf, welcher im wesentlichen aus zwei NICHT- ODER-Torschaltungen 20, 22, einer ODER-Torschaltung 24 und einem aus vier Transfer-Torschaltungen T 1, T 2, T 3und T 4 gebildeten bistabilen Schaltkreis 26 gebildet ist. Das zu resynchronisierende Impulssignal WSTR, z. B. das in Fig. 1 dargestellte Schwellensignal, liegt an jeweils einem Eingang der beiden NICHT-ODER-Torschaltungen 20, 22, deren Ausgangssignale die ODER-Torschaltung 24 speisen. Die Transfer- Torschaltungen T 1, T 2, T 3 und T 4 sind paarweise in Reihe zwischen einer Spannungsquelle V _cc und Masse geschaltet. Die Transfer-Torschaltung T 1 ist mit dem Ausgangssignal der ODER-Torschaltung 24 gespeist, während die in Reihe damit liegende Transfer-Torschaltung T 2 sowie die Transfer-Torschaltung T 4 des anderen Paares mit dem zu resynchronsierenden Eingangssignals WSTR gespeist sind. Die Transfer-Torschaltung T 3 ist mit dem Verbindungspunkt der beiden Transfer-Torschaltungen T 1 und T 2 des ersten Paares verbunden, und am Verbindungspunkt zwischen T 3 und T 4 erscheint ein Ausgangssignal WM, welches als Eingangssignal an einem zweiten Eingang der NICHT-ODER-Torschaltung 20 liegt. Vorzugsweise liegt die Steuerelektrode der Transfer-Torschaltung T 3 über einen Kondensator C 1 an Masse. Ein entsprechender Kondensator C 2 liegt zwischen dem Ausgang des Schaltkreises und Masse.

Das Ausgangssignal WM des bistabilen Schaltkreises 26 ist an einen Eingang der NICHT-ODER-Torschaltung 20 zurückgeführt und liegt außerdem an einem der beiden Eingänge einer NICHT-UND-Torschaltung 28, dessen Ausgangssignal WY* einen Flip-Flop 30 steuert, welcher in herkömmlicher Weise aus zwei einander entgegengesetzt angeordneten Umschaltgliedern gebildet ist. An einem Ausgang WY des Flip-Flop 30 liegen die nach Art einer ODER-Torschaltung (wired OR) miteinander verknüpften Ausgänge einer NICHT-UBD-Torschaltung 32 und zweier Umkehrglieder 34, 36, welche zu einem nachstehend beschriebenen Rückstellkreis des Flip-Flop 30 gehören.

Der genannte Ausgang WY des Flip-Flop 30 ist über eine Transfer-Torschaltung 40 an ein Umkehrglied 42 gelegt, dessen Ausgangssignal WS 1* über eine weitere Transfer-Torschaltung 43 an den Eingang eines weiteren Umkehrgliedes 44 gelegt ist. Das Ausgangssignal WS 2 des Umkehrglieds 44 wird vorzugsweise in einem weiteren Umkehrglied 46 nochmals umgekehrt, so daß man die negative Form WS 2* dieses Signals erhält. Wie man im folgenden erkennen wird, stellen die Signale WS 1* und in einer noch weiter perfektionierten Weise die Signale WS 2 und WS 2* das mit dem eigenen Taktsignal synchronsiert Ursprungssignal dar.

Das Signal WS 1* liegt außerdem an einem weiteren Umkehrglied 47, dessen Ausgangssignal eine NICHT-ODER-Torschaltung 48 speist, an deren weiteren Eingängen das Ursprungssignal WSTR und die negative Form CK* des der Einheit, mit welcher die Synchronisierschaltung zusammenwirkt, zugeordneten Taktsignals CK liegen. Der Ausgang SET der NICHT- ODER-Torschaltung 48 liegt am zweiten Eingang der vorstehend genannten NICHT-UND-Torschaltung 28.

Für die Steuerung der Transfer-Torschaltung 40 enthält die Synchronisierschaltung ein durch das Signal WY gesteuertes Umkehrglied 50 zum Erzeugen der negativen Form NWY desselben (welches sich im Zusammenhang der Beschreibung durch eine geringfügige Verzögerung von WY* unterscheidet und, wie im folgenden erläutert, für die Funktion der Schaltung eine bestimmte Rolle spielt), und ein weiteres Umkehrglied 52 für die erneute Umkehrung des Signals NWY und die Erzeugung eines Eingangssignals für eine NICHT-ODER-Torschaltung 54, an deren anderen Eingang das vorstehend erwähnte negative Taktsignal CK* liegt. An einem dritten Eingang der NICHT-ODER-Torschaltung 54 liegt das Signal WY*.

Das Ausgangssignal XOR der NICHT-ODER-Torschaltung 54 liegt an einem Eingang einer weiteren NICHT-ODER-Torschaltung 56, welche außerdem mit dem vorstehend erwähnten Signal SET sowie mit dem Taktsignal CK in nicht invertierter Form gespeist ist. Das Ausgangssignal ϕ CK der NICHT-ODER-Torschaltung 56 stellt eine leicht modifizierte Form des Taktsignals CK* dar und ist als Steuersignal an die Transfer- Torschaltung 40 gelegt. Vorzugsweise liegt das Signal ϕ CK außerdem an einem vierten Eingang der NICHT-ODER-Torschaltung 48, welche das vorstehend erwähnte Signal SET erzeugt.

Die Transfer-Torschaltung 43 ist dagegen unmittelbar durch das Taktsignal CK gesteuert.

Die NICHT-UND-Torschaltung 32 ist durch die beiden Signale WSTR und NWY gesteuert, während das Umkehrglied 34 über eine NICHT-ODER-Torschaltung 58 gesteuert ist, an deren Eingängen die Signale WM, WS 2* und CK* liegen. Das Umkehrglied 36 schließlich ist über eine NICHT-ODER-Torschaltung 60 gesteuert, an deren Eingängen die Signale WS 1*. WS 2* und CK* liegen.

Wie man schließlich noch in Fig. 2 erkennt, ist die NICHT- ODER-Torschaltung 22 am Eingang des Speicherkreises mit dem ursprünglichen Eingangssignal WSTR sowie außerdem mit den Signalen NWY, XOR, SET und CK gespeist.

Die Wirkungsweise der vorstehend in einer bevorzugten Ausführungsform der Erfindung beschriebenen Synchronisierschaltung sei nun anhand der grafischen Darstellung von Fig. 3 erläutert.

Dabei sei die Schaltung zunächst in ihrem Ruhezustand betrachtet, in welchem WSTR = WM = 0. In diesem Ruhezustand ist außerdem WY = 0, NWY = 1, WS 1* = WS 2* = 1 und WS 2 = 0, wie bei Verfolgung des Weges der verschiedenen Signale zu erkennen ist. Der Ausgang der Torschaltung 20 und damit auch der Ausgang der Torschaltung 24 ist "hoch". Das Signal SET schwingt mit der Frequenz des Taktsignals, wobei jedoch WM "tief" und daher WY* "hoch" und dementsprechend WY "tief" ist. Durch das Anliegen des in diesem Zustand "hohen" Signals WY* am Eingang der NICHT-ODER-Torschaltung 54 ist das Signal XOR "tief". In Abwesenheit von äußeren Einflüssen können die beschriebenen Zustände der verschiendenen Signale daher nur stabil bleiben.

Wird in diesem Zustand das zu resynchronisierende Signal WSTR angelegt, so ist zu erkennen, daß beim Erscheinen seiner Anstiegsflanken die Torschaltung 22 ihren Zustand nicht ändert (NWY = 1), während der bisher "hohe" Ausgang der NICHT-ODER-Torschaltung 20 und damit auch der Ausgang der ODER-Torschaltung 24 "tief" wird. Gleichzeitig wird das Signal WSTR auch direkt an die Transfer-Torschaltung T 4 gelegt, wodurch WM = 1 wird. Wegen der Rückkoppelung des Signals WM zum Eingang der Torschaltung 20 wird dieser neue Zustand auch nach Verschwinden des Signals WSTR stabil gehalten, solange keine weiteren Signale an die Torschaltungen 20 und 22 gelegt werden. Der aus den Gliedern 20, 22, 24 und 26 gebildete Schaltkreis stellt somit einen Speicherkreis dar, welcher die Wirkung des Erscheinens des Signals WSTR unabhängig von dessen Dauer verlängert. Der Zeitpunkt des Erscheinens der Anstiegsflanke des im Hinblick auf das schaltungseigene Taktsignal CK als asynchron angenommen Signals WSTR spielt in bezug auf den Speicherkreis keine Rolle, da für dessen Funktion das Taktsignal CK ohne Einfluß ist.

Durch das Erscheinen der Ansteigsflanke des auch an die NICHT-ODER-Torschaltung 48 gelegten Signals WSTR wird das bis dahin mit der Frequenz des Taktsignals CK pulsierende Signal SET auf Null zurückgestellt. Daher tritt im Zustand der Nicht-UND-Torschaltung 28 ungeachtet des Vorhandenseins des "hohen" Signals WM keine Änderung ein, und die Signale, WY und WY* sowie allgemein der Zustand des ausgangsseitigen Elemente der Schaltung, insbesondere der Signale WS 1 und WS 2 und ihrer Umkehrwerte, bleiben ebenfalls unverändert, d. h. WY = WS 2 = 0 und WY* = WS 1* = 1.

Fällt nun das mit dem Taktsignal der aussendenden Einheit synchronisierte und daher in bezug auf das Taktsignal CK der in Fig. 2 gezeigten Schaltung asynchrone Signal WSTR auf Null ab, so bleibt das Signal WM, wie bereits erwähnt, "hoch", während das Signal SET erneut mit der ihm durch die Signale CK* und ϕ CK erteilten Frequenz zu pulsieren beginnt, solange das Signal WM noch vorhanden ist. Daraus ergibt sich, daß nun auch die Signale WY* und WY ihren Zustand ändern können. Da das Abfallen des Signals WSTR zu einem unbestimmten Zeitpunkt erfolgen kann, ist der erste Impuls des nun wieder erscheinenden Signals SET, welches in praxi ein modifiziertes Taktsignal darstellt, nicht zuverlässig verwendbar. Falls der Abfall des Signals WSTR auf Null während des Intervalls zwischen zwei Impulsen des Taktsignals erfolgt, wird der erste Impuls des Signals SET zwar korrekt geformt, findet der Übergang jedoch während eines Impulses des Taktsignals CK statt, dann wird der erste Impuls des Signals SET in nicht vorhersehbarer Weise verkürzt, so daß er gegebenenfalls für die Umschaltung des Flip-Flop 30 nicht ausreicht.

Gelingt die Umschaltung des Flip-Flop somit nicht mit dem erste Impuls des Signals SET, so gelingt sie in jedem Fall mit dem zweiten. Spätestens nach etwas mehr als der Dauer eines Impulses des Signals SET nach dem Abfallen des Signals WSTR wird das Signal WY mit Sicherheit "hoch", sowie auch das Signal NWY*, welches ihm mit einer kurzen Verzögerung folgt. Dadurch wird das Signal X=R unabhängig vom Augenblickszustand des am Eingang der NICHT-ODER-Torschaltung 54 liegenden umgekehrten Taktsignals CK* "tief", so daß das Signal ϕ CK "hoch" wird und die Transfer-Torschaltung 40 während der Nullintervalle der Signale CK und SET entsperrt. Aufgrund der beim Durchgang durch die Umkehrglieder 50, 52 und die NICHT-ODER-Torschaltungen 54, 56 eintretenden Verzögerung tritt dieser Zustand erst ein, nachdem das Umschalten des Flip-Flop 30 mit Sicherheit erfolgt ist. Eine dabei gegebenenfalls auftretende, vom Signal WY unabhängige kurzzeitige Schwankung des Signals WY* kann allenfalls zu eienr "Spitze" des Signals XOR führen, welche die Transfer-Torschaltung 40 kurzzeitig sperren kann, ohne dabei die ausgangsseitigen Teile der Schaltung nennenswert zu beeinflussen.

Das nunmehr aktivierte Signal WY wird nun an den Eingang des Umkehrglieds 42 gelegt, so daß dessen normalerweise "hohes" Ausgangssignal WS 1* nun "tief" wird. Der Augenblick des Abfallens des Signals WS 1* auf Null ist nicht vorhersehbar, da dieses vom Augenblick der Umschaltung des Flip-Flop 30 abhängig ist und dieser als synchron in bezug auf das Taktsignal CK angenommen werden kann. Bei der nächsten Ansteuerung der Transfer-Torschaltung 40 wird das Signal WS 1* daher wieder "hoch", wobei seine Anstiegsflanke genau mit einer Abstiegsflanke des Signals ϕ CK zusammenfällt. Das Signal WS 1* hat dann somit eine mit dem eigenen Taktsignal der Schaltung synchronisierte Anstiegsflanke. Die durch das Taktsignal CK gesteuerte Transfer-Torschaltung 43 hat nun die Aufgabe, die Entstehung eines genau mit dem Taktsignal CK synchronisierten Impulses zu steuern, wobei sowohl die Anstiegs- als auch die Abstiegsflanke dieses Signals mit dem Taktsignal synchronisiert und durch eine Periode voneinander getrennt sind. Das Umkehrglied 46 erfüllt dann die alleinige Aufgabe, auch den negativen Wert WS 2* dieses Impulses zu bilden. Die beiden Signale WS 2 und WS 2* sind somit vollständig synchronisiert, wobei das eine den Kehrwert des jeweils anderen darstellt.

Der Wiederanstieg des Signals WS 1* führt außerdem zum Verschwinden des Ausgangssignals des Umkehrglieds 47 am Eingang der Torschaltung 48. Dadurch beginnt das Signal SET erneut zu pulsieren und gelangt in den vor dem Erscheinen des Signals WSTR vorliegenden Zustand.

Nach der Erzeugung der synchronisierten Signale WS 1* und WS 2* führt das Erscheinen von "hohen" Signalen an den Eingängen der Umkehrglieder 34 und 36 zum Abfallen von deren Ausgangssignalen, während das Ausgangssignal der NICHT- UND-Torschaltung 32 bereits beim Verschwinden des Signals WSTR auf Null abgefallen ist. Dies führt zum Zurückschalten des Flip-Flop 30, wodurch das Signal WY erneut "tief" wird. Das Signal NWY wird "hoch" und bewirkt den Wiederanstieg des an der NICHT-ODER-Torschaltung 22 erscheinenden Signals, welches über die ODER-Torschaltung 24 den Schaltkreis 26 in den ursprünglichen Zustand zurückstellt, in welchem WM = 0. Die anschließende Rückstellung der Signale WS 1*, WS 2 und WS 2* auf den anfänglichen Zustand ändert dann weiter nicht, am Zustand der Schaltung.

Die gesamte Schaltung befindet sich damit wieder im anfänglichen Zustand und ist bereit für den Empfang eines weiteren Signals WSTR.

Aus Gründen der Redundanz liegen an der NICHT-ODER-Torschaltung 22 neben dem theoretisch als einzigem für das korrekte Funktionieren wirklich notwendigen Signal NWY außerdem die Signale CK, SET und XOR, welche die alleinige Aufgabe erfüllen, die Funktionen der Schaltung vor gegebenenfalls durch Störungen od. dergl. hervorgerufenen vorübergehenden Schwankungen zu schützen.

Aus der vorstehenden Beschreibung ist somit zu erkennen, wie das zu einem unbestimmten Zeitpunkt erscheinenden ursprüngliche Signal WSTR zur Erzeugung von synchronisierten Impulsen WS 1*, WS 2, WS 2* führt. Der gesamte Vorgang spielt sich in etwas mehr als einer Periode des Taktsignals CK ab, worauf die Schaltung dann zum Resynchronisieren von weiteren Signalen bereit ist. Die zulässige Höchstfrequenz des Signals WSTR kann daher bei großer Sicherheit gleich der Hälfte der Frequenz des Taktsignals sein.

Wie man aus der Beschreibung ferner erkennt, ist die Schaltung vollständig in Digitaltechnik ausgeführt. Aspekte der Analogtechnik kommen allein bei der Umschaltung des Flip-Flop 30 zur Anwendung, ohne sich dabei auf weitere Funktionen auszuwirken, da das analoge Ansprechen des Flip-Flop 30 keinerlei Auswirkungen auf die Funktionen der Schaltung hat, es sei denn eine geringfügige Beschleunigung über eine eine Periode des Taktsignals nicht übersteigende Zeitspanne.

Fig. 4 zeigt eine aufwendigere Ausführungsform eines anstelle des Flip-Flop 30 in Fig. 2 verwendbaren Flip-Flop, welches ein schnelleres Umschalten ermöglicht und insgesamt ein besseres Betriebsverhalten gewährleist. Anstelle der beiden in Fig. 2 gezeigten Umkehrgliedern weist das Flip-Flop 30′ eine NICHT-UND-Torschaltung 70 und eine spiegelbildlich mit dieser verbundenen NICHT-UND-Torschaltung 72 auf, an deren Ausgängen die Signale WY* bzw. WY erscheinen. An einem Eingang der NICHT-UND-Torschaltung 70 liegt das Signal NWY*, welches ein geringfügiges verzögertes Gegenstück des Signals WY darstellt und die Impulse des Signals SET prüft, so daß nur die stärksten oder sichersten Impulse wirksam werden können.

Der zweite Eingang der NICHT-UND-Torschaltung 72 ist durch eine weitere NICHT-UND-Torschaltung 74 gespeist, welche ihrerseits mit den in Fig. 28 die Torschaltung 28 speisenden Signalen WM und SET gespeist ist. Dies hat die Wirkung einer Beschleunigung oder Vorverlegung des Signals SET und damit eines schnelleren Umschaltens des Flip-Flop.

Fig. 5 zeigt eine weitere Verbesserung des in Fig. 4 dargestellten Flip-Flop. Dabei hat das Flip-Flop im wesentlichen den gleichen Aufbau wie in Fig. 4, wobei hier die NICHT-UND-Torschaltung 70′ jedoch in Kaskadenschaltung mit einer weiteren NICHT-ODER-Torschaltung 71′ verbunden ist. Der zweite Eingang der NICHT-ODER-Torschaltung 71 ist mit dem Ausgang einer UND-Torschaltung 28′ verbunden, welche die NICHT-UND-Torschaltung 28 in Fig. 2 ersetzt und wie diese mit den Signalen WM und SET gespeist ist.

Die andere Seite des in Fig. 5 gezeigten Flip-Flop weist wiederum die in Fig. 4 dargestellten NICHT-UND-Torschaltungen 72 und 74 auf, wobei mit der Torschaltung 72 eine ODER-geschaltete ("wired-OR" NICHT-UND-Torschaltung 76 verbunden ist, an deren Eingängen das Signal NWY und das Ausgangssignal der vorstehend erwähnten NICHT-UND-Torschaltung 74 liegen. Das Vorhandensein des zuletzt genannten Elements erfüllt die Aufgabe, das Signal WY auf Null zu halten, solange das Signal SET nicht vorliegt.

Die in die Schaltungsanordnungen nach Fig. 4 und 5 eingeführten Verbesserungen und Erweiterungen sind voneinander unabhängig und können sowohl für sich als auch in Kombination miteinander verwednet werden.

In der vorstehend beschriebenen Schaltung sowie deren in Fig, 4 und 5 gezeigten Abwandlungen sind die üblichen Redudanzen und Sicherheitsvorkehrungen vorgesehen, um ein korrektes Funktionieren auch in Gegenwart von durch Fehler an Schaltungselementen oder äußeren Einflüsse hervorgerufenen Störungen zu gewährleisten. Diese Redundanzen und Sicherheitsvorkehrungen sind weitgehend auf empirische Erwägungen gestützt und zur Verwirklichung des Erfindungsgedankens nicht unbedingt notwendig. So können in der beschriebenen bevorzugten Ausführungsform der erfindungsgemäßen Schaltung zajlreiche Verbindungen und Elemente weggelassen werden, beispielsweise die Kondensatoren C 1 und C 2 sowie verschiedene Eingänge einiger Torschaltungen, ohne damit den Rahmen der Erfindung zu verlassen. Ebenso kann die Form gewisser Elemente abgewandelt werden, beispielsweise die Ausführungsform des Speicherkreises. Schließlich ist es offensichtlich, daß, obgleich in der vorstehenden Beschreibung stets von logisch positiv definierten Signalen die Rede war, die gesamte Schaltung auch für die Verarbeitung von logisch negativ definierten Signalen umgewandelt werden kann, ohne damit den Rahmen der Erfindung zu verlassen.

Claims

1 Schaltung zum Resynchronisieren eines Impulssignal oder einer aus Impulsen zusammengesetzten Information mit einem geeigneten Taktsignal, insbesondere für die Peripherie eines Mikroprozessors, gekennzeichnet durch,

a) einen Speicherkreis (20, 22, 24, 26) mit einem mit dem zu resynchronisierenden Signal (WSTR) gespeisten Signaleingang, wenigstens einem Rückstelleingang und einem Ausgang (WM), welcher durch Anlegen eines Signals an den Signaleingang aktivierbar ist und bis zum Anlegen eines Signals an den Rückstelleingang aktiviert bleibt, durch
b) einen Flip-Flop (30) mit einem normalerweise aktivierten Ausgang (WY*) und einem normalerweise nicht aktivierten Ausgang (WY), welcher über eine erste Transfer-Torschaltung (40) mit dem Eingang eines ersten Umkehrglieds (42) verbindbar ist, wobei der Abfall und der anschließende Wiederanstieg des Ausgangssignals des ersten Umkehrgliedes ein ausgangsseitiges erstes resynchronisiertes Signal darstellen, durch
c) einen durch das zu resynchronisierende Signal, das Ausgangssignal des ersten Umkehrglieds und das eigene Taktsignal gesteuerten Steuerkreis (47, 48) zum Erzeugen eines mit der Periodizität des eigenen Taktsignals pulsiernden Ausgangssignals (SET), wobei der Ausgang während des Anliegens des zu resynchronisierenden Signals gesperrt ist und das Ausgangssignal des Steuerkreises in einer NICHT-UND- Torschaltung (28) mit dem Ausgangssignal der Speicherschaltung verknüpft wird, so daß der normalerweise aktivierte Ausgang (WY*) des Flip-Flop beim Anliegen von Signalen an beiden Eingängen der NICHT-UND-Torschaltung umgeschaltet wird und der Rückstelleingang der Speicherschaltung durch das Umschalten des Flip-Flop angesteuert wird, durch
d) ein wenigstens durch den normalerweise nicht aktivierten Ausgang des Flip-Flop und das eigene Taktsignal gesteuertes Steuerglied (50, 52, 54, 56) für die erste Transfer- Torschaltung zum Entsperren der ersten Torschaltung nach Aktivierung des normalerweise nicht aktivierten Ausgangs des Flip-Flop über eine zur Gewährleistung des wirksamen Umschaltens des Flip-Flop ausreichende Zeitspanne, wobei die Entsperrung der ersten Transfer-Torschaltung mit einer Flanke des eigenen Taktsignals terminiert ist, und durch
e) einen wenigstens durch das Ausgangssignal des Speicherkreises und das erste resynchronisierte Signal gesteuerten Rückstellkreis (32, 34, 36, 58, 60) zum Rückstellen des Flip-Flop nach dem Abfall und vor dem erneuten Wiederanstieg des Ausgangssignals des ersten Umkehrglieds.

2. Resynchronisierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß sie ein über eine durch das eigene Taktsignal gesteuerte zweite Transfer-Torschaltung (43) mit dem ersten Umkehrglied verbindbares zweites Umkehrglied (44) zum Erzeugen eines weiteren resynchronisierten Impulssignals (WS 2) aufweist, dessen beide Flanken mit entsprechenden Flanken des eigenene Taktsignals synchronisiert sind.

3. Resynchronisierschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Steuerkreis für die erste Transfer-Torschaltung ein Paar in Kaskade geschalteter Umkehrglieder (50, 52), deren Eingang mit dem normalerweise nicht aktivierten Eingang des Flip-Flop verbunden ist, eine erste mit dem Ausgangssignal des Paares Umkehrglieder und dem Kehrwert des eigenen Taktsignals gesteuerte NICHT-ODER-Torschaltung (54) und eine mit dem Ausgangssignal der ersten NICHT-ODER-Torschaltung sowie mit dem Ausgangssignal der Steuerschaltung gespeiste zweite NICHT-ODER-Torschaltung (56) aufweist, wobei das Ausgangssignal der zweiten NICHT-ODER-Torschaltung das Steuersignal für die erste Transfer-Torschaltung darstellt.

4. Resynchronisierschaltung nach Anspruch 3, dadurch gekennzeichnet, daß an einen Eingang der ersten NICHT-ODER-Torschaltung außerdem das Ausgangssignal der NICHT-UND-Torschaltung angelegt ist.

5. Resynchronisierschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Rückstellkreis für den Flip-Flop eine mit einem der resynchronisierten Signale, dem Ausgangssignal des Speicherkreises und dem Kehrwert des eigenen Taktsignals gespeiste dritte NICHT-ODER-Torschaltung (58) und ein mit dem Ausgangssignal derselben gespeistes drittes Umkehrglied (34) aufweist.

6. Resynchronisierschaltung nach Anspruch 5, dadurch gekennzeichnet, daß der Rückstellkreis außerdem eine NICHT-UND-Torschaltung (32) aufweist, welche in ODER-Schaltung mit dem Ausgang des dritten Umkehrgliedes verbunden und mit dem zu resynchronisierenden Signal und mit dem Ausgangssignal des ersten Umkehrgliedes des Paars der in Kaskade geschalteten Umkehrglieder gespeist ist.

7. Resynchronisierschaltung nach Anspruch 5 oder 6 in Verbindung mit Anspruch 2, dadurch gekennzeichnet, daß der Rückstellkreis außerdem eine mit den Ausgangssignalen des ersten und des zweiten Umkehrgliedes sowie mit dem Kehrwert des Taktsignals gespeiste vierte NICHT- ODER-Toschaltung (60) und ein mit dem Ausgangssignal derselben gespeistes viertes Umkehrglied (36) aufweist, dessen Ausgang in ODER-Schaltung mit dem Qusgang des dritten Umkehrglieds verbunden ist.

8. Resynchronisierschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Steuerkreis eine mit dem zu resynchronisierenden Signal und dem Kehrwert des Taktsignals gespeiste fünfte NICHT- ODER-Torschaltung (48) und ein mit dem ersten resynchronisierten Signal gespeistes Umkehrglied (47) aufweist, dessen Ausgangssignal an einem Eingang der fünften NICHT- ODER-Torschaltung liegt.

9. Resynchronisierschaltung nach Anspruch 8 in Verbindung mit Anspruch 3, dadurch gekennzeichnet, daß die fünfte NICHT-ODER-Torschaltung außerdem durch das Ausgangssignal der zweiten NICHT-ODER-Torschaltung gesteuert ist.

10. Resynchronisierschaltung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der Speicherkreis

a) eine bistabile Schaltung (26), deren Ausgang den Ausgang des Speicherkreises darstellt und welche einen durch das zu resynchronisierende Signal gesteuerten Umschalteingang (T 1) und einen Rückstelleingang (T 2) hat, und
b) eine mit dem zu resynchronisierenden Signal, dem Kehrwert des normalerweise nicht aktivierten Ausgangssignals des Flip-Flop und dem Ausgangssignal der bistabilen Schaltung gespeiste logische Schaltung (20, 22, 24) aufweist, welche bei gleichzeitigem Vorliegen des Ausgangssignals des Speicherkreises und des Kehrwerts des normalerweise nicht aktivierten Ausgangssignals des Flip-Flop in Abwesenheit eines zu resynchronisierenden Signals am Umschalteingang den Rückstelleingang der bistabilen Schaltung ansteuert, um den Ausgangszustand wiederherzustellen.

11. Resynchronisierschaltung nach Anspruch 10, dadurch gekennzeichnet, daß die logische Schaltung eine mit dem zu resynchronisierenden Signal und dem Ausgangssignal der bistabilen Schaltung gespeiste sechste NICHT-ODER-Torschaltung (20), eine wenigstens mit dem zu resynchronisierenden Signal und dem Kehrwert des normalerweise nicht aktivierten Ausgangssignals des Flip-Flop gespeiste siebte NICHT-ODER-Torschaltung (22) und eine mit den Ausgangssignalen der sechsten und siebten NICHT- ODER-Torschaltung gespeiste ODER-Torschaltung (24) aufweist, deren Ausgänge mit dem Rückstelleingang der bistabilen Schaltung verbunden ist.

12. Resynchronisierschaltung nach Anspruch 11 in Verbindung mit Anspruch 3, dadurch gekennzeichnet, daß der Kehrwert des normalerweise nicht aktivierten Ausgangssignals des Flip-Flop durch das Ausganssignal des ersten der beiden zum Steuerkreis der ersten Transfer-Torschaltung gehörigen Umkehrglieder dargestellt ist.

13. Resynchronisierschaltung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß die siegte NICHT-ODER-Torschaltung außerdem mit

a) dem Taktsignal,
b) dem Ausgangssignal der ersten NICHT-ODER-Torschaltung und/oder
c) dem Ausgangssignal des Steuerkreises gespeist ist.

14. Resynchronisierschaltung nach einem der Ansprüche 3 bis 13, dadurch gekennzeichnet, daß das Flip-Flop außerdem einen ersten Entsperreingang hat, welcher mit dem Ausgangssignal des die erste NICHT-ODER-Torschaltung steuernden Paares Umkehrglieder gespeist ist, so daß das Umschalten des normalerweise aktivierten Ausgangs des Flip-Flop allein während der Ansteuerung des ersten Entsperreingangs möglich ist.

15. Resynchronisierschaltung nach einem der Ansprüche 3 bis 13, dadurch gekennzeichnet, daß das Flip-Flop einen zweiten Entsperreingang hat, welcher durch das Ausgangssignal einer zusätzlichen NICHT-UND- Torschaltung (74) gesteuert ist, welche ihrerseits mit dem Ausgangssignal des Speicherkreises und dem Ausgangssignal des Steuerkreises gespeist ist, so daß das Umschalten des normalerweise nicht aktivierten Ausgangs des Flip- Flop allein bei Vorliegen der beiden genannten Signale an den Eingängen der NICHT-UND-Torschaltung möglich ist.

16. Resynchronisierschaltung nach Anspruch 15, dadurch gekennzeichnet, daß sie eine mit dem Ausgangssignal der zusätzlichen NICHT-UND-Torschaltung und mit einem durch Umkehrung des normalerweise nicht aktivierten Ausgangssignals des Flip-Flop erhaltenen Signal gespeiste weitere NICHT-UND-Torschaltung (76) aufweist, deren Ausgang in ODER-Schaltung mit dem normalerweise nicht aktivierten Ausgang des Flip-Flop verbunden ist.

17. Resynchronisierschaltung nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, daß sie in positivier Logik ausgeführt ist.

18. Resynchronisierschaltung nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, daß sie in eine Schnittstelleneinheit für einen Mikroprozessor einbezogen ist.

19. Resynchronisierschaltung nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, daß sie in eine integrierte Schaltung einbezogen ist.