DE3903496A1 - Speicherbaustein - Google Patents

Speicherbaustein

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Description

Die Erfindung betrifft einen permanenten Speicherbau­ stein wie etwa einen E2PROM mit einer Fehlererfassungs- und -korrekturfunktion.
Das Blockschaltbild von Fig. 1 zeigt den Aufbau eines kon­ ventionellen E2PROM mit einem Fehlererfassungs- und -kor­ rekturkreis. Das E2PROM ist als Speicherabschnitt in einem Mikrocomputer enthalten. Es sei angenommen, daß ein Ver­ fahren zur Erfassung und Korrektur eines Fehlers einen erweiterten Hammingcode verwendet, der die Einzelfehler­ korrektur und die Doppelfehlererfassung ermöglicht. Wie Fig. 1 zeigt, besteht eine Speichereinrichtung aus einer E2PROM-Speicherelementmatrix 10 und umfaßt ein Spaltenlatch 11 sowie einen Leseverstärker 12. Ein Prüfbitgeber 30 ist zwischen dem Spaltenlatch 11 und einem Datenbus 20 ange­ ordnet. (Das Prüfbit bildet einen Fehlerprüf- und -korrek­ turcode, der nachstehend als ECC-Code bezeichnet werden soll.) Der Leseverstärker 12 dient dem Auslesen von Infor­ mation aus der Speicherelementmatrix 10. Die gezeigte kon­ ventionelle Schaltung hat ferner einen Syndromgeber 42, einen Syndromdecodierer 41 und einen Bitkorrekturkreis 40, die der Erfassung und Korrektur eines Fehlers in aus der Speicherelementmatrix 10 ausgelesenen Daten dienen, sowie einen Multiplexer 50, der selektiv ein Syndrom 42 s oder eine korrigierte Information 40 d ausgibt. Bei einem solchen Aufbau wird Schreibinformation 20 d von einer CPU (nicht gezeigt) durch den Datenbus 20 zum Spaltenlatch 11 sowie zum ECC-Codegeber 30 geliefert. Der ECC-Codegeber 30 er­ zeugt einen ECC-Code 30 e aus den Einschreibdaten 20 d auf der Grundlage einer Gebermatrix und gibt den ECC-Code 30 e an das Spaltenlatch 11. Infolgedessen wird dem Spaltenlatch 11 ein systematischer Code, bestehend aus den Einschreib­ daten 20 d und dem diesen hinzugefügten ECC-Code 30 e, zuge­ führt. Dann wird der systematische Code im Spaltenlatch 11 während einer Einschreibperiode gehalten, so daß vorbe­ stimmte Datenmengen 20 d und 30 e kollektiv in die Speicher­ elementmatrix 10 eingeschrieben werden.
Das Einschreiben in einen solchen E2PROM wird üblicherweise wie folgt ausgeführt: Wenn eine vorbestimmte Periode nach dem Einschreiben von Schreibinformation in ein Spaltenlatch abgelaufen ist, wird die im Spaltenlatch gespeicherte Information während einer Einschreibperiode von einigen ms automatisch in Speicherelemente eingeschrieben. Zur besse­ ren Unterscheidung wird das Einschreiben in das Spalten­ latch als externes Einschreiben und das Einschreiben in das Speicherelement als internes Einschreiben bezeichnet. Im Fall eines E2PROM mit Seitenneuschreibmodus kann eine Datenfolge in das Spaltenlatch während des externen Ein­ schreibens eingeschrieben werden, und wenn das Datenein­ schreibintervall eine vorbestimmte Zeit überschreitet, erfolgt automatisch der Übergang vom externen zum internen Einschreiben. Somit wird die in das Spaltenlatch einge­ schriebene Information kollektiv in Speicherelemente einge­ schrieben.
Andererseits werden während des Auslesens Lesedaten 12 d und ein Lese-ECC-Code 12 e aus der Speicherelementmatrix 10 ausgelesen und dann an den Syndromgeber 42 ausgegeben. Nach Maßgabe einer Prüfmatrix errechnet der Syndromgeber 42 ein Syndrom aus den Lesedaten 12 d und dem Lese-ECC-Code 12 e. Der Decodierer 41 decodiert das Syndrom 42 s und wählt eine Bitstelle aus, an der ein Fehler vorliegt. Wenn jedoch kein Fehler vorhanden ist oder wenn Fehler in vielen Bits vor­ handen sind oder wenn ein Fehler im Prüfbit vorhanden ist, wird keines der Bits ausgewählt. Der Bitkorrekturkreis 40 invertiert das Bit in der vom Decodierer 41 ausgewählten Stellung und gibt die korrigierte Information 40 d an den Multiplexer 50 aus. Dann liest die CPU die korrigierte Information 40 d in den Datenbus 20 durch den Multiplexer 50 ein, wodurch der Lesevorgang ausgeführt wird. Damit ist es möglich, einen Fehler infolge einer Fehlfunktion od. dgl. eines Speicherelements in der E2PROM-Speicherelementmatrix 10 zu korrigieren und korrigierte Information auszulesen.
In der JP-OS 61-1 92 099 und der JP-OS 62-1 20 699 sind Mit­ tel zur Ausgabe des Auslese-ECC-Codes 12 e an den Datenbus 20 angegeben. Ferner ist es bekannt, eine Anordnung vorzu­ sehen, deren Aufbau das Auslesen des Syndroms 42 s ermög­ licht. Da der vorgenannte Code 42 s, der normalerweise als Syndrom bezeichnet wird, z. B. in JP-PS 62-32 823 beschrie­ ben ist, kann eine genaue Beschreibung entfallen.
Das konventionelle E2PROM mit Fehlererfassungs- und -korrekturkreis ist in der oben erläuterten Weise aufge­ baut, und der vom ECC-Geber 30 erzeugte ECC-Code 30 e wird zwangsläufig in die E2PROM-Speicherelementmatrix 10 einge­ lesen (d. h., es wird ein interner Einschreibvorgang aus­ geführt). Aus diesem Grund ist es nicht möglich, eine ein­ zelne Funktion des ECC-Codegebers 30 unabhängig zu prüfen, so daß das gesamte E2PROM (der ECC-Codegeber 30, der Syndromgeber 42, der Decodierer 41, der Bitkorrekturkteis 40 und die E2PROM-Speicherelementmatrix 10) geprüft werden muß, indem sowohl die Einschreibinformation 20 d als auch die korrigierte Information 40 d geprüft wird oder indem der ECC-Code aus den Speicherelementen ausgelesen wird oder indem das Syndrom ausgelesen wird. Außerdem verlangt diese Methode, daß Einschreibdaten in Form zahlreicher Prüfmuster bereitgestellt werden, und außerdem verlangt die Methode unbedingt internes Einschreiben in die E2PROM-Speicher­ elementmatrix 10. Infolgedessen besteht das Problem, daß das Prüfen lang dauert und der Prüfwirkungsgrad nicht optimal ist.
Aufgabe der vorliegenden Erfindung ist daher die Bereit­ stellung eines Speicherbausteins mit einer Fehlererfas­ sungs- und -korrekturfunktion, die selbständig eine Einzel­ funktion eines ECC-Codegebers prüfen kann, ohne daß irgend­ welche Daten in eine Speicherelementmatrix einzuschreiben sind (also ohne Durchführung eines internen Einschreibvor­ gangs), wodurch der Prüfwirkungsgrad des Speicherbausteins verbessert wird.
Der Speicherbaustein nach der Erfindung mit einer Funktion zur Erfassung und Korrektur eines Fehlers in gespeicherter Information unter Steuerung durch einen Mikroprozessor, mit einem Codierer zur Erzeugung eines aus einem Informations­ bit und einem Prüfbit bestehenden systematischen Codes aufgrund der von einem Datenbus gelieferten Information während eines Dateneinschreibvorgangs, mit einem Speicher zur Speicherung des systematischen Codes, mit einer Aus­ leseeinheit zum Auslesen des systematischen Codes aus dem Speicher, mit einem Decodierer, der aus dem von der Aus­ leseeinheit ausgelesenen systematischen Code ein Syndrom bildet, einen in dem Informationsbit enthaltenen Fehler erfaßt und korrigiert und den Fehler decodiert, und mit einer Ausgabeeinheit, die das decodierte Informationsbit an den Datenbus ausgibt, ist gekennzeichnet durch eine Prüf­ bitleseeinrichtung, die das vom Codierer erzeugte Prüfbit direkt in den Datenbus einliest, so daß eine Funktionsprü­ fung des Codierers direkt ohne Beeinflussung durch den Speicher durchführbar ist.
Die Prüfbit- bzw. ECC-Code-Leseeinrichtung nach der Erfin­ dung kann den vom Codierer erzeugten ECC-Code direkt in den Datenbus einlesen. Infolgedessen ist es möglich, die Funk­ tion eines Teils zur Erzeugung des Prüfbits des Decodierers zu prüfen, ohne daß eine Beeinflussung durch irgendwelche anderen Mittel stattfindet.
Anhand der Zeichnung wird die Erfindung beispielsweise näher erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild eines E2PROM mit konven­ tioneller Fehlererfassungs- und -korrektur­ funktion;
Fig. 2 ein Blockschaltbild eines E2PROM mit einer Fehlererfassungs- und -korrekturfunktion gemäß einer Ausführungsform der Erfindung;
Fig. 3 ein Blockschaltbild eines E2PROM mit einer Fehlererfassungs- und -korrekturfunktion gemäß einer weiteren Ausführungsform der Erfindung;
Fig. 4 eine Darstellung des Aufbaus eines Syndrom­ gebers zur Verwendung bei der Erfindung;
Fig. 5 das Blockschaltbild einer weiteren Ausfüh­ rungsform, wobei die Erfindung mit einem E2PROM Anwendung findet, das einen einzigen ECC-Codegeber zum Einschreiben und zum Aus­ lesen verwendet; und
Fig. 6 das Blockschaltbild einer anderen Ausführungs­ form, wobei die Erfindung mit einem E2PROM Anwendung findet, das zum Einschreiben und zum Auslesen einen einzigen ECC-Codegeber ver­ wendet.
Das Blockschaltbild von Fig. 2 zeigt den Aufbau einer Aus­ führungsform des E2PROM mit Fehlererfassungs- und -korrek­ turfunktion. Wie gezeigt, ist ein ECC-Coderegister (Prüf­ bitregister) 60 zwischen der Ausgangsseite eines ECC-Code­ gebers 30 und einem Datenbus 20 angeordnet. Das ECC-Code­ register 60 speichert einen ECC-Code 30 e, der vom ECC-Code­ geber 30 erzeugt wird, und gibt den ECC-Code 30 e an den Datenbus 20 entsprechend einem Befehl von einer CPU (nicht gezeigt) aus. Der restliche Aufbau entspricht dem konven­ tionellen Beispiel nach Fig. 1 und wird daher nicht erläu­ tert.
Dabei erfolgt die Prüfung einer Einzelfunktion des ECC- Codegebers 30 in der nachstehenden Weise. Einschreibinfor­ mation 20 d wird von der CPU (nicht gezeigt) an den Datenbus 20 entsprechend einem vorbestimmten Muster zur Ausführung eines externen Einschreibvorgangs geliefert. Während dieser Zeit wird die Einschreibinformation 20 d sowohl einem Spal­ tenlatch 11 als auch dem ECC-Codegeber 30 zugeführt, und der ECC-Code 30 e wird aus dem ECC-Codegeber 30 an das Spal­ tenlatch 11 und das ECC-Coderegister 60 auf der Grundlage der Einschreibinformation 20 d ausgegeben, wobei der ECC- Code 30 e in dem ECC-Coderegister 60 gehalten wird.
Wenn in dieser Phase Zugriff auf das ECC-Coderegister 60 durch die CPU erfolgt, wird der ECC-Code 30 e durch den Datenbus 20 in der vorher errechneten Weise ausgelesen. Der ausgelesene ECC-Code 30 e wird mit einem erwarteten ECC- Code, der auf der Basis der Einschreibinformation 20 d zu erzeugen ist, verglichen unter Bildung einer Entscheidung, ob der ECC-Code 30 e mit dem erwarteten ECC-Code koinzident ist. Damit wird geprüft, ob der ECC-Codegeber 30 exakt arbeitet.
Da, wie vorstehend beschrieben, der ECC-Code 30 e, der vom ECC-Codegeber 30 ausgegeben wird, direkt in den Datenbus 20 eingelesen werden kann, kann eine Einzelfunktion des ECC- Codegebers 30 gesondert geprüft werden. Da also der ECC- Codegeber 30 aus den bei einer Prüfung des Gesamt-E2PROM zu prüfenden Elementen, die bisher durchgeführt wird, eli­ miniert ist, kann die Anzahl Prüfmuster, die tatsächlich in die Speicherelemente einzuschreiben sind (was internes Einschreiben verlangt), erheblich reduziert werden, so daß die Prüfdauer verkürzt und der Prüfwirkungsgrad verbessert wird. Der entsprechend ausgelegte Speicherbaustein eignet sich für ein EPROM oder ein E2PROM, das zur Durchführung der Informationseinschreibung viel Zeit benötigt.
Im Fall eines E2PROM mit Seiteneinschreibfunktion kann das ECC-Coderegister 60 z. B. ein Schieberegister mit linearer Rückführung (LFSR) sein. Dabei wird der von dem ECC-Code­ geber 30 auf der Basis einer Mehrzahl von Einschreibdaten 20 d erzeugte ECC-Code 30 e in komprimierte Information ent­ sprechend einem von einem Mikroprozessor gelieferten Steuertakt umgewandelt und dann im LFSR gespeichert. Nach­ dem sämtliche Prüfmuster (eine Mehrzahl von Prüfmustern) eingegeben sind, wird der Inhalt des LFSR ausgelesen und mit einem erwarteten Wert verglichen, so daß eine Einzel­ funktion des ECC-Codegebers 30 unmittelbar geprüft werden kann.
Bei der vorstehenden Ausführungsform wird das direkte Aus­ lesen des ECC-Codes 30 e dadurch realisiert, daß das ECC- Coderegister 60 zwischen dem ECC-Codegeber 30 und dem Datenbus 20 vorgesehen ist. Zur Realisierung des direkten Auslesens des ECC-Codes 30 e kann jedoch, wie Fig. 3 zeigt, ein Datenlatch 70 zwischen dem Datenbus 20 und dem ECC- Codegeber 30 vorgesehen sein, so daß ein Aufbau erhalten wird, bei dem der ECC-Code 30 e durch einen Multiplexer 50 an den Datenbus 20 ausgegeben wird. Da bei dieser Konstruk­ tion die Einschreibinformation 20 d während eines externen Einschreibzyklus ständig weiter vom Datenlatch 70 ausge­ geben wird, wird der ECC-Code 30 e ständig vom ECC-Codegeber 30 an den Multiplexer 50 ausgegeben. Da somit der ECC-Code 30 e selektiv an den Datenbus 20 durch den Multiplexer 50 ausgegeben wird, kann der ECC-Code 30 e direkt ausgelesen werden.
Bei dem vorstehend erläuterten Speicherbaustein mit ECC- Codegeber wird ein 4-Bit-ECC-Code errechnet, um einen 2-Bit-Fehler zu erfassen oder um einen 1-Bit-Fehler in der vom Datenbus gelieferten Einschreibinformation, z. B. einer 8-Bit-Information, zu erfassen und zu korrigieren, und Daten (oder ein erweiterter Hammingcode) mit einer Bitlänge von insgesamt 12 Bits werden gespeichert (oder in die Spei­ cherelementmatrix 10 eingeschrieben). Während des Auslesens werden die ausgelesene 8-Bit-Information und der 4-Bit-ECC- Code vom Syndromgeber 42 geliefert. Bei einem solchen Ver­ fahren zur Erfassung und Korrektur eines Fehlers durch Anwendung des erweiterten Hammingcodes kann der Syndrom­ geber 42 beispielsweise entsprechend Fig. 4 ausgebildet sein.
Nachstehend wird die Funktionsweise des Syndromgebers 42 erläutert. Ein ECC-Codegeberteil 31 bildet einen zweiten ECC-Code 31 e aus der ausgelesenen Information 12 d, die aus einem entsprechenden Speicherelement ausgelesen wurde, und ein Exklusiv-ODER-Glied 43 führt eine Exklusiv-ODER-Ver­ knüpfung des ECC-Codes 31 e und des aus dem Speicherelement ausgelesenen ECC-Codes 12 e durch unter Bildung des Syndroms 42 s aus 4 Bits. Wenn der zweite ECC-Code 31 e mit dem aus­ gelesenen ECC-Code 12 e vollständig identisch ist, nimmt das Syndrom 42 s den Zustand "OH" an, was anzeigt, daß kein Fehlerbit vorliegt. Wenn sich der zweite ECC-Code 31 e von dem ausgelesenen ECC-Code 12 e unterscheidet, wird ein wei­ teres Syndrom ausgegeben, das der Stellung des Fehlerbits entspricht oder das anzeigt, daß ein Mehrfachfehler aufge­ treten ist. Der Syncromdecodierer 41 decodiert das Syndrom 42 s und wählt aus acht Bits dasjenige aus, an dem ein Feh­ ler aufgetreten ist. Im Fall des Mehrfachfehlers wird keines der Bits ausgewählt. Der Bitkorrekturkreis 40 in­ vertiert das vom Decodierer 41 für die Decodierung der ausgelesenen Information 12 d ausgewählte Bit und gibt die korrigierte Information 40 d aus.
Bei einer solchen Methode ist der ECC-Codegeber vollständig identisch mit dem Schaltungsteil zur Erzeugung des ECC- Codes aus der 8-Bit-Information, die aus der Speicherele­ mentanordnung ausgelesen wurde. Infolgedessen kann ein einziger ECC-Codegeber vorgesehen sein und sowohl als Schaltkreis zur Erzeugung eines ECC-Codes aus Einschreib­ information als auch als Schaltkreis zur Regenerierung eines ECC-Codes für den Syndromgeber dienen.
Fig. 5 zeigt einen Aufbau, bei dem die Erfindung mit einem E2PROM Anwendung findet, das gleichzeitig als ECC-Codegeber dienen kann. Die Ausführungsform von Fig. 5 entspricht derjenigen von Fig. 2. In Fig. 5 wird während des externen Einschreibens ein Umschalter 90 betätigt, um die Ein­ schreibinformation 20 d an den ECC-Codegeber 30 zu liefern, während ein Umschalter 91 betätigt wird, um den so erzeug­ ten ECC-Code 30 e dem Spaltenlatch 11 zuzuführen. Während des Auslesens von Information wird der Umschalter 90 so betätigt, daß die Ausleseinformation 12 d dem ECC-Codegeber 30 zugeführt wird, während der Umschalter 91 so betätigt wird, daß der so erzeugte ECC-Code 30 e dem Exklusiv-ODER- Glied 43 zugeführt wird. Dann wird das Syndrom 42 s durch Exklusiv-ODER-Verknüpfung des erzeugten ECC-Codes 30 e und des Auslese-ECC-Codes 12 e gebildet. Die Funktionsweise des übrigen Teils entspricht der bereits beschriebenen Funk­ tionsweise. Dabei kann der Anteil eines Logikabschnitts, der mittels der Erfindung wirksam geprüft werden kann, vergrößert werden, so daß die Erfindung Vorteile hinsicht­ lich der Chipfläche bietet.
Fig. 6 zeigt eine weitere Ausführungsform mit einem E2PROM, das auch als ECC-Codegeber einsetzbar ist. Die Ausführungs­ form von Fig. 6 entspricht derjenigen von Fig. 3, wobei das Datenlatch 70 zwischen dem Datenbus 20 und dem ECC-Code­ geber 30 angeordnet ist; der ECC-Code 30 e wird dem Datenbus 20 über den Multiplexer 50 zugeführt. Damit ist ein direk­ tes Auslesen des ECC-Codes 30 e realisierbar. Bei dieser Ausführungsform wird während des externen Einschreibens der Umschalter 90 so betätigt, daß die Einschreibinformation 20 d vom Datenlatch 70 dem ECC-Codegeber 30 zugeführt wird, während der Umschalter 91 so betätigt wird, daß der ent­ sprechend gebildete ECC-Code 30 e dem Spaltenlatch 11 zuge­ führt wird. Wenn ein Einschreiben von Information ausge­ führt wird, gibt das Datenlatch 70 weiterhin die Ein­ schreibinformation 20 d aus, bis der nächste Einschreibvor­ gang beginnt. Daher gibt der ECC-Codegeber 30 ständig den ECC-Code 30 e an den Multiplexer 50 aus. Da also der ECC- Code 30 e selektiv vom Multiplexer 50 an den Datenbus 20 geliefert wird, kann der ECC-Code 30 e direkt ausgelesen werden. Während des Auslesens von Information wird der Umschalter 90 so betätigt, daß die Ausleseinformation 12 d dem ECC-Codegeber 30 zugeführt wird, während der Umschalter 91 so betätigt wird, daß der regenerierte ECC-Code 30 e dem Exklusiv-ODER-Glied 43 zugeführt wird. Dann wird das Syndrom 42 s durch Exklusiv-ODER-Verknüpfung des gebildeten ECC-Codes 30 e und des Auslese-ECC-Codes 12 e erzeugt.
Die in Verbindung mit Fig. 2 erläuterte Abwandlung der Ausführungsform kann mit dem Aufbau von Fig. 5 Anwendung finden. Dabei kann insbesondere ein Schieberegister mit linearer Rückführung als ECC-Coderegister verwendet werden, um die Funktionen des ECC-Codegebers in bezug auf eine Mehrzahl von Einschreibdaten kollektiv zu prüfen.

Claims (8)

1. Speicherbaustein mit einer Funktion zur Erfassung und Korrektur eines Fehlers in gespeicherter Information unter Steuerung durch einen Mikroprozessor, mit:
einem Codierer (30) zur Erzeugung eines aus einem Informa­ tionsbit und einem Prüfbit bestehenden systematischen Codes aufgrund der von einem Datenbus (20) gelieferten Informa­ tion während eines Dateneinschreibvorgangs;
einem Speicher (10) zur Speicherung des systematischen Codes;
einer Ausleseeinheit (12) zum Auslesen des systematischen Codes aus dem Speicher (11);
einem Decodierer (42), der aus dem von der Ausleseeinheit ausgelesenen systematischen Code ein Syndrom bildet, einen in dem Informationsbit enthaltenen Fehler erfaßt und kor­ rigiert und den Fehler decodiert; und
einer Ausgabeeinheit, die das decodierte Informationsbit an den Datenbus (20) ausgibt; gekennzeichnet durch
eine Prüfbitleseeinrichtung, die das vom Codierer (30) erzeugte Prüfbit direkt in den Datenbus (20) einliest, so daß eine Funktionsprüfung des Codierers direkt ohne Beeinflussung durch den Speicher durchführbar ist.
2. Speicherbaustein nach Anspruch 1, dadurch gekennzeichnet, daß die Prüfbitleseeinrichtung aus wenigstens einem Regi­ ster (60) besteht, das zwischen den Ausgang des Codierers (30) und den Datenbus (20) geschaltet ist und das von dem Codierer erzeugte Prüfbit zwischenspeichert und es unter Steuerung durch den Mikroprozessor an den Datenbus ausgibt.
3. Speicherbaustein nach Anspruch 2, dadurch gekennzeichnet, daß der Decodierer zur Erfassung, Korrektur und Decodierung eines Fehlers im Informationsbit einen Schaltkreis auf­ weist, der das aus dem Speicher ausgelesene Informationsbit selektiv dem Eingang des Codierers zuführt, wobei dieser Schaltkreis so ausgelegt ist, daß er das Prüfbit entspre­ chend dem aus dem Speicher vom Codierer ausgelesenen Infor­ mationsbit regeneriert und das regenerierte Prüfbit und das aus dem Speicher ausgelesene Prüfbit exklusiv-ODER-ver­ knüpft unter Bildung eines Syndroms.
4. Speicherbaustein nach Anspruch 2, dadurch gekennzeichnet, daß das Register ein vom Mikroprozessor gesteuertes Schie­ beregister mit linearer Rückführung (LFSR) (60) ist, so daß der Speicherbaustein derart steuerbar ist, daß er eine Mehrzahl Prüfmuster sequentiell in den Codierer eingibt, das vom Codierer nach Maßgabe der Prüfmuster ausgegebene Prüfbit komprimiert und den Codierer auf der Basis einer hinsichtlich des Resultats getroffenen Entscheidung prüft.
5. Speicherbaustein nach Anspruch 1, dadurch gekennzeichnet, daß die Prüfbitleseeinrichtung gebildet ist aus einem Datenlatch (70), das zwischen den Datenbus (20) und die Eingangsseite des Codierers (30) geschaltet ist und aus dem Datenbus eingeschriebene Information zwischenspeichert und sie in den Codierer eingibt, und aus einem Multiplexer (50), der zwischen den Ausgang des Codierers und den Daten­ bus geschaltet ist und selektiv das vom Codierer erzeugte Prüfbit unter Steuerung durch den Mikroprozessor an den Datenbus ausgibt.
6. Speicherbaustein nach Anspruch 5, dadurch gekennzeichnet, daß der Decodierer zur Erfassung, Korrektur und Decodierung eines Fehlers in dem Informationsbit einen Schaltkreis aufweist, der selektiv das aus dem Speicher ausgelesene Informationsbit zur Eingangsseite des Codierers liefert, wobei dieser Schaltkreis so ausgelegt ist, daß er das Prüf­ bit entsprechend dem aus dem Speicher vom Codierer ausge­ lesenen Informationsbit regeneriert und dann das regene­ rierte Prüfbit und das vom Speicher ausgelesene Prüfbit exklusiv-ODER-verknüpft unter Bildung eines Syndroms.
7. Speicherbaustein nach Anspruch 5, dadurch gekennzeichnet, daß das Register ein vom Mikroprozessor gesteuertes Schie­ beregister mit linearer Rückführung (LFSR) (60) ist, so daß der Speicherbaustein so steuerbar ist, daß er eine Mehrzahl Prüfmuster sequentiell in den Codierer eingibt, das vom Codierer nach Maßgabe des Prüfmusters ausgegebene Prüfbit komprimiert und den Codierer auf der Basis einer hinsicht­ lich des Resultats getroffenen Entscheidung prüft.
8. Speicherbaustein nach Anspruch 1, dadurch gekennzeichnet, daß der Speicherbaustein einen in einem Mikrocomputer ent­ haltenen Speicherabschnitt bildet.
DE3903496A 1988-02-08 1989-02-06 Speicherbaustein Granted DE3903496A1 (de)

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