DE3912660C1

DE3912660C1 -

Info

Publication number: DE3912660C1
Application number: DE3912660A
Authority: DE
Inventors: Wolfgang Dr.-Ing. 7430 Metzingen De Grupp
Original assignee: Wandel & Goltermann & Co 7412 Eningen De GmbH
Current assignee: Wandel & Goltermann & Co 7412 Eningen De GmbH
Priority date: 1989-04-18
Filing date: 1989-04-18
Publication date: 1990-08-30
Anticipated expiration: 2009-04-19
Also published as: US5163057A; EP0393351A3; JPH02295323A; EP0393351A2

Description

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Feststellen eines Zellverlustes und/oder einer Zelleinfügung beim Durchlaufen zellstrukturierter Signale durch eine zellorien tierte Übertragungseinrichtung.

In mit zellstrukturierten Signalen arbeitenden Übertragungsein richtungen, z. B. in (geplanten) Breitband-ISDN-Systemen, können neben anderen Fehlern Zellverluste und Zelleinfügungen auftreten, die Übertragungsfehler zur Folge haben.

Zum Feststellen eines Zellverlustes und/oder einer Zelleinfügung ist es bekannt, im Informationsfeld aufeinanderfolgender Zellen aufeinanderfolgende Kennzahlen unterzubringen und empfangsseitig deren Aufeinanderfolge auf Lücken und Überlappungen zu prüfen.

Der Erfindung liegt die Aufgabe zugrunde, ein einfacheres Verfah ren und eine Schaltungsanordnung zum Feststellen eines Zellverlu stes und/oder einer Zelleinfügung bei mit zellstrukturierten Si gnalen arbeitenden Übertragungseinrichtungen anzugeben.

Diese Aufgabe wird hinsichtlich des Verfahrens durch die kenn zeichnenden Merkmale des Anspruchs 1 und hinsichtlich der Schal tungsanordnung durch die kennzeichnenden Merkmale des Anspruchs 6 gelöst.

Es wird also die bei einer Zelleinfügung oder einem Zellverlust auftretende Verschiebung des Empfangsmusters gegenüber einem gleichen Referenzmuster durch Auswerten der Struktur des bei ei nem bitweisen Vergleich entstehenden Fehlermusters erkannt.

Eine weitere Ausbildung der Erfindung ergibt sich durch Anwenden der im Anspruch 2 gekennzeichneten Merkmale. Auf diese Weise kann auf die Entstehungsursache von Bündelfehlern geschlossen werden.

Die mit der Erfindung erzielbaren Vorteile bestehen insbesondere darin, daß in Betrieb befindliche Übertragungssysteme auf den Verlust und/oder das Einfügen von Zellen geprüft werden können.

Aus der DE-PS 23 59 716 sind zwar ein Verfahren zum Unterscheiden von Bündelfehlern vom Ausfall der Synchronisation zwischen Sender und Empfänger von Bitfehlermeßeinrichtungen sowie eine Schal tungsanordnung zur Durchführung dieses Verfahrens bekannt, bei dem zwischen zwei Pseudozufallssignalfolgen, die im Sender und im Empfänger einer Bitfehlermeßeinrichtung in jeweils einem rückge koppelten Schieberegister erzeugt werden, ein bitweiser Vergleich der über die Meßstrecke übertragenen mit der empfangsseitig er zeugten Pseudozufallsfolge vorgenommen wird. Dort wird aber die aus dem bitweisen Vergleich entstehende Fehlersignalfolge im Hin blick auf die Unterscheidung zwischen einem Synchronisationsaus fall und Bündelfehlern ausgewertet.

Aus DE 33 42 638 A1 ist zwar ein Verfahren zur betrieblichen Überwachung von digitalen LWL-Übertragungsstrecken bekannt, das aber auf die physikalische Ebene beschränkt ist. Eine Überwachung der Verbindung zwischen zwei Benutzerschnittstellen ist damit nicht möglich. Bei ihm wird das Format der Datenwörter durch Hin zufügen von Prüfbits verändert, so daß mit einer erhöhten Ge schwindigkeit übertragen werden muß, und es wird nur die Bitfeh lerrate gemessen. Die Feststellung von Zellverlusten oder Zell einfügungen, wie sie in der Vermittlungsebene bei der Übertra gung zellstrukturierter Signale durch eine zellorientierte Über tragungseinrichtung vorkommen, ist dort nicht vorgesehen und auch nicht angesprochen.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung darge stellt und wird im folgenden näher beschrieben. Es zeigt

Fig. 1 ein vereinfachtes Blockschaltbild der Anordnung zur Durchführung des Verfahrens,

Fig. 2 ein Diagramm mit zwei in der Anordnung gemäß Fig. 1 auftretenden, miteinander bitweise zu vergleichenden gleichen Bitfolgen,

Fig. 3 ein dem in Fig. 2 dargestellten Diagrammen entsprechen des Diagramm bei Verlust einer Zelle,

Fig. 4 ein dem in Fig. 2 dargestellten Diagrammen entsprechen des Diagramm bei Einfügung einer Zelle,

Fig. 5 ein die Funktion der Auswerteeinrichtung und des Refe renzgenerators wiedergebendes Diagramm.

Bei der in Fig. 1 dargestellten Anordnung erzeugt ein Testsi gnalsender 1 ein zellstrukturiertes Testsignal, das in einem logi schen Testkanal der Übertragungseinrichtung 2 übertragen wird und dessen Zellen jeweils aus einem Kopffeld mit einer ersten Anzahl von Bits und einem Informationsfeld mit einer zweiten Anzahl von Bits bestehen, deren Längen der Norm der Übertragungseinrichtung entsprechen.

Eine Einrichtung 3 erkennt die am Ausgang der Übertragungsein richtung 1 im logischen Testkanal übertragenen, das Testsignal enthaltenden Zellen, trennt ihre Kopffelder ab und liest ihre Informationsfelder in ein erstes Schieberegister 4 ein, in dem sie eine besondere Bitfolge bilden.

In einem Referenzsignalgenerator 5 wird eine periodische, der sendeseitigen Testsignalfolge entsprechenden Referenzsignalfolge erzeugt, die in ein zweites Schieberegister 6 eingelesen wird, dessen Länge derjenigen des ersten Schieberegisters 4 entspricht. Die Einrichtung 3 erzeugt nur während der Dauer der Informations felder ein Freigabesignal für die beiden Schieberegister 4 und 6 und den Referenzsignalgenerator 5.

Erste Eingänge einer ersten Gruppe von Bitvergleichern 7, 8 und 9 sind mit einer letzten Stufe des zweiten Schieberegisters 6, und erste Eingänge einer zweiten Gruppe von Bitvergleichern 10, 11 und 12 sind mit einer letzten Stufe des ersten Schieberegi sters 4 verbunden. Ein weiterer Bitvergleicher 13 ist mit zwei parallelen Stufen der beiden Schieberegister 4 und 6 verbunden und dient zur Erkennung von Bitfehlern, die nicht durch Zellver lust oder Zelleinfügung verursacht werden.

Bei den Diagrammen der Fig. 2, 3 und 4 ist vereinfachend ange nommen, daß die Informationsfelder eine Länge von jeweils 2N = 8 Bit aufweisen (N = 3) und mit einer Testsignalfolge mit einer Pe riode von 2N - 1 = 7 Bit gefüllt sind, wie sie beispielsweise in einem rückgekoppelten Schieberegister mit N = 3 Stufen erzeugt werden kann.

Das in Fig. 2 oben dargestellte Diagramm zeigt unmittelbar an einandergefügten Informationsfelder A bis F, die bei ungestörter Übertragungseinrichtung 2 mit einer durchgehenden periodischen Folge (Bit 1 bis Bit 7) von Testsignalbits gefüllt ist.

Darunter ist in Fig. 2 ein Diagramm dargestellt, dessen zugeord nete Abschnitte zufolge der Freigabefunktion der Auswerteeinrich tung 3 in gleicher Weise mit der durchgehenden Referenzsignalfol ge von Testbits (Bir Nr. 1 bis Bit Nr. 7) gefüllt ist.

In den beiden Schieberegistern 4 und 6 sind einander zugeordnete Ausschnitte aus den beiden Diagrammen der Fig. 2 enthalten, de ren Länge sich nach der Stufenzahl der beiden Schieberegister 4 bzw. 6 bemißt. Somit enthalten einander entsprechende Stufen der beiden Schieberegister 4 und 6 immer gleichartige Bits, so daß der Bitvergleicher 13 eine Anzeige "kein Bitfehler" abgibt.

Fig. 3 zeigt ein dem in Fig. 2 dargestellten Diagramm entspre chendes Diagramm mit aneinandergefügten Informationsfehlern aus den Zellen des empfangenen Testsignals bei Verlust des Informati onsfeldes B. Dem Referenzsignalfeld b ist daher das Informations feld C aus dem empfangenen Testsignal zugeordnet, das gegenüber dem Referenzsignalfeld b um ein Bit voreilt. Daher erscheint nur am Ausgang des Bitvergleichers 7 ein konstantes Signal, das den Verlust einer Zelle anzeigt. An allen anderen Bitvergleichern 8 bis 13 liegen jeweils um eine oder mehrere Bit verschobene Bit folgen an, so daß sie ständig wechselnde Ausgangssignale abgeben.

Fig. 4 zeigt ein dem in Fig. 2 dargestellten Diagramm entspre chendes Diagramm mit aneinandergefügten Informationsfeldern aus den Zellen des empfangenen Testsignals. Dabei ist zwischen die Informationsfelder A und B ein mit X bezeichnetes Informations feld einer Zelle eingefügt, die aus einem anderen logischen Über tragungskanal stammt und fälschlich in den logischen Testsignal kanal gelangt ist. Die im Referenzsignalfeld b enthaltene, mit dem Bit Nr. 2 beginnende Bitfolge findet daher keine Entsprechung im Informationsfeld X, sondern erst im Informationsfeld B, das ebenfalls mit dem Bit Nr. 2 beginnt und der Bitfolge im Referenz signalfeld c um ein Bit nacheilt. Daher erscheint nur am Ausgang des Bitvergleichers 10 ein konstantes Signal, das das Einfügen einer Zelle anzeigt. An allen anderen Bitvergleichern 7 bis 9 und 11 bis 13 liegen jeweils um eine oder mehrere Zellen gegen einander verschobene Bitfolgen an, so daß sie ständig wechselnde Ausgangssignale abgeben.

Claims

1. Verfahren zum Feststellen eines Zellverlustes und/oder einer Zelleinfügung beim Durchlaufen zellstrukturierter Signale, deren Zellen jeweils aus einem eine Vermittlungsinformation enthalten den Kopffeld und einem die Nachricht enthaltenden Informations feld bestehen, durch einen beliebigen logischen Kanal einer zell orientierten Übertragungseinrichtung, dadurch gekennzeichnet, daß

a) sendeseitig ein zellstrukturiertes Testsignal erzeugt und in einem logischen Testkanal der Übertragungseinrichtung übertra gen wird, dessen Zellen jeweils aus einem Kopffeld mit einer ersten Anzahl von Bits und einem Informationsfeld mit einer zweiten Anzahl von Bits bestehen, deren Längen der Norm der Übertragungseinrichtung entsprechen, wobei
b) die Kopffelder der dem logischen Testkanal zugehörigen Zellen u. a. der Kennzeichnung des logischen Testkanals auf dem Über tragungsmedium dienen, und
c) die Informationsfelder der dem logischen Testkanal zugehörigen Zellen eine periodische Testsignalfolge enthalten, deren Peri ode um ein Bit kleiner ist als die zweite Anzahl von Bits des Informationsfeldes,

und daß am Ausgang der Übertragungseinrichtung im Testkanal

d) die dort ankommenden Kopffelder erkannt,
e) die daran anschließenden Informationsfelder zu einer besonde ren Bitfolge aneinandergereiht werden,
f) eine periodische, der sendeseitigen Testsignalfolge entspre chende Referenzsignalfolge erzeugt wird, die am Ende erkann ter Zellköpfe gestartet und nach Erzeugen einer der zweiten Anzahl entsprechenden Anzahl von Bits gestoppt wird,
g) die besondere Bitfolge mit der Bitfolge des Referenzsignals bitweise verglichen wird, wobei
h) bei einem ersten Vergleich die eine Bitfolge gegenüber der an deren Bitfolge um ein Bit voreilt und bei einem zweiten Ver gleich um ein Bit nacheilt und wobei
i) bei einer andauernden Übereinstimmung der beim bitweisen Ver gleichen entstehenden Bitwerte auf den Verlust bzw. auf das Einfügen von Zellen geschlossen wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß es gleichzeitig mit einem an sich bekannten Verfahren zum Unter scheiden der Bündelfehler vom Ausfall der Synchronisation zwi schen Sender und Empfänger von Bitfehlermeßeinrichtungen ausge führt wird, bei dem zwischen zwei Pseudozufallssignalfolgen, die im Sender und im Empfänger einer Bitfehlermeßeinrichtung in je weils einem rückgekoppelten Schieberegister erzeugt werden, ein bitweiser Vergleich der über die Meßstrecke übertragenen mit der empfangsseitig erzeugten Pseudozufallsfolge vorgenommen wird, wobei die aus dem bitweisen Vergleich entstehende Fehlersignal folge im Hinblick auf die Unterscheidung zwischen einem Synchro nisationsausfall und Bündelfehlern ausgewertet wird.

3. Verfahren nach Anspruch 1 oder 2, dahin abgewandelt, daß die Anzahl der eingefügten bzw. verlorenen Zellen durch die Anzahl der Bits bestimmt ist, um die die beiden Bitfolgen gegeneinander versetzt sind.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß bei weiteren Vergleichen die eine Bitfolge gegenüber der anderen Bitfolge um n Bit (n = 2, 3, . . .) voreilt bzw. nacheilt, wobei bei einer andauernden Übereinstimmung der beim bitweisen Vergleichen entstehenden Bitwerte auf den Verlust bzw. auf das Einfügen von n Zellen geschlossen wird.

4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß nach Erkennen eines Synchronausfalls eine automatische Neu synchronisation gestartet wird.

5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die pe riodische Testsignalfolge ein in einem rückgekoppelten Schiebere gister erzeugtes Pseudozufallssignal ist.

6. Schaltungsanordnung zur Durchführung des Verfahrens nach An spruch 1, die sendeseitig ein zellstrukturiertes Testsignal er zeugt und in einem logischen Testkanal der Übertragungseinrich tung (2) überträgt, dessen Zellen jeweils aus einem Kopffeld mit einer ersten Anzahl von Bits und einem Informationsfeld mit einer zweiten Anzahl von Bits bestehen, deren Längen der Norm der Über tragungseinrichtung entsprechen, wobei die Kopffelder der dem logischen Testkanal zugehörigen Zellen u. a. der Kennzeichnung des logischen Testkanals auf dem Übertragungsmedium dienen und die Informationsfelder der dem logischen Testkanal zugehörigen Zellen eine periodische Testsignalfolge enthalten, deren Periode um ein Bit kleiner ist als die zweite Anzahl von Bits des Informations feldes, gekennzeichnet durch

a) eine Einrichtung (3) zum Unterscheiden der Kopffelder von den Informationsfeldern der im logischen Testkanal übertragenen Zellen des Testsignals und zum Abtrennen der Informationsfelder,
b) ein erstes Schieberegister (4), in das die abgetrennten Infor mationsfelder einschiebbar sind,
c) einen Referenzsignalgenerator (5), der ein periodisches Referenzsignal erzeugt, dessen Periode um ein Bit geringer ist als die zweite Anzahl von Bits des Informationsfeldes,
d) ein zweites Schieberegister (6), in das das vom Referenzsi gnalgenerator erzeugte Signal synchron zu den abgetrennten In formationsfeldern eingeschoben wird,
e) mindestens zwei Bitvergleicher (7, 10), die an je eine Stufe des ersten (4) und des zweiten (6) Schieberegisters ange schlossen sind, die gegeneinander um eine Stufe in einer er sten bzw. in einer zweiten Richtung versetzt sind.

7. Schaltungsanordnung nach Anspruch 6, gekennzeichnet durch eine erste Gruppe von Bitvergleichern (7 bis 9), deren erste Eingänge mit der letzten Stufe des zweiten Schieberegisters (6) und deren zweite Eingänge jeweils mit einer um ein Bit verschobenen, auf einanderfolgenden Stufen des ersten Schieberegisters (4) verbun den sind und durch eine zweite Gruppe von Bitvergleichern (10 bis 12), deren erste Eingänge mit der letzten Stufe des ersten Schie beregisters (4) und deren zweite Eingänge jeweils mit einer um ein Bit verschobenen, aufeinanderfolgenden Stufen des zweiten Schieberegisters (6) verbunden sind.

8. Schaltungsanordnung nach Anspruch 6 oder 7, gekennzeichnet durch einen weiteren Bitvergleicher (13), der an zwei parallelen Stufen der Schieberegister (4) und (6) angeschlossen ist.