DE3933965C2 - - Google Patents

Info

Publication number
DE3933965C2
DE3933965C2 DE3933965A DE3933965A DE3933965C2 DE 3933965 C2 DE3933965 C2 DE 3933965C2 DE 3933965 A DE3933965 A DE 3933965A DE 3933965 A DE3933965 A DE 3933965A DE 3933965 C2 DE3933965 C2 DE 3933965C2
Authority
DE
Germany
Prior art keywords
layer
gate
gate structure
insulating layer
etched
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE3933965A
Other languages
English (en)
Other versions
DE3933965A1 (de
Inventor
Teruyuki Itami Hyogo Jp Shimura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE3933965A1 publication Critical patent/DE3933965A1/de
Application granted granted Critical
Publication of DE3933965C2 publication Critical patent/DE3933965C2/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H01L29/66863—Lateral single gate transistors
    • H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines MESFET.
Besonders wichtig unter den MESFETs sind solche mit selbstausrichtendem Gate. Die Technik der selbstausrichtenden Gates dient dazu, die Hochfrequenzei­ genschaften zu verbessern. Das Gate wird als Maske zum Erzeugen von Source und Drain des FET benutzt, wobei eine fast perfekte gegenseitige Ausrichtung dieser Elemente erhalten wird.
Im Stand der Technik werden Gates aus hochschmelzendem Metall als Masken oder Teile einer Maske bei der Ionenimplantation verwendet, z. B. beim Verfahren gemäß dem Oberbegriff von Anspruch 1, wie es aus einem Artikel von A. E. Geissberger et. al. bekannt ist, erschien in IEEE Trans. Electron Devices, Bd. ED-35, Nr. 5, Mai 1988, Seiten 615-622. Dieses Verfahren nutzt ein Substrat und ein T-förmiges Gate aus TiWN. Ein ähnliches Verfahren, das ein Gate aus hochschmelzendem Material zur Selbstausrichtung nutzt, wird im folgenden anhand der Fig. 3(a) bis 3(h) beschrieben. Diese Figuren zeigen schematisch Querschnitte durch Struktu­ ren, wie sie während des Herstellablaufs eines MESFET entstehen. Dieses Verfahren ist aus JP-A-61-1 54 046 bekannt.
In Fig. 3(a) ist ein Zustand dargestellt, wie er nach einem frühen Verfahrens­ schritt vorliegt. Eine aktive Schicht 3 ist auf einem halbisolierenden GaAs- Substrat 1 durch Ionenimplantation erzeugt. Ein (nicht dargestellter) SiO2-Film wird zunächst auf dem Substrat 1 als Oberflächenschutzfilm mit einer Dicke von etwa 30 nm aufgebracht. Ein (nicht dargestelltes) Resistmuster wird auf dem SiO2- Film ausgebildet und Si-Ionen werden selektiv durch diesen Film implantiert, wobei das Resistmuster als Maske benutzt wird. Die Si-Ionen werden mit einer Energie von etwa 50 keV implantiert, und zwar bis zu einer Konzentration von etwa 1-3 × 1012 cm-2. Das Resistmuster wird entfernt und das Substrat 1 mit den implantierten Ionen wird getempert, um die aktive Schicht 3 zu erzeugen.
Nun wird das Gate 2 aus einer hochschmelzenden Metallegierung auf der aktiven Schicht 3 gebildet. Dazu wird eine Metallschicht mit einer Dicke von etwa 300 nm auf die aktive Schicht 3 aufgebracht, und zwar z. B. aus Wolframsilizid (WSi), Wolframnitrid (WN), Wolframsiliziumnitrid (WSiN) oder Wolframaluminium (WAl). Die Metallschicht wird mit Hilfe einer Fotolackschicht 4 strukturiert, um den Gatebereich zu schützen, während die übrigen Flächen der Schicht einem Ätzprozeß ausgesetzt sind.
Aus Fig. 3(b) ist ein Zustand erkennbar, gemäß dem die Gateelektrode 2 durch Wegätzen der nicht durch die Fotolackschicht 4 geschützten Berei­ che der Metallschicht gebildet wurde. Danach wurde die verbleibende Fotolack­ schicht 4 entfernt. Die Gateelektrode 2 dient nun als Maske zum Bilden ei­ nes Bereichs 5 mit anfänglich niedriger Ionenkonzentration für Source und Drain.
Auf die gesamte Oberfläche des Substrats 1 wird anschließend ein (nicht dargestellter) isolierender Film aufgebracht. Dieser wird anisotrop geätzt, z. B. durch reaktives Ionenätzen (RIE), um Seitenwände 7 anschließend an das Gate 2 zu bilden (Fig. 3(c)). Die Seitenwände 7 und das Gate 2 werden dann als Maske benutzt, um durch Ionenimplantation Source- und Drainbereiche 6 mit hoher Ionenkonzentration zu bilden. Anschließend werden die isolieren­ den Seitenwände 7 entfernt.
Wie aus Fig. 3(d) erkennbar, wird anschließend ein isolierender Film 20 auf das gesamte Substrat 1 einschließlich des Gate 2 auf­ gebracht, z. B. durch eine herkömmliche Plasma-CVD-Technik. Um ein Bauteil mit ebener Oberfläche zu erzielen, wie in Fig. 3(e) dargestellt, wird eine Fotolackschicht 9 über die ganze Fläche aufgetragen. Die Lackschicht 9 und die Isolierschicht 20 sind so ausgebildet, daß sie im wesentlichen mit derselben Geschwin­ digkeit abgeätzt werden können.
Das Abätzen der eben genannten beiden Schichten erfolgt unter genau überwachten Bedingungen so weit, bis die Oberfläche des Gate 2 freigelegt ist, wie dies in Fig. 3(f) dargestellt ist. Nun wird eine Fotolackschicht 10 aufgebracht und so strukturiert, daß um das Gate 2 herum eine Öffnung besteht, wie in Fig. 3(g) dar­ gestellt. Anschließend wird eine Metallschicht 11 mit niedrigem Widerstand auf das Gate 2 und die Lackschicht 10 aufgebracht (wobei letzteres nicht dargestellt ist). Die Metallschicht 11, die z. B. aus Ti/Mo/Au besteht, wird zusammen mit der Lack­ schicht 10 durch eine herkömmliche Lift-Off-Technik entfernt, wobei ein Kontakt 11 mit niedrigem Widerstand verbleibt, wie aus Fig. 3(h) ersichtlich. Der Kontakt 11 bedeckt das Gate 2 und überlappt dieses, wobei Bereiche des isolierenden Films 20 über Source und Drain benachbart zum Gate abgedeckt werden, ein­ schließlich der Source- und Drainbereiche 5 mit niedriger Ionen­ konzentration.
Bei diesem Herstellablauf müssen die Lackschicht 9 und der Iso­ lierfilm 20 mit im wesentlichen derselben Geschwindigkeit abge­ ätzt werden, wie erläutert, und der Ätzvorgang muß dann beendet werden, wenn gerade die Oberfläche des Gate 2 freigelegt ist, wie in Fig. 3(f) dargestellt. Erfolgt der Ätzvorgang ungleich­ mäßig oder wird er zu lange fortgeführt, wird auch das Gate 2 weitgehend oder sogar ganz abgeätzt. Es ist demgemäß schwer, Halbleiterbauteile mit geringer Streuung der Eigenschaften und mit hoher Zuverlässigkeit herzustellen.
Der Erfindung liegt die Aufgabe zugrunde, das beschriebene be­ kannte Verfahren so abzuwandeln, daß die Gefahr verringert ist, daß das Gate weiter als eigentlich beabsichtigt abgeätzt wird.
Die Erfindung ist durch die Merkmale von Anspruch 1 gegeben.
Die Erfindung zeichnet sich insbesondere dadurch aus, daß die auf das Substrat einschließlich dem Gate aufgebrachte Isolier­ schicht als nichtzusammenhängende Schicht hergestellt wird, d. h. als Schicht, bei der die über Drain und Source einerseits und über dem Gate andererseits aufgebrachten Bereiche im wesentlichen nicht miteinander zusammenhängen. Dieses Trennen der Isolier­ schichtbereiche läßt sich insbesondere dann sehr gut erzielen, wenn als Gate ein T-förmiges Gate verwendet wird.
Das nichtzusammenhängende Aufbringen der Isolierschicht ist von Vorteil, da es dann möglich ist, die Isolierschicht über dem Gate abzuätzen, ohne daß die Gefahr besteht, daß auch die Iso­ lierschichtbereiche über Drain und Source abgeätzt werden. Das Gate bleibt dadurch gegen Abätzen geschützt. Die Ätzgeschwindig­ keit für die Isolierschicht und die Fotolackschicht muß nun nicht mehr gleich sein, sondern vorzugsweise ist die Ätzgeschwindigkeit für die Isolierschicht höher. Dies fördert den Schutz des Gate gegen Abätzen noch weiter.
Die Erfindung wird im folgenden anhand von durch Fig. 1 und 2 veranschaulichten Ausführungsbeispielen näher erläutert. Fig. 3 zum Stand der Technik wurde bereits beschrieben. Es zeigen
Fig. 1(a)-1(i) schematische Querschnitte von Strukturen, wie sie in unterschiedlichen Herstellstufen eines MESFET vorliegen, bei dem eine Isolierschicht so auf­ gebracht wird, daß die Bereiche über Drain und Source einerseits und Gate andererseits im wesentlichen nicht zusammenhängen;
Fig. 2(a)-2(i) schematische Querschnitte von Strukturen, wie sie in unterschiedlichen Herstellstufen eines MESFET mit T-förmigem Gate vorliegen; und
Fig. 3(a)-3(h) schematische Querschnitte von Strukturen, wie sie in unterschiedlichen Herstellstufen eines her­ kömmlichen Verfahrens vorliegen.
Die Strukturen gemäß den Fig. 1(a)-1(c) sind identisch mit den Strukturen gem. Fig. 3(a)-3(c). Auch die Herstellschritte sind im wesentlichen identisch, weswegen auf das zuvor Erläuterte verwiesen wird. Es sei hier lediglich ergänzend darauf hingewiesen, daß die Schicht zur Bildung des Gate 2 aus hochschmelzendem Metall z. B. durch Sputtern aufgebracht werden kann.
Der entscheidende Unterschied in der Herstellung besteht im Auf­ bringen der Isolierschicht, die in Fig. 3 das Bezugzeichen 20, in den Fig. 1 und 2 dagegen die Bezugszeichen 8′, 8 trägt. Im übrigen herrscht Übereinstimmung der Bezugszeichen.
Wie aus Fig. 1(d) ersichtlich, wird die Isolierschicht nicht mehr als zusammenhängende Schicht auf dem Substrat einschließlich dem Gate aufgebracht, wie gemäß Fig. 3(d) beim Stand der Technik, sondern der erhöhte Schichtbereich 8′ auf dem Gate 2 ist von den tiefer liegenden Schichtbereichen 8 auf Source und Drain 6 ge­ trennt. Vorzugsweise wird die isolierende Schicht 8 durch Elek­ tron-Cyclotron-Resonanz-CVD (ECR-CVD) aufgebracht. Es handelt sich hierbei um eine besondere Form der bekannten CVD-Techniken, bei der besondere Einrichtungen zum Anregen des Plasmas vor dem Abscheiden verwendet werden. Während bei herkömmlichen Plasma- CVD-Verfahren zusammenhängende Schichten erzeugt werden, lassen sich mit dem ECR-CVD-Verfahren nichtzusammenhängende Schichten herstellen, insbesondere dann, wenn dünne Filme auf unebenen Oberflächen ausgebildet werden. Da beim Ausführungsbeispiel der Film auf zwei unterschiedlichen Ebenen aufwächst, d. h. auf dem Source/Drain-Bereich einerseits und auf dem erhöhten Gate anderer­ seits, und da das Abscheiden beendet wird, bevor die untere auf­ gebrachte Schicht bis zum oberen Pegel angewachsen ist, entstehen getrennte Bereiche 8, 8′. Es handelt sich um eine "schlechte Be­ deckung", bei der ein Teil des Gate 2 noch zwischen den Schicht­ bereichen 8 und 8′ erkennbar ist. Derartige schlechte Bedeckung wird zu einem Teil mit Hilfe der ECR-CVD-Technik und zum anderen Teil durch Überwachen der Abscheidungszeit erzielt.
Nachdem der Isolierfilm mit den voneinander getrennten Bereichen 8 und 8′ erzeugt worden ist, wird eine einebnende Lackschicht 9 mit einer Dicke von etwa 1 µm aufgebracht. Die eingeebnete Struk­ tur ist in Fig. 1(e) dargestellt. Die Oberfläche der Lackschicht 9 bildet eine im wesentlichen ebene Ätzfläche. Die Lackschicht 9 wird so weit abgeätzt, bis die Oberfläche des Isolierschichtbe­ reichs 8′ über dem Gate 2 frei liegt, wie in Fig. 1(f) darge­ stellt. Die Dicke des eben genannten Isolierschichtbereiches 8′ stellt eine Ätztoleranz dar, innerhalb der der Abätzvorgang der Lackschicht 9 beendet werden muß. Diese Toleranz ist außerordent­ lich groß, so daß ein einfaches Ätzverfahren bei Umgebungstempe­ ratur eingesetzt werden kann, z. B. Ätzen mit Sauerstoffplasma oder Ätzen mit einem RIE-Verfahren.
Der noch verbliebene Teil des Isolierschichtbereichs 8′ über dem Gate 2 wird dann mit einem Naßätzverfahren entfernt, z. B. mit einer Lösung gepufferter Flußsäure (Na3OH + H2O + HF). Die dann erhaltene Struktur ist in Fig. 1(g) dargestellt. Von beson­ derer Bedeutung ist, daß die tieferen Bereiche 8 der Isolier­ schicht, die den Source/Drain-Bereich abdecken, während des Ent­ fernens des oberen Teilbereichs 8′ durch die Lackschicht 9 ge­ schützt sind. Dadurch kann das den oberen Teilbereich 8′ ent­ fernende Ätzmittel die unten liegenden Teilbereich 8 nicht an­ greifen. Für die Funktion des Bauteils ist die Unversehrtheit der unteren Bereiche 8 der Isolierschicht sehr wichtig, da die Me­ tallschicht mit niedrigem Widerstand, die das Gate abdeckend auf­ gebracht wird, teilweise auch auf der Isolierschicht liegt, (und zwar im Bereich direkt anschließend an das Gate über den Berei­ chen 5 der aktiven Schicht mit geringer Ionenkonzentration). Un­ versehrtheit der Isolierschichtbereiche 8 in der Umgebung des Gate 2 sorgt dafür, daß direkter Kontakt zwischen dem Metall niedrigen Widerstands und den isolierten Bereichen von Source und Drain vermieden ist. Nachdem der obere Teilbereich 8′ des Isolierfilms entfernt ist, wird die verbleibende Lackschicht 9 entfernt, ohne das Gate 2 im wesentlichen anzugreifen. Es wird dann eine strukturierte Lackschicht 10 hergestellt, die dazu dient, das Metall mit niedrigem Widerstand am richtigen Ort auf­ zubringen. Die gemusterte Lackschicht 10 ist aus Fig. 1(h) er­ kennbar.
Über dem Gate 2 und der Lackschicht 10 gemäß Fig. 1(h) wird dann eine (nicht dargestellte) Schicht eines Metalls mit niedrigem Widerstand aufgebracht. Diese Schicht kann aus dem Vakuum abge­ schieden werden und besteht im Ausführungsbeispiel aus Ti/Mo/Au. Die Lack­ schicht 10 und die auf ihr befindlichen Schichtbereiche des Me­ talls geringen Widerstandes werden dann durch ein übliches Lift-Off-Verfahren entfernt. Wie aus Fig. 1(i) erkennbar, ver­ bleibt ein Kontaktbereich 11 aus dem Metall geringen Widerstands über dem Gate 2. Der Kontaktbereich 11 überdeckt auch den Source/ Drain-Bereich benachbart zum Gate, ist aber vom darunterliegenden Halbleiter durch den unverletzten Isolierfilmbereich 8 sicher getrennt.
Beim vorstehend beschriebenen Verfahren muß nur die einebnende Lackschicht 9 entfernt werden, bis der obere Isolierschichtbe­ reich 8′ erreicht ist. Die Dicke dieses Bereichs bildet eine Ätztoleranz, die dafür sorgt, daß die Bauteile mit größerer Zu­ verlässigkeit und Gleichmäßigkeit hergestellt werden können. Ein weiterer Vorteil besteht darin, daß dann, wenn die einebnende Lackschicht 9 ungleichmäßig oder falsch geätzt wird, diese Schicht wieder aufgebracht werden kann und der Ätzvorgang wieder­ holt werden kann. Dies ist beim Stand der Technik nicht möglich, da bei fehlerhaftem Ätzen das Gate 2 direkt angegriffen wird (siehe Fig. 3(f)). Dieser Schaden ist nicht reparabel.
Beim oben beschriebenen Ausführungsbeispiel ist das Gate 2 aus hochschmelzendem Metall im Querschnitt rechteckig. Anhand der Fig. 2(a) bis 2(i) wird nun eine Ausführungsform und deren Herstellung be­ schrieben, bei der ein T-förmiges Gate 15 vorliegt, das aus zwei unterschiedlichen Gatemetallen hergestellt ist.
Wie aus Fig. 2(a) erkennbar, werden nun zum Herstellen des Gate zwei Schichten aufgebracht, nämlich eine untere Schicht 12 und eine obere Schicht 13, jeweils aus einem hochschmelzenden Metall. Die untere Schicht 12 besteht beim Ausführungsbeispiel aus einem Metallsilizid, z. B. Wolframsilizid, das durch Sputtern auf das Substrat 1 aufgebracht wird. Die obere Schicht 13 besteht beim Ausführungsbeispiel aus Wolfram. Eine (nicht dargestellte) Resist­ schicht wird aufgetragen und strukturiert, um eine Maske 14 zum Herstellen der T-förmigen Gatestruktur 15 zu bilden.
Wie aus Fig. 1(b) erkennbar, wird die Gatestruktur 15 durch teil­ weises Wegätzen der beiden Schichten 12 und 13 aus hochschmelzendem Metall gebildet. Da das Metall für die untere Schicht 12 so aus­ gewählt ist, daß es schneller abgeätzt wird als das Metall für die obere Schicht 13, wird die T-förmige Gatestruktur 15 ausge­ bildet.
Die folgenden Herstellschritte gemäß den Fig. 2(b)-2(i) ent­ sprechen im wesentlichen denen, die anhand der Fig. 1(b)-1(i) erläutert wurden. Für einander entsprechende Schichten sind je­ weils gleiche Bezugszeichen gewählt. Zwei Ausnahmen bestehen bei Verwendung des T-förmigen Gate 15. Die Ionenimplantation, die zum Bilden des Bereichs 5 erforderlich ist, muß mit einem leichten Winkel gegenüber der Normalen der Oberfläche des Substrates 1 erfolgen. Der Winkel ist erforderlich, um zu verhindern, daß die­ jenigen Bereiche der oberen Gateschicht 13, die den unteren Be­ reich 12 überlappen, Ionen ausblenden, die dicht benachbart zum unteren Bereich auf dem Substrat auftreffen sollen. Geringe Ionenkonzentration für die Bereiche 5 dicht benachbart zum Gate wird also durch Ionenimplantation unter einem kleinen Winkel gegenüber der Normalen ausgeführt, wobei der untere Be­ reich 12 der Gatestruktur als Maske dient, während die hohe Ionenkonzentration für den Source/Drain-Bereich 6 durch Ionen­ implantation normal zur Oberfläche des Substrates hergestellt wird, wobei der obere Bereich 13 der Gatestruktur als Maske wirkt. Diese Technik führt zu einem wesentlichen Verbessern ge­ genüber demjenigen Herstellvorgang, bei dem gesonderte Seiten­ wände 7 hergestellt und dann wieder entfernt werden müssen.
Die T-förmige Ausbildung des Gates 15 sorgt auch für besonders gute Trennung des Isolierschichtbereichs 8′ über dem Gate vom tiefer liegenden Isolierschichtbereich 8. Dadurch wird noch bes­ ser gewährleistet, daß die Lackschicht 9 den unten liegenden Schichtbereich 8 gegenüber dem oberen Schichtbereich 8′ isoliert, wenn dieser entfernt wird (siehe Fig. 2(g)). Das Trennen der bei­ den Schichtbereiche wird also nicht nur durch Verwenden eines ECR-CVD-Verfahrens begünstigt, sondern auch durch den Überhang des oberen Gatebereichs 13 über den unteren Gatebereich 12.
Beim Ausführungsbeispiel sind die verschiedenen Metalle für die Gatestruktur 15 eine obere Schicht 13 aus einem hochschmelzenden Me­ tall und eine untere Schicht 12 aus einem hochschmelzenden Metallsili­ zid. Es sei darauf hingewiesen, daß die Wahl der Metalle für die Gatestruktur 15 beliebig ist, solange darauf geachtet wird, daß hochschmelzende Metalle verwendet werden, die so geätzt werden können, daß eine T-förmige Struktur entsteht.
Statt eines halbisolierenden GaAs-Substrates 1 können auch andere Substrate verwendet werden, z. B. ein InP-Substrat oder ein Heteroepitaxie-Substrat, wie es in einem Transistor mit hoher Elektronenbeweglichkeit eingesetzt wird. Zum Herstellen der ge­ trennten Isolierschichtbereiche 8 und 8′ können auch andere Ver­ fahren als das genannte ECR-CVD-Verfahren eingesetzt werden, ins­ besondere dann, wenn die T-förmige Struktur 15 gemäß dem zweiten Ausführungsbeispiel eingesetzt wird.

Claims (17)

1. Verfahren zum Herstellen eines MESFET mit folgenden Schritten:
  • - Ausbilden einer aktiven Schicht (3) auf einer Oberfläche eines Halbleitersubstrats (1),
  • - Ausbilden einer Gatestruktur (2) aus einem hochschmelzenden Metall auf der aktiven Schicht,
  • - Implantieren eines Source/Drain-Bereichs (6) im Substrat, wobei zumindest die Gatestruktur als Maske verwendet wird,
  • - Ausbilden eines Isolierfilms auf dem Substrat einschließlich dem Gate,
  • - Ausbilden einer einebnenden Lackschicht (9) über der Iso­ lierschicht und teilweise Abätzen der Lackschicht,
  • - Entfernen der Isolierschicht über dem Gate und
  • - Abscheiden eines Metallkontakts (11) mit niedrigem Wider­ stand auf der Gatestruktur, welcher Kontakt einen Teil der Isolierschicht auf dem Source/Drain-Bereich überlappt,
dadurch gekennzeichnet, daß
  • - die Isolierschicht so aufgebracht wird, daß sie einen un­ teren Bereich (8) über dem Source/Drain-Bereich (6) und einen von diesem unteren Bereich getrennten oberen Bereich (8′) über der Gatestruktur (2; 12, 13) bildet,
  • - die einebnende Lackschicht (9) abgeätzt wird, bis der obere Isolierschichtbereich (8′) erreicht ist,
  • - der obere Isolierschichtbereich (8′) abgeätzt wird, während der untere Isolierschichtbereich (8) durch die verbleibende einebnende Lackschicht (9) geschützt ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeich­ net, daß als Halbleitersubstrat (1) ein GaAs-Substrat ver­ wendet wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeich­ net, daß als Halbleitersubstrat (1) ein InP-Substrat verwendet wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet, daß die Gatestruktur aus einer einzigen Schicht eines hochschmelzenden Metalls oder einer Metallegierung hergestellt wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeich­ net, daß die Gatestruktur (2) aus einer einzigen Schicht aus Wolframsilizid, Wolframnitrid, Wolframsiliziumnitrid oder Wolframaluminium hergestellt wird.
6. Verfahren nach einem der Ansprüche 4 oder 5, dadurch gekennzeichnet, daß beim Implantieren von Ionen zum Herstellen des Source/Drain-Bereichs (5, 6) die einzelne Gate­ schicht (2) als Maske zum Herstellen von Diffusionsbereichen niedriger Ionenkonzentration verwendet wird und daß sodann Seitenwände (7) an der einzelnen Gateschicht ausgebildet werden, die als Maske bei der Ionenimplantation zum Herstellen von Diffusions­ bereichen mit hoher Ionenkonzentration dienen.
7. Verfahren nach einem der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet, daß die Gatestruktur aus hochschmelzendem Metall aus mindestens zwei aufeinander aufgebrachten Schich­ ten (12, 13) aus unterschiedlichen hochschmelzenden Metallen herge­ stellt wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeich­ net, daß die untere Schicht (7) der zweischichtigen Gate­ struktur aus einem hochschmelzenden Metallsilizid und die obere Schicht (13) aus einem hochschmelzenden Metall hergestellt wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeich­ net, daß die untere Schicht aus Wolframsilizid und die obere Schicht aus Wolfram gebildet wird.
10. Verfahren nach einem der Ansprüche 7 bis 9, dadurch ge­ kennzeichnet, daß die beiden Schichten T-förmig aus­ gebildet werden, wobei die obere Schicht (13) über die untere Schicht (12) übersteht.
11. Verfahren nach Anspruch 10, dadurch gekennzeich­ net, daß zum Herstellen des Source/Drain-Bereichs (5, 6) die untere Schicht (12) als Maske zum Herstellen von Diffu­ sionsbereichen niedriger Ionenkonzentration verwendet wird, und daß zum Herstellen von Diffusionsbereichen hoher Ionen­ konzentration die obere, überhängende Schicht (13) der Gate­ struktur als Maske verwendet wird.
12. Verfahren nach einem der Ansprüche 10 oder 11, dadurch gekennzeichnet, daß die T-förmige Gatestruktur (12, 13) dadurch hergestellt wird, daß für die untere Schicht (12) ein Material verwendet wird, das beim Anwenden eines Ätzmittels schneller abgeätzt wird als das Material der oberen Schicht (13).
13. Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die Isolierschicht mit den ge­ trennten Bereichen (8, 8′) durch ein Electron-Cyclotron-Resonanz-CVD-Verfahren her­ gestellt wird.
14. Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die einebnende Lackschicht (9) mit Hilfe von Sauerstoffplasma geätzt wird.
15. Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die einebnende Lackschicht (9) durch reaktives Ionenätzen geätzt wird.
16. Verfahren nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß für den Metallkontakt (11) Ti/Mo/Au verwendet wird.
DE3933965A 1988-10-12 1989-10-11 Mesfet und verfahren zu dessen herstellung Granted DE3933965A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63258007A JPH02103939A (ja) 1988-10-12 1988-10-12 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
DE3933965A1 DE3933965A1 (de) 1990-04-19
DE3933965C2 true DE3933965C2 (de) 1992-12-03

Family

ID=17314241

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3933965A Granted DE3933965A1 (de) 1988-10-12 1989-10-11 Mesfet und verfahren zu dessen herstellung

Country Status (3)

Country Link
US (1) US4977100A (de)
JP (1) JPH02103939A (de)
DE (1) DE3933965A1 (de)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02138750A (ja) * 1988-08-24 1990-05-28 Mitsubishi Electric Corp 半導体装置の製造方法
US5141891A (en) * 1988-11-09 1992-08-25 Mitsubishi Denki Kabushiki Kaisha MIS-type semiconductor device of LDD structure and manufacturing method thereof
US5483104A (en) * 1990-01-12 1996-01-09 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
US5166771A (en) * 1990-01-12 1992-11-24 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
US5264379A (en) * 1990-05-14 1993-11-23 Sumitomo Electric Industries, Inc. Method of making a hetero-junction bipolar transistor
DE4032411A1 (de) * 1990-10-12 1992-04-16 Daimler Benz Ag Verfahren zur herstellung von t-gate-elektroden
US5116774A (en) * 1991-03-22 1992-05-26 Motorola, Inc. Heterojunction method and structure
JPH05326561A (ja) * 1992-05-22 1993-12-10 Nec Corp 電界効果トランジスタの製造方法
US5336930A (en) * 1992-06-26 1994-08-09 The United States Of America As Represented By The Secretary Of The Air Force Backside support for thin wafers
JP3170141B2 (ja) * 1993-07-27 2001-05-28 株式会社東芝 半導体装置
JPH0786310A (ja) * 1993-09-20 1995-03-31 Mitsubishi Electric Corp 高融点金属ゲート電極の形成方法
US5550065A (en) * 1994-11-25 1996-08-27 Motorola Method of fabricating self-aligned FET structure having a high temperature stable T-shaped Schottky gate contact
JP3336487B2 (ja) * 1995-01-30 2002-10-21 本田技研工業株式会社 高周波トランジスタのゲート電極形成方法
US5620909A (en) * 1995-12-04 1997-04-15 Lucent Technologies Inc. Method of depositing thin passivating film on microminiature semiconductor devices
US5958508A (en) * 1997-03-31 1999-09-28 Motorlola, Inc. Process for forming a semiconductor device
US6084279A (en) * 1997-03-31 2000-07-04 Motorola Inc. Semiconductor device having a metal containing layer overlying a gate dielectric
US5888588A (en) * 1997-03-31 1999-03-30 Motorola, Inc. Process for forming a semiconductor device
US6153519A (en) 1997-03-31 2000-11-28 Motorola, Inc. Method of forming a barrier layer
US6255204B1 (en) 1999-05-21 2001-07-03 Motorola, Inc. Method for forming a semiconductor device
US7081416B2 (en) * 2003-04-04 2006-07-25 Micron Technology, Inc. Methods of forming field effect transistor gates

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4400866A (en) * 1980-02-14 1983-08-30 Xerox Corporation Application of grown oxide bumper insulators to a high-speed VLSI SASMESFET
JPS58101466A (ja) * 1981-12-14 1983-06-16 Hitachi Ltd 半導体装置の製造方法
JPS5950567A (ja) * 1982-09-16 1984-03-23 Hitachi Ltd 電界効果トランジスタの製造方法
JPS6086866A (ja) * 1983-10-19 1985-05-16 Matsushita Electronics Corp 電界効果トランジスタおよびその製造方法
GB2156579B (en) * 1984-03-15 1987-05-07 Standard Telephones Cables Ltd Field effect transistors
US4855246A (en) * 1984-08-27 1989-08-08 International Business Machines Corporation Fabrication of a gaas short channel lightly doped drain mesfet
JPS61154046A (ja) * 1984-12-26 1986-07-12 Nec Corp 半導体装置
JPS6292481A (ja) * 1985-10-18 1987-04-27 Nec Corp 半導体装置の製造方法
DE3751219T2 (de) * 1986-11-20 1995-08-03 Sumitomo Electric Industries Verfahren zur Herstellung eines Schottky-Barriere- Feldeffekttransistors.
US4849376A (en) * 1987-01-12 1989-07-18 Itt A Division Of Itt Corporation Gallium Arsenide Technology Center Self-aligned refractory gate process with self-limiting undercut of an implant mask
US4839311A (en) * 1987-08-14 1989-06-13 National Semiconductor Corporation Etch back detection
JPS6489470A (en) * 1987-09-30 1989-04-03 Mitsubishi Electric Corp Manufacture of semiconductor device
US4829025A (en) * 1987-10-02 1989-05-09 Advanced Micro Devices, Inc. Process for patterning films in manufacture of integrated circuit structures
JPH0787195B2 (ja) * 1987-10-22 1995-09-20 三菱電機株式会社 ショットキゲート電界効果トランジスタの製造方法
US4863879A (en) * 1987-12-16 1989-09-05 Ford Microelectronics, Inc. Method of manufacturing self-aligned GaAs MESFET

Also Published As

Publication number Publication date
DE3933965A1 (de) 1990-04-19
JPH02103939A (ja) 1990-04-17
US4977100A (en) 1990-12-11

Similar Documents

Publication Publication Date Title
DE3933965C2 (de)
DE3939319C2 (de) Verfahren zum Herstellen eines asymmetrischen Feldeffekttransistors
EP0057254B1 (de) Verfahren zur Erzeugung von extremen Feinstrukturen
DE2916843C2 (de)
DE2723944C2 (de) Verfahren zum Herstellen einer Anordnung aus einer strukturierten Schicht und einem Muster
EP0182088B1 (de) Schottky-Kontakt auf einer Halbleiteroberfläche und Verfahren zu dessen Herstellung
EP0049392A2 (de) Verfahren zum Herstellen einer monolithisch integrierten Zwei-Transistor-Speicherzelle in MOS-Technik
DE3108377A1 (de) Verfahren zum herstellen von halbleiterschaltkreisen
DE10101568A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
EP0005185B1 (de) Verfahren zum gleichzeitigen Herstellen von Schottky-Sperrschichtdioden und ohmschen Kontakten nach dotierten Halbleiterzonen
DE2726003A1 (de) Verfahren zur herstellung von mis- bauelementen mit versetztem gate
DE3540422C2 (de) Verfahren zum Herstellen integrierter Strukturen mit nicht-flüchtigen Speicherzellen, die selbst-ausgerichtete Siliciumschichten und dazugehörige Transistoren aufweisen
DE102008060704A1 (de) Zusammengesetzter Passivierungsprozess für Nitrid-Feldeffekttransistoren
DE2922015A1 (de) Verfahren zur herstellung einer vlsi-schaltung
DE2636971A1 (de) Verfahren zum herstellen einer isolierenden schicht mit ebener oberflaeche auf einem substrat
DE2922016A1 (de) Vlsi-schaltungen
DE60034265T2 (de) Halbleiterbauelement mit SOI-Struktur und dessen Herstellungsverfahren
EP0001038B1 (de) Herstellung einer Siliciummaske und ihre Verwendung
DE2556038C2 (de) Verfahren zur Herstellung von Feldeffekttransistoren mit Schottky-Gate für sehr hohe Frequenzen
DE2132034A1 (de) Verfahren zur Herstellung von Zwischenverbindungen fuer elektrische Baueinheiten auf Festkoerpern
EP0068392B1 (de) Verfahren zur Herstellung von Schottky-Dioden
EP0257328B1 (de) Verfahren zur Stabilisierung von pn-Übergängen
DE3634168A1 (de) Halbleitereinrichtung und herstellungsverfahren dafuer
DE3538855C2 (de)
DE3115596A1 (de) Kurzkanal-feldeffekttransistor

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)
8339 Ceased/non-payment of the annual fee