DE4006703A1 - Ausgabepuffer-voraufladungsschaltkreis fuer dram - Google Patents

Ausgabepuffer-voraufladungsschaltkreis fuer dram

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Description

Die Erfindung betrifft eine Steuerschaltung für einen Puffer zur Ausgabe von Daten aus einem Speicher, und insbesondere eine Ausgabepuffer-Voraufladungsschaltung zur Verwendung bei der Erkennung eines Adressenübergangs, bei dem der Ausgangsknoten auf einen Stand oder Status verschoben wird, bevor die geltenden Daten ausgegeben werden, indem Anordnungen getroffen werden, daß, wenn eine nichtgültige Datenangabe voraufgeladen wird, die Voraufladebahn je nachdem geteilt wird, ob die ungültige Datenangabe "0" oder "1" ist, und falls die Ausgabedaten­ angabe "1" ist, der Ausgangsknoten entladen wird, während bei der Datenangabe mit "0" der Ausgangsknoten aufgeladen wird.
Eine Halbleiterspeichereinheit schreibt Daten von außerhalb in die internen Speicherzellen und liest im Bedarfsfall die Ausgabe der gespeicherten Daten aus den internen Speicherzellen, wobei eine Anzahl von internen Betriebsschritten bei der Durchführung der Lese- und Schreibvorgänge vollzogen werden müssen.
Das Verfahren der Ausgabe einer Datenangabe besteht aus mehreren Schritten: dem Liefern von Spaltenadressignalen → Eingabe/Ausgabe-Torschaltung → Eingabe/Ausgabe- Leitung → Versorgungsleitung für Datenbefähigungs­ signal → Datenbus → Datenausgabe.
Das bedeutet, daß, wenn ein Spaltenadressignal geliefert wird, dann wird ein Torschaltungsimpuls zum Wählen einer I/O(Eingabe/Ausgabe)-Klemme oder -Endstelle ausgegeben, worauf dann eine I/O-Leitung gewählt wird. Danach wird bei den Schritten der I/O-Leitung und der Versorgungs­ leitung für das Datenbefähigungssignal eine zweite Datenlesung duchgeführt, um die geringe Spannung der I/O-Leitung auf eine höhere Spannung hinaufzutransfor­ mieren, um einen Datenbus zu wählen und ein Datensignal auszugeben.
Es wird eine Datensignalumwandlung zwischen dem Datenbus und der Datenausgabe nötig, so daß der Signalpegel, der vor dem Datenbus ein CMOS-Pegel war, bei seinem Ausgang ein TTL-Pegel werden muß. Demgemäß wird ein Ausgabepuffer verwendet, um den Pegel des Signals zu verschieben.
Der in den Figuren dargestellte Schaltkreis wurde herkömmlicherweise zur Pegelverschiebung des Ausgabe­ puffers verwendet, wobei jedoch der Voraufladungsab­ schnitt 9 der Fig. 1 in einem an- oder abgeschalteten Zustand zusammen mit den MOS-Transistoren M1, M2 aufgrund der Funktion eines Steuervoraufladeimpulses DCPP gehalten wird, was zur Folge hat, daß es zu einem Gleichstromver­ lust kommt, wodurch es unmöglich wird, den Voraufladepe­ gel bei einem Zustand hoher Impedanz zu halten.
In der Zwischenzeit ist es gelungen, daß man in dem Schaltkreis der Fig. 2 die Gleichstromdissipation durch Torschalten mittels des Steuervoraufladeimpulses DCPP verhindern kann, aber in dem Fall, die ungültige Datenan­ gabe den Wert "1" hat, läßt sich die Gleichstromdissi­ pation nicht vermeiden, und es wird dabei auch noch die Verwendung eines großformatigen MOS-Transistors im Vor­ aufladeabschnitt 9 erforderlich.
Die Erfindung hat die Aufgabe, die vorstehend beschrie­ benen Nachteile der herkömmlichen Verfahrensweise auszuräumen.
Zur Lösung dieser Aufgabe wird durch die Erfindung ein Ausgabepuffer-Voraufladeschaltkreis geschaffen, in dem das auf der Ausgabeseite des Voraufladeabschnitts auftretende Rauschen beseitigt und die Datenverarbei­ tungsgeschwindigkeit in einem durch Erkennen des Adres­ senübergangs gesteuerten Schaltkreis vorteilhaft beein­ flußt werden kann.
Eine weitere Zielsetzung der Erfindung besteht darin, einen Voraufladesteuerschaltkreis zu schaffen, in dem der Voraufladeabschnitt aus NMOS-Transistoren bestehen kann, wobei die Verläßlichkeit des Aufschaltens latch up und dgl. auf der Ausgabeseite Berücksichtigung findet.
Um die vorstehend erwähnten Aufgaben zu lösen, werden die MOS-Transistoren, die den Voraufladebschnitt nach der Erfindung bilden, auf eine Weise angesteuert, daß unterschiedliche MOS-Transistoren in Übereinstimmung mit dem Datenstatus ("1" oder "0") einer ungültigen Datenan­ gabe angesteuert werden, daß nach Lieferung einer gültigen Datenangabe mit H-Status ("1") der Vorauflade­ abschnitt eine Ladungsbahn ausbilden läßt, so daß der Gesamtstand angehoben und ein TTL-Pegelsignal mit hoher Geschwindigkeit ausgegeben wird, und daß auf die Liefe­ rung eines L-Status ("0") einer gültigen Datenausgabe der Voraufladeabschnitt eine Entladebahn bilden läßt, so daß der Gesamtstand herabgesetzt und ein TTL-Pegel mit hoher Geschwindigkeit herausgebracht wird.
Für diese Lösung ist der Schaltkreis für die Voraufladung in Übereinstimmung mit dem Status der ungültigen Daten­ angabe auf der Ausgabeseite für die Verschiebung eines CMOS-Pegels auf einen TTL-Pegel dadurch gekennzeichnet, daß die Ausgabeseite des Ausgabepuffers gemäß der ungültigen Datenangabe aus einem Datensignalerzeugungs­ abschnitt auf- oder entladen wird und daß der Pegel der Ausgabeseite sich im vorhinein, bevor die nächstgelie­ ferte gültige Datenangabe über die Ausgabeseite des Ausgabepuffers ausgegeben wird, abfallen oder anheben läßt.
Die Merkmale der Erfindung und deren technische Vorteile ergeben sich aus der nachfolgenden Beschreibung des bevorzugten Ausführungsbeispiels in Verbindung mit den Zeichnungen. Hierbei zeigen:
Fig. 1 einen herkömmlichen Ausgabepuffer-Voraufladesteu­ erschaltkreis zur Verwendung in einer Speichereinheit (4M DRAM) ,
Fig. 2 einen weiteren Ausgabepuffer-Voraufladesteuer­ schaltkreis herkömmlicher Bauart,
Fig. 3 einen erfindungsgemäßen Ausgabepuffer-Vorauflade­ steuerschaltkreis und
Fig. 4 die Zeitdiagramme, aus denen die Vorgänge des Voraufladens des Ausgabepuffers nach der Erfindung ersichtich sind.
Die Fig. 1 zeigt also einen herkömmlichen Ausgabepuffer- Voraufladesteuerschaltkreis zur Verwendung in einer herkömmlichen Speichereinheit.
Nach dieser Zeichnung besteht der Ausgabepuffer 5 aus einem Signalspeicher 1 zum Aufnehmen von Datensignalen DE, eines Datenbusses, den Steuerschaltkreisen 2, 3 zum Datenverarbeiten mit Hilfe der Steuersignale OTRST und der Statussignale des Signalspeichers 1 und aus den MOS- Transistoren M11, M12 zum Ausgeben der Signale der Steuerschaltkreise 2, 3.
Am hinteren Teil des Ausgabepuffers 5 befindet sich ein Voraufladeabschnitt 9, der die MOS-Transistoren M1, M2 aufweist. Der Steuervorauflade-Impulserzeugungsabschnitt 10 besteht aus einem Steuerimpulserzeugungabschnitt 6 zum Erzeugen von Steuerimpulsen nach Erhalt von Adressenum­ wandlungssignalen und einem Impulserzeugungsabschnitt 7 zum Erzeugen von Steuervoraufladeimpulsen DCPP nach Erhalt von Signalen des Steuerimpulserzeugungsabschnitt 6.
Ein derartiger Schaltkreis ist für die Verwendung in einer Speichereinheit von 1 M bis 4 M DRAM bestimmt. In diesem Schaltkreis wird, wenn ein 3-Zustandsteuerimpuls OTRST vom Steuerimpulserzeugungsabschnitt 6 auf das Adressenübergangssignal während eines Adressenüber­ gangs erzeugt wird, durch den Impulserzeugungsabschnitt 7 ein Steuervoraufladeimpuls DCPP von 4-5 ns nach Eintref­ fen der fallenden Kante des Steuerimpulses OTRST erzeugt.
Nach der Erzeugung des Steuervoraufladeimpulses DCPP wird dieser Impuls DCPP an die Gatter der MOS-Transistoren M1, M2 des Voraufladeabschnitts 9 in einem L-Pegel auf nachstehend beschriebene Weise gegeben.
Auf die Lieferung des L-Pegelsignals an die Gatter der MOS-Transistoren M1, M2 nach Erzeugen eines 3-Zustand­ steuerimpulses OTRST werden die Gatter in abgeschaltetem Zustand gehalten und somit kommt es dazu, daß die Ausgabeseite DOUT sich in einem Zustand hoher Impedanz befindet.
Wenn dann ein Steuervoraufladeimpuls DCPP eines hohen Pegels an die Gatter der MOS-Transistoren M1, M2 während des nächsten Zyklus geliefert werden, werden die MOS- Transistoren M1, M2 angeschaltet, so daß der Pegel oder Status der ungültigen Datenangabe der Ausgabeseite DOUT auf einen Zwischenpegel oder -status verschoben werden sollte, was zur Erhöhung der Geschwindigkeit und zu einer Verringerung des Rauschens führt, und zwar aufgrund des Spitzenwertes des Stroms ICC und ISS während der nächsten Ausgabe gültiger Daten.
Trotz eines derartigen Vorteils weist der vorstehend beschriebene herkömmliche Schaltkreis die Nachteile auf, daß, wenn eine ungültige Datenangabe "1" ist, der MOS- Transistor M2 zusammen mit dem MOS-Transistor M1 ange­ schaltet wird und, wenn eine ungültige Datenangabe "0" ist, der MOS-Transistor M1 zusammen mit dem MOS-Tran­ sistor M2 mit der Folge angeschaltet wird, daß sich ein Gleichstrom-Dissipationsweg bildet, wodurch erschwert wird, den Voraufladepegel bei hoher Impedanz zu halten.
Die Fig. 2 zeigt einen weiteren Ausgabepuffer-Vorauf­ ladeschaltkreis bekannter Ausführung, der in einer Speichereinheit wie einem EEPROM verwendet wird.
Bei diesem Schaltkreis weisen der Ausgabepuffer 5 und der Steuervorauflade-Impulserzeugungsabschnitt 10 dieselbe Zusammensetzung auf wie der der Fig. 1. Hier besteht jedoch der Voraufladeabschnitt 9, der an der Ausgangs­ seite DOUT des Ausgabepuffers 5 liegt, aus einem MOS- Transistor M4, der mit einem Tor an der oben angeführten Ausgangsseite DOUT liegt, und aus einem MOS-Transistor M3, der zwischen der Ausgangsseite DOUT und dem MOS- Transistor M4 liegt, während der MOS-Transistor M3 mit Hilfe des Steuervoraufladeimpulses DCPP angesteuert wird.
Ein derartiger Schaltkreis bietet den Vorteil, daß der Strom ISS, der bedingt ist durch den Steuervorauflade­ impuls DCPP, der zu der Zeit der Gatter- oder Torschal­ tung auftritt, verringert werden kann, er hat dagegen den Nachteil, daß eine Heraufsetzung der Geschwindigkeit sowie eine Senkung des Spitzenstroms ISS nicht erreicht werden kann. Hinzu kommt, daß ein MOS-Transistors von großem Format hier erforderlich ist.
Zielsetzung der Erfindung ist es, diese Nachteile zu beseitigen, die in der vorstehend beschriebenen Ausfüh­ rung der in den Fig. 1 und 2 dargestellten Schalt­ kreise auftreten.
Die Fig. 3 zeigt eine Ausführungsform des Schaltkreises nach der Erfindung.
Der erfindungsgemäße Schaltkreis besteht aus einem Ausgabepuffer-Voraufladeschaltkreis für DRAM-Zellen und umfaßt:
einen Signalspeicher 1, an den die Datensignale aus einem Datenbus (DB), () geliefert werden, Steuerschaltkreise 2, 3 für das Ausgeben der Daten " 1" oder "0" nach dem Eingehen des Ausgangs des Signalspeichers 1 und eines Steuersignals OTRST, einen Ausgabepuffer 5, der aus den MOS-Transistoren M11, M12 besteht und von den Ausgängen der Steuerschaltkreise 2, 3 angesteuert wird, einen Impulserzeugungsabschnitt 10, zu dem ein Steuerimpulser­ zeugungsabschnitt 6 zum Erzeugen der 3-Zustandsignale OTRST als Reaktion auf die Adressenübergangsignale sowie ein Impulserzeugungsabschnitt 7 zum Ausgeben von Steuervoraufladeimpulsen gehört, und einen Voraufladeab­ schnitt 9 zum Empfangen der Ausgänge DOUT des Ausgabe­ puffers 5, und ist dadurch gekennzeichnet, daß der Ausgabepuffer-Voraufladeschaltkreis darüber hinaus einen Datenübergangsignalerzeugungsabschnitt 15 zum Liefern des Datensignals D0P, D1P an den Voraufladeabschnitt 9 besitzt und
MOS-Transistoren M7, M8 zum Liefern der Datensignale DB, , Signalspeicher 11, 12 zum Sperren des Ausgangs von den MOS-Transistoren M7, M8, sowie Inverter I7, I8 und die NAND-Gatter ND1, ND2 zum UNDieren des Zustandssignals der Signalspeicher 11, 12 und der Steuervoraufladeimpulse DCPP aus dem Voraufladeimpulserzeugerabschnitt 10 aufweist und daß der Ausgabepuffer-Voraufladeschaltkreis des weiteren einen Voraufladeabschnitt 9 bestehend aus den MOS-Transistoren M5, M6 aufweist, die an der Aus­ gangsseite DOUT des Ausgabepuffers 5 liegen, wobei der Voraufladeabschnitt 9 an der Rückseite des Ausgabepuffers angeschlossen ist.
In der vorstehend beschriebenen Ausgestaltung ist das an die Datenbusse , DB gelieferte Datensignal eine durch eine I/O-Lesung an die Ausgangsseite DOUT übertragene Datenangabe, während das 3-Zustandsignal OTRST aktiviert wird, nachdem es an der fallenden Kante eines Spalten­ adressen-Aktivierungssignal verzögert worden ist und die Funktion hat, zu bestimmen, ob die Datenangabe an den Ausgangsknoten ausgegeben werden soll.
Wie Fig. 4A zeigt, schließt der Steuervoraufladeimpuls DCPP das Steuersignal OTRST mittels der fallenden Kante des Adressenübergangsignals , wobei während der fallenden Kante ein eine automatische Impulsbreite AUTO aufweisender Impuls erzeugt wird.
Ein Datenbusleitung-Aufladeimpuls ODOP hat die Funktion die Knoten der Datenbusleitung DB sowie die Datenakti­ vierungssignal-Speiseleitung DO während der Zeit vorauf­ zuladen, wenn sich das Adressenübergangsignal in einem L-Status befindet.
Zunächst wird die Ansteuerung des erfindungsgemäßen Schaltkreises generell beschrieben. In dem Fall, wo eine Datenangabe "0" auf den Datenbus des Ausgabepuffers 5 und wo eine Datenangabe "1" auf den Datenbus DB geladen wird, wird über den Signalspeicher 1 der Ausgang des NOR-Gatters NO1 zu "1" und der Ausgang des NOR-Gatters NO2 zu "0".
Dann werden die Ausgänge der NOR-Gatter NO1, NO2 sowie das Steuersignal OTRST miteinander verglichen und infolgedessen wird ein H-Statussignal an die Steuer- Schaltkreise ausgegeben.
Falls der eine Datenangabe "1" aufweisende Steuerschalt­ kreis 2 aktiviert wird, wird ein H-Statussignal an das Gatter des MOS-Transistors M11 geliefert, so daß die Ausgangsseite DOUT einen "1"-Statuszustand (H-Statuszu­ stand) annimmt, wogegen bei Aktivierung des Steuer­ schaltkreises 3 mit einer Datenangabe "0" ein H-Status­ signal den MOS-Transistor M12 einschaltet, so daß die Ausgangsseite DOUT einen H-Statuszustand annimmt.
Wenn somit ein CMOS-Status oder -Pegel in einen TTL- Status oder -Pegel übersetzt wird, wenn die Ausgangsseite einen H-Status beibehält, so schaltet der Vorauflade­ abschnitt 9 den MOS-Transistor M5 im voraus ein, so daß die Kraftquelle Vcc gespeist wird und eine Statusan­ hebende hohe Impedanz erzielt wird, wogegen, falls die Ausgangsseite DOUT in einem L-Status gehalten wird, der Voraufladeabschnitt 9 den MOS-Transistor M6 im voraus einschaltet, so daß der L-Zustand beibehalten wird.
Unter dieser Bedingung wird auf den Ausgang des Daten­ übergangsignal-Erzeugungsabschnitt 15 zurückgegriffen, um eine Veränderung im voraus in der Impedanz des Vorauf­ ladeabschnitts 9 herbeizuführen.
Es wird jetzt der Betrieb des Schaltkreises nach der Erfindung anhand der Fig. 4 für den Fall einer ungül­ tigen Datenangabe des "1"-Zustandes beschrieben.
Wenn ein Spaltenadressen-Aktivierungssignal , das einen mechanischen Maschinenzyklus darstellt, erzeugt wird, wird ein L-Statussignal festgestellt, und es wird ein Spaltenadressensignal Ai erzeugt.
Es wird eine H-Status ungültige Datenangabe während der Zeitspanne für die Adresse CAi an der Spaltenadresse Ai geladen, wogegen an derselben während der Zeitspanne für die Adresse CAj eine L-Status gültige Datenangabe geladen wird.
Wenn nun ein Adressenübergangsignal an den Vorauf­ ladeimpulserzeugungsabschnitt 10 geliefert wird, dann wird ein 3-Zustand-Steuersignal OTRST über den Steuerim­ pulserzeugungsabschnitt 6 ausgegeben. Das Adressenüber­ gangsignal wird, falls es durch das Spaltenadressen­ signal Ai und ein I/O-Gatterschaltungsaktivierungssignal OYE gebildet wird, mit einer bestimmten automatischen Impulsbreite AUTO wiederholt.
Das 3-Zustand-Steuersignal OTRST wird an die Steuer­ schaltkreise 2, 3 des Ausgabepuffers 5 geliefert, um die über die Steuerschaltkreise 2, 3 ausgegebenen Signale auszuwählen. Darüber hinaus wird das 3-Zustand-Steuer­ signal OTRST an den Impulserzeugungsabschnitt 7 gegeben, um einen ausgangsseitigen Steuervoraufladeimpuls auf der Ausgangsseite DOUT des Ausgabepuffers 5 zu erzeugen.
Auch unter dieser Bedingung wird eine bestimmte Impuls­ dauer der Impulsbreite AUTO durch den Impulserzeugungsab­ abschnitt 7 vorgesehen. Die Impulsbreite dieser Impuls­ dauer ist so beschaffen, daß die Ausgangsseite DOUT bei einer ausreichend hohen Impedanz innerhalb der Vorauf­ ladedauer gehalten werden kann, wobei die Datenbusleitung die Funktion des Voraufladens der Datenaktivierung-Sig­ nalspeiseleitung DO sowie des Datenbusses DB während der zeit durchführt, wenn das Adressenübergangsignal bei einem niedrigen Status gehalten wird. Der Steuervorauf­ ladeimpuls DCPP wird in den Abschnitt 15 zum Erzeugen des Datenübergangssignals eingegeben, so daß das Ausgeben der Datensignale D1P, D0P festgelegt werden sollte.
Der Abschnitt 15 zum Erzeugen des Datenübergangsignals hat eine Betriebsweise, daß auf die Lieferung des 3-Zustand-Steuersignals OTRST die Datenangabe der Datenbusse DB, die MOS-Transistoren M7, M8 geliefert und die Daten D1P, D0P durch die Signalspeicher 11, 12 ausgegeben werden sollten, und zwar aufgrund der Funktion des aus den NAND-Gattern ND1, ND2 sowie den Invertern 17, 18 bestehenden UND-Schaltkreises.
Somit wird, wie die erwähnten Zeitdiagramme zeigen, das 3-Zustand-Steuersignal OTRST an die Signalspeicher 11, 12 während der Zeit geliefert, wann eine ungültige Datenan­ gabe an die Ausgangseite DOUT des Ausgabepuffers 5 bei einem H-Status geliefert wird.
Wenn der Steuervoraufladungsimpuls DCPP aktiviert wird, werden die Datenangaben D0P, D1P in Übereinstimmung mit dem Zustand der ungültigen Datenangabe erzeugt, die über die Datenbusse , DB geliefert werden. Wenn die ungül­ tige Dantenangabe "1" ist, hat die Datenangabe D1P einen H-Status, und die Datenangabe D0P wird einen L-Status haben, wogegen, wenn die ungültige Datenangabe "0" ist, die Datenangabe D0P ein Signal eines H-Status erzeugen wird, so daß diese an die Gatter der MOS-Transistoren M1, M2 des Voraufladungsabschnitts 9 geliefert werden.
Inzwischen werden die über die Datenbusse DB, gelie­ ferten Datenangabensignale über die Sperre (latch) 1 bestehend aus den NOR-Gattern NO1, NO2 sowie den Inver­ tern I1, I2 an die Steuerschaltkreise 2, 3 geliefert, während in den Steuerschaltkreisen 2, 3 die 3-Zustand- Steuersignale OTRST an die Gatter der MOS-Transistoren M11, M12 gegeben werden.
Demzufolge wird das Datenangabesignal D1P bei ungültiger Datenangabe "1" einen H-Status haben, um den MOS- Transistor M6 des Voraufladungsabchnitts 9 einzuschal­ ten, weshalb die Energie der Ausgangsseite DOUT entladen wird, um zum MOS-Transistor M6 zu fließen, wodurch die Impedanz verringert wird.
Andererseits wird das Datenangabesignal D0P bei ungül­ tiger Datenangabe "0" einen H-Zustand haben, um den MOS-Transistor M6 einzuschalten. Dementsprechend wird die Energiequelle Vcc an die Ausgangsseite DOUT gelegt, um diese zur Aufrechterhaltung einer hohen Impedanz zu laden, und somit wird die ausgangsseitige Impedanz bei Ausgabe einer gültigen Datenangabe im voraus eingestellt, so daß sie von der ungültigen Datenangabe nicht beein­ flußt wird, wodurch das Rauschen im großen Maße ver­ ringert und die Geschwindigkeit weitgehend erhöht wird.
Bei Betrachtung der Ausgangsseite DOUT in Fig. 4A wird bei der gültigen Datenangabe im H-Status ein Ausgang bestehend aus einer Kombination aus dem Steuersignal OTRST und dem Datenbus DB Statussignal erzeugt und der MOS- Transistor M6 wird, falls die ungültige Datenangabe "1" ist, eingeschaltet, um den Status oder Pegel haupt­ sächlich zusammen mit dem Datenangabesignal D1P herabzu­ setzen, während der Pegel der nebenbei mit Hilfe des 3-Zustand-Steuersignal OTRST aufrechterhalten wird, wodurch der voraufgeladene Pegel insgesamt verringert wird.
Demgemäß wird die an das nächste Adressensegment CAj gelieferte gültige Datenangabe auf den verringerten Pegel geladen, wodurch das Rauschen vermindert und die Ge­ schwindigkeit verbessert wird.
Es folgt eine Beschreibung zum Pegel oder Status der Ausgangsseite DOUT für den Fall, wo die ungültige Datenangabe einen L-Pegel hat, wie dies in Fig. 4B dargestellt ist.
In diesem Fall wird, wie auch im Falle der Fig. 4A, eine ungültige Datenangabe "0" in das Segment der Adresse CAi der Spaltenadresse Ai geladen, während eine gültige Datenangabe "1" in das Segment der Adresse CAj geladen wird.
Deshalb ergibt die Ausgangsseite DOUT einen Ausgang bestehend aus der Kombination des 3-Zustandsignals OTRST und eines Datenangabebus()-Statussignal, wobei die ungültige Datenangabe einen L-Status hat, und der MOS-Transistor M5 wird eingeschaltet in einen Zustand "0" der ungültigen Datenangabe, um den Status oder Pegel in erster Linie zusammen mit dem Datenangabesignal D0P sowie den Status oder Pegel in zweiter Linie mit Hilfe des 3-Zustand-Steuersignals OTRST anzuheben. Demgemäß wird die in das nächste Segment der Adresse CAj geladene gültige Datenangabe auf den erhöhten Pegel geladen, wodurch das Rauschen verringert und die Geschwindigkeit verbessert wird.
Wie vorstehend bereits beschrieben wird erfindungsgemäß die Ausgangseite gemäß des Zustandes der ungültigen Datenangabe "1" oder "0" geladen oder entladen, was zur Folge hat, daß das Rauschen während des Übergangs vom CMOS-Status zum TTL-Status verringert wie der Spielraum des Status erhöht werden kann, und daß gültige Datenangaben in einem im voraus geladenen oder entladenen Zustand geliefert werden, so daß die Verarbeitungsgeschwindigkeit erhöht wird.
Inbesondere werden in den Voraufladungsabschnitt nach der Erfindung N-Kanal MOS-Transistoren mit dem Erfolgt verwendet, daß die Be­ triebssicherheit beim Aufschalten (latch-up) und dgl. gewährleistet werden kann, wodurch ermöglicht wird, niederkapazitive MOS-Transistoren im Ausgabepuffer zu verwenden.

Claims (1)

  1. Ausgabepuffer-Voraufladungsschaltkreis für DRAM-Zellen bestehend aus einem Signalspeicher (latch) (1), Steuer­ schaltkreisen (2, 3) zum Ausgeben von Datenangaben nach Empfang des Ausgangs des Signalspeichers 1 sowie einem Steuersignal OTRST, wobei der Ausgabepuffer 5 einen MOS- Transistor aufweist und mittels der Ausgänge der Steuerkreise (2, 3) angesteuert wird, sowie einen Vorauf­ ladungsimpulserzeugungsabschnitt (10) zum Ausgeben von Steuervoraufladungsimpulsen DCPP auf Adressenübergangs­ signale ATS und einen Voraufladungsabschnitt (9) zum Empfangen der Ausgänge DOUT des Ausgabepuffers (5) aufweist, dadurch gekennzeichnet, daß der Ausgabepuffer-Voraufladungsschaltkreis darüber hinaus einen Abschnitt (15) aufweist zum Erzeugen eines Datenan­ gabeübergangssignals bestehend aus MOS-Transistsoren (M7, M8) zum Empfangen von Steuersignalen und zum Liefern von Datenangabesignalen (DB, DB), so daß die Datensignale (D0P, D1P) an den Voraufladungsabschnitt 9 geliefert werden, den elektronsichen Schaltern (latches (11, 12), die an den MOS-Transistoren (M7, M8) liegen, und aus Invertern und NAND-Gattern (ND1, ND2) zum Empfangen des Steuervoraufladungsimpulses (DCPP) aus dem Abschnitt 10 zum Erzeugen der Voraufladeimpulse, wobei die NAND-Gatter an den Invertern liegen, und daß der Ausgabepuffer-Vor­ aufladungsschaltkreis des weiteren einen Voraufladungs­ abschnitt (9) bestehend aus den MOS-Transistoren (M5, M6) aufweist, deren Gatter die Ausgänge des Abschnitts (15) zum Erzeugen des Datenübergangssignals empfangen.
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SE (1) SE513715C2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3913801A1 (de) * 1988-04-27 1989-11-09 Sun Microsystems Inc Logikgatter

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930003929B1 (ko) * 1990-08-09 1993-05-15 삼성전자 주식회사 데이타 출력버퍼
KR940005688B1 (ko) * 1991-09-05 1994-06-22 삼성전자 주식회사 메모리 소자에 있어서 데이터 라인의 프리챠아지 자동 검사 장치
FR2694121B1 (fr) * 1992-07-24 1995-09-22 Sgs Thomson Microelectronics Memoire en circuit integre avec prechaarge prealable en sortie.
US5469385A (en) * 1993-05-11 1995-11-21 Texas Instruments Incorporated Output buffer with boost from voltage supplies
US5349566A (en) * 1993-05-19 1994-09-20 Micron Semiconductor, Inc. Memory device with pulse circuit for timing data output, and method for outputting data
JPH07182864A (ja) * 1993-12-21 1995-07-21 Mitsubishi Electric Corp 半導体記憶装置
JP2634141B2 (ja) * 1994-01-19 1997-07-23 インターナショナル・ビジネス・マシーンズ・コーポレイション マルチプロセッサ・システム
KR960004567B1 (ko) * 1994-02-04 1996-04-09 삼성전자주식회사 반도체 메모리 장치의 데이타 출력 버퍼
US5675549A (en) * 1994-12-23 1997-10-07 Micron Technology, Inc. Burst EDO memory device address counter
US5640364A (en) * 1994-12-23 1997-06-17 Micron Technology, Inc. Self-enabling pulse trapping circuit
US5652724A (en) * 1994-12-23 1997-07-29 Micron Technology, Inc. Burst EDO memory device having pipelined output buffer
US5682354A (en) * 1995-11-06 1997-10-28 Micron Technology, Inc. CAS recognition in burst extended data out DRAM
US5721859A (en) * 1994-12-23 1998-02-24 Micron Technology, Inc. Counter control circuit in a burst memory
US5729503A (en) * 1994-12-23 1998-03-17 Micron Technology, Inc. Address transition detection on a synchronous design
US5610864A (en) 1994-12-23 1997-03-11 Micron Technology, Inc. Burst EDO memory device with maximized write cycle timing
US5668773A (en) * 1994-12-23 1997-09-16 Micron Technology, Inc. Synchronous burst extended data out DRAM
US5526320A (en) * 1994-12-23 1996-06-11 Micron Technology Inc. Burst EDO memory device
US6525971B2 (en) 1995-06-30 2003-02-25 Micron Technology, Inc. Distributed write data drivers for burst access memories
US6804760B2 (en) 1994-12-23 2004-10-12 Micron Technology, Inc. Method for determining a type of memory present in a system
US5717654A (en) * 1995-02-10 1998-02-10 Micron Technology, Inc. Burst EDO memory device with maximized write cycle timing
US5850368A (en) * 1995-06-01 1998-12-15 Micron Technology, Inc. Burst EDO memory address counter
US5729504A (en) * 1995-12-14 1998-03-17 Micron Technology, Inc. Continuous burst edo memory device
US5966724A (en) * 1996-01-11 1999-10-12 Micron Technology, Inc. Synchronous memory device with dual page and burst mode operations
US7681005B1 (en) * 1996-01-11 2010-03-16 Micron Technology, Inc. Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation
US6981126B1 (en) 1996-07-03 2005-12-27 Micron Technology, Inc. Continuous interleave burst access
US6401186B1 (en) 1996-07-03 2002-06-04 Micron Technology, Inc. Continuous burst memory which anticipates a next requested start address
US7103742B1 (en) 1997-12-03 2006-09-05 Micron Technology, Inc. Burst/pipelined edo memory device
US6281719B1 (en) 1999-10-29 2001-08-28 Macronix International Co., Ltd. Output pad precharge circuit for semiconductor devices
US6292405B1 (en) * 2000-08-11 2001-09-18 Stmicroelectronics S.R.L. Data output buffer with precharge
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
CN111293738A (zh) * 2018-12-10 2020-06-16 法雷奥动力总成(上海)有限公司 预充电控制电路及预充电控制方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4570091A (en) * 1983-03-31 1986-02-11 Tokyo Shibaura Denki Kabushiki Kaisha Output buffer circuit
US4604731A (en) * 1982-09-03 1986-08-05 Shibaura Denki Kabushiki Kaisha Output circuit for a semiconductor memory device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4291393A (en) * 1980-02-11 1981-09-22 Mostek Corporation Active refresh circuit for dynamic MOS circuits
JPS58108091A (ja) * 1981-12-21 1983-06-28 Nec Corp メモリ回路
JPS6214520A (ja) * 1985-07-12 1987-01-23 Sony Corp メモリの出力バツフア回路
US4658381A (en) * 1985-08-05 1987-04-14 Motorola, Inc. Bit line precharge on a column address change
US4716550A (en) * 1986-07-07 1987-12-29 Motorola, Inc. High performance output driver
JPS6381551A (ja) * 1986-09-25 1988-04-12 Sony Corp メモリ装置
JPH0817037B2 (ja) * 1987-12-03 1996-02-21 松下電子工業株式会社 スタティックｒａｍの出力回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4604731A (en) * 1982-09-03 1986-08-05 Shibaura Denki Kabushiki Kaisha Output circuit for a semiconductor memory device
US4570091A (en) * 1983-03-31 1986-02-11 Tokyo Shibaura Denki Kabushiki Kaisha Output buffer circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3913801A1 (de) * 1988-04-27 1989-11-09 Sun Microsystems Inc Logikgatter

Also Published As

Publication number Publication date
JPH0632216B2 (ja) 1994-04-27
IT9020460A0 (it) 1990-05-29
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KR910005602B1 (ko) 1991-07-31
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SE9001770D0 (sv) 1990-05-16
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US5058066A (en) 1991-10-15
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GB9004473D0 (en) 1990-04-25
FR2648610A1 (fr) 1990-12-21
IT9020460A1 (it) 1991-11-29
NL9000467A (nl) 1991-01-02
RU2051429C1 (ru) 1995-12-27
GB2233131B (en) 1994-03-16
KR910001747A (ko) 1991-01-31
IT1248661B (it) 1995-01-26

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