DE4035660A1 - Elektrisch programmierbare speichereinrichtung und verfahren zum zugreifen/programmieren von speicherzellen - Google Patents

Description

Die Erfindung bezieht sich auf eine elektrisch programmier­ bare Nur-Lese-Speichereinrichtung und insbesondere auf eine Me­ talloxidhalbleiter-(MOS-)Speichereinrichtung.

Der zunehmende Bedarf an Halbleiterspeichern höherer Ge­ schwindigkeit und niedrigerer Kosten hat zur Entwicklung der virtuellen Erdungskonfiguration für Nur-Lese-Speicher geführt. Virtuelle geerdete Speicher (virtual ground memories) dienen bekanntlich der Erhöhung der Matrixdichte bei gleichzeitiger Erhaltung der Prozeßkompabilität mit existierenden Doppelni­ veau-Polysilizium-n-Kanal-Prozessen. Repräsentative Beispiele für virtuelle geerdete Speichermatrixanordnungen sind beschrie­ ben in den U.S.-PS′n 39 16 169; 39 34 233; 40 21 781 und 43 87 447.

Ein Verfahren zur Herstellung kontaktloser elektrisch pro­ grammierbarer und elektrisch löschbarer Speicherzellen (EPROM′s) des Flash-Typs zur Verwendung in einer virtuellen geerdeten Matrix ist beschrieben in der U.S.-PS 47 80 424. Die kontaktlosen Zellen nach vorstehend genannter Druckschrift ver­ wenden langgestreckte Source- und Drain-Bereiche, die unter Feldoxidgebieten angeordnet sind. Die Drain-Bereiche sind im Vergleich zu den Source-Bereichen flach, während die Source-Be­ reiche durch einen stärkeren Gradienten-Übergang charakteri­ siert sind.

Obwohl virtuelle geerdete Speicher unter dem Gesichtspunkt erhöhter Bitdichte Vorteile haben, sind sie nicht frei von Nachteilen. Ein möglicher Nachteil einer kontaktlosen EPROM-Ma­ trix und virtueller geerdeter Speicheranordnungen liegt gene­ rell in dem Problem unerwünschter Wechselwirkungen zwischen be­ nachbarten Zellen. Diese Wechselwirkung äußerst sich gewöhnlich in einer Programm-Störbedingung (d. h. einer unerwünschten Pro­ grammierung einer nicht-angesteuerten benachbarten Zelle) oder in einer Lesezugriffsverschlechterung aufgrund einer uner­ wünschten Stromkomponente. In beiden Fällen betrifft die Stö­ rung diejenige elektrisch programmierbare Nur-Lese-Speicher­ zelle, die in der benachbarten Spalte unter der angesteuerten Wortleitung angeordnet ist. Eine Wechselwirkung zwischen be­ nachbarten Zellen führt auch zur Bildung von parasitären Strö­ men, welche die Lese-, Lösch- und Programmieroperationen ein­ zelner Zellen stören. Schließlich werden auch die Zugriffsge­ schwindigkeit und die Integrität der Speichermatrix durch diese Probleme ungünstig beeinflußt.

Um die bekannten virtuellen geerdeten Architekturen anhaf­ tenden Nachteile auszuräumen oder zu vermindern, sind erfin­ dungsgemäß eine Einrichtung und ein Verfahren zum Eliminieren parasitärer Ströme während der Lesebetriebsoperationen in einer virtuellen geerdeten EPROM-Speicheranordnung vorgesehen. Wich­ tig dabei ist, daß die Erfindung das angestrebte Ergebnis ohne Beeinträchtigung der Datenzugriffsgeschwindigkeit erreicht. Die Erfindung verwendet eine zusätzliche Spannungsquelle zur Ent­ wicklung einer Lese-Vorspannung auf der benachbarten Bitleitung (der der angesteuerten Zelle benachbarten Bitleitung). Dies schirmt wirksam vor möglichen Störungen aus benachbarten Spal­ ten ab und beschleunigt das Aufladen oder das Entladen der aus­ gewählten bzw. angesteuerten Spalte.

Außerdem verwendet die Erfindung ein Vorspannungsabbau­ schema, bei dem zwischen Spalten wirksame Durchlaßgates zusam­ men mit einer schwachen Rampenspannung auf der angesteuerten bzw. ausgewählten Spalte zum Vermeiden von Störungen an benach­ barten Zellen während des Programmierens dienen.

Die Erfindung befaßt sich mit einer elektrisch programmier­ baren Speichereinrichtung mit einer Matrix aus Zeilen und Spal­ ten von Speicherzellen, die aus Feldeffekttransistoren mit schwebenden Gates aufgebaut sind. Jeder Transistor hat ein schwebendes Gate, eine Steuerelektrode, eine Drain- und eine Source-Elektrode.

Bei einem bevorzugten Ausführungsbeispiel der Erfindung wird auf eine Speicherzelle innerhalb der Matrix unter Verwen­ dung parasitären Stromflusses in benachbarten Zellen zugegrif­ fen, indem zuerst die mit der Steuerelektrode der Zelle gekop­ pelte Zeilenleitung gewählt bzw. angesteuert, als nächstes eine erste Spaltenleitung, die mit der Source-Elektrodenzelle gekop­ pelt ist, geerdet und gleichzeitig ein erstes Potential an eine zweite Spaltenleitung gelegt wird, während ein zweites Poten­ tial an eine dritte Spaltenleitung angelegt wird. Die zweite Spaltenleitung ist mit der Drain-Elektrode der Zelle und die dritte Spaltenleitung mit der Drain-Elektrode der benachbarten Zelle, d. h. der vor einem parasitären Stromfluß zu schützenden Zelle, gekoppelt. Das erste Potential läßt bedingt einen Lese­ strom durch die angesteuerte Zelle fließen. Der Wert dieses konditionellen Stroms ist natürlich ein Maß für den Inhalt der Speicherzelle.

Bei einem anderen Beispiel der Erfindung wird ein Verfahren zum Vermeiden von Programmierstörungen mit benachbarten Zellen in einer Speichermatrix mit mehreren Zeilenleitungen angegeben, wobei die Steuerelektrode aller Zellen in jeder Zeile mit einer Zeilenleitung und abwechselnden ersten und zweiten Spaltenlei­ tungen gekoppelt wird. Die ersten und zweiten Bereiche aller Zellen in jeder Spalte werden mit den ersten bzw. zweiten Spal­ tenleitungen gekoppelt.

Das Verfahren zum Vermeiden von Störungen benachbarter Zel­ len während des Programmierens ist gekennzeichnet durch Anlegen eines ersten Potentials an die mit der zu programmierenden Zelle gekoppelte Zeilenleitung und ebenso an die benachbarten Zellen innerhalb dieser Zeile. Danach werden alle ersten und zweiten Spaltenleitungen auf einer Seite dieser Zelle mit einem ersten Knotenpunkt gekoppelt. Alle ersten und zweiten Spalten­ leitungen auf der anderen Seite werden mit einem zweiten Kno­ tenpunkt gekoppelt. Danach wird der erste Knotenpunkt geerdet, während das Potential am zweiten Knotenpunkt mit einer vorgege­ benen Geschwindigkeit auf ein zweites Potential angehoben wird. Dies bewirkt eine Tunnelung von Elektronen auf das schwebende Gate der programmierten Zelle. Wichtig ist, daß die vorgegebene Geschwindigkeit so gesteuert wird, daß das Potential an jeder der ersten und zweiten Spaltenleitungen auf der andere Seite der angesteuerten bzw. ausgewählten Zelle zum Stören des Pro­ grammierzustandes aller jener benachbarten Zellen unzureichend ist.

Weitere Einzelheiten, Weiterbildungen und sonstige Merkmale der Erfindung sind in den Ansprüchen gekennzeichnet. Die Erfin­ dung sowie verschiedene Vorteile und Einzelheiten sind am be­ sten aus der nachfolgenden Beschreibung von Ausführungsbeispie­ len anhand der Zeichnung zu verstehen. In der Zeichnung zeigen:

Fig. 1 ein elektrisches Schaltbild eines Teils einer be­ kannten EPROM-Matrix mit schwebende Gates aufweisen­ den Transistoren; anhand von Fig. 1 wird auch ein konventionelles Verfahren zum Zugreifen auf in Ein­ zelzellen gespeicherte Informationen beschrieben;

Fig. 2 ein elektrisches Schaltbild eines Teils einer be­ kannten EPROM-Matrix mit schwebende Gates aufweisen­ den Transistoren, wobei Fig. 2 ein anderes Verfah­ ren zum Zugreifen auf Informationen aus einer indi­ viduellen Zelle darstellt;

Fig. 3 ein elektrisches Schaltbild auf einen Teil einer EPROM-Speichermatrix, in der Informationen aus einer Zelle nach dem erfindungsgemäßen Verfahren zuge­ griffen werden;

Fig. 4 ein elektrisches Schaltbild einer dem bevorzugten Ausführungsbeispiel der Erfindung zugeordneten Y-De­ codierschaltung;

Fig. 5 ein elektrisches Schaltbild einer Lese-Drain-Vor­ spannschaltung, die bei Leseoperationen gemäß einem bevorzugten Ausführungsbeispiel der Erfindung ver­ wendet wird;

Fig. 6 ein elektrisches Schaltbild des bevorzugten Ausfüh­ rungsbeispiels einer RDP-Lese-Drain-Vorspannschal­ tung.

In Fig. 1 ist ein Teil einer bekannten EPROM-Speicherma­ trix gezeigt. Ebenfalls veranschaulicht ist ein konventionelles Verfahren zum Lesen von Daten aus einer Einzelzelle. Die Spei­ chermatrix gemäß Fig. 1 weist eine Vielzahl von Speicherbauele­ menten 10 auf, die jeweils eine schwebende Gate-Elektrode 14, ein Steuergate 11 und Source- und Drain-Elektroden, gekoppelt mit Spaltenleitungen 12 bzw. 13, aufweisen. Gewöhnlich enthal­ ten die Spalten 12 und 13 vergrabene Bitleitungen, die als Teil der Source- und Drain-Bereiche der Transistoren 10 mit schwe­ benden Gates innerhalb einer einzigen Spalte hergestellt wer­ den.

Wie für den Fachmann klar ist, kann die der Spalte 12 zuge­ ordnete Elektrode während Leseoperationen als Drain- und die der Spalte 13 zugeordnete Elektrode als Source-Elektrode die­ nen. Während Schreiboperationen ist die Situation umgekehrt, wobei die Elektrode 13 als Drain und die Elektrode 12 als Source wirkt. (Um Mißverständnisse zu vermeiden, wird nachfol­ gend bei Bezugnahmen auf die Elektroden 12 bzw. 13 einheitlich von Source- bzw. Drain-Elektroden gesprochen; die tatsächliche Funktion jeder dieser Elektroden bei einer speziellen Operation ist dadurch klar.) Wie in Fig. 1 gezeigt ist, sind alle Steu­ ergates 11 innerhalb einer einzigen Zeile mit der Zeilenleitung 15 gekoppelt, die auch als Wortleitung bezeichnet wird.

Um die den Leseoperationen in der Matrix gemäß Fig. 1 an­ haftenden Probleme besser verstehen zu können, sei das folgende Beispiel betrachtet. Es sei angenommen, daß der Benutzer den Inhalt der Speicherzelle 10b lesen will. Typischerweise wird die Source-Leitung 12b über den Transistor 18 geerdet, während die Wortleitung 15a auf ein positives Potential gehoben wird. Die zugehörige Drain-Leitung 13a ist über den Transistor 17 mit einem am Knotenpunkt 19 zur Verfügung gestellten Lese-Drain- Vorspannpotential gekoppelt. Dieses Lese-Drain-Vorspannpoten­ tial ist in Fig. 1 als DRB bezeichnet.Das Anlegen des DRB-Po­ tentials, das gewöhnlich in der Größenordnung von 1-2 Volt ist, an die Drain-Leitung 13a läßt einen Lesestrom IR durch die Transistorzelle 10b fließen. Der Inhalt der Speicherzelle 10b wird direkt aus der Stärke des Stroms IR bestimmt.

Das bei dem anhand von Fig. 1 erläuterten Verfahren exi­ stierende Problem besteht darin, daß ein parasitärer Strom durch den Transistor 10a fließen kann, wenn sich die Source- Spaltenleitung 12a der benachbarten Speicherzelle 10a auf einem von dem DRB-Potential abweichenden Potential befindet. Dieser parasitäre Strom stört den Strom IR und ruft dadurch einen Feh­ ler während des Lesens der Zelle 10b hervor. Häufig ist das DRB-Potential angenähert 1,2 Volt. Wenn das Potential auf der Leitung 12a kleiner als 1,2 Volt ist, wird ein Teil des Lese­ stroms IR über die benachbarte Zelle 10a abgezweigt. Um dieses Problem zu umgehen, wurden in der Vergangenheit benachbarte Spaltenleitungen in der Speichermatrix auf schwebendem Poten­ tial gelassen, wie dies in Fig. 1 gezeigt ist. Der schwebende Zustand benachbarter Bitleitungen innerhalb der EPROM-Speicher­ matrix beseitigt jedoch nicht vollständig die störenden parasi­ tären Ströme während der Leseoperationen.

Eine andere Methode, die bisher zur Vermeidung des Problems parasitärer Ströme während der Leseoperation verwendet wurde, ist in Fig. 2 veranschaulicht. Statt das Potential auf benach­ barten Spaltenleitungen innerhalb der Matrix schweben zu las­ sen, werden alle Spaltenleitungen auf einer Seite der Zelle 10b geerdet, und alle Spaltenleitungen auf der anderen Seite der Zelle 10b sind mit einem DRB-Potential gekoppelt. So sind bei­ spielsweise die Source-Bitleitungen 12b zusammen mit allen an­ deren Bitleitungen auf der rechten Seite der Leitung 12b (z. B. Leitungen 13b, 12c, 13c usw.) über den Transistor 18 geerdet. In ähnlicher Weise sind die Bitleitungen links vom Transistor 10b (z. B. Leitung 12a usw.) über den Transistor 17 mit dem Kno­ tenpunkt 19 gekoppelt. Obwohl dieses Schema einen parasitären Stromfluß über den benachbarten Transistor 10a wirksam elimi­ niert, hat die sich aus der Verbindung der zusätzlichen Bitlei­ tungen mit der Spaltenleitung 13a ergebende große Kapazität den Nachteil, daß die Zugriffszeiten entsprechend vergrößert wer­ den.

Beschrieben werden im folgenden eine neue Einrichtung und ein neues Verfahren zum Verbessern der Lese/Programmier-Charak­ teristiken einer Halbleiter-Speichermatrix, bei der Speichere­ lemente mit schwebendem Gate verwendet werden. In der folgenden Beschreibung werden zahlreiche spezielle Einzelheiten, wie spe­ zielle Leitungstypen, Blockgrößen, Spannungen usw. angegeben, um das Verständnis für die vorliegende Erfindung zu erleich­ tern. Es ist jedoch für den Fachmann klar, daß diese besonderen Einzelheiten bei der praktischen Realisierung der Erfindung nicht verwendet zu werden brauchen. In anderen Fällen sind be­ kannte Schaltungsstrukturen nicht im einzelnen beschrieben, um die Erfindung und deren Beschreibung nicht mit unnötigen Ein­ zelheiten zu belasten.

LESEOPERATIONEN

Unter Bezugnahme auf Fig. 3 wird das bevorzugte Beispiel des erfindungsgemäßen Verfahrens beschrieben. Die EPROM-Anord­ nung gemäß Fig. 3 weist eine Matrix aus Zeilen und Spalten von Speicherzellen 10 auf, von denen jede ein elektrisch program­ mierbarer n-Kanal-Feldeffekttransistor mit isoliertem Gate in bekannter Ausführung ist. Das Steuergate jedes Transistors 10 innerhalb einer Zeile ist mit einer Zeilenleitung 15 verbunden. Der Source-Bereich jedes Transistors innerhalb einer Spalte ist mit einer Bitleitung 12 und der entsprechende Drain-Bereich mit einer Bitleitung 13 gekoppelt. Bei dem beschriebenen Ausfüh­ rungsbeispiel enthalten Spaltenleitungen 12 und 13 vergrabene Bitleitungen, die aus langgestreckten, parallelen, in gegensei­ tigem Abstand angeordneten Diffusionszonen gebildet sind.

Um den Inhalt der Zelle 10b zu lesen, wird die Wortleitung 15a zunächst durch Anheben auf ein hohes positives Potential ausgewählt bzw. angesteuert. Gleichzeitig wird die Source-Lei­ tung 12b über den Transistor 18 geerdet. Die restlichen Bitlei­ tungen rechts von der Zelle 10b (z. B. 13b usw.) bleiben auf schwebendem Potential. Die Spaltenleitung 13a ist mit dem am Knotenpunkt 19 zur Verfügung gestellten Lese-Drain-Vorspan­ nungspotential (DRB) über einen Transistor 17 gekoppelt. An­ stelle der Kopplung der benachbarten Spaltenleitung 12a mit demselben DRB-Potential am Knotenpunkt 19 sieht das anhand von Fig. 3 beschriebene erfindungsgemäße Verfahren ein separates Lese-Drain-Vorspannpotential, bezeichnet mit RDP, am Knoten­ punkt 22 vor. Der Knotenpunkt 22 ist über einen Transistor 20 mit der benachbarten Bitleitung 12a gekoppelt. Alle anderen Bitleitungen links von der Spalte 12a bleiben schwebend.

Das am Knotenpunkt 22 zur Verfügung gestellte Lese-Drain- Vorspannungspotential RDP ist von identischem Wert mit dem DRB- Potential, das am Knotenpunkt 19 zur Verfügung gestellt wird, beispielsweise sind beide Potentiale 1,2 Volt. Das Anlegen der gleichen Potentiale bzw. Spannungswerte stellt sicher, daß der Lesestrom nicht über den Transistor 10a abgezweigt wird, son­ dern vollständig durch den Transistor 10b fließt. Wie weiter unten beschrieben werden wird, wird das RDP-Potential am Kno­ tenpunkt 22 von einer anderen Schaltung als das DRB-Potential am Knotenpunkt 19 zur Verfügung gestellt.

In Fig. 4, auf die im folgenden Bezug genommen wird, ist ein elektrisches Schaltbild des Y-Decodierers 25 des bevorzug­ ten Ausführungsbeispiels der Erfindung gezeigt, wobei Source- Bitleitungen 12 und Drain-Bitleitungen 13 durch individuelle Feldeffekttransistoren 26 gekoppelt sind. Die Gates jedes der Transistoren 26 sind über eine Leitung 27 mit der Signalleitung YDB verbunden. Die Leitungen 12 und 13 enthalten natürlich die Spaltenleitungen der EPROM-Matrix gemäß Fig. 3. Transistoren 26 bilden Zwischenspalten-Durchlaßtore zum Entkoppeln der ver­ schiedenen Spaltenleitungen während verschiedener Programmiero­ perationen. Die Funktion der Transistoren 26 wird weiter unten genauer beschrieben.

Individuelle Drain-Leitungen 13 enden an einem Anschluß ei­ nes Transistors 41, dessen anderer Anschluß mit dem Drain-Lese­ Vorspannpotential DRB auf Leitung 30 verbunden ist. Die Gate- Elektroden der einzelnen Transistoren 41 sind jeweils mit einem mit "YI" bezeichneten Bus 29 gekoppelt. In Fig. 4 ist ein Deco­ dierer 25 für eine Matrix einer Breite von 8 Bits gezeigt. Als solcher ist Bus 29 8 Bits breit, wobei jede Bitleitung mit ei­ nem getrennten Gate eines Transistors 41 gekoppelt ist. Während einer Leseoperation wird eine Einzelleitung des Busses 29 aus­ gewählt bzw. angesteuert und koppelt eine bestimmte Drain-Lei­ tung 13 mit dem DRB-Potential.

Auf die gleiche Weise ist jede der einzelnen Source-Leitun­ gen 12 mit einem Anschluß eines Transistors 42 gekoppelt, des­ sen anderer Anschluß mit der Source-Lese-Vorspannleitung 31, bezeichnet mit "SRB", gekoppelt ist. Die Gates der einzelnen Transistoren 42 sind jeweils mit einem mit YSI bezeichneten Bus 33 gekoppelt. Normalerweise ist die Leitung SRB 31 während Le­ seoperationen mit Erdpotential verbunden, wobei die geeignete YSI-Leitung auf ein hohes Potential angehoben wird, wodurch eine ausgewählte Source-Leitung 12 über den Transistor 42 mit Erde verbunden wird.

Das sekundäre Lese-Drain-Vorspannpotential RDP wird in Fig. 4 auf der Leitung 34 zur Verfügung gestellt, die mit einem An­ schluß eines Feldeffektransistors 43 gekoppelt ist. Der andere Anschluß des Transistors 43 ist mit individuellen Source-Bit­ leitungen 12 gekoppelt. Die Gates der Transistoren 43 sind mit einem mit YRP bezeichneten Wählleitungsbus 35 gekoppelt. Wenn der Inhalt einer einzelnen Speicherzelle gelesen werden soll, koppeln die Wählleitungen YSI und YI die Source- und Drain-Bit­ leitungen mit Erd- bzw. DRB-Potentialen. Eine Leitung des YRP- Busses dient zum Wählen der Source-Spaltenleitung, die der mit dem DRB-Potential gerade gekoppelten Drain-Leitung am nächsten liegt. Diese gewählte Source-Spaltenleitung ist mit dem Poten­ tial RDP auf Leitung 34 gekoppelt. Wie gesagt, haben die RDP­ und DRB-Potentiale identische Werte. Jedes Potential wird je­ doch über einen getrennten Knotenpunkt von separaten Schaltun­ gen zur Verfügung gestellt.

Einzelne Source-Spaltenleitungen 12 enden an einem Anschluß eines p-Kanal-Feldeffekttransistors 46. Das andere Ende des Transistors 46 ist mit dem Versorgungspotential VPP auf der Leitung 40 gekoppelt. Die n-Senke, die jedem p-Kanal-Transistor 46 zugeordnet ist, ist auch mit VPP auf Leitung 40 gekoppelt.

Das Gate jedes Transistors 46 ist am Bus 38, bezeichnet mit "YPP", angeschlossen. Transistoren 46 dienen Flash-Löschopera­ tionen, wodurch die Inhalte der gesamten EPROM-Matrix gleich­ zeitig gelöscht werden können. Beispielsweise wird das Versor­ gungspotential VPP zum Löschen der Speichermatrix gemäß Fig. 3 an die einzelnen Spaltenleitungen 12 der Matrix durch Erden der Gate-Elektroden der Transistoren 46 angelegt. Gleichzeitig wer­ den alle Wortleitungen 15 innerhalb der Matrix geerdet. Dies führt zu einer Flash-Löschung der gesamten Matrix. Selbstver­ ständlich gibt es auch zahlreiche andere Methoden zum Löschen der Speicherzellen innerhalb der Matrix.

In Fig. 5, auf die im folgenden Bezug genommen wird, ist eine Lese-Drain-Vorspannschaltung schematisch dargestellt, wel­ che die DRB-Spannung während Leseoperationen liefert. Die Schaltung gemäß Fig. 5 läßt sich in zwei konkrete Blöcke 51 bzw. 52 unterteilen. Der Schaltungsblock 51 weist p-Kanal-Feld­ effekttransistoren 53 und 54 und wenigstens einen n-Kanal-Feld­ effekttransistor 55 auf. Die Bauelemente 53-55 sind so ausge­ bildet, daß sie ein Maß des Widerstandes für den aus dem Ver­ sorgungspotential VCC nach unten durch den Knotenpunkt 61 flie­ ßenden Strom bestimmt. Block 52 wirkt als einfaches Schaltele­ ment mit Rückkopplung, wobei das richtige DRB-Potential von etwa 1,2 V am Knotenpunkt 19 nach einem "Niedrig" zu "Hoch"- Übergang der Lesefreigabe-Eingangsleitung 59 entwickelt wird.

Wenn die Lesefreigabe-Eingangsleitung 59 auf ein hohes Po­ tential gebracht wird, wird Block 52 aktiviert, und Strom fließt durch den Transistor 58, um die geeignete Spannung am Knotenpunkt 19 aufzubauen. Der das Bauelement 58 durchfließende Strom ruft einen Spannungsabfall über den durch den Block 51 gebildeten Widerstand hervor. Der Wert dieses Spannungsabfalls ist eine Funktion der Stärke des Lesestroms IR. Daher hängt der Spannungsabfall am Knotenpunkt 61 weitgehend von dem Strom IR und dem Widerstand des Blocks 51 ab.

Der Knotenpunkt 61 ist mit einem Leseoperationsverstärker verbunden, der zur Bestimmung der Größe des Spannungsabfalls am Block 51 dient. Das Ausmaß des Spannungsabfalls dient zur Fest­ stellung des Inhalts der gerade zugegriffenen Speicherzelle. Demgemäß wird eine größere Empfindlichkeit dadurch erreicht, daß der dem Block 51 zugeordnete Widerstand relativ groß ge­ macht wird. Dieser große Widerstand ist in Kombination mit der merklichen Kapazität der gewählten Drain-Bitleitung der begren­ zende Faktor, der die Zugriffszeit in der EPROM-Speichermatrix gemäß Fig. 3 bestimmt.

In Fig. 6, auf die im folgenden Bezug genommen wird, ist ein elektrisches Schaltbild des bevorzugten Ausführungsbei­ spiels der Lese-Drain-Vorspannungsschaltung gezeigt, welche das RDP-Potential liefert. Die Schaltung 64 weist p-Kanal-Feldef­ fektransistoren 65, 66, 68 und 70 und n-Kanal-Bauelemente 67, 69 und 72 auf. Prinzipiell ist die Funktion der Schaltung 64 nahezu identisch derjenigen des Blocks 52 in der Schaltung 50. D. h., die Schaltung 64 wird bei Anheben der RDPAKT-Eingangslei­ tung 63 auf ein hohes Potential derart aktiviert, daß ein RDP- Potential von angenähert 1,2 V am Knotenpunkt 22 erzeugt wird.

In der Schaltung 64 bilden Transistoren 66-69 einen Strom­ spiegel zwischen dem Versorgungspotential VCC und Erde. Transi­ stor 72 arbeitet in einer dem Schalttransistor 58 aus der Schaltung 50 analogen Weise. Zu beachten ist jedoch, daß die Drain-Elektrode des Transistors 72 direkt mit dem Versorgungs­ potential VCC und nicht mit einem Knotenpunkt einer großen Im­ pedanz verbunden ist. Ferner ist zu beachten, daß die Bau­ elementgröße des Transistors 72 sehr groß (d. h. 200/2) ist, um zur Reduktion der Impedanz am Knotenpunkt 22 beizutragen. Er­ sichtlich bedeutet eine kleine Impedanz am Knotenpunkt 22, daß die benachbarte Bitleitung in der Matrix (d. h. benachbart zu der gerade zugegriffenen Zelle) relativ rasch auf ihr Lese- Drain-Vorspannpotential angehoben werden kann.

Außerdem ermöglicht die Tatsache, daß die DRB-Schaltung die benachbarten Spaltenleitungen nicht länger zu treiben hat (wie im Fall gewisser bekannter Verfahren) eine dramatische Verbes­ serung in bezug auf die Zugriffszeit der gewählten bzw. ange­ steuerten Speicherzelle. Wichtig ist, daß die vorliegende Er­ findung die Quelle für das normale Lese-Drain-Vorspannpotential in zwei getrennte Quellen unterteilt, von denen eine zum Abta­ sten der Stärke des durch die gewählte Zelle fließenden Lese­ stroms und die andere zum Eliminieren von Störungen aus benach­ barten Zellen aufgrund parasitärer Stromflüsse dient. Die zu­ letztgenannte Spannungsquelle ist so ausgebildet, daß sie im Interesse einer Beschleunigung der Zugriffszeiten innerhalb der Matrix eine niedrige Ausgangsimpedanz hat.

PROGRAMMMIEROPERATIONEN

In konventionellen Anordnungen wird die Source-Elektrode während des Programmierens einer EPROM-Speicherzelle mit Erde verbunden, die Drain-Elektrode auf angenähert 7 V angehoben und das Steuergate auf ein Programmierpotential von angenähert 12 V angehoben. Das resultierende hohe elektrische Feld erzeugt heiß Elektronen, welche zur schwebenden Gate-Elektrode gezogen wer­ den.

Der Ausdruck "Programmierstörung" bezieht sich auf die Tat­ sache, daß benachbarte oder anliegende Zellen entlang derselben Zeile unbeabsichtigt in gewissem Grade programmiert werden kön­ nen. Wenn beispielsweise die Wortleitung in einer vorgegebenen Zeile auf ein Programmierpotential von 12 V angehoben wird, wird auch das Steuergate der der angesteuerten Zelle (d. h. der zu lesenden Zelle) unmittelbar benachbarten Zelle auf das 12 V Potential angehoben. Da die benachbarte Zelle auch die Drain- Leitung teilt, die auf ein Potential von etwa 7 V angehoben wird, besteht die Möglichkeit, daß ein hohes elektrisches Feld über dem Kanal der benachbarten Zelle erzeugt werden kann. Dies bewirkt, daß die benachbarte EPROM-Zelle parasitär programmiert wird. Wenn die Source- und Drain-Leitungen der benachbarten Zellen auf etwa dem gleichen Potential gehalten werden können, kann natürlich die parasitäre Programmierung abgewendet werden. Um eine Programmierstörung in benachbarten Zellen derselben Zeilenleitung, wie die angesteuerte Zelle, zu vermeiden, ver­ wendet die Erfindung ein Vorspannungsabbauschema, welches Zwi­ schenspalten-Durchlaßgates zusammen mit einem langsamen Rampen­ verlauf der gewählten Spaltenspannung umfaßt.

In Fig. 4 sind mehrere n-Kanal-Feldeffektransistoren 26 ge­ zeigt, die jeweils ein mit einem 16-Bit-Bus 27, bezeichnet mit YDB, gekoppeltes Steuergate haben. Jeder der Transistoren 26 liegt zwischen einer Source-Bitleitung 12 und einer Drain-Bit­ leitung 13. Während des Programmierens einer angesteuerten Zelle innerhalb einer Matrixspalte wird die Sourceleitung 12 zunächst über den Transistor 18 geerdet (siehe Fig. 3). Alle anderen Source- und Drain-Spaltenleitungen auf dieser Seite der Matrix (d. h. Leitungen 13b usw. in Fig. 3) werden ebenfalls geerdet, indem das Potential der mit den Zwischenspalten-Durch­ laßgate-Transistoren 26 rechts der angesteuerten Zelle angeho­ ben wird. Daher wird das Erdpotential von der Source-Bitleitung 12 zu den anderen Spaltenleitungen auf dieser Seite der Matrix übertragen.

Das gleiche Verfahren wird zum Vorspannungsabbau bzw. Ent­ laden aller Spaltenleitungen links von der angesteuerten Speicherzelle verwendet. D. h., das Programmierpotential an der Drain-Spaltenleitung 13 wird zu allen Spaltenleitungen links von der angesteuerten Speicherzelle über die Zwischenspalten- Durchlaßgate-Transistoren 26 übertragen, indem die Steuergates der Transistoren 26 auf der linken Seite der angesteuerten Zelle auf ein hohes Potential angehoben werden.

Im Ergebnis werden beim Programmieren einer angesteuerten Speicherzelle alle Spaltenleitungen auf der Source-Seite der angesteuerten Zelle geerdet, während alle Spaltenleitungen auf der Drain-Seite der angesteuerten Zelle auf das Programmierpo­ tential von angenähert 7 V gelegt werden. Dieser Vorspannungs­ abbau bzw. die Entladung verhindert wirksam, daß sich ein hohes elektrisches Feld über eine der benachbarten Zellen aufbaut. Wie zuvor erwähnt, führt ein hohes elektrisches Feld an den Source/Drain-Anschlüssen einer benachbarten Zelle leicht zu ei­ ner unerwünschten parasitären Programmierung dieser Zelle.

Zu beachten ist, daß jeder Transistor 26 in Zuordnung zu seinem Kanalbereich einen gewissen Widerstand und jede Spalten­ leitung eine zugehörige Kapazität hat. Wenn das an die Drain- Spaltenleitung 13 angelegte Programmierpotential daher rasch (d. h. mit einer hohen Rampen- oder Übergangsgeschwindigkeit) angelegt wird, kann demgemäß ein beträchtlicher Spannungsunter­ schied auftreten. Was würde beispielsweise passieren, wenn die Leitung 13a in Fig. 3 sehr rasch auf das Programmierpotential von 7 V angehoben würde. Wegen der den Widerständen 26 bzw. den Spaltenleitungen 12 und 13 zugeordneten Ohm′schen und kapaziti­ ven Komponenten würde sich der Potentialaufbau an der benach­ barten Spaltenleitung 12a im Vergleich zu demjenigen auf der Leitung 13a verzögern. Daher nähme der Signalpfad die Eigen­ schaften einer gewöhnlichen Übertragungsleitung an.

Aufgrund der Übertragungsverzögerung des Programmierpoten­ tials wird aber ein Spannungsgradient zwischen benachbarten Spaltenleitungen 13a und 12a entwickelt. Wenn die Spannungsdif­ ferenz groß genug ist, tritt ein Programmieren der benachbarten Zelle 10a auf. Im Idealfall sollte die Spannungsdifferenz zwi­ schen zwei verbundenen Spaltenleitungen einer nicht-angesteuer­ ten EPROM-Zelle Null sein. In jedem Falle muß sie kleiner als eine gewisse Grenzspannung sein, wobei diese Grenzspannung die maximale elektrische Feldstärke ist, welche vor der Programmie­ rung zugelassen werden kann. Um diese Spannungsdifferenz unter einer akzeptablen Grenze zu halten, wird das an die Drain-Vor­ spannleitung 13 angelegte Programmierpotential mit gesteuerter Geschwindigkeit angehoben.

Experimentell hat sich gezeigt, daß eine Anstiegs- oder Rampengeschwindigkeit von etwa 10 V pro Mikrosekunde oder weni­ ger zum Vermeiden von Programmierstörungen geeignet ist. Unter­ halb dieses Werts steigen die Spannungen entlang jeder der an­ geschlossenen Spaltenleitungen nahezu gleich. Mit anderen Wor­ ten, unterhalb von 10 V pro Mikrosekunde der zwischen beliebi­ gen zwei benachbarten Spaltenleitungen entwickelten Spannungs­ differenz ist die Gefahr eines parasitären Programmierens die­ ser Speicherzelle generell ausgeräumt. Zu beachten ist, daß die Zwischenspalten-Durchlaßgates 26 optionell fortgelassen werden könnten, wenn die parasitäre Programmierung vernachlässigbar oder wenn die Geschwindigkeit unkritisch ist.

Beschrieben wurden eine Einrichtung und ein Verfahren zum Verbessern der Lese/Programmier-Charakteristiken einer virtuel­ len geerdeten EPROM-Matrix.

Claims (11)

1. Verfahren zum Zugreifen auf eine Speicherzelle innerhalb einer Matrix von in Zeilen und Spalten angeordneten Speicher­ zellen einer elektrisch programmierbaren Speichereinrichtung, wobei jede Zelle einen Feldeffektransistor mit einer auf schwe­ bendem Potential befindlichen Steuerelektrode, einer Drain- Elektrode und einer Source-Elektrode hat, dadurch gekennzeichnet,
daß die mit der Steuerelektrode der Zelle (10b) gekoppelte Zeilenleitung (15a) angesteuert wird,
daß eine mit der Source-Elektrode der Zelle gekoppelte er­ ste Spaltenleitung (12b) geerdet wird; und
daß gleichzeitig ein erstes Potential (DRB) an eine zweite Spaltenleitung (13a) und ein zweites Potential (RDP) an eine dritte Spaltenleitung (12a) angelegt werden, wobei die zweite Spaltenleitung (13a) mit der Drain-Elektrode der Zelle (10b) ge­ koppelt und die dritte Spaltenleitung mit der Drain-Elektrode der benachbarten Zelle (10a) gekoppelt ist und wobei das erste Potential ein konditionelles Fließen eines Lesestroms (IR) durch die Zelle bewirkt, dessen Wert für den Inhalt der Speicherzelle (10b) kennzeichnend ist, wodurch ein parasitärer Stromfluß in einer der zugegriffenen Zelle (10b) benachbarten Zelle (10a) vermieden wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß alle anderen Spaltenleitungen (12, 13, 13b) innerhalb der Ma­ trix auf schwebendem Potential gelassen werden.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß die ersten und zweiten Potentiale (DRB und RDP) gleich gemacht werden.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet, daß das erste Potential (DRB) aus einer ersten Schaltung (50) und das zweite Potential (RDP) aus einer zweiten Schaltung (64) abgeleitet wird und daß der zweiten Schaltung eine niedrigere Ausgangsimpedanz als der ersten Schaltung gege­ ben wird.

5. Elektrisch programmierbare Speichereinrichtung mit einer Matrix aus in Zeilen und Spalten angeordneten Speicherzellen, die jeweils eine Steuerelektrode und erste und zweite Bereiche mit einem von einem die Bereiche aufnehmenden Substrat abwei­ chenden LeitungstYp aufweisen, ferner mit mehreren Zeilenlei­ tungen, mit denen die Steuerelektroden aller Zellen gekoppelt sind, abwechselnden ersten und zweiten Spaltenleitungen, die mit den ersten und zweiten Bereichen der Zellen gekoppelt sind, Zeilendecodiermitteln zur Auswahl einer Zeilenleitung für den Zugriff auf eine Speicherzelle und mit Spaltendecodiermitteln, dadurch gekennzeichnet, daß die Spaltendecodiermittel (25) eine zweite Spaltenlei­ tung (12) mit Erde und eine erste Spaltenleitung (13) mit einem ersten Potential (DRB) koppeln, um einen Stromfluß (IR) bedingt über die Speicherzelle (10b) hervorzurufen, wodurch der Inhalt der Zelle zugreifbar ist, und daß die Spaltendecodiermittel au­ ßerdem eine andere, der Zelle (10b) benachbarte zweite Spalten­ leitung (12a) mit einem zweiten Potential (RDP) koppeln, um eine Störung von einer benachbarten Zelle während einer Zu­ griffsoperation zu verhindern.

6. Einrichtung nach Anspruch 5, dadurch gekennzeichnet, daß alle anderen ersten und zweiten Spaltenleitungen (12, 13, 13b) in der Matrix während des Zugriffs auf die Zelle (10b) auf schwebendem Potential sind.

7. Einrichtung nach Anspruch 5 oder 6, dadurch gekennzeich­ net, daß die ersten und zweiten Potentiale (DRB und RDP) über­ einstimmende Werte haben und dadurch die Zelle (10) von parasi­ tären Stromflüssen während der Leseoperationen schützen.

8. Einrichtung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß eine erste Schaltung (50) zur Erzeugung des ersten Potentials (DRB) und eine zweite Schaltung (64) zur Er­ zeugung des zweiten Potentials (RDP) vorgesehen sind und daß die Ausgangsimpedanz der zweiten Schaltung (64) niedriger ist als diejenige der ersten Schaltung (50).

9. Einrichtung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß zwischen den ersten und zweiten Spaltenlei­ tungen (12, 13) Durchlaßgate-Transistoren (26) zum selektiven Vorspannungsabbau während des Programmierens zur Vermeidung von Störungen benachbarter Zellen eingebunden sind.

10. Verfahren zum Programmieren einer Zelle in einer Matrix aus in Zeilen und Spalten angeordneten Speicherzellen mit schwebenden Gate-Elektroden, wobei jede Zelle eine Steuerelek­ trode und erste und zweite Zonen mit einem von demjenigen des zugehörigen Substrats abweichenden Leitungstyp aufweist, wobei die Steuerelektrode aller Zellen in jeder Zeile mit einer Zei­ lenleitung und die ersten und zweiten Bereiche aller Zellen in jeder Spalte mit abwechselnden ersten und zweiten Spaltenlei­ tungen verbunden sind, dadurch gekennzeichnet,
daß ein erstes Potential an die mit der Zelle und die be­ nachbarten Zellen gekoppelte Zeilenleitung angelegt wird,
daß alle ersten und zweiten Spaltenleitungen auf einer Seite der Zelle mit einem ersten Knotenpunkt gekoppelt werden,
daß alle ersten und zweiten Spaltenleitungen auf der ande­ ren Seite der Zelle mit einem zweiten Knotenpunkt gekoppelt werden,
daß der ersten Knotenpunkt geerdet wird,
daß das Potential an dem zweiten Knotenpunkt mit einer vor­ gegebenen Geschwindigkeit auf ein zweites Potential angehoben wird, um ein Tunneln von Elektronen auf die schwebende Gate- Elektrode der Zelle zu bewirken, und
daß die Potential-Anstiegsgeschwindigkeit so gesteuert wird, daß das Potential an jeder der ersten und zweiten Spal­ tenleitungen auf der anderen Seite der Zelle für eine Störung des Programmierzustandes der benachbarten Zellen unzureichend ist.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die vorgegebene Geschwindigkeit kleiner oder gleich 10 V pro Mikrosekunden gemacht wird.