DE4100525A1 - Halbleitereinrichtung und herstellungsverfahren dafuer - Google Patents

Halbleitereinrichtung und herstellungsverfahren dafuer

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Description

Die Erfindung bezieht sich auf eine Halbleitereinrichtung nach dem Oberbegriff des Anspruches 1 und auf ein Herstel­ lungsverfahren dafür. Insbesondere bezieht sie sich auf eine Halbleitereinrichtung mit einem isolierenden Zwischenfilm, der eine erste und eine zweite Schicht von Leitungsmustern voneinander trennt.
Wie in Fig. 11A gezeigt ist, wird bei einem Herstellungs­ verfahren für einen isolierenden Zwischenfilm ein erster Siliziumoxidfilm 3 auf einem Substrat 1 durch das Plasma- CVD- (chemisches Dampfabscheiden) -Verfahren zum Bedecken eines auf dem Halbleitersubstrat 1 gebildeten ersten Lei­ tungsmusters 2 gebildet. Bei diesem Plasma-CVD-Verfahren reagieren Tetraethoxysilan (TEOS: Si(OC2H5)4), das eine Art von Siliziumalkoxid (Alkoholat) ist und Sauerstoffgas (O2) mit der Hilfe von Plasmaenergie unter dem Druck von einigen Torr bei der Temperatur von 370°C-420°C zum Abscheiden eines ersten Siliziumoxidfilmes 3 von der Dicke von ungefähr 0,5 µm. Dieser erste Siliziumoxidfilm 3 wird im folgenden als TEOS-PCVD-Oxidfilm bezeichnet.
Wie in Fig. 11B gezeigt ist, wird ein zweiter Siliziumoxid­ film über dem TEOS-PCVD-Oxidfilm 3 durch ein Niederdruck- CVD-Verfahren gebildet. TEOS und Ozon (O3) reagieren bei 370°C-420°C unter dem Druck von einigen zehn Torr bei die­ sem Niederdruck-CVD-Verfahren zum Abscheiden eines zweiten Siliziumoxidfilmes 4 von der Dicke von ungefähr 0,5 µm. Die­ ser zweite Oxidfilm 4 wird im folgenden als TEOS-LPCVD-Oxid­ film bezeichnet.
Wie in Fig. 11C gezeigt ist, wird ein SOG-(Spin-On-Glas)- Film 5 auf dem zweiten Siliziumoxidfilm 4 durch Backen bei einer Temperatur von 450°C für 30-60 Minuten gebildet. Der SOG-Film 5 wird teilweise anisotrop geätzt, so daß die Oberfläche des TEOS-LPCVD-Oxidfilmes 4 geglättet wird.
Wie in Fig. 11D gezeigt ist, reagieren Silangas, O2-Gas und Phosphin-Gas bei der Temperatur von 400°C-450°C durch ein Niederdruck-CVD-Verfahren oder ein Atmosphärendruck-CVD- Verfahren oberhalb der geglätteten Oberfläche zum Abscheiden eines PSG-(Phosphorsilikatglas)-Filmes 6 mit einer Dicke von ungefähr 0,2 µm. Das zweite Leitungsmuster (nicht ge­ zeigt) wird auf diesen isolierenden Zwischenfilmen 3-6 gebildet.
Wie in Fig. 12 gezeigt ist, sind zweite Leitungsschichten 8 mit der ersten Leitungsschicht 2 und dem Halbleitersubstrat 1 verbunden. Ein Kontaktloch 7 durchdringt die isolierenden Zwischenfilme 3-6. Das Kontaktloch 7 wird durch Plasma­ ätzen und Naßätzen gebildet. Wie aus der Darstellung zu sehen ist, wird der TEOS-LPCVD-Oxidfilm 4 immer an den Seitenwänden des Kontaktloches 7 bloßgelegt, während der SOG-Film 5 nur in Abhängigkeit von der Lage des Kontaktloches bloßgelegt wird. Dies liegt daran, daß der TEOS-LPCVD-Oxidfilm 4 kon­ tinuierlich ist, während der SOG-Film 5 ein Muster aufweist. Wenn die zweite Leitungsschicht 8 durch Vakuumverdampfen, Sputtern usw. gebildet wird, gibt der TEOS-LPCVD-Oxidfilm 4 und der SOG-Film 5 Feuchtigkeit in das Kontaktloch 7 ab, wie durch Pfeile in Fig. 12 gezeigt ist. Folglich kann es sein, daß die Seitenwände des Kontaktloches 7 nicht vollstän­ dig durch die zweite Leitungsschicht 8 bedeckt werden, was zu einigen Fällen führen kann, bei denen eine befriedigende Zwischenschichtverbindung nicht erzielt wird.
Fig. 13 zeigt die Infrarotabsorption des TEOS-LPCVD-Oxid­ filmes. Auf der Abszisse ist die Wellenzahl (cm-1) aufge­ tragen, während auf der Ordinate die Durchlässigkeit (%) aufgetragen ist. Wie durch den Pfeil A gezeigt ist, tritt Lichtabsorption durch Si-OH-Bindung in der Nähe der Wellen­ zahl 3450 cm-1 auf. Dieser Absorptionskoeffizient bei unge­ fähr 3000 (cm-1) durch diese Si-OH-Bindung ist ein großer Wert. Der viele Si-OH-Bindungen enthaltende TEOS-LPCVD-Oxid­ film 4 gibt Feuchtigkeit während des Verdampfungsverfahrens und des Sputter-Verfahrens im Vakuum ab, so daß die oben erwähnte unvollständige Zwischenschichtverbindung erzeugt wird. Zusätzlich weist der SOG-Film 5 eine noch größere Zahl von Si-OH-Bindungen als der TEOS-LPCVD-Oxidfilm 4 auf. Folg­ lich tendiert die Zwischenschichtverbindung dazu, unvoll­ ständig zu sein, wenn die Verbindung den SOG-Film 5 durch­ dringt.
Wenn der die Si-OH-Bindung enthaltende Siliziumoxidfilm ge­ glüht wird, wird Feuchtigkeit abgegeben, wodurch Schrumpfen auftritt, und die Gefahr besteht, daß Risse in dem Film gebildet werden. Diese Risse verschlechtern die Isolierung des Siliziumoxidfilmes. Wie die Praxis gezeigt hat, schrumpft der TEOS-LPCVD-Oxidfilm bei Glühen während 30 Minuten bei 450°C um 10-15% in der Dicke, während der SOG-Film um 20-30% in der Dicke schrumpft. Dieser Glühschritt wird unausweichlich nach dem Bilden des TEOS-LPCVD-Oxidfilmes 4 und des SOG-Filmes 5 ausgeführt. Zum Beispiel wird das Glühen zum Kompensieren der Strahlungsschäden des durch Ionenimplantation gebildeten Transistors durchgeführt.
Daher kann es sein, daß der Siliziumoxidfilm, der durch das Glühen schrumpft, nicht so dick gemacht werden kann, daß die Erzeugung von Rissen unterbunden wird. Wenn die Dicke des Filmes erhöht wird, wird die Spannung aufgrund des Schrumpfens größer, so daß Risse leichter erzeugt werden. Zum Verhindern der Erzeugung von Rissen soll die Dicke des TEOS-LPCVD-Oxidfilmes bevorzugt nicht größer als 0,5 µm sein, während die Dicke des SOG-Filmes bevorzugt nicht mehr als 0,4 µm sein soll. Diese Begrenzung in Bezug auf die Dicke der Filme ist einer der Gründe dafür, daß die isolierenden Zwischenfilme 3-6 eine Vielschichtstruktur aufweisen. D. h., es wird im allgemeinen bevorzugt, daß der isolierende Zwi­ schenfilm eine Dicke von 0,8-1,2 µm hat. Wenn der isolie­ rende Zwischenfilm dünner als 0,8 µm ist, wird die Durch­ bruchsspannung des isolierenden Zwischenschichtfilmes unzu­ reichend, wodurch die Möglichkeit einer parasitären Kapa­ zität entsteht. Wenn andererseits der isolierende Zwischen­ schichtfilm dicker als 1,2 µm ist, ist es schwierig, den isolierenden Zwischenschichtfilm durch Ätzen zu bemustern oder ein Kontaktloch zu bilden. Es ist ebenfalls schwierig, eine leitende Schicht an dem Ende des bemusterten isolieren­ den Zwischenfilmes oder auf den hohen Seitenwänden des Kon­ taktloches zu bilden. Wenn dann ein isolierender Zwischen­ schichtfilm einer derartigen Dicke durch einen eine Zahl von Si-OH-Bindungen enthaltenden einzigen Siliziumoxidfilm gebildet wird, besteht die Möglichkeit, daß Risse in dem Film erzeugt werden.
Die hauptsächlichen in isolierenden Zwischenfilmen benötigten Eigenschaften werden im folgenden angegeben:
  • 1) Der isolierende Zwischenfilm weist eine glatte obere Oberfläche so auf, daß ein zweites Leitungsschichtmuster leicht ohne Unterbrechung auf dem isolierenden Zwischenfilm gebildet werden kann.
  • 2) Gasentladung von dem isolierenden Zwischenfilm, ins­ besondere Gasentladung innerhalb des Kontaktloches wird mini­ miert zum Erzielen ausreichender Haftung des zweiten Lei­ tungsschichtmusters auf dem isolierenden Zwischenfilm.
  • 3) Der isolierende Zwischenfilm weist eine ausreichende Isolierung ohne Risse auf.
Der in Fig. 12 gezeigte isolierende Zwischenfilm 3-6 kann zumindest nicht ausreichend die Eigenschaft (2) erfüllen, wobei weiter das Problem auftritt, daß das Herstellungsver­ fahren aufgrund der Vielschichtanordnung kompliziert ist.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Halb­ leitereinrichtung zu schaffen, ohne daß möglicherweise eine auf dem isolierenden Zwischenfilm gebildete zweite Leitungs­ schicht Unterbrechungen aufweist. Es ist ebenfalls Aufgabe der Erfindung, ein Herstellungsverfahren dafür vorzusehen.
Diese Aufgabe wird erfindungsgemäß durch eine Halbleiterein­ richtung gelöst, die ein erstes Schichtleitungsmuster bzw. ein erstes Leitungsschichtmuster, einen isolierenden Zwi­ schenfilm mit mindestens einem durch CVD-Reagieren eines Reaktionsgases aus mindestens Siliziumalkoxid und Ozon, das so zusammengesetzt ist, daß das Verhältnis von Ozon zu Siliziumalkoxid nicht weniger als 5 ist, bei Atmosphärendruck bei einer Temperatur von 350°C-450°C so erzeugten Isolier­ film, daß das erste Leiterschichtmuster bedeckt ist, und ein zweites Leiterschichtmuster, das auf dem isolierenden Zwi­ schenfilm gebildet ist, aufweist.
Diese Halbleitereinrichtung hat den Vorteil, daß das zweite Leitungsmuster mit befriedigendem Anhaften auf dem isolie­ renden Zwischenfilm und auf den inneren Seitenwänden des Kontaktloches gebildet werden kann, wobei nur minimale Gas­ entladung aus dem isolierenden Zwischenfilm stattfindet.
Weiterhin hat die Halbleitereinrichtung den Vorteil, daß der isolierende Zwischenfilm ohne Risse gebildet werden kann, wobei eine ausreichende Isolierung erzielt wird.
Die Aufgabe wird ebenfalls gelöst durch ein Verfahren zum Bilden eines isolierenden Zwischenfilmes, der eine erste und eine zweite Schicht eines Leitungsmusters in einer Halb­ leitereinrichtung voneinander trennt, wobei das Verfahren durch die folgenden Schritte gekennzeichnet ist: Bereitstel­ len eines Reaktionsgases aus mindestens Ozon und Silizium­ alkoxid, wobei das Verhältnis Ozon zu Siliziumalkoxid in dem Reaktionsgas auf nicht weniger als 5 eingestellt ist, Bilden eines isolierenden Filmes (14) durch CVD-Reagieren des Reaktionsgases bei Atmosphärendruck bei einer Temperatur von 350°C-450°C, wobei der isolierende Zwischenfilm (14) mindestens den durch die CVD-Reaktion bei Atmosphärendruck gebildeten isolierenden Film enthält.
Bei der Bildung des isolierenden Zwischenfilmes bzw. Zwi­ schenschichtfilmes weist das Ozon und Siliziumalkoxid auf­ weisende Reaktionsgas ein Verhältnis des Ozons zu dem Sili­ ziumalkoxid von nicht weniger als 5 auf. Dann wird eine Reaktion in dem Reaktionsgas bei einer Temperatur von 350°C-450°C durch Atmosphärendruck CVD ausgeführt, wodurch es möglich ist, einen isolierenden Oxidfilm mit einer Dicke von nicht weniger als 1,2 µm zu erzielen, der eine glatte obere Oberfläche und minimale Gasentladung bei verringerter Möglichkeit der Rißerzeugung aufweist.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigt:
Fig. 1A-1E schematische Schnittansichten eines Beispie­ les des Herstellungsverfahrens der Halblei­ tereinrichtung;
Fig. 2A-2C Diagramme, die das Verhältnis zwischen den verschiedenen Eigenschaften des durch ein Reaktionsgas mit O3/TEOS=3,5 abgeschiedenen TEOS-APCVD-Oxidfilmes und die APCVD-Tempe­ ratur zeigen;
Fig. 3A-3C Diagramme, die das Verhältnis zwischen ver­ schiedenen Eigenschaften des bei der APCVD- Temperatur von 375°C abgeschiedenen TEOS- APCVD-Oxidfilmes und das Verhältnis von O3/TEOS zeigen;
Fig. 4 eine Schnittansicht zum Erläutern der Defini­ tion der Stufenbedeckung D;
Fig. 5A und 5B Schnittansichten zum Erläutern einer anderen Anwendung der Halbleitereinrichtung;
Fig. 6A und 6B schematische Schnittansichten einer DRAM- Einrichtung;
Fig. 7A bis 7C Schnittansichten der Bildung der Stufen des isolierenden Seitenwandfilmes;
Fig. 8A und 8B Schnittansichten des Zurückflusses eines herkömmlichen isolierenden Zwischenfilmes in einem relativ großen Kontaktloch;
Fig. 9A und 9B Schnittansichten des Rückflusses eines her­ kömmlichen isolierenden Filmes in einem rela­ tiv kleinen Kontaktloch;
Fig. 10A und 10B Schnittansichten des Rückflusses des isolie­ renden Zwischenfilmes nach einem Ausführungs­ beispiel der Erfindung in einem relativ kleinen Kontaktloch;
Fig. 11A bis 11D Schnittansichten zum Erläutern des Verfahrens zum Bilden eines isolierenden Zwischenfilmes;
Fig. 12 eine Schnittansicht eines Kontaktlochab­ schnittes innerhalb des isolierenden Zwi­ schenfilmes;
Fig. 13 ein Diagramm der Infrarotstrahlungsabsorption des TEOS-LPCVD-Oxidfilmes.
Wie in Fig. 1A gezeigt ist, wird ein erster isolierender Film 20 zum Bedecken eines Halbleitersubstrates 11 mit einem (nicht gezeigten) Transistor und ähnliches und einer (nicht gezeigten) Polysiliziumverdrahtung zu deren Verbindung gebil­ det. Der erste isolierende Film 20 kann ein durch ein Nie­ derdruck-VCD-Verfahren abgeschiedener Oxidfilm oder ein durch ein Atmosphärendruck-CVD-Verfahren abgeschiedener PSG-Film oder BPSG-(Bor-Phosphor-Silikatglas)-Film sein.
Wie in Fig. 1B gezeigt ist, wird ein Kontaktloch 27 an einer gegebenen Stelle in dem ersten isolierenden Film 20 durch Ätzen gebildet.
Wie in Fig. 1C gezeigt ist, wird eine erste Leiterschicht 12 so über dem Substrat 11 gebildet, daß der erste isolie­ rende Film 20 bedeckt wird, und dann wird sie bemustert. Die erste Leiterschicht 12 kann zum Beispiel durch Abscheiden von Aluminium durch Vakuumabscheiden oder Sputtern gebildet werden.
Wie in Fig. 1D gezeigt ist, wird ein isolierender Zwischen­ film bzw. isolierender Zwischenschichtfilm 14 mit einer Dicke von ungefähr 1,0 µm über dem ersten isolierenden Film 20 so gebildet, daß er die erste Schicht des Aluminiumverdrah­ tungsmusters 12 bedeckt. Dabei reagiert das Ozon und TEOS enthaltende Reaktionsgas bei Atmosphärendruck bei der Tempe­ ratur innerhalb des Bereiches von 350°C-450°C zum Abschei­ den eines isolierenden Filmes 14 aus Siliziumoxid. Dazu wird das Verhältnis von Ozon zu TEOS so eingestellt, daß es in dem Reaktionsgas nicht weniger als 5 beträgt. Der durch das Atmosphärendruck-CVD abgeschiedene Siliziumoxidfilm wird im folgenden als TEOS-APCVD-Oxidfilm bezeichnet. Dieser TEOS- APCVD-Oxidfilm kann so abgeschieden werden, daß er eine glatte obere Oberfläche aufweist.
Wie in Fig. 1E gezeigt ist, wird ein Kontaktloch 17 an einer vorbestimmten Stelle in dem isolierenden Zwischenschichtfilm 14 durch Ätzen gebildet. Dann wird eine zweite Leiterschicht 18 zum Bedecken des isolierenden Zwischenfilmes 14 gebildet und bemustert. Die zweite Leiterschicht 18 kann durch Ab­ scheiden von Aluminium durch Vakuumverdampfen oder Sputtern zum Beispiel gebildet werden. Da der isolierende Zwischen­ film 14 des TEOS-APCVD-Oxidfilmes, der wie oben beschrieben gebildet ist, praktisch keine Feuchtigkeit abgibt, haftet die zweite Leiterschicht 18 fest an dem isolierenden Zwi­ schenfilm 14 und stellt die Bedeckung der Seitenwand des Kontaktloches 17 sicher.
Fig. 2A zeigt den Schrumpffaktor in Prozent der Filmdicke, nachdem der abgeschiedene TEOS-APCVD-Oxidfilm für 30 Minuten bei 450°C geglüht ist. Aus diesem Diagramm kann gesehen wer­ den, daß um so höher der Schrumpffaktor des TEOS-APCVD-Oxid­ filmes ist, je niedriger die APCVD-Temperatur ist. Wenn die APCVD-Temperatur unterhalb 320°C liegt, werden innerhalb des TEOS-APCVD-Oxidfilmes mit der Dicke von ungefähr 1,0 µm Risse innerhalb des Filmes wegen des Schrumpfens durch das Glühen erzeugt. Wenn daher ein TEOS-APCVD-Oxidfilm mit der Dicke von ungefähr 1,0 µm gebildet werden soll, ist es bevor­ zugt, daß die APCVD-Temperatur oberhalb 350°C liegt. Im all­ gemeinen wird es jedoch auch bevorzugt, daß die APCVD-Tempe­ ratur nicht höher als 450°C liegt.
Fig. 2B zeigt den Absorptionskoeffizienten (cm-1) des TEOS- APCVD-Oxidfilmes in Bezug auf Licht mit einer Wellenzahl von 3450 cm-1. Die weißen Kreise geben den Absorptionskoeffi­ zienten des TEOS-APCVD-Oxidfilmes direkt nach dem Abscheiden wieder, während die schwarzen Kreise den Absorptionskoeffi­ zienten wiedergeben, nachdem der Oxidfilm 30 Minuten bei 450°C ausgeglüht ist. In diesem Diagramm kann man sehen, daß der TEOS-APCVD-Oxidfilm mehr Si-OH-Bindungen im Verhältnis zu der Abnahme der APCVD-Temperatur enthält, wodurch die Abgabe von mehr Feuchtigkeit durch das Glühen verursacht wird. In anderen Worten, das in Fig. 2A gezeigte Schrumpfen des TEOS-APCVD-Oxidfilmes ist eng mit der Abgabe von Feuch­ tigkeit aus dem Film durch Glühen verknüpft.
In Fig. 2C ist die Stufenbedeckung D (%) des TEOS-APCVD-Oxid­ filmes gezeigt. Die Definition der Stufenbedeckung D wird später mit Bezug auf Fig. 4 beschrieben. Man kann kurz sagen, daß die Glätte der oberen Oberfläche des TEOS-APCVD-Oxid­ filmes proportional zu dem Wert der Stufenbedeckung D ist. Das heißt, je größer die Stufenbedeckung D ist, desto leich­ ter kann das zweite Leiterschichtmuster 18 ohne Unterbrechung gebildet werden. Es ist aus der Erfahrung bekannt, daß eine Stufenbedeckung D von nicht weniger als 15% zum Bilden eines zweiten Leitungsmusters 18 ohne Unterbrechung gewünscht wird. Daher kann von Fig. 2C entnommen werden, daß die APCVD- Temperatur bevorzugt ebenfalls innerhalb des Bereiches von 350°C-450°C von dem Standpunkt der Stufenbedeckung gewählt wird.
Fig. 3A zeigt den Schrumpffaktor (%) der Filmdicke, nachdem der abgeschiedene TEOS-APVCD-Oxidfilm 30 Minuten bei 450°C geglüht ist. Aus diesem Diagramm kann entnommen werden, daß der TEOS-APCVD-Oxidfilm einen sehr kleinen Schrumpffaktor von nicht mehr als 1% in dem Bereich aufweist, in dem das Verhältnis O3/TEOS nicht kleiner als 5 ist.
Fig. 3B zeigt den Absorptionskoeffizienten (cm-1) des TEOS- APCVD-Oxidfilmes in Bezug auf Licht mit der Wellenzahl von 3450 cm-1. Die weißen Kreise stellen den Absorptionskoeffi­ zienten des TEOS-APCVD-Oxidfilmes direkt nach dem Abscheiden dar, während die scharzen Kreise den Absorptionskoeffizienten nach 30 Minuten des Glühens bei 450°C darstellen. Aus diesem Diagramm kann entnommen werden, daß der TEOS-APCVD-Oxidfilm direkt nach dem Abscheiden nur sehr wenig Si-OH-Bindung in dem Bereich aufweist, in dem das Verhältnis O3/TEOS nicht kleiner als 5 ist, und daß praktisch selbst beim Glühen keine Feuchtigkeit abgegeben wird.
In Fig. 3C ist die Stufenbedeckung D (%) des TEOS-APCVD- Oxidfilmes gezeigt. Aus diesem Diagramm kann entnommen wer­ den, daß die Stufenbedeckung D praktisch mit einem hohen Wert von nicht weniger als 20% in dem Bereich gesättigt ist, bei dem das Verhältnis O3/TEOS nicht kleiner als 5 ist.
Gemäß der oben beschriebenen Ausführungsform kann ein iso­ lierender Zwischenfilm mit einer glatten oberen Oberfläche, einer ausreichenden Isolierung und ohne Risse aufgrund der guten Stufenbedeckung mit einem einzelnen TEOS-APCVD-Oxidfilm gebildet werden, indem ein TEOS-APCVD-Oxidfilm mit einem Ozon und TEOS enthaltenden Reaktionsgas bei einem O3/TEOS- Verhältnis von nicht weniger als 5 abgeschieden werden, wobei das Reaktionsgas in einem Atmosphärendruck-CVD-Verfahren bei einer Temperatur innerhalb des Bereiches von 350°C-450°C reagiert.
Obwohl bei dem obigen Ausführungsbeispiel die erste und zweite Schicht der Leitermuster 12 und 18 aus Aluminium ge­ bildet sind, ist es einsichtig, daß andere Leitermaterialien für die Herstellung benutzt werden können.
Der PSG-Film kann ebenfalls als TEOS-APCVD-Oxidfilm durch Zufügen von Phosphoralkoxid zu dem Reaktionsgas zum Verhin­ dern des Eindringens von Feuchtigkeit abgeschieden werden. Weiterhin ist es einsichtig, daß der BPSG-Film als TEOS- APCVD-Oxidfilm durch Zufügen von Boralkoxid zusätzlich zu dem Phosphoralkoxid zu dem Reaktionsgas abgeschieden werden kann.
In Fig. 4 ist der Zustand der Stufenbedeckung durch den TEOS- APCVD-Oxidfilm 14 an dem Stufenabschnitt, der durch den ersten Schichtleiter 12 gebildet ist, vergrößert gezeigt. Die unterbrochene Kurve stellt den durch eine neue LPCVD­ (Low-Pressurs-CVD)-Weise abgeschiedenen isolierenden Zwi­ schenfilm dar. Die Stufenbedeckung ist durch D=(1-dmin/do) definiert, wobei do die Dicke des virtuellen isolierenden Zwischenfilmes an dem Eckenabschnitt der Stufe des Leiters 12 darstellt und dmin die minimale Dicke des TEOS-APCVD- Filmes 14 an dem Eckenabschnitt der Stufe des Leiters 12 darstellt. Es ist einsichtig, daß, je größer die Stufenbe­ deckung D ist, desto glatter die obere Oberfläche des TEOS- APCVD-Filmes 14 ist.
Wie in Fig. 5A gezeigt ist, enthält der isolierende Zwischen­ film einen vor dem TEOS-APCVD-Oxidfilm abgeschiedenen unteren isolierenden Schichtfilm 13. Wie in Fig. 5B gezeigt ist, enthält der isolierende Zwischenfilm weiterhin einen über dem TEOS-APCVD-Oxidfilm 14 gebildeten oberen isolierenden Schichtfilm 16.
Es besteht die Möglichkeit, daß Risse in dem TEOS-APCVD-Oxid­ film 14 durch die Spannung erzeugt werden, die durch Ausdeh­ nen und Schrumpfen des Metalleiters 12 während des Wärmever­ fahrens erzeugt werden. Es ist daher bevorzugt, einen unteren isolierenden Film 13 vorzusehen, der in der Rißfestigkeit überlegen ist. Es gibt auch die Möglichkeit, daß Spannungs­ wanderung (stress-migration) in dem Metalleiter 12 auftritt, da der TEOS-APCVD-Oxidfilm 14 Zugspannung ausübt. Es ist daher bevorzugt, diese Spannung abzubauen, indem der TEOS- APCVD-Oxidfilm 14 zwischen einem unteren und oberen isolie­ renden Film 13 und 16 eingeschlossen ist, die Druckspannung ausüben.
Dieser untere und obere isolierende Film 13 und 16 kann ge­ bildet werden, indem Silangas und Stickoxidul/Distickstoff­ oxid (N2O) benutzt werden, oder indem TEOS und O2 zum Bei­ spiel in dem PCVD-Verfahren oder dem LPCVD-Verfahren bei ungefähr 700°C benutzt werden. Der untere und obere isolie­ rende Film 13 und 16 kann ebenfalls als PSG-Film gebildet werden, indem ein Gas benutzt wird, bei dem Phosphin zu dem Silangas und O2 bei dem Atmosphärendruck-CVD-Verfahren hinzu­ gefügt werden. Der PSG-Film kann das Eindringen von Feuchtig­ keit verhindern.
Fig. 6A zeigt einen Abschnitt eines Speicherzellenbereiches in einem DRAM, während Fig. 6B einen Abschnitt der peripheren Schaltung zeigt. In den Figuren ist gezeigt, daß ein iso­ lierender Trennbereich 22 auf der Oberfläche eines Halb­ leitersubstrates 21 gebildet ist. Ein Fremdatomdiffusions­ bereich 23 für Source/Drain eines FET (Field Effect Tran­ sistor) ist in der Oberflächenschicht des Substrates 21 ein­ geschlossen durch den Trennbereich 22 gebildet. Eine Wortlei­ tung 24 aus Polysilizium ist über der Oberfläche des Sub­ strates 21 gebildet, wobei ein isolierender Gatefilm 25 da­ zwischen vorgesehen ist. Die Wortleitung 24 kann durch LPCVD unter Benutzung von SiH4 gebildet werden. Die Wortleitung 24 ist durch einen ersten isolierenden Zwischenfilm 26 und einen isolierenden Seitenwandfilm 26a bedeckt.
Eine untere Kondensatorelektrode 27a aus Polysilizium ist mit dem entsprechenden Fremdatombereich 23 verbunden gebil­ det. Die untere Kondensatorelektrode 27a ist durch einen dielektrischen Kondensatorfilm 28 bedeckt, und der dielek­ trische Film 28 ist durch eine obere Kondensatorelektrode 29 bedeckt. Die obere Kondensatorelektrode 29 aus Polysili­ zium ist von einem zweiten isolierenden Zwischenfilm 30 be­ deckt. Bei der Bildung der Polysilizium-Kondensatorelektroden 27a und 29 durch LPCVD kann Phosphor durch Zufügen von PH3-Gas dotiert werden.
Eine auf dem zweiten isolierenden Zwischenfilm 30 gebildete Bitleitung 32 ist mit dem entsprechenden Fremdatombereich 23 über ein Kontaktloch 31 verbunden. Die Bitleitung 32 kann aus der Legierung von Wolfram und Silizium durch LPCVD oder Sputtern gebildet werden. Die Bitleitung 32 ist von einem dritten isolierenden Zwischenfilm 33 bedeckt.
Eine erste Verdrahtungsschicht 34 einer Aluminiumlegierung ist auf dem dritten isolierenden Zwischenfilm 33 über einem Barrierenmetall 34a gebildet. Die erste Verdrahtungsschicht 34 ist mit einem der Fremdatombereiche 23 über ein Kontakt­ loch 38 verbunden. Das Barrierenmetall 34a, wie es aus TiN oder TiW gebildet sein kann, kann durch Sputtern gebildet werden. Die erste Verdrahtungsschicht 34 kann durch Sputtern einer Aluminiumlegierung mit Si oder Cu gebildet werden. Die erste Aluminiumlegierungsverdrahtungsschicht 34 ist von einem vierten isolierenden Zwischenfilm 35 bedeckt.
Eine zweite Verdrahtungsschicht 36 aus Aluminiumlegierung ist auf dem vierten isolierenden Zwischenfilm 35 über ein Barrierenmetall 36a gebildet. Die zweite Verdrahtungsschicht 36 kann mit der ersten Verdrahtungsschicht 34 über ein Kon­ taktloch 39 verbunden sein. Die zweite Verdrahtungsschicht 36 aus Aluminiumlegierung ist mit einem Passivierungsfilm 37 aus Siliziumnitrid bedeckt. Der Passivierungsfilm 37 kann durch PCVD unter Benutzung von SiH4 und NH3 gebildet werden.
Wie in Fig. 7A gezeigt ist, wird zur Herstellung der obigen Ausführungsform der isolierende Gatefilm 25, die Wortleitung 24 und der erste isolierende Zwischenfilm 26 in dieser Reihenfolge auf dem Substrat 21 übereinandergelegt. Der erste isolierende Zwischenfilm 26 kann durch LPCVD unter Benutzung von SiH4 und N2O bei einer hohen Temperatur von 800°C-900°C gebildet werden. Der auf die obige Weise gebildete Oxidfilm wird als normaler Oxidfilm im folgenden bezeichnet.
Wie in Fig. 7B gezeigt ist, wird der Oxidfilm 26a normal durch LPCVD unter Benutzung von TEOS und O2 bei ungefähr 700°C so abgeschieden, daß er den isolierenden Gatefilm 25, die Wortleitung 24, den ersten isolierenden Zwischenfilm 26 und die Oberfläche des Substrates 21 bedeckt. Der auf die obige Weise gebildete Oxidfilm wird im folgenden normaler TEOS-Oxidfilm genannt. Der normale Oxidfilm wird bevorzugt, da Feuchtigkeit nicht enthalten ist. Es ist jedoch schwierig, eine ausreichende Stufenbedeckung mit dem normalen Oxidfilm zu erzielen. Zum Erzielen einer befriedigenden Stufenbe­ deckung wurde der Oxidfilm 26a normal aus einem normalen TEOS-Oxidfilm gebildet.
Wie in Fig. 7C gezeigt ist, wird der isolierende Seitenwand­ film 26a durch anisotropes Ätzen aus einer oberen Richtung gebildet. Der isolierende Seitenwandfilm 26a aus normalem TEOS-Oxidfilm enthält mehr Feuchtigkeit als der erste iso­ lierende Zwischenfilm 26 aus normalem Oxidfilm. Der Feuchtig­ keit enthaltende isolierende Seitenwandfilm 26a wird vermut­ lich heiße Elektronen einfangen, die von Source/Drain des FET injiziert werden, wobei die eingefangenen Elektronen einen Fehler, wie Ändern der Schwellenspannung des FET, ver­ ursachen werden.
Das Problem, das auftritt, wenn der isolierende Seitenwand­ film 26a aus einem normalen TEOS-Oxidfilm gebildet ist, wird gelöst, indem der isolierende Seitenwandfilm 26a aus TEOS- APCVD-Oxidfilm gebildet wird. Das ist möglich, da der TEOS- APCVD-Oxidfilm eine verbesserte Stufenbedeckung vorsieht und praktisch keine Feuchtigkeit enthält.
Der zweite isolierende Zwischenfilm 30 nach Fig. 6A weist eine Schichtstruktur des normalen TEOS-Oxidfilmes, eines SOG-Filmes und eines normalen Oxidfilmes auf. Es ist daher schwierig, eine Bitleitung 32 mit befriedigender Stufenbe­ deckung in dem Kontaktloch 31 zu bilden, da Feuchtigkeit von dem normalen TEOS-Oxidfilm und dem SOG-Film an den Sei­ tenwänden des Kontaktloches 31 abgegeben wird, wie mit Bezug auf Fig. 7 erläutert ist. Es ist jedoch möglich, den zweiten isolierenden Zwischenfilm als einen einzelnen TEOS-APCVD- Oxidfilm zu bilden. Da der TEOS-APCVD-Oxidfilm praktisch keine Feuchtigkeit enthält, wird Feuchtigkeit auch nicht von den Seitenwänden des Kontaktloches 31 abgegeben. Folglich kann die Verbindung zwischen der Bitleitung 32 und dem Fremd­ atombereich 23 sichergestellt werden.
Die Fig. 8A bis 10B zeigen schematisch das Rückflußver­ fahren des dritten isolierenden Zwischenfilmes 33 in der Nähe des Kontaktloches 31 von Fig. 6A.
Wie in Fig. 8A gezeigt ist wird ein BPSG-Film 33 zum Be­ decken der Bitleitung 32 durch APCVD unter Benutzung von SiH4, B2H6 und PH3 bei 400°C-500°C abgeschieden. Wie in Fig. 8B gezeigt ist, wird der dritte isolierende Zwischenfilm 33 des BPSG-Filmes durch Rückfluß (reflow) bei 900°C-1000°C geglättet.
Der dritte isolierende Zwischenfilm 33 kann oft ein Loch oder eine Leere 33a in dem Kontaktloch 31 nach dem Rückfluß enthalten, wie in Fig. 9B gezeigt ist, wenn die Größe des Kontaktloches 31 klein ist, wie in Fig. 9A gezeigt ist. Das Kontaktloch 31 wird aufgrund der Zunahme der Integrations­ dichte der DRAM-Einrichtung verkleinert.
Wie in Fig. 10A gezeigt ist, ist der dritte isolierende Zwi­ schenfilm 33 durch Abscheiden des TEOS-APCVD-Oxidfilmes durch Dotieren mit Bor und Phosphor gebildet. Wie zuvor ausgeführt wurde, sieht der TEOS-APCVD-Oxidfilm 33 eine ausreichende Stufenbedeckung in der Nähe des Kontaktloches 31 vor. Daher enthält der dritte isolierende Zwischenfilm 33 kein Loch in dem Kontaktloch 31, wie es in Fig. 10B gezeigt ist, selbst nachdem Rückfluß stattfand. Der BPSG-Film wurde durch Rück­ fluß bei einer Temperatur von 900°C-1000°C geglättet. Der mit dotiertem Bor und Phosphor abgeschiedene TEOS-APCVD-Oxid­ film kann ausreichend durch Rückfluß bei 850°C geglättet werden, da eine ausreichende Stufenbedeckung gegeben ist.
Der vierte isolierende Zwischenfilm 35 in Fig. 6A und 6B weist eine geschichtete Struktur aus einem TEOS-PCVD-Oxid­ film, TEOS-LPCVD-Oxidfilm, SOG-Film und PSG-Film auf. Der vierte isolierende Zwischenfilm 35 mit einer derartigen ge­ schichteten Struktur weist die in Zusammenhang mit der Fig. 12 beschriebenen Probleme auf. Es ist möglich, all die in Zusammenhang mit Fig. 12 beschriebenen Probleme zu lösen, indem der vierte isolierende Zwischenfilm 35 durch einen TEOS-APCVD-Oxidfilm gebildet wird.
Das Verhältnis von Ozon zu Siliziumalkoxid ist so einge­ stellt, daß es in dem Reaktionsgas, das mindestens Ozon und Siliziumalkoxid enthält, nicht weniger als 5 beträgt. Darauf­ hin reagiert das Reaktionsgas bei einer Temperatur von 350°C-450°C bei einem Atmosphärendruck-CVD-Verfahren, so daß ein isolierender Zwischenfilm bzw. Zwischenschichtfilm mit ausreichender Dicke und einer glatten oberen Oberfläche bei minimaler Gasentladung gebildet wird, wobei Risse in der Schicht nicht auftreten.
Obwohl die vorliegende Erfindung im Detail beschrieben und dargestellt worden ist, ist es klar, daß dieses nur als Bei­ spiel und zur Erläuterung getan ist und nicht als Beschrän­ kung gesehen werden darf, der Erfindungsgedanke und der Um­ fang der vorliegenden Erfindung soll nur durch die beige­ fügten Ansprüche beschränkt werden.

Claims (19)

1. Halbleitereinrichtung mit
einem ersten Leiterschichtmuster (12) und
einem zweiten Leiterschichtmuster (18), gekennzeichnet durch
einen isolierenden Zwischenfilm (14) zwischen dem ersten und zweiten Leiterschichtmuster (12, 18) mit mindestens einem durch eine CVD-Reaktion eines Reaktionsgases aus mindestens Siliziumalkoxid und Ozon bei Atmosphärendruck bei einer Tem­ peratur von 350°C-450°C erzeugten Isolierfilm zum Bedecken des ersten Leiterschichtmusters (12), wobei in dem Reaktions­ gas das Verhältnis von Ozon zu Siliziumalkoxid nicht weniger als 5 beträgt.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine DRAM-Einrichtung vorgesehen ist.
3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das erste Leiterschichtmuster eine Wortleitung (24) aufweist und daß der isolierende Zwischenfilm als isolierender Seitenwand­ film (26a) der Wortleitung (24) benutzt ist.
4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das erste Leiterschichtmuster eine Kondensatorelektrode (29) aufweist und daß das zweite Leiterschichtmuster eine Bitleitung (32) auf­ weist.
5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das erste Leiterschichtmuster eine Bitleitung (32) aufweist und daß der isolierende Zwischenfilm (33) mit Bor oder Phosphor dotiert ist.
6. Halbleitereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das erste und zweite Leiter­ schichtmuster eine Aluminiumlegierungsverdrahtung (34, 36) aufweist.
7. Halbleitereinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der isolierende Zwischenfilm einen vor dem Isolierfilm erzeugten unteren isolierenden Zwischenschichtfilm (13) aufweist.
8. Halbleitereinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der isolierende Zwischenfilm einen nach dem Isolierfilm erzeugten oberen isolierenden Zwischenschichtfilm (16) aufweist.
9. Halbleitereinrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der untere und/oder obere iso­ lierende Zwischenschichtfilm (13, 16) unter der Benutzung von Silangas und Distickstoffoxidgas oder unter der Benutzung von Tetraethoxysilangas und O2-Gas gebildet sind.
10. Halbleitereinrichtung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß der untere und obere isolierende Zwischenschichtfilm (13, 16) durch ein PCVD-Verfahren oder ein LPCVD-Verfahren bei ungefähr 700°C gebildet sind.
11. Halbleitereinrichtung nach einem der Ansprüche 4 bis 10, dadurch gekennzeichnet, daß zwischen der Kondensatorelektrode (29) und der Bitleitung (32) ein aus Tetraethoxysilan durch ein Atmosphärendruck-CVD-Verfahren gebildeter isolierender Zwischenschichtfilm (30) vorgesehen ist.
12. Verfahren zum Bilden eines isolierenden Zwischenfilmes, der eine erste und eine zweite Schicht eines Leitungsmusters (12, 18) in einer Halbleitereinrichtung voneinander trennt, mit den Schritten:
Bereitstellen eines Reaktionsgases aus mindestens Ozon und Siliziumalkoxid, wobei das Verhältnis von Ozon zu Silizium­ alkoxid in dem Reaktionsgas auf nicht weniger als 5 einge­ stellt wird,
Bilden eines isolierenden Filmes (14) durch eine CVD-Reaktion des Reaktionsgases bei Atmosphärendruck bei einer Temperatur von 350°C-450°C, wobei der isolierende Zwischenfilm (14) mindestens den durch die CVD-Reaktion bei Atmosphärendruck gebildeten Isolierfilm enthält.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß dem Reaktionsgas Phosphor zuge­ fügt ist.
14. Verfahren nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß dem Reaktionsgas Bor zugefügt ist.
15. Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß die erste Schicht eines Leitungs­ musters (12) mit Aluminium gebildet wird.
16. Verfahren nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, daß die zweite Schicht eines Lei­ tungsmusters (18) mit Aluminium gebildet wird.
17. Verfahren nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, daß vor dem Isolierfilm ein unterer isolierender Zwischenschichtfilm (13) gebildet wird.
18. Verfahren nach einem der Ansprüche 12 bis 17, dadurch gekennzeichnet, daß nach dem Isolierfilm ein oberer isolierender Zwischenschichtfilm (16) gebildet wird.
19. Verfahren nach Anspruch 17 oder 18, dadurch gekennzeichnet, daß der untere und der obere iso­ lierende Zwischenschichtfilm (13, 16) durch die Benutzung von Silangas und Distickstoffoxidgas und/oder durch die Be­ nutzung von Tetraethoxysilangas und Sauerstoffgas mit dem PCVD-Verfahren oder dem LPCVD-Verfahren bei etwa 700°C ge­ bildet werden.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0599317A1 (de) * 1992-11-26 1994-06-01 Nec Corporation Planarisierte, isolierende Zwischenschicht bestehend aus gestapelter BPSG- und Ozon-TEOS-NSO-Schicht in einer Halbleiter Vorrichtung und Herstellungsverfahren dafür
DE19600400A1 (de) * 1996-01-08 1997-07-17 Siemens Ag Mikromechanisches Bauteil mit planarisiertem Deckel auf einem Hohlraum und Herstellverfahren
EP0887864A1 (de) * 1997-06-24 1998-12-30 Matsushita Electronics Corporation Halbleiterbauelement mit Kondensator und deren Herstellungsmethode

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0460857B1 (de) * 1990-05-31 1997-03-19 Canon Kabushiki Kaisha Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Verdrahtungsstruktur hoher Dichte
US5336640A (en) * 1991-01-28 1994-08-09 Kawasaki Steel Corporation Method of manufacturing a semiconductor device having an insulating layer composed of a BPSG film and a plasma-CVD silicon nitride film
JP2538722B2 (ja) * 1991-06-20 1996-10-02 株式会社半導体プロセス研究所 半導体装置の製造方法
US5576247A (en) * 1992-07-31 1996-11-19 Matsushita Electric Industrial Co., Ltd. Thin layer forming method wherein hydrophobic molecular layers preventing a BPSG layer from absorbing moisture
US5502006A (en) * 1993-11-02 1996-03-26 Nippon Steel Corporation Method for forming electrical contacts in a semiconductor device
US5395785A (en) * 1993-12-17 1995-03-07 Sgs-Thomson Microelectronics, Inc. SRAM cell fabrication with interlevel dielectric planarization
DE69514588T2 (de) * 1994-07-29 2000-06-21 St Microelectronics Inc Verfahren zum Testen und Reparieren eines integrierten Schaltkreises und zum Herstellen einer Passivierungsstruktur
US5955786A (en) * 1995-06-07 1999-09-21 Advanced Micro Devices, Inc. Semiconductor device using uniform nonconformal deposition for forming low dielectric constant insulation between certain conductive lines
US5518959A (en) * 1995-08-24 1996-05-21 Taiwan Semiconductor Manufacturing Company Method for selectively depositing silicon oxide spacer layers
DE19540235C2 (de) * 1995-09-07 2003-08-28 Mosel Vitelic Inc Verfahren zur Herstellung von isolierenden Schichten in Halbleitervorrichtungen
US5869869A (en) * 1996-01-31 1999-02-09 Lsi Logic Corporation Microelectronic device with thin film electrostatic discharge protection structure
US5849635A (en) * 1996-07-11 1998-12-15 Micron Technology, Inc. Semiconductor processing method of forming an insulating dielectric layer and a contact opening therein
EP0820095A3 (de) * 1996-07-19 1999-01-27 Sony Corporation Herstellungsverfahren für eine Zwischenschicht
US6153936A (en) * 1997-11-07 2000-11-28 Winbond Electronics, Corp. Method for forming via hole and semiconductor structure formed thereby
JP2003264277A (ja) * 2002-03-07 2003-09-19 Fujitsu Ltd Ｃｍｏｓイメージセンサおよびその製造方法
KR100739964B1 (ko) * 2005-04-22 2007-07-16 주식회사 하이닉스반도체 반도체 소자의 제조방법
EP2245512B1 (de) * 2008-01-29 2019-09-11 Brewer Science, Inc. On-track-prozess zur strukturierung einer hardmaske durch mehrere dunkelfeldbelichtungen
US9640396B2 (en) * 2009-01-07 2017-05-02 Brewer Science Inc. Spin-on spacer materials for double- and triple-patterning lithography
CN108231543B (zh) * 2018-01-11 2020-08-11 上海华虹宏力半导体制造有限公司 改善多晶硅台阶侧面金属残留的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0272140A2 (de) * 1986-12-19 1988-06-22 Applied Materials, Inc. Plasma unterstütztes CVD Verfahren auf TEOS basis zur Herstellung von Siliziumdioxide.
JPS63226055A (ja) * 1987-03-16 1988-09-20 Hitachi Ltd 半導体集積回路装置及びその製造方法
US4826786A (en) * 1985-10-03 1989-05-02 Bull, S.A. Method for forming a multilayered metal network for bonding components of a high-density integrated circuit, and integrated circuit produced thereby
DE3834241A1 (de) * 1987-11-25 1989-06-08 Mitsubishi Electric Corp Halbleitereinrichtung

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4729006A (en) * 1986-03-17 1988-03-01 International Business Machines Corporation Sidewall spacers for CMOS circuit stress relief/isolation and method for making
US4872947A (en) * 1986-12-19 1989-10-10 Applied Materials, Inc. CVD of silicon oxide using TEOS decomposition and in-situ planarization process
US5028566A (en) * 1987-04-10 1991-07-02 Air Products And Chemicals, Inc. Method of forming silicon dioxide glass films
US4894352A (en) * 1988-10-26 1990-01-16 Texas Instruments Inc. Deposition of silicon-containing films using organosilicon compounds and nitrogen trifluoride
JPH0680657B2 (ja) * 1989-12-27 1994-10-12 株式会社半導体プロセス研究所 半導体装置の製造方法
US4981810A (en) * 1990-02-16 1991-01-01 Micron Technology, Inc. Process for creating field effect transistors having reduced-slope, staircase-profile sidewall spacers
US5069747A (en) * 1990-12-21 1991-12-03 Micron Technology, Inc. Creation and removal of temporary silicon dioxide structures on an in-process integrated circuit with minimal effect on exposed, permanent silicon dioxide structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4826786A (en) * 1985-10-03 1989-05-02 Bull, S.A. Method for forming a multilayered metal network for bonding components of a high-density integrated circuit, and integrated circuit produced thereby
EP0272140A2 (de) * 1986-12-19 1988-06-22 Applied Materials, Inc. Plasma unterstütztes CVD Verfahren auf TEOS basis zur Herstellung von Siliziumdioxide.
JPS63226055A (ja) * 1987-03-16 1988-09-20 Hitachi Ltd 半導体集積回路装置及びその製造方法
US4937645A (en) * 1987-03-16 1990-06-26 Hitachi, Ltd. Semiconductor device and a method of manufacturing the same
DE3834241A1 (de) * 1987-11-25 1989-06-08 Mitsubishi Electric Corp Halbleitereinrichtung

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Kotani, H. et. al.: Low-Temperature APCVD Oxide Using TEOS-Ozone Chemistry for Multilevel Inter- connection. In: Int. El. Dev. Meeting 1989, 3.-6.12.1989, pp 669-672 *
Lifshitz, N. et. al.: Water-Related Degradation.. Dielectrics. In: IEEE Electron Devices Letters, Vol. 10, No. 12, Dec. 1989, pp 562-564 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0599317A1 (de) * 1992-11-26 1994-06-01 Nec Corporation Planarisierte, isolierende Zwischenschicht bestehend aus gestapelter BPSG- und Ozon-TEOS-NSO-Schicht in einer Halbleiter Vorrichtung und Herstellungsverfahren dafür
US5518962A (en) * 1992-11-26 1996-05-21 Nec Corporation Planarized interlayer insulating film formed of stacked BPSG film and ozone-teos NSG film in semiconductor device and method for forming the same
DE19600400A1 (de) * 1996-01-08 1997-07-17 Siemens Ag Mikromechanisches Bauteil mit planarisiertem Deckel auf einem Hohlraum und Herstellverfahren
DE19600400C2 (de) * 1996-01-08 2002-05-16 Infineon Technologies Ag Mikromechanisches Bauteil mit planarisiertem Deckel auf einem Hohlraum und Herstellverfahren
EP0887864A1 (de) * 1997-06-24 1998-12-30 Matsushita Electronics Corporation Halbleiterbauelement mit Kondensator und deren Herstellungsmethode
US6174822B1 (en) 1997-06-24 2001-01-16 Matsushita Electronics Corporation Semiconductor device and method for fabricating the same
US6849887B2 (en) 1997-06-24 2005-02-01 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same

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US5132774A (en) 1992-07-21
DE9100221U1 (de) 1991-06-20
DE4100525C2 (de) 1994-12-08

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