DE4110173A1 - Unterstuetzender cache-speicher fuer eine halbleiterspeichervorrichtung und verfahren zum betreiben eines solchen - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter­ speichervorrichtung, im besonderen auf eine Halbleiterspei­ chervorrichtung mit einem dynamischen Schreib/Lesespeicher (DRAM) und einem statischen Schreib/Lesespeicher (SRAM), die auf demselben Halbleiterchip gebildet sind, und eine Methode zum Betreiben der Halbleiterspeichervorrichtung. Genauer ge­ sagt, bezieht sich die Erfindung auf eine Halbleiterspeicher­ vorrichtung mit einem Cache, wobei ein Hauptspeicher und ein Cache-Speicher auf demselben Halbleiterchip gebildet sind, und auf ein Verfahren zum Betreiben der Halbleiterspeicher­ vorrichtung.

Mit dem Fortschreiten der Halbleitertechnologie wurde eine zentrale Prozessoreinheit (CPU) mit höheren Geschwindigkeiten betreibbar, und dies gilt ebenfalls für einen DRAM. Ein DRAM kann allerdings nicht der Geschwindigkeitsentwicklung eines CPU folgen, und der Unterschied in der Betriebsgeschwindig­ keit zwischen den beiden hat sich vergrößert. Dies ist ein Engpaß beim Erhöhen der Datenverarbeitungsgeschwindigkeit von Computersystemen.

In einem großen System wie einem Mainframe ist ein Hochge­ schwindigkeits-Cache-Speicher zwischen einem Hauptspeicher und einer CPU geschaltet, um die Betriebsgeschwindigkeit des Hauptspeichers zu kompensieren und die Systemleistung ohne deutliche Mehrkosten zu erhöhen.

In einem kleinen System wurde ein Aufbau vorgeschlagen und in die Praxis umgesetzt, in welchem ein Cache-Speicher auf dem­ selben Halbleiterchip wie ein DRAM gebildet ist, um so eben­ falls einen Hochgeschwindigkeitsbetrieb des Hauptspeichers zu realisieren. In einem derartigen DRAM mit Cache wird die Da­ tenübertragung zwischen einem als Cache-Speicher wirkenden SRAM und einem als Hauptspeicher wirkenden DRAM mit hoher Ge­ schwindigkeit sichergestellt, indem ein interner Datenbus mit großer Bitbreite benutzt wird.

Die Fig. 1 zeigt einen prinzipiellen Aufbau eines Systems, das einen herkömmlichen DRAM mit Cache einsetzt.

Wie in Fig. 1 gezeigt, umfaßt das Verarbeitungssystem einen Mikroprozessor 100 zum Durchführen verschiedener Prozesse, die vorbestimmten Programmen entsprechen, einen Cache-Steuer­ kreis 110 zum Steuern des Cache-Speicherbetriebs, eine Mar­ kierstelle 120, die als Reaktion auf eine von außen an den Cache angelegte Adresse reagiert und einen Cache-Treffer (nachfolgend als Hit bezeichnet) bzw. einen Cache-Fehler (nachfolgend als Miss bezeichnet) erkennt und einen entspre­ chenden "Weg" vorgibt, einen DRAM-Steuerkreis 130 zum Steuern des Betriebs des DRAM-Bereichs und einen DRAM 200 mit Cache- Speicher (Cache-DRAM).

Der Cache-DRAM 200 umfaßt einen DRAM-Bereich 210 mit z. B. ein 1M Bit Speicherkapazität mit einen SRAM-Bereich 220 mit z. B. 8K Bit Speicherkapazität. Der DRAM-Bereich 210 umfaßt vier Blöcke von 256K Bit DRAM, wobei jeder DRAM-Block in 64 Gruppen geteilt ist, die jeweils 8 Bit breit sind. Der SRAM- Bereich 220 umfaßt zwei Blöcke von 2K Bit SRAM, wobei jeder SRAM-Block in 64 Blöcke von jeweils 32 Bit (8x4) eingeteilt ist. Jeder Block des SRAM ist ferner in vier 8 Bit Richtungen (Wege) geteilt. Dieser Aufbau erzeugt ein Vierweg-assoziati­ ves System. Die Eingangs/Ausgangsdatenbreite beträgt 4 Bit (DQ1-DQ4).

Datenübertragung zwischen dem DRAM-Bereich 210 und dem SRAM- Bereich 220 wird in einem Block über einen internen Datenbus 230 mit 32-Bit-Breite durchgeführt.

Der Mikroprozessor 100 überträgt 4-Bit-Daten DQ1-DQ4, gibt 18-Bitadressen A0-A17 aus und überträgt die notwendigen Steu­ ersignale an den DRAM-Steuerkreis 130 und den Cache-Steuer­ kreis 110.

Obwohl dies nicht ausdrücklich gezeigt ist, umfaßt die Mar­ kierstelle 120 einen Markierspeicher zum Speichern von Adres­ sen (Markierungsadresse A0-A8 und Satzadresse A9-A14) für im SRAM-Bereich 220 gespeicherte Daten, einen Komparator zum Vergleich der im Markierungsspeicher gespeicherten Markie­ rungsadressen mit einer vom Mikroprozessor 100 empfangenen Adresse sowie einen Markierungs-Ersetzungs-Logikprozessor, mit dem eine Wegadresse erzeugt wird, die einen Bereich des SRAM-Bereiches 220 bezeichnet, in welchem ein erneutes Schreiben von Daten nach Maßgabe des Vergleichsergebnisses des Komparators durchgeführt werden soll.

Der Cache-Steuerkreis 110 wird als Reaktion auf ein Cache- Hit/Miss-Anzeigesignal der Markierstelle 120 aktiviert und erzeugt ein Signal , womit eine Datenübertragung zwischen dem SRAM-Bereich 220 und dem DRAM-Bereich 210 instruiert wird.

Der DRAM-Steuerkreis 130 erzeugt ein Zeilenadreßtaktsignal und ein Spaltenadreßtaktsignal , mit dem der RAM-Be­ reich 210 im Fall eines Cache-Miss betrieben wird. Ein Daten­ lesebetrieb dieses Cache-DRAM wird im folgenden kurz be­ schrieben.

Der SRAM-Bereich 220 besitzt einen Vierweg 64-Satzaufbau. Ein Satz entspricht einem Block im DRAM-Bereich 210. Auf diesen Cache-DRAM wird entsprechend des 18-Bit-Adreßsignals A0-A17 zugegriffen. 15 Bit aus der 18-Bit-Adresse A0-A17 werden ebenfalls an die Markierstelle 120 angelegt. Die Mar­ kieradresse und Satzadresse (Adresse A0-A14), die an die Mar­ kierstelle 120 angelegt wird, wird mit den darin gespeicher­ ten Adressen verglichen, und ein Cache-Hit/Miss wird aus dem Ergebnis des Vergleichs bestimmt.

Gleichzeitig mit der Cache-Hit/Miss-Bestimmung in der Mar­ kierstelle 120 wird auf den SRAM-Bereich 220 im Cache-DRAM 200 zugegriffen. Die Adreßsignale A9-A14 bestimmen einen der 64 Sätze im SRAM-Bereich 220, und die Adreßsignale A15-A17 bezeichnen, welche der acht Spalten im bezeichneten Satz (ein Satz umfaßt 8 Bit) adressiert wird. Die in der bezeichneten Spalte gefundenen 16 Bit (4 Bit pro Weg) werden auf eine Stufe unmittelbar vor einer Ausgabe übertragen.

Wenn eine Adresse von in dem SRAM-Bereich (Cache-Speicher) 220 gespeicherten Daten mit einer in der Markierungsstelle 120 gespeicherten Adresse übereinstimmt, decodiert die Mar­ kierstelle 120 diese Adresse weiter und gibt eine 2-Bit- Wegadresse WA0, WA1 aus. Als Ergebnis wird ein Weg aus den vier gleichzeitig gelesenen Wegen ausgewählt, und 4-Bit-Daten DQ1-DQ4 werden parallel ausgelesen.

Bei einem Cache-Miss, wenn die externe Adresse nicht mit je­ der in der Markierstelle 120 gespeicherten Adresse überein­ stimmt, werden Daten aus dem DRAM-Bereich 210 ausgelesen. Das Lesen von Daten wird auf eine Weise durchgeführt, die dem Zu­ griff auf einen gewöhnlichen DRAM entspricht. Dies bedeutet, daß Daten gelesen werden, indem die Adreßsignale A0-A8 als Zeilenadreßsignal und die Adreßsignale A9-A17 als Spal­ tenadreßsignal benutzt werden, und das Lesen als Reaktion auf die Steuersignale und des DRAM-Steuerkreises 130 er­ folgt.

Bei einem Cache-Miss wird der Block (32 Bit: entsprechend ei­ nem Weg) im DRAM-Bereich 210 mit den vier Bit, auf die der Zugriff vorgenommen wurde, in den SRAM-Bereich 220 über den internen Datenbus 230 übertragen. Der Zeitpunkt dieses Trans­ fers wird durch das Steuersignal des Cache-Steuerkreises 110 gesteuert. Der in der Markierstelle 120 enthaltene Erset­ zungs-Logikprozessor entscheidet, in welchen der Wege des SRAM-Bereichs 220 der übertragene Datenblock eingeschrieben werden soll. Das heißt, daß die Markierstelle 120 die Wegadresse WA0, WA1 zum Auswählen eines Weges im SRAM-Bereich 220 erzeugt.

Beim Neuschreiben von Daten im SRAM-Bereich (Cache-Speicher) 220 werden Daten von entsprechenden Speicherzellen im DRAM- Bereich 210 ebenfalls gleichzeitig neu geschrieben (d. h. ein Durchschreibebetrieb). Das Datenschreiben in den DRAM-Bereich 210 wird auf dieselbe Weise durchgeführt, wie ein Zugriff auf einen gewöhnlichen DRAM. In diesem Fall wird allerdings durch das Transfer-Steuersignal optional bestimmt, ob die ge­ schriebenen Daten auch in den SRAM-Bereich 220 übertragen werden.

Die Fig. 2 zeigt einen speziellen Aufbau des Cache-DRAM. Die­ ser Cache-RAM-Aufbau zeigt eine Schaltung für das Datenlesen, die auch z. B. in 1989 SYMPOSIUM ON VLSI CIRCUITS, DIGEST OF TECHNICAL PAPERS, Seiten 43-44, gezeigt wird.

Wie in Fig. 2 gezeigt, umfaßt der DRAM-Bereich 210 ein DRAM- Zellenfeld 211 mit einer Kapazität von 1M (2²⁰) Bit, einen Zeilendecoder 212 zum Auswählen einer Zeile in dem DRAM-Zel­ lenfeld 211 als Reaktion auf eine von außen angelegte Zei­ lenadresse A0-A8, einen Spaltendecoder 213 zum Auswählen von 32 Spalten im DRAM-Zellenfeld 211 als Reaktion auf eine 6- Bit-Spaltenadresse A9-A14 in einer von außen angelegten Spal­ tenadresse A9-A17, einen DRAM-Leseverstärker 214 zum Erkennen und Verstärken von Speicherzellendaten in einer vom Zeilende­ coder 212 ausgewählten Zeile, ein I/O-Gatter 215 zum Verbin­ den der ausgewählten Spalten mit dem internen Datenbus 230 als Reaktion auf ein Ausgangssignal des Spaltendecoders 213 sowie einen 1/8-Decoder 231 zum Auswählen von vier Datenlei­ tungen aus den 32-Bit-Datenleitungen des internen Datenbus 230 als Reaktion auf eine 3-Bit-Spaltenadresse A15-A17 in der von außen angelegten Spaltenadresse.

Der SRAM-Bereich 220 umfaßt ein SRAM-Zellenfeld 221 mit 8K- Bit-Speicherkapazität, einen Satzdecoder 222 zum Empfangen einer 6-Bit-Satzadresse A9-A14 aus einer von außen angelegten Cache-Adresse (der Spaltenadresse) A9-A17 und zum Auswählen eines Satzes oder einer Zeile aus den im SRAM-Zellenfeld 221 enthaltenen 64 Sätzen, einen SRAM-Spaltendecoder 213 zum Aus­ wählen von 16 Spalten aus dem ausgewählten Satz als Reaktion auf eine 3-Bit-Adresse A15-A17 von der Cache-Adresse A9-A17, einen SRAM-Leseverstärker 294 zum Erkennen und Verstärken der Daten in den durch den SRAM-Spaltendecoder 213 ausgewählten Spalten, einen ersten Wegdecoder 216 zum Auswählen von 4-Bit- Daten eines Weges aus den 16-Bit-Daten der vier Wege als Re­ aktion auf eine von außen angelegte Wegadresse WA0, WA1 sowie einen zweiten Wegdecoder 294 zum Auswählen eines Weges im SRAM-Zellenfeld 221, in den die aus dem DRAM-Bereich 210 als Reaktion auf die Wegadresse WA0, WA1 bei einem Cache-Miss übertragenen 32-Bit-Daten eingeschrieben werden sollen, und zum Einschreiben der 32-Bit-Daten in einen ausgewählten Weg.

Ein Hit/Miss-Puffer 232 ist vorgesehen, um entweder den DRAM- Bereich 210 oder den SRAM-Bereich 230 als Reaktion auf ein Cache-Hit/Miss-Anzeigesignal H/M auszuwählen. Dieser Hit/Miss-Puffer 232 puffert nicht nur das Cache-Hit/Miss-An­ zeigesignal H/M, um ein Steuersignal für die Steuerung des ersten Wegdecoders 216 zu erzeugen, sondern hält ebenfalls die Ausgänge DQ0-DQ4 auf hohem Impedanzniveau, bis DRAM-Daten bei einem Cache-Miss gelesen und übertragen sind. Außerdem wählt der Hit/Miss-Puffer 232 entweder den 1/8-Decoder oder den ersten Wegdecoder als Reaktion auf das Cache-Hit/Miss-An­ zeigesignal H/M aus. Im folgenden wird der Betrieb beschrie­ ben.

i) Bei einem Hit-Lesevorgang

Wenn eine Cache-Adresse A9-A17 an den SRAM-Bereich 220 ange­ legt wird, wird der SRAM-Bereich 220 aktiviert, ungeachtet eines Cache-Hit oder eines Cache-Miss. Der Satzdecoder 222 decodiert die 6-Bit-Satzadresse A9-A14 innerhalb der Cache- Adresse A9-A17 und wählt einen Satz im SRAM-Bereich 220 aus. Da der ausgewählte Satz vier Wege beinhaltet und jeder Weg 8 Bit aufweist, werden insgesamt 32-Bit-Speicherzellen gleich­ zeitig ausgewählt. Folglich decodiert der Spaltendecoder 223 die 3-Bit-Spaltenadresse A15-A17 und wählt eine der 8 Zeilen in einem Satz aus. Als Ergebnis werden insgesamt 16-Bit- Speicherzellen ausgewählt, wobei vier Bit aus jedem Weg aus­ gewählt werden. Die Daten der 16-Bit-Speicherzellen werden von den Leseverstärkern 295 verstärkt und dann zum ersten Wegdecoder 216 übertragen.

Während eines Cache-Hit wird die Wegadresse WA0, WA1 an den ersten Wegdecoder 216 angelegt. Auf der Basis der Wegadresse WA0, WA1 wählt der erste Wegdecoder 216 einen der vier Wege aus und legt die 4-Bit-Daten des ausgewählten Weges an den Hit/Miss-Puffer 232 an. Der Hit/Miss-Puffer 232 wählt die vier Bit-Daten des ersten Wegdecoders 216 als Reaktion auf ein Hit-Signal H und gibt die Daten als Ausgabedaten DQ1-DQ4 aus.

ii) Bei einem Hit-Schreibvorgang

Wenn die Spaltenadresse A0-A8 und die Cache-Spaltenadresse A9-A17 an den Cache-DRAM angelegt werden, werden der DRAM-Be­ reich 210 und der SRAM-Bereich 220 aktiviert. Als Reaktion auf ein Hit-Anzeigesignal H und ein Schreibbefehlsignal legt der Hit/Miss-Puffer 232 externe Daten DQ1-DQ4 an den ersten Wegdecoder 216 und den 1/8-Decoder 231 an. Im SRAM-Bereich 220 wählt der erste Wegdecoder 216 vier Busleitungen im 16 Bit breiten Datenbus als Reaktion auf die Wegadresse WA0, WA1 aus und überträgt die 4-Bit-Daten zum SRAM-Zellenfeld 221 über den Leseverstärker 295. Beim Datenschreiben arbeitet der Leseverstärker 295 nicht, und die Einschreibedaten werden einfach zum SRAM-Zellenfeld 221 übertragen. Der Satzdecoder 222 wählt einen Satz im SRAM-Zellenfeld aus, während der SRAM-Spaltendecoder 223 vier Spalten im ausgewählten Satz auswählt. Zu diesem Zeitpunkt ist der zweite Wegdecoder 294 ebenfalls in Betrieb und wählt aus bzw. aktiviert nur einen der vier Wege. Folglich werden 4-Bit-Daten in die dem ausge­ wählten Weg entsprechenden Spalten eingeschrieben.

Parallel zum Betrieb des SRAM-Bereichs 220 werden Daten in den DRAM-Bereich 210 eingeschrieben. Obwohl ein Datenein­ schreibepfad in den DRAM-Bereich 210 nicht ausdrücklich ge­ zeigt ist, wählt der 1/8-Decoder 238 vier Busleitungen aus dem 32 Bit breiten internen Datenbus 230, und die Schreibda­ ten DQ1-DQ4 werden über die vier ausgewählten Busleitungen übertragen. Die verbleibenden Busleitungen werden hochohmig gehalten.

Während des Datentransfers zum Schreiben sind 4-Bit-Speicher­ zellen bereits im DRAM-Bereich 210 durch die Zeilenadresse A0-A8 und die Spaltenadresse A9-A17 ausgewählt. Die DRAM-De­ codierer 212 und 213 wählen 32 Bit zur gleichen Zeit aus, und die Schreibdaten erscheinen auf nur 4 Bit der 32 Bit. Die verbleibenden Datenbusleitungen bleiben hochohmig, und die Verriegelungswirkung des DRAM-Leseverstärkers 214 verhindert eine gegenteilige Wirkung auf den nicht ausgewählten Bits.

Der Schreibbetrieb in das SRAM-Zellenfeld 221 und das gleich­ zeitige Einschreiben von Daten in die entsprechenden Speicherzellen (Bits) des DRAM-Zellenfeldes 21 wird Durch­ schreibemodus (write-through mode) genannt.

iii) Bei einem Miss-Lesevorgang

Ein Lesevorgang im SRAM-Bereich 220 auf der Basis der Cache- Adresse A9-A17 entspricht dem eines Hit-Lesevorganges, bis die Wegadresse WA0, WA1 an den ersten Wegdecoder 216 angelegt wird.

Bei einem Cache-Miss wird die Wegadresse WA0, WA1 nicht an den ersten Wegdecoder 216 angelegt, und er bleibt außer Be­ trieb.

Zu diesem Zeitpunkt bewirken die externen Steuersignale und ein Aktivieren des DRAM-Bereichs 210 zum Empfangen der Zeilen- und Spaltenadressen A0-A8 und A9-A17. Der DRAM- Zeilendecoder 212 und der DRAM-Spaltendecoder 213 decodieren die Adresse A0-A17 und 32-Bit-Daten (ein Block) mit den adressierten 4-Bit-Daten werden zur Übertragung auf den in­ ternen Datenbus 230 ausgelesen.

Der 1/8-Decoder 231 wählt 4 Bit aus den den 32-Bit-Daten als Reaktion auf die 3-Bit-Adresse A15-A17 und legt diese an den Hit/Miss-Puffer 232 an. Als Reaktion auf ein Cache-Miss-Si­ gnal M wählt der Hit/Miss-Puffer 232 die vom 1/8-Decoder 231 empfangenen Daten aus und setzt die Ausgabedaten DQ1-DQ4, die vorher auf hohem Impedanzniveau standen, auf Potentialnive­ aus, die den empfangenen Daten entsprechen.

Gleichzeitig mit diesem Datenlesevorgang wird die Wegadresse WA0, WA1 an den zweiten Wegdecoder 294 bei einem Cache-Miss nach dem Abfallen des Signales , d. h. nach einem Be­ triebsvorgang des DRAM-Bereichs 210. Der zweite Wegdecoder 294 empfängt ebenfalls die 32-Bit-Daten des internen Datenbus 230. Der zweite Wegdecoder 294 wird durch das Transfersteuer­ signal aktiviert und decodiert die Wegadresse WA0, WA1 und wählt einen Weg aus. Die vom DRAM-Bereich 210 übertragenen 32-Bit-Daten werden in einen der durch den Satzdecoder 222 und den SRAM-Spaltendecoder 223 ausgewählten vier Wege einge­ schrieben. Als Ergebnis werden die Daten in die entsprechen­ den Speicherzellen in dem SRAM-Zellenfeld erneuert.

iv) Bei einem Miss-Schreibvorgang

Das Cache-Miss-Signal M wird mit einem Schreibbefehlssignal (nicht gezeigt) an den Cache-DRAM angelegt. Bei einem Cache- Miss aktivieren die Signale und den DRAM-Bereich 210 zum Auswählen von Speicherzellen im DRAM-Bereich 210 entspre­ chend der Zeilenadresse A0-A8 und der Spaltenadresse A9-A17. Der Hit/Miss-Puffer 232 wählt nicht den SRAM-Bereich 220 an, sondern wählt den DRAM-Bereich 210 oder wählt nur den 1/8-De­ coder 231 aus. Als Ergebnis werden Eingangsdaten DQ1-DQ4 in die der externen Adresse A0-A17 entsprechenden 4-Bit-DRAM- Speicherzellen geschrieben.

Zu diesem Zeitpunkt beteiligt sich der SRAM-Bereich 220 an einem Speicherzellenauswahlbetrieb nur mit dem Satzdecoder 222 und dem SRAM-Spaltendecoder 223. Beim Miss-Schreibvorgang ist freigestellt, ob die in den DRAM-Bereich 210 geschriebe­ nen 4-Bit-Daten zum SRAM-Bereich 220 übertragen werden, und Wahl wird mit Hilfe des Transfer-Steuersignals durchge­ führt.

Das grundlegende Konzept des herkömmlichen Cache-DRAM besteht darin, daß ein Teil der Daten im DRAM-Zellenfeld 211 im SRAM- Zellenfeld 221 gespeichert sind und daß, bei einem Zugriffs­ befehl durch einen externen Prozessor, (i) auf das SRAM-Zel­ lenfeld 221 zum Lesen oder Schreiben von Daten zugegriffen wird, wenn entsprechende Daten im SRAM-Zellenfeld 221 gespei­ chert sind, und (ii) wenn entsprechende Daten nicht im SRAM- Zellenfeld 221 gefunden werden, ein Zugriff auf das DRAM-Zel­ lenfeld 211 als Reaktion auf das Cache-Miss-Signal vorgenom­ men wird, um Daten in/aus dem DRAM-Zellenfeld 211 zu schrei­ ben bzw. zu lesen.

Im allgemeinen beträgt die Zugriffszeit des SRAM 10 bis 20 ns, was schneller ist als beim DRAM. Die Speicherzellen im SRAM weisen allerdings einen Aufbau vom Flip-Flop-Typ auf, und mindestens vier Transistoren werden für jede Zelle benö­ tigt. Im Hinblick auf Integrationsgrad und Kosten pro Bit ist der SRAM dem DRAM unterlegen, der nur einen Transistor für jede Zelle benötigt. Der SRAM hat im allgemeinen allerdings eine Zugriffszeit von 50 bis 100 ns, was langsamer als beim SRAM ist.

Der Cache-DRAM wurde konzipiert, um die Nachteile des DRAM und des SRAM zu kompensieren und die Vorteile der beiden zu erhalten. Bei diesem Aufbau kann eine durchschnittliche Zugriffszeit annähernd auf dasselbe Niveau wie beim SRAM ver­ ringert werden, wenn die Daten, auf die der Zugriff von einem externen Prozessor gewünscht wird, im SRAM-Bereich mit einer hohen Wahrscheinlichkeit vorliegen. Auf diese Art kann eine Hochgeschwindigkeitsspeichervorrichtung mit hoher Kapazität erzielt werden, die einen mit dem DRAM vergleichbaren Inte­ grationsgrad und eine mit dem SRAM vergleichbare Zugriffszeit aufweist.

Der konventionelle Cache-DRAM benötigt allerdings eine Mar­ kierstelle, die die Adresse der von einem externen Prozessor verlangten Speicherzelle mit der Adresse jedes im SRAM-Be­ reich gespeicherten Datenblocks vergleicht und aus dem Ergeb­ nis dieses Vergleichs bestimmt, ob die verlangten Daten (oder der Datenblock) im SRAM-Bereich vorliegen. Dies erzeugt ein Problem durch die Vergrößerung der Abmessungen der Vorrich­ tung.

Es existiert ein "Zurückschreibemodus" (write-back mode) ge­ nannter Betriebsmodus, der eine Effizienzverbesserung vergli­ chen mit dem vorbeschriebenen Durchschreibemodus darstellt, der Daten in den DRAM-Bereich jedesmal einschreibt, wenn die Daten in den SRAM-Bereich geschrieben werden. Entsprechend dem Rückschreibemodus, wie er in einem Prozessorsystem mit einem Hauptspeicher und einem Cache-Speicher eingesetzt, wird, werden im allgemeinen Daten nur im Cache-Speicher ein­ geschrieben, und die neu geschriebenen Daten werden dann spä­ ter in einem Schub (batch) zum Hauptspeicher übertragen. Da der Hauptspeicher langsamer als der Cache-Speicher ist und eine lange Zeit zum Schreiben von Daten benötigt, bringt der Rückschreibemodus zum Schreiben von Daten in einem Schub aus dem Cache-Speicher zum Hauptspeicher eine kürzere Gesamt­ zykluszeit als der Durchschreibemodus.

Der Rückschreibemodus benötigt allerdings einen Puffer zum Speichern der Adressen für den Cache-Speicher, an die Daten überschrieben wurden, sowie einen Steuerkreis zum Erhalten der betrieblichen Konsistenz (Schreibzeitpunkte, Betriebsge­ schwindigkeit und weiteres) zwischen Cache-Speicher und Hauptspeicher. Bei dem Cache-DRAM entspricht der DRAM dem Hauptspeicher bei einem gewöhnlichen System und der SRAM dem Cache-Speicher. Um den Rückschreibemodus beim herkömmlichen Cache-DRAM zu realisieren, ist es daher notwendig, als ex­ terne Bestandteile einen Puffer zum Speichern der Speicher­ zellen im SRAM-Bereich mit erneuerten Daten sowie einen Steuerkreis zum Steuern der Schubübertragung der erneuerten Daten vom SRAM-Bereich zum DRAM-Bereich vorzusehen. Dieses führt zu einer vergrößerten Vorrichtung und einer Verkompli­ zierung des Festlegens der Steuerzeit. Es ist daher schwie­ rig, den Rückschreibemodus bei einem Cache-DRAM mittels eines einfachen Aufbaus zu realisieren.

Ergänzend zum Markierspeicher zum Speichern der Adressen von im SRAM-Bereich gespeicherten Daten muß die Markierstelle den Ersetzungslogikprozessor zum Auswählen eines Weges, an den neue Daten bei einem Cache-Miss geschrieben werden, und den Komparator zum Bestimmen eines Cache-Hit/Miss enthalten. Es ist daher schwierig, eine Markierstelle mit einem einfachen Aufbau herzustellen.

Ein Ziel dieser Erfindung ist es, eine verbesserte Halblei­ terspeichervorrichtung mit Cache zu schaffen, die die Nach­ teile der herkömmlichen Halbleiterspeichervorrichtung mit Cache beseitigt.

Ein weiteres Ziel dieser Erfindung ist es, eine Halbleiter­ speichervorrichtung mit Cache zu schaffen, die keine Markier­ stelle als externe Komponente zum Bestimmen eines Cache- Hit/Miss benötigt.

Ein weiteres Ziel dieser Vorrichtung ist es, eine Halbleiter­ speichervorrichtung mit Cache zu schaffen, die den Rück­ schreibemodus auf einfache Weise unterstützt.

Ein weiteres Ziel dieser Erfindung ist es, ein verbessertes Betriebsverfahren für eine Halbleiterspeichervorrichtung mit Cache zu schaffen.

Noch ein weiteres Ziel dieser Vorrichtung ist es, ein Be­ triebsverfahren für eine Halbleiterspeichervorrichtung mit Cache zu schaffen, die die Datenlese/schreibgeschwindigkeit bei einem Cache-Hit erhöht.

Noch ein weiteres Ziel dieser Erfindung ist es, ein Betriebs­ verfahren für eine Halbleiterspeichervorrichtung mit Cache zu schaffen, die den Rückschreibemodus auf einfache Weise aus­ führt.

Eine Halbleiterspeichervorrichtung mit Cache entsprechend dieser Erfindung umfaßt ein DRAM-Zellenfeld mit einer Mehr­ zahl von in einer Matrix aus Zeilen und Spalten angeordneten dynamischen Speicherzellen, ein SRAM-Zellenfeld mit einer Mehrzahl von in einer Matrix von Zeilen und Spalten angeord­ neten statischen Speicherzellen, eine Transfervorrichtung für das Durchführen der Datenübertragung zwischen dem DRAM-Zel­ lenfeld und dem SRAM-Zellenfeld und eine Übereinstim­ mungs/Nichtübereinstimmungs(match/mismatch)­ erkennungsvorrichtung für Adressen von im SRAM-Zellenfeld ge­ speicherten Daten, die eine von außen angelegte Adresse mit der darin gespeicherten Adresse vergleicht und ein einem Ver­ gleichsergebnis entsprechendes Signal erzeugt.

Die Halbleiterspeichervorrichtung entsprechend dieser Erfin­ dung enthält ferner eine erste Vorrichtung, die auf ein Über­ einstimmungserkennungssignal der Übereinstim­ mungs/Nichtübereinstimmungs-Erkennungsvorichtung reagiert und die Speicherzellen im SRAM-Zellenfeld, die der externen Adresse entsprechen, mit einer internen Datenübertragungslei­ tung verbindet, und eine zweite Vorrichtung, die auf ein Nichtübereinstimmungs-Erkennungssignal der Übereinstim­ mungs/Nichtübereinstimmungs-Erkennungsvorrichtung reagiert und auf die DRAM-Zellen zugreift, um die der externen Adresse entsprechenden Speicherzellen auszuwählen und die ausgewähl­ ten Speicherzellen mit den internen Datenübertragungsleitun­ gen zu verbinden.

Die erste Vorrichtung umfaßt eine auf das Übereinstimmungser­ kennungssignal der Übereinstimmungs/Nichtübereinstimmungser­ kennungsvorrichtung reagierende Vorrichtung zum direkten Treiben der Zeilen im SRAM-Zellenfeld. Diese direkte Treiber­ vorrichtung enthält eine Vorrichtung zum Übertragen eines Signals zum Treiben einer Zeile im SRAM-Zellenfeld, das als Reaktion auf eine externe Adresse erzeugt wurde, zur Zeile im SRAM-Zellenfeld als Reaktion auf das Übereinstimmungserken­ nungssignal.

Die Halbleitervorrichtung mit Cache entsprechend dieser Er­ findung enthält ferner eine interne Zeilenadreßerzeugungsvor­ richtung, die auf von außen angelegte Zeilenadressen rea­ giert, um eine interne Zeilenadresse zu erzeugen und zumin­ dest einen Teil davon an die Übereinstimmungs/Nichtüberein­ stimmungserkennungsvorrichtung anzulegen, sowie eine Spalten­ auswahlsignalerzeugungsvorrichtung, die auf eine von außen angelegte Spaltenadresse reagiert, um ein Signal zur Auswahl einer Spalte im DRAM-Zellenfeld zu erzeugen, was im wesentli­ chen zum selben Zeitpunkt wie die von außen angelegte Zei­ lenadresse erfolgt. Die Spaltenauswahlvorrichtung und die Übereinstimmungs/Nichtübereinstimmungserkennungsvorrichtung können parallel zueinander betrieben werden. Die Spaltenaus­ wahlvorrichtung enthält eine Einrichtung zum Erzeugen eines Zeilentreibersignals zur Auswahl einer Zeile im SRAM-Zellen­ feld.

Die Übereinstimmungs/Nichtübereinstimmungserkennungsvorrich­ tung umfaßt ein CAM-Zellenfeld (Assoziativspeicherzellenfeld) mit sich in einer Zeilenrichtung erstreckenden Übereinstim­ mungserkennungsleitungen, sich in Spaltenrichtung erstrecken­ den Dateneingangsleitungen, einer Mehrzahl von Assoziativ­ speichern, die an betreffenden Kreuzungsstellen zwischen den Übereinstimmungserkennungsleitungen und den Dateneingangslei­ tungen angeordnet sind, sowie eine Mehrzahl von CAM-Wortlei­ tungen, die sich in Zeilenrichtung erstrecken, zur Auswahl einer Zeile der Assoziativspeicher. Die Zeilen und Spalten dieses CAM-Zellenfeldes sind entsprechend denen des SRAM-Zel­ lenfeldes vorgesehen. Die Assoziativspeicher in einer Zeile speichern eine Adresse von im SRAM-Zellenfeld gespeicherten Daten.

Die Übereinstimmungs/Nichtübereinstimmungserkennungsvorrich­ tung legt das Übereinstimmungserkennungssignal an die erste Vorrichtung an, um eine entsprechende Zeile im SRAM-Zellen­ feld anzusteuern, und umfaßt eine Vorrichtung zum Erzeugen eines Signals, das einen Cache-Hit/Miss anzeigt, als Reaktion auf ein Potentialsignal auf den Zeilen im SRAM-Zellenfeld.

Die zweite Vorrichtung umfaßt eine Einrichtung, die auf das Nichtübereinstimmungserkennungssignal der Erkennungsvorrich­ tung reagiert und zeitweilig die an die Erkennungsvorrichtung angelegte interne Adresse ignoriert, aus der der externen Adresse entsprechenden Erkennungsvorrichtungsadresse liest, entsprechende dynamische Speicherzellen im DRAM-Zellenfeld und entsprechende statische Speicherzellen im SRAM-Zellenfeld als Reaktion auf die so ausgelesene Adresse auswählt und die aus den ausgewählten statischen Speicherzellen ausgelesenen Daten in die ausgewählten dynamischen Speicherzellen über die Transfervorrichtung einschreibt.

Die zweite Vorrichtung enthält ferner eine Einrichtung zum Reaktivieren der externen Adresse nach dem Datentransfer vom SRAM-Zellenfeld zum DRAM-Zellenfeld, Speichern der externen Adresse in einem Speicher der Erkennungsvorrichtung, Auswäh­ len von der externen Adresse entsprechenden Speicherzellen im DRAM-Zellenfeld und Verbinden der ausgewählten Speicherzellen mit der internen Datenübertragungsleitung.

Das DRAM-Zellenfeld ist in eine Mehrzahl von Blöcken aufge­ teilt, einen für jede der Mehrzahl von Spalten. Das SRAM-Zel­ lenfeld und das CAM-Zellenfeld sind auch in eine Mehrzahl von den Blöcken des DRAM-Zellenfeldes entsprechenden Blöcken ein­ geteilt. Der Übereinstimmungs/Nichtübereinstimmungser­ kennungsbetrieb wird blockweise durchgeführt.

Bei der Speichervorrichtung entsprechend dieser Erfindung sind die Adressen der im SRAM-Zellenfeld als Cache-Speicher gespeicherten Daten in der Erkennungsvorrichtung gespeichert. Die Erkennungsvorrichtung erkennt eine Übereinstim­ mung/Nichtübereinstimmung zwischen den gespeicherten Adressen und einer externen Adresse. Daher wird ein Cache-Hit/Miss in­ nerhalb der Halbleiterspeichervorrichtung erkannt.

Wenn der Adreßspeicher der Erkennungsvorrichtung Assoziativ­ speicherzellen enthält, kann eine Übereinstimmung zwischen der gespeicherten Datenadresse und einer externen Adresse ohne einen zusätzlichen, für diesen Zweck vorgesehenen Kompa­ rator erkannt werden. Da die Übereinstimmungserkennungslei­ tungen in einem 1 : 1-Verhältnis mit den Zeilen im SRAM-Zellen­ feld angeordnet sind, können die Zeilen im SRAM-Zellenfeld bei einem Cache-Hit mit hoher Geschwindigkeit angesteuert werden.

Das Anlegen der Zeilen- und Spaltenadressen an die Halblei­ terspeichervorrichtung im wesentlichen zum gleichen Zeitpunkt erlaubt es, den Erkennungsbetrieb der Erkennungsvorrichtung und den Vorgang zum Auswählen der Spalten und Zeilen im DRAM- Zellenfeld oder im SRAM-Zellenfeld parallel auszuführen. Dies beschleunigt weiter die Bestimmung eines Cache-Hit/Miss und erlaubt es, Zugriffszeit und Zykluszeit mit denen eines Cache-DRAM ohne eine derartige Einrichtung vergleichbar zu machen, trotz des Erkennungsvorgangs der Erkennungsvorrich­ tung.

Außerdem ist eine hierarchische Struktur für Pfade zum Über­ tragen eines Cache-Hit/Miss-Signals vorgesehen, d. h. für einen Pfad zum Anlegen des Signals von der Erkennungsvorrich­ tung zur ersten Vorrichtung und einen Pfad zum Erzeugen des einen Cache-Hit/Miss-entscheidenden Signale als Reaktion auf Wortleitungs-(Zeilen-)Potentiale des SRAM-Zellenfeldes. Die­ ses vereinfacht die gesamte Vorrichtung und erleichtert das Layout der Erkennungsvorrichtung. Zum Zeitpunkt der Bestim­ mung eines Cache-Hit ist der Speicherzellenauswahlvorgang für das SRAM-Zellenfeld im wesentlichen abgeschlossen, wodurch die Zugriffszeit dieser Halbleiterspeichervorrichtung verbes­ sert wird.

Bei einem Cache-Miss werden die Daten stets zum Schreiben vom SRAM-Zellenfeld zum DRAM-Zellenfeld übertragen. Zu diesem Zeitpunkt werden die in der Erkennungsvorrichtung gespeicher­ ten Adressen zum Auswählen des SRAM-Zellenfeldes und des DRAM-Zellenfeldes benutzt. Hierdurch wird ein Rückschreibebe­ trieb zum Übertragen von Daten vom SRAM-Zellenfeld zum DRAM- Zellenfeld einfach bewirkt, ohne daß ein zusätzlicher Spei­ cherkreis für das Rückschreiben und ein komplizierter Ablauf­ steuerkreis benötigt werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Diagramm mit einem prinzipiellen Aufbau eines Verarbeitungssystems mit einer her­ kömmlichen Halbleiterspeichervorrichtung mit Cache;

Fig. 2 ein Diagramm mit dem Gesamtaufbau der her­ kömmlichen Halbleiterspeichervorrichtung mit Cache;

Fig. 3 ein Diagramm mit dem Gesamtaufbau einer Halbleiterspeichervorrichtung mit Cache entsprechend einer Ausführungsform dieser Erfindung;

Fig. 4A ein Diagramm mit dem Aufbau eines Cache-Ele­ ments, das einen SRAM-Cache und eine CAM- Matrix entsprechend einer Ausführungsform dieser Erfindung aufweist;

Fig. 4B ein Diagramm, das einen Zusammenhang zwi­ schen einem DRAM-Zellenfeld und Cache-Ele­ menten zeigt;

Fig. 5 ein Diagramm mit dem Aufbau eines Hauptbe­ reichs der Halbleiterspeichervorrichtung mit Cache entsprechend einer Ausführungs­ form dieser Erfindung;

Fig. 6 Details eines in Fig. 5 gezeigten DRAM-Zel­ lenbereichs;

Fig. 7 ein Diagramm mit einem spezifischen Aufbau eines in Fig. 5 gezeigten Schnittstellen­ treibers;

Fig. 8 ein Diagramm mit einem spezifischen Aufbau einer in Fig. 5 gezeigten CAM-Zelle;

Fig. 9 ein Flußdiagramm, das einen Datenlesebetrieb der Halbleiterspeichervorrichtung mit Cache entsprechend dieser Erfindung illustriert;

Fig. 10 einen zeitlichen Zusammenhang zwischen einem Decodierbetrieb und einem Markierungs- Übereinstimmungs/Nichtübereinstim­ mungserkennungsbetrieb eines Y-Decoders bei der Halbleiterspeichervorrichtung mit Cache entsprechend dieser Erfindung;

Fig. 11 ein Diagramm mit simulierten Signalpulsfor­ men von Signalen, die bei einem Hit-Lese­ vorgang in der Halbleiterspeichervorrich­ tung mit Cache entsprechend dieser Erfin­ dung auftreten;

Fig. 12 ein Diagramm mit Signalpulsformen, wie sie bei einem Miss-Lesevorgang in der Halblei­ terspeichervorrichtung mit Cache entspre­ chend dieser Erfindung auftreten;

Fig. 13 ein Schemadiagramm mit einem Aufbau einer Halbleiterspeichervorrichtung mit Cache entsprechend einer anderen Ausführungsform dieser Erfindung; und

Fig. 14 ein Schemadiagramm einer Speicherarchitektur einer Halbleiterspeichervorrichtung mit Cache entsprechend einer weiteren Ausfüh­ rungsform dieser Erfindung.

Die Fig. 3 zeigt schematisch einen Gesamtaufbau einer Halb­ leiterspeichervorrichtung entsprechend einer Ausführungsform dieser Erfindung. Wie in Fig. 3 gezeigt, enthält die Halblei­ terspeichervorrichtung mit Cache entsprechend dieser Erfin­ dung ein DRAM-Zellenfeld 300 als Hauptspeicher, ein SRAM-Zel­ lenfeld 310 als Cache-Speicher und eine CAM-(content addressable memory = Assoziativspeicher)Matrix 320 als Cache- Markierstelle.

Das DRAM-Zellenfeld 300 umfaßt eine Mehrzahl von in einer Matrix von Zeilen und Spalten angeordneten dynamischen Speicherzellen und ist in eine der Mehrzahl der Spalten ent­ sprechende Mehrzahl von Blöcken eingeteilt.

Das SRAM-Zellenfeld 310 umfaßt eine Mehrzahl von in einer Matrix von Zeilen und Spalten angeordneten statischen Speicherzellen und ist in Blöcke eingeteilt, die den Blöcken im DRAM-Zellenfeld 300 entsprechen. Die CAM-Matrix 320 spei­ chert Adressen (Markieradressen) von im SRAM-Zellenfeld 310 gespeicherten Daten, entscheidet ein Übereinstim­ men/Nichtübereinstimmen zwischen den gespeicherten Daten und neu eingelesenen Daten, einen Cache-Hit/Miss genannt, und gibt ein Signal H/M aus, welches ein Ergebnis der Cache- Hit/Miss-Bestimmung anzeigt.

Ein Schnittstellentreiberband (interface driver band) 330 ist für eine Datenübertragung zwischen dem DRAM-Zellenfeld 300 und dem SRAM-Zellenfeld 310 für den Fall eines Cache-Miss und eines Zurückschreibens vorgesehen.

Periphere Schaltungen umfassen einen X-Adreßpuffer 340, einen Multiplexer 350, einen X-Decoder 360, einen Y-Adreßpuffer 370, einen Y-Decoder 380 einen BS-Generator 390 und einen CWL-Generator 395.

Der X-Adressenpuffer 340 empfängt von außen angelegte 12-Bit- X-Adressen X0-X11 und erzeugt komplementäre interne X-Adres­ sen X0, -X11, , die an das CAM-Zellenfeld 320 und den Multiplexer 350 anzulegen sind. Es wird hier angenommen, daß das DRAM-Zellenfeld 300 eine 16M-Bit-Speicherkapazität auf­ weist.

Als Reaktion auf das Cache-Hit/Miss-Signal H/M gestattet es der Multiplexer 350, wahlweise die vom X-Adressenpuffer 340 empfangene X-Adresse durchzulassen, oder die vom CAM-Zellen­ feld 320 bei einem Cache-Miss erzeugte X-Adresse.

Der X-Decoder 360 decodiert die interne X-Adresse zum Auswäh­ len einer Zeile im DRAM-Zellenfeld 300.

Der X-Adressenpuffer 370 empfängt eine von außen angelegte 12-Bit-Y-Adresse Y0-Y11 und erzeugt eine interne Y-Adresse. Es wird hier angenommen, daß diese Halbleiterspeichervorrich­ tung Daten mit der Einheit 1 Bit eingibt und wieder ausgibt. Der Y-Decoder 380 decodiert die interne Y-Adresse und erzeugt ein Spaltenauswahlsignal Yi zum Auswählen einer entsprechen­ den Spalte oder von Spalten im DRAM-Zellenfeld (eine Spalte für x 1 Bit Konfiguration und 4 Spalten für x 4 Bit Konfigu­ ration), ferner ein Signal SWL zum Treiben von Zeilenleitun­ gen im SRAM-Zellenfeld 310 (SRAM-Wortleitungen) und ein Si­ gnal CWL zum Treiben von Zeilenleitungen im CAM-Zellenfeld 320 (CAM-Wortleitungen). Wie nachfolgend genauer beschrieben werden wird, ist jeder Block im SRAM-Zellenfeld 310 und der CAM-Matrix 320 in Gruppen eingeteilt, und das SRAM-Wortlei­ tungstreibersignal SWL und das CAM-Wortleitungsignal CWL wir­ ken auch als Gruppenauswahlsignal.

Der BS-Generator 390 erzeugt ein Blockauswahlsignal BS zum Auswählen von Blöcken im SRAM-Zellenfeld 310 und im CM-Zel­ lenfeld 320 als Reaktion auf die interne Y-Adresse des Y- Adressenpuffers 370.

Als Reaktion auf das Cache-Hit/Miss-Signal H/M des CAM-Zel­ lenpfeiles 320 gestattet der CWL-Generator 395 das wahlweise Passieren des CAM-Wortleitungstreibersignales CWL, das vom Y- Decoder 380 übertragen wurde. Der CWL-Generator 395 gibt das Treibersignal CWL nur im Fall eines Cache/Miss aus.

Die Peripherieschaltungen enthalten ferner einen Adressen­ übergangsdetektor 400 zum Empfangen der internen X-Adresse des Y-Adreßpuffers 340 zum Erkennen eines Übergangszeitpunkts in der X-Adresse und zum Erzeugen eines Signals, mit dem ein Betriebszyklus der Halbleitervorrichtung bestimmt wird. Die Peripherieschaltungen enthalten ferner einen als Reaktion auf das Steuersignal des Adreßübergangs des Detektors 400 und das Cache-Hit/Miss-Signal H/M betreibbaren Taktgenerator 410 zum Erzeugen interner Taktsignale und zum Übertragen der Befehls­ signale CRE und CRE, mit denen der Betrieb des Schnittstel­ lentreiberbands 330 gesteuert wird, sowie einen Ein­ gabe/Ausgabepuffer 420 zum Eingeben und Ausgeben von Daten.

Wenn das Cache-Miss-Signal M erzeugt wird, hält der Eingabe/ Ausgabepuffer 420 seine Ausgabeleitung auf hohem Impedanzni­ veau, bis korrekte Daten erzeugt werden, d. h. bis Daten aus dem DRAM-Zellenfeld 300 gelesen werden. Dies findet statt, um Fehlfunktionen von externen Vorrichtungen zu verhindern.

Der Adreßübergangsdetektor 400 kann so aufgebaut sein, daß er einen Übergangzeitpunkt in der externen X-Adresse X0-X11 und/ oder externen Y-Adresse Y0-Y11 erkennt anstelle der internen X-Adresse des X-Adreßpufffers 340.

Die X-Adresse X0-X11 und Y-Adresse Y0-X11 werden an den X- Adreßpuffer 340 bzw. den Y-Adreßpuffer 370 im wesentlichen zum selben Zeitpunkt angelegt.

Diese Halbleiterspeichervorrichtung ist auf einem Halbleiter­ chip 500 als eine integrierte Einheit gebildet. Das Cache- Hit/Miss-Signal H/M des CAM-Zellenfeldes 320 wird ebenfalls nach außen geleitet, um das externe Beobachten von Cache- Hit/Miss-Zuständen zu ermöglichen.

Die Fig. 4A und 4B zeigen schemahaft einen Aufbau eines we­ sentlichen Teils der Halbleiterspeichervorrichtung nach Fig. 3. Die Fig. 4A ist eine Funktionsdarstellung eines Cache-Ele­ ments 16, das jeweils einen einzelnen Block des RAM-Zellen­ feldes und des CAM-Zellenfeldes umfaßt. Die Fig. 4B zeigt einen Zusammenhang zwischen dem DRAM-Zellenfeld 300 und den Cache-Elementen 16.

Wie zuerst in Fig. 4B gezeigt, ist das DRAM-Zellenfeld 300 in n-Blöcke aufgeteilt, in die jeweils 128 Spalten (eine Spalte enthält einen Leseverstärker SA, daher eine Gesamtzahl von 128 Leseverstärkern) enthalten. Da das DRAM-Zellenfeld 300 wie vorerwähnt eine 16M-Bit-Speicherkapazität aufweist, be­ sitzt sie eine Zellenmatrixkonstruktion von 2¹² (4096) Zeilen x 2¹² Spalten, n = 2⁵ = 32. Die Zahl von Blöcken n wird durch die Matrixkonstruktion des CRAM-Zellenfeldes bestimmt.

Die Cache-Elemente 16 sind so angeordnet, daß sie den betref­ fenden Blöcken im DRAM-Zellenfeld 300 entsprechen. Jedes Ca­ che-Element 16 enthält eine Mehrzahl von SRAM-Zellen und eine Mehrzahl von CAM-Zellen.

Wie in Fig. 4A gezeigt, enthält jedes Cache-Element 16 einen SRAM-Cache 18 zum Speichern von Speicherzellen in einer aus­ gewählten Zeile eines entsprechenden DRAM-Zellenblocks, sowie eine CAM-Matrix 21 zum Speichern von Adressen der im SRAM- Cache 18 gespeicherten Daten. Der SRAM-Cache 18 besitzt einen Aufbau mit einem 32-Bit-Wort x 4 Gruppen, so daß Speicherzel­ lendaten, die verschiedenen X-Adressen entsprechen, gespei­ chert werden können. Die CAM-Matrix 21 besitzt einen Aufbau mit einem 12-Bit-Wort x 4 Gruppen, wobei jede Gruppe eine Adresse der in jeder Gruppe im SRAM-Cache 18 enthaltenden Da­ ten speichert. Eine Gruppe in der CAM-Matrix 21 weist die 12- Bit-Wortkonstruktion auf, da das DRAM-Zellenfeld 300 eine 16M-Speicherkapazität hat und die X-Adresse 12 Bit beträgt. Wenn das DRAM-Zellenfeld eine 64K-Bit-Speicherkapazität oder eine 1M Bit-Speicherkapazität besitzt, ist die X-Adresse X0- X7 bzw. X0-X9. Die CAM-Matrix 21 hat dann einen Aufbau von einem 8-Bit-Wort x 4 Gruppen bzw. einem 10-Bit-Wort x 4 Grup­ pen. Bei der folgenden Beschreibung wird angenommen, daß die X-Adresse 12 Bit beträgt, d. h. X0-X11.

Das Cache-Element 16 enthält ferner einen Gatterkreis 27, mit dem selektiv das Passieren des CAM-Worttreibersignals CWL als Reaktion auf ein Blockauswahlsignal BSi erlaubt wird, einen Logikabgleichkreis 22, der durch das Blockauswahlsignal BSi aktiviert wird und die CAM-Matrix 21 treibt, und der als Re­ aktion auf ein Ausgangssignal der CAM-Matrix 21 aktiviert wird zum Bestimmen eines Cache-Hit/Miss und zum Erzeugen des Cache-Hit/Miss-Signals H/M auf der Basis des Ergebnisses die­ ser Bestimmung. Das Cache-Element 16 enthält ferner einen SRAM-Worttreiber 29, der als Reaktion auf ein Potentialsignal auf einer ersten Übereinstimmungskennungsleitung (lokale Übereinstimmungsleitung) 23 der CAM-Matrix 21 betreibbar ist, zum Gestatten des selektiven Passierens eines SRAM-Wortlei­ tungstreibersignals SWL, das an den SRAM-Cache 18 anzulegen ist, sowie einen Gatterkreis 22′, der als Reaktion auf Wort­ leitungspotentiale des SRAM-Cache 18 reagiert und ein Signal entsprechend einem Cache-Hit/Miss auf eine zweite Überein­ stimmungserkennungsleitung (Hauptübereinstimmungsleitung) 26 überträgt. Der Gatterkreis 22′ ist im Übereinstimmungslogik­ kreis 22 bei einem tatsächlichen Aufbau enthalten.

Die SRAM-Wortleitung ist eine Signalleitung zum Auswählen von Speicherzellen in einer Zeile des SRAM-Cache 18, während die CAM-Wortleitung eine Wortleitung zum Auswählen von Speicher­ zellen in einer Zeile der CAM-Matrix 21 ist. Das Blockaus­ wahlsignal BSi ist ein Blockauswahlsignal, das an einen i-ten Block angelegt wird. Blockauswahlsignale werden allgemein durch ein Bezugszeichen BS beschrieben.

Das Cache-Element 16 enthält ferner einen Schnittstellentrei­ ber 17 zum Durchführen der Datenübertragung zwischen dem SRAM-Cache 18 und einem entsprechenden DRAM-Zellenfeldblock, sowie einen Einheits-Y-Decoder 20, der als Reaktion auf ein Spaltenauswahlsignal Yi reagiert, zum Auswählen einer ent­ sprechenden Spalte im SRAM-Cache 18 und einer entsprechenden Spalte im DRAM-Zellenfeld und zum Verbinden der ausgewählten Spalte mit einem I/O-Bus 19. Der I/O-Bus 19 enthält ein Paar von Busleitungen im Fall, daß die Halbleiterspeichervorrich­ tung einen x1-Aufbau aufweist, und vier Gruppen von Buslei­ tungen im Fall, daß die Vorrichtung einen x4-Aufbau aufweist. Im Fall des x4-Aufbaus wählt der Einheits-Y-Decoder 20 zur gleichen Zeit vier Spalten im SRAM-Cache 18 bzw. in einem DRAM-Zellenfeldblock aus. Die Zahl von Busleitungen im I/O- Bus 19 ist daher abhängig vom Aufbau der Halbleiterspeicher­ vorrichtung. In der folgenden Beschreibung wird angenommen, daß Daten in 1-Bit-Einheiten eingegeben und ausgegeben wer­ den.

Um Daten auf den I/O-Bus 19 auszugeben, sind ein Vorverstär­ ker 24 zum Verstärken der Daten auf dem I/O-Bus 19 und ein Ausgabepuffer 25 zum Ausgeben der durch den Vorverstärker 24 verstärkten Daten als externe Daten Dout vorgesehen. Der Aus­ gabepuffern 25 setzt seine Ausgangsleitung auf "Z (hohe Impe­ danz)", wenn das Signal auf der Hauptübereinstimmungsleitung 26, d. h. daß Cache-Miss-Signal, einen Cache-Miss anzeigt.

Obwohl ein Datenschreibpfad nicht klar gezeigt ist, werden Daten entsprechend von einem im Eingabe/Ausgabepuffer 420 enthaltenen Eingabepuffer, wie in Fig. 3 gezeigt, übertragen, über diese I/O-Busleitung und durch einen entgegengesetzt zum Vorverstärker 24 gerichteten Vorverstärker zur internen I/O- Leitung 19.

Das Diagramm in Fig. 5 zeigt einen spezifischen Aufbau des Cache-Elements 16. Wie in Fig. 5 gezeigt, ist ein DRAM-Zel­ lenfeldblock 300′ in insgesamt 32 Gruppen eingeteilt, wobei jede Gruppe vier Bitleitungspaare 31, 32, 33 und 34 enthält. Jedes der Bitleitungspaare 31 bis 34 enthält ein Bitleitungs­ paar (DRAM-Bitleitungen) BL, zum Übertragen von komplemen­ tären Daten.

Der DRAM-Zellenblock 300′ enthält ferner Leseverstärker 36, 37, 38 und 39, die den betreffenden Bitleitungspaaren zuge­ ordnet sind, zum Erkennen und Verstärken von Potentialsigna­ len auf den entsprechenden Bitleitungspaaren. Da 128 Speicherzellen in einer Zeile verbunden sind, sind insgesamt 128 Leseverstärker 36 bis 39 vorgesehen. Die Leseverstärker 36 bis 39 sind an gegenüberliegenden Enden der Bitleitungs­ paare abwechselnd angeordnet. Diese Anordnung vergrößert den Zwischenraum zwischen benachbarten Leseverstärkern auf den Zwischenraum zwischen zwei benachbarten Bitleitungspaaren, wodurch eine hohe Dichte des Speicherzellenfeldes erreicht werden kann, ohne daß eine Speicherzellenchipfläche vergrö­ ßert wird. Die Leseverstärkeranordnung, die in diesem DRAM- Feld verwendet wird, wird in "A 60ns 3.3V 16Mb DRAM", IEEE ISSCC 89 Digest of Technical Papers, Februar 1989, Seite 244, durch dieselben Erfinder, K. Arimoto et al., gezeigt.

Dynamische Speicherzellen DMC sind derart angeordnet, daß sie mit einer einzelnen Wortleitung (DRAM-Wortleitung) pro Bit­ leitungspaar verbunden sind. Ein Paar von Unter-I/O-Leitungen 35 ist für die vier Bitleitungspaare 31-34 vorgesehen. Zum Zeitpunkt eines Datenschreibens/lesens in oder aus den DRAM- Zellen DMC ist ein Bitleitungspaar in einer Gruppe von Bit­ leitungspaaren (d. h. vier Paare von Bitleitungen) mit einer Unter-I/O-Leitung 35 verbunden.

Die Fig. 6 zeigt mehr im Detail die Anordnung der Bitlei­ tungspaare in einer Gruppe. Wie in Fig. 6 gezeigt, sind Ver­ riegelungsknoten der Leseverstärker selektiv mit den Unter- I/O-Leitungen 35 durch Leseverstärkerverbindungssignale SAC verbunden. Üblicherweise umfaßt der DRAM-Leseverstärker einen CMOS (complementary metal oxide semiconductor) Flip-Flop-Auf­ bau, der Potentiale auf einem Bitleitungspaar differentiell erkennt, verstärkt und verriegelt.

Genau sind die Verriegelungsknoten des Leseverstärkers 36 mit den Unter-I/O-Leitungen 35 über Schalttransistoren (n-Kanal- MOS-Transistoren) T1 als Reaktion auf ein Leseverstärkerver­ bindungssignal SAC1 verbunden. Der Leseverstärker 37 besitzt Verriegelungsknoten, die mit den Unter-I/O-Leitungen 35 über Schalttransistoren T2 als Reaktion auf ein Leseverstärkerver­ bindungssignal SAC2 verbunden sind. Die Verriegelungsknoten des Leseverstärkers 38 sind mit den Unter-I/O-Leitungen 35 über Schalttransistoren T3 als Reaktion auf ein Leseverstär­ kerverbindungssignal SAC3 verbunden. Die Verriegelungsknoten des Leseverstärkers 39 sind mit den Unter-I/O-Leitungen 35 über Schalttransistoren T4 als Reaktion auf ein Leseverstär­ kerverbindungssignal SAC4 verbunden.

Die Leseverstärkerverbindungssignale SAC (SAC1-SAC4) werden aus dem Y-Decoder (Fig. 3) erzeugt, auf dieselbe Weise wie die Signale zum Auswählen der Wortleitungen im SRAM-Zellen­ feld. Diese Leseverstärkerverbindungssignale werden gebildet, indem die zwei niedrigstwertigen Bits zum Beispiel in der Y- Adresse benutzt werden. Entsprechend dieses Aufbaus werden nur die Verriegelungsknoten eines Leseverstärkers und daher nur ein Bitleitungspaar mit den Unter-I/O-Leitungen 35 zu einem beliebigen vorgegebenen Zeitpunkt verbunden.

Wie auch in Fig. 5 zu sehen ist, umfaßt der SRAM-Cache 18 128 SRAM-Zellen (statische Speicherzellen) SMC, die den 128 Spalten im DRAM-Zellenblock 300′ entsprechen. Die 128 SRAM- Zellen SMC sind in vier Gruppen eingeteilt, so daß jede Gruppe 12 SRAM-Zellen enthält. Das heißt 12-Bit-SRAM-Zellen SMC sind mit einer einzelnen SRAM-Wortleitung SWL verbunden (dasselbe Bezugszeichen wird dem Wortleitungstreibersignal und der Wortleitung zugeordnet), und 4-Bit-SRAM-Zellen sind mit einem Paar von SRAM-Bitleitungen 40 verbunden. Die Grup­ pierung der SRAM-Zellen im SRAM-Cache 18 entspricht der Grup­ pierung der Leseverstärker oder Bitleitungspaare im DRAM-Zel­ lenfeld.

Der SRAM-Cache 18 enthält ferner I/O-Gatter Tr1 und Tr2 zum Verbinden der entsprechenden SRAM-Bitleitungspaare 40 mit dem I/O-Bus 19 als Reaktion auf Spaltenauswahlsignale Yi...Yj. Der Y-Decoder (Y-Decoder 380 und Einheits-Y-Decoder) 20 ist gemeinsam für das DRAM-Zellenfeld und SRAM-Zellenfeld vorge­ sehen, und die I/O-Gatter Tr1 und Tr2 werden ebenfalls be­ nutzt, um eine Spalte im DRAM-Zellenfeld auszuwählen. Daher wird eine Datenlesen/schreiben von oder in das DRAM-Zellen­ feld und ein Datenlesen/schreiben von oder in das SRAM-Zel­ lenfeld immer über diesen I/O-Bus 19 durchgeführt.

Im SRAM-Cache 18 ist ein SRAM-Bitleitungspaar 40 mit den Un­ ter-I/O-Leitungen 35 über einen Schnittstellentreiber 17 ver­ bunden. Dies gestattet das einfache Bilden der SRAM-Speicher­ zellen SMC in der Nähe von vier DRAM-Zellen.

Der Schnittstellentreiber 17 enthält Einheits-Schnittstellen­ treiber 17-1 bis 17-32, die zwischen den Unter-I/O-Leitungen 35 und betreffenden SRAM-Bitleitungspaare 450 angeordnet sind.

Das Diagramm in Fig. 7 zeigt eine spezifische Konstruktion eines Einheitsschnittstellentreibers. Wie in Fig. 7 gezeigt, enthält der Einheitsschnittstellentreiber 17-i zwei CMOS-In­ verter, die als Reaktion auf Transferbefehlssignale CRE und betreibbar sind. Der erste CMOS-Inverter umfaßt einen p- Kanal-MOS-Transistor PT1 und einen n-Kanal-MOS-Transistor NT1 zum Invertieren des Potentialsignals auf der Unter-I/O-Lei­ tung 35b (SRAM-Bitleitung 40b) zum Übertragen auf die andere Unter-I/O-Leitung 35a (die andere SRAM-Bitleitung 40a). Der zweite CMOS-Inverter umfaßt einen p-Kanal-MOS-Transistor PT2 und einen n-Kanal-MOS-Transistor NT2 zum Invertieren des Po­ tentialsignals auf der anderen Unter-I/O-Leitung 35a (die an­ dere SRAM-Bitleitung 40a) zum Übertragen auf die Unter-I/O- Leitung 35b (die SRAM-Bitleitung 40b). Der Einheits-Schnitt­ stellentreiber 17-i umfaßt auch ein Paar von Transfergattern TG1a und TG1b, die als Reaktion auf ein erstes Transfersteu­ ersignal TX1 betreibbar sind, zum Verbinden der Unter-I/O- Leitungen 35a und 35b mit Verriegelungsknoten LA bzw. LB, so­ wie ein anderes Paar von Transfergattern TG2a und TG2b, die als Reaktion auf ein zweites Transfersteuersignal TX2 reagie­ ren, um die Verriegelungsknoten LA und LB mit den SRAM-Bit­ leitungen 40a bzw. 40b zu verbinden. Die zwei CMOS-Inverter bilden einen Verriegelungskreis CMVL, der durch die Transfer­ befehlssignale CRE und aktiviert wird. Die ersten und zweiten Transfersteuersignale TX1 und TX2 werden durch den in Fig. 3 gezeigten Taktgenerator 410 erzeugt. Beim ersten Er­ zeugen der Transferbefehlssignale CRE und wird zuerst das zweite Transfersteuersignal TX2 erzeugt, um die Verriege­ lungsknoten LA und LH mit SRAM-Bitleitungen 40a und 40b zu verbinden, und dann werden die Transferbefehlssignale CRE und CRE erzeugt, um den Verriegelungskreis CMVL zum Verstärken und Verriegeln des Potentialsignals an den Verriegelungskno­ ten LA und LB zu aktivieren, und dann wird das erste Trans­ fersteuersignal TX1 zum Verbinden der Verriegelungsknoten LA und LB mit den Unter-I/O-Leitungen 35a und 35b erzeugt. Beim zweiten Erzeugen der Transferbefehlssignale CRE und wird zuerst das Transfersteuersignal TX1 erzeugt, die Transferbe­ fehlssignale CRE, werden erzeugt und das zweite Transfer­ steuersignal TX2 wird erzeugt. Die Transfersteuersignale TX1 und TX2 können eine Periode aufweisen, während welcher sie sich beide in einem aktivierten Zustand befinden. Für eine schnelle Datenübertragung ist es allerdings vorzuziehen, daß, wenn eines der Transfersteuersignale TX1 und TX2 aktiviert ist, das andere sich in einem nichtaktivierten Zustand befin­ det. Die Schnittstellentreiber 17 sind blockweise bedienbar, und nur die einem ausgewählten Block zugeordneten werden ak­ tiviert. Dies wird durch das Blockauswahlsignal BS gesteuert.

Wie wiederum in Fig. 5 gezeigt, enthält die CAM-Matrix 21 48 CAM (content addressable memory = Assoziativspeicher)-Zel­ len CMC, die in vier den vier Gruppen im SRAM-Cache 18 ent­ sprechende Gruppen eingeteilt sind. Jede Gruppe der CAM-Zel­ len enthält 12 CAM-Zellen. Die CAM-Matrix 21 umfaßt CAM-Wort­ leitungen CWL (wie bereits erwähnt, wird dasselbe Bezugszei­ chen für die Signalleitungen und die darauf übertragenen Si­ gnale verwendet) zum Auswählen der Gruppen von CAM-Zellen CMC, lokale Übereinstimmungsleitungen 23-1 bis 23-4 zum Über­ tragen von Signalen, die ein Übereinstimmungs-Nichtüberein­ stimmungserkennungsergebnis einer ausgewählten CAM-Zellen­ gruppe anzeigen, sowie Dateneingangsleitungen zum Übertragen der internen X-Adressen X0, -X11, . Zwölf CAM-Zellen CMC (d. h. CAM-Zellen in einer Gruppe) sind mit einer CAM-Wort­ leitung CWL und einer lokalen Übereinstimmungsleitung 23-k (k = 1 bis 4) verbunden, und vier CAM-Zellen CMC sind mit einem Paar von Dateneingangsleitungen (interne Adreßeingangsleitun­ gen) Xm, (m = 0 bis 11) verbunden.

Das CAM-Wortleitungsauswahlsignal CWL wird auf dieselbe Weise erzeugt wie das Wortleitungstreibersignal SWL für das SRAM- Zellenfeld, aber nur im Fall eines Cache-Miss.

Fig. 8 zeigt einen speziellen Aufbau einer CAM-Zelle. Wie in Fig. 8 gezeigt, enthält die CAM-Zelle CMC ein Paar von Inver­ tern 11 und 12, die in Gegenrichtung zwischen einem Knoten Na und einem Knoten Nb verbunden sind, Schalttransistoren Q2 und Q3, die zum Beispiel als n-Kanal-MOS-Transistoren gebildet sind, und als Reaktion auf das Potentialsignal auf der CAM- Wortleitung CWL leitend werden, um die Knoten Na und Nb mit der Dateneingangsleitung (Adreßeingabeleitung) Xm bzw. der komplementären Dateneingangsleitung zu verbinden. Die CAM- Zelle CMC enthält ferner einen Schalttransistor Q4, der zum Beispiel als n-Kanaltransistor gebildet ist und als Reaktion auf das Potentialsignal des Knotens Nb betreibbar ist, um die Dateneingangsleitung Xm mit einem Knoten Nc elektrisch zu verbinden, einen Schalttransistor Q5, der z. B. als n-Ka­ naltransistor gebildet ist und als Reaktion auf das Potenti­ alsignal des Knotens Na betreibbar ist, um die komplementäre Adreßeingangsleitung mit dem Knoten Nc zu verbinden, sowie einen Schalttransistor Q5, der z. B. als n-Kanaltransistor gebildet ist und als Reaktion auf das Potentialsignal des Knotens Nc betreibbar ist, um das Potential auf der zugeord­ neten lokalen Übereinstimmungsleitung 23 zu entladen. Diese CAM-Zelle behält das Ladungspotential der zugeordneten loka­ len Übereinstimmungsleitung, wenn in den Knoten Na und Nb ge­ speicherte Daten (Potentialsignale) den Potentialsignalen auf den Adreßeingangsleitungen (Dateneingangsleitungen) Xm bzw. entsprechen, und entlädt das Potential auf der lokalen Übereinstimmungsleitung 23 im Fall einer Ungleichheit zwi­ schen diesen. Die Betriebsweise diese CAM-Zelle wird im fol­ genden kurz beschrieben.

Es wird angenommen, daß Daten "H" in den Knoten Na und Nb ge­ speichert sind. Die lokale Übereinstimmungsleitung 23 ist auf "H" geladen, bevor eine Übereinstimmungsoperation stattfin­ det. Das Potential der CAM-Wortleitung CWL befindet sich auf "L". Es wird hier angenommen, daß Potentialsignale "H" und "L" zu den Datenleitungen (Adreßeingangsleitungen) Xm bzw. übertragen werden. In diesem Fall befindet sich der Transi­ stor Q5 im leitenden Zustand und der Transistor Q4 im nicht­ leitenden Zustand. Das Potential des Knotens Nc wird zu "L" durch den sich im leitenden Zustand befindenden Transistor Q5, und der Transistor Q1 wird nichtleitend. Folglich behält die lokale Übereinstimmungsleitung 23 ihr Ladungspotential.

Wenn andererseits "L"- und "H"-Signale auf den Dateneingangs­ leitungen (Adreßeingangsleitungen) Xm bzw. übertragen wer­ den, wird das Potential des Knotens Nc zu "H" durch den sich im leitenden Zustand befindenden Transistor Q5, und der Tran­ sistor Q1 wird leitend. Folglich entlädt die lokale Überein­ stimmungsleitung 23 ihr Ladungspotential, um "L" anzunehmen.

Entsprechend dieses Aufbaus wird das Potential der lokalen Übereinstimmungsleitung 23 zu "H" im Fall einer Gleichheit zwischen den in der CAM-Zelle gespeicherten Daten und dem Po­ tentialsignal auf der Dateneingangsleitung (Adreßeingangsleitung), d. h. die Adresse, und wird zu "L" im Falle einer Ungleichheit zwischen diesen. Auf diese Weise wird eine Überstimmung/Nichtübereinstimmung zwischen der Ein­ gangsadresse und der gespeicherten Adresse mit hoher Ge­ schwindigkeit festgestellt.

Das Datenschreiben und -lesen in/von CAM-Zellen entspricht dem eines gewöhnlichen SRAM und wird durchgeführt, indem das Potential auf der CAM-Wortleitung CWL auf "H" gesetzt wird, um die Transistoren Q2 und Q3 in leitenden Zustand zu verset­ zen. Zu diesem Zeitpunkt wird die lokale Übereinstimmungslei­ tung 23 gewöhnlich auf "L" gesetzt.

Wie wiederum in Fig. 5 gezeigt, enthält der Übereinstimmungs­ logikkreis 22 (einschließlich des Gatterkreises 22′) Inverter 110, 111, 112, 113 und 114 zum Treiben der betreffenden loka­ len Übereinstimmungsleitungen 23-1 bis 23-4 bis zur Ladungs­ spannung als Reaktion auf das Blockauswahlsignal BSi, Schalttransistoren Q11-Q14, die als n-Kanal-MOS-Transistoren gebildet sind, zum Entladen eines Knotens Nd auf die Reaktion auf die Potentialsignale auf den SRAM-Wortleitungen SWL1- SWL4, einen Schalttransistor PT10, der zum Beispiel als p- Kanal-MOS-Transistor gebildet ist, zum Vorbelegen des Knotens Nd mit "H", was dem Niveau des Spannungsversorgungspotentials Vdd entspricht, als Reaktion auf das Blockauswahlsignal BSi, was an seinem Gate anliegt, sowie ein Transmissionsgatter TM zum selektiven Übertragen des Potentials von Knoten Nd zu den Hauptübereinstimmungsleitungen 26. Die Transistorengruppe Q11-Q14 führt eine NOR-Logikoperation durch und entlädt das Potential des Knotens Nd auf "L"-Niveau bei einem Anstieg in einer der vier SRAM-Wortleitungen SWL1-SWL4.

Der Knoten Nd auf "L"-Potential zeigt einen Cache-Hit und bei "H" einen Cache-Miss. Die Hauptübereinstimmungsleitung 26, die das Potential des Knotens Nd empfängt, ist für jedes Cache-Element 16 vorgesehen. Das einen Cache-Hit/Miss für den SRAM-Cache anzeigende Signal H/M kann daher über eine AND- Operation der Potentialsignale aller Haupterkennungsleitungen erhalten werden. Die AND-Operation der Potentialsignale die­ ser Hauptübereinstimmungsleitung 26 kann über eine verdrah­ tete AND-Verbindung der Hauptübereinstimmungsleitung 26 be­ wirkt werden, da sich die Transmissionsgatter TM in den nichtausgewählten Blöcken im OFF-Zustand befinden.

Der in Fig. 4A gezeigte Gatterkreis 22′ wird aus den Transi­ storen Q11-Q14, PT10 und den Transmissionsgatter TM im Über­ einstimmungslogikkreis 22 gebildet.

Das Gatterkreis 27 umfaßt Schalttransistoren Q21, Q22, Q23 und Q24, die zum Beispiel als n-Kanal-MOS-Transistoren gebil­ det sind und auf das Bockauswahlsignal BSi reagieren, zum Übertragen der CAM-Wortleitungstreibersignale CWL1-CWL4 auf die entsprechenden CAM-Wortleitungen. Die CAM-Wortleitungs­ treibersignale CWL1-CWL4 werden durch den CWL-Generator 395 nur im Falle eines Cache-Miss erzeugt. Folglich werden, bei einem Cache-Miss, die Signale CWL1-CWL4 nur zu dem CAM-Zel­ lenfeld 21 eines ausgewählten Blocks übertragen, wodurch Da­ ten von dem CAM-Zellenfeld 21 gelesen werden.

Der SRAM-Worttreiber 29 umfaßt Schalttransistoren Q31, Q32, Q33 und Q34, die zum Beispiel als n-Kanal-MOS-Transistoren gebildet werden und auf die Potentialsignale auf den lokalen Übereinstimmungsleitungen 23-1 bis 23-4 reagieren zum Über­ tragen des SRAM-Wortleitungstreibersignal SWL1-SWL4 auf die entsprechenden SRAM-Wortleitungen. Dieser SRAM-Worttreiber 29 treibt eine SRAM-Wortleitung entsprechend der Gruppe, in wel­ cher eine Übereinstimmung in der CAM-Matrix 20 gefunden wurde.

Bei dem oben beschriebenen Aufbau ist ein Einheitsschnitt­ stellentreiber 17-k (k = 1 bis 32) entsprechend 4-Bit-SRAM- Zellen vorgesehen. Außerdem sind vier DRAM-Leseverstärker für einen Einheitsschnittstellentreiber 17-k vorgesehen. Daher sind die mit einer DRAM-Wortleitung WL verbundenen DRAM-Zel­ len DMC und im SRAM-Cache enthaltenen SRAM-Zellen SMC durch die Anordnung der in vier Gruppen eingeteilten SRAM-Zellen in einer 1 : 1-Beziehung angeordnet.

Die CAM-Matrix 21 ist ebenfalls in vier Gruppen geteilt, die den vier Gruppen im SRAM-Zellenfeld entsprechen (d. h. dem SRAM-Cache). Die Anordnung, in der sich die DRAM-Zellen und SRAM-Zellen in einer 1 : 1-Beziehung in bezug auf die Richtung einer Zeile (Wortleitung) im DRAM-Zellenfeld befinden, wird "direct map cache mode" genannt.

Die Fig. 9 ist ein Flußdiagramm mit einem Datenlesevorgang der Halbleiterspeichervorrichtung mit Cache entsprechend die­ ser Erfindung. Der Datenlesevorgang der Halbleitervorrichtung entsprechend dieser Erfindung wird nachfolgend unter Bezug auf die Fig. 3 bis 9 beschrieben.

i) Hit-Lesevorgang

Zuerst werden die X- und Y-Adressen X0-X11 und Y0-Y11 von au­ ßen an den X-Adreßpuffer 340 bzw. den Y-Adreßpuffer 370 im wesentlichen zum selben Zeitpunkt angelegt. Die externe X- Adresse X0-X11 wird vom X-Adreßpuffer 340 an das CAM-Zellen­ feld 320 als komplementäre interne X-Adresse X, (X steht hier für die Adressen X0-X11 gemeinsam) angelegt.

Andererseits wird die vom internen Y-Adreßpuffer 370 als Re­ aktion auf die externe Y-Adresse Y0-Y11 erzeugte interne Y- Adresse Y, (Y steht hier für Y0-Y11 gemeinsam) an den BS- Generator 390 und den Y-Decoder 380 angelegt (Schritt S1 in Fig. 9).

Anschließend wird eine Überstimmungs-Erkennungsoperation durchgeführt, wenn die interne X-Adresse X, in das CAM-Zel­ lenfeld 320 eingelesen wird (Schritt S2 in Fig. 9). Wenn die in den betreffenden Cache-Elementen in der CAM-Matrix 21 ge­ speicherte Adreßinformation der vom X-Adreßpuffer angelegten Adresse X, entspricht, steigt die lokale Übereinstimmungs­ leitung der entsprechenden Gruppe auf "H" Übereinstim­ mung/Nichtübereinstimmung mit der Eingangsadresse wird für jede Gruppe in der CAM-Matrix erkannt.

Das Blockauswahlsignal BS des BS-Generators 390 zum Bestimmen eines Blocks (i-ten Block) wird zum Starten des Erkennungs­ vorgangs im CAM-Zellenfeld 320 erzeugt. Wenn dieses Blockaus­ wahlsignal BSi an den Logikerkennungskreis 22 angelegt wird, bewegen sich die Potentialsignale auf den lokalen Überein­ stimmungsleitungen 23-1 bis 23-4 der CAM-Matrix 21 durch die Inverter 110-114 auf "H". Wenn in diesem Zustand in einer CAM-Zellengruppe der CAM-Matrix 21 gespeicherte Daten mit den aktuell angelegten internen Adressen X, übereinstimmen, wird die entsprechende lokale Übereinstimmungsleitung auf "H"-Potential gehalten, ohne entladen zu werden, während die Potentiale der lokalen Erkennungsleitungen der übrigen nicht übereinstimmenden CAM-Zellengruppen auf "L"-Potential entla­ den werden.

Es laufen weitere Betriebsvorgänge parallel zum Übereinstim­ mungserkennungsvorgang im CAM-Zellenfeld (CAM-Matrix). Diese sind Decodieren der internen Y-Adresse durch den Y-Decoder 380 und eine Operation auf der Basis der Ergebnisse dieses Decodierens zum Auswählen einer Bitleitungspaargruppe im DRAM-Zellenfeld oder einer SRAM-Wortleitung, d. h. einer Ope­ ration zum Auswählen und Erhöhen iner der SRAM-Wortleitungen SWL1-SWL4 auf "H".

Der Übereinstimmungserkennungsbetrieb wird genau unter Bezug auf Fig. 5 beschrieben. Die interne X-Adresse X0, -X11, wird an die CAM-Matrix 21 mit 12 Bit x 4 Gruppen angelegt. Es wird angenommen, daß die in einer CAM-Zellenspalte der ersten Gruppe gespeicherten Daten der aktuell angelegten X-Adresse X0, -X11, entsprechen, und die in den CAM-Zellenspalten in der zweiten, dritten und vierten Gruppe gespeicherten Da­ ten der Eingangs-X-Adresse nicht entsprechen. In diesem Fall werden für die zweite, dritte und vierte lokale Übereinstim­ mungsleitung 23-2 bis 23-4 Entladungspfade durch die damit verbundenen CAM-Zellen gebildet (siehe den Transistor Q1 in Fig. 8). Folglich steigen die Potentialniveaus dieser lokalen Übereinstimmungsleitungen 23-2 bis 23-4 nicht, selbst wenn ein Block i, dem diese Cache-Element 16 entspricht, ausge­ wählt wird und das Blockauswahlsignal BSi auf "H" steigt.

Für die erste lokale Übereinstimmungsleitung 23-1 wird kein Entladungspfad gebildet (da der Transistor Q1 in Fig. 8 in einem nichtleitenden Zustand verbleibt). Folglich steigt ihr Potentialniveau auf "H" als Reaktion auf den Anstieg auf "H" des Blockauswahlsignals BSi.

Wenn dann das vom X-Decoder 380 gleichzeitig mit der Überein­ stimmungserkennungsoperation in der CAM-Matrix 21 erzeugte SRAM-Wortleitungstreibersignal SWL1 auf "H" steigt, wird das SRAM-Wortleitungstreibersignal SWL1 durch den Transistor Q31 im SRAM-Worttreiber 29 zur SRAM-Zellenspalte übertragen, die der ersten Gruppe im SRAM-Cache entspricht, wobei nur die SRAM-Wortleitung SWL1 auf "H" ansteigt.

Wenn die SRAM-Wortleitung SWL1 auf "H" ansteigt, werden die in den SRAM-Zellen in der ersten Gruppe gespeicherten Daten auf die entsprechenden SRAM-Bitleitungen 40 ausgelesen. Von den auf die SRAM-Bitleitungen 40 ausgelesenen Daten werden die Daten der vom Spaltenauswahlsignal Yi, welches durch den Y-Decoder 380 erzeugt wird, ausgewählten Zelle auf die I/O- Leitung 19 über die I/O-Gatter Tr1 und Tr2 übertragen (Schritt S3 in Fig. 9) .

Parallel zum Lesen der Speicherzellendaten und des Auswahl­ vorganges im SRAM-Cache wird der Transistor Q1 im Überein­ stimmungslogikkreis 22 durch das Potentialsignal auf der aus­ gewählten SRAM-Wortleitung SWL in leitenden Zustand versetzt, so daß der Knoten Nd auf "L"-Niveau entladen wird. Da sich das Blockauswahlsignal BSi auf "H" befindet, ist das Trans­ missionsgatter TM leitend und überträgt das "L"-Potential des Knotens Nd auf die Hauptübereinstimmungsleitung 26.

Als Reaktion auf das "L" in der Hauptübertragungsleitung 26 entscheidet der Ausgabepuffer 25, daß die Daten, auf die Zu­ griff erfolgen soll, im SRAM gespeichert sind (d. h. bei ei­ ner Hit-Bedingung) und gibt die durch den I/O-Bus 19 und den Vorverstärker 224 übertragenen Daten als Ausgabedaten Dout aus (Schritt S4 in Fig. 9).

Das oben Beschriebene ist ein Betrieb, der im Fall eines Hit- Lesevorgangs ausgeführt wird. Eine bei einem Hit-Schreibvor­ gang ausgeführte Operation ist der Hit-Leseoperation ähnlich und wird im folgenden beschrieben.

ii) Hit-Schreibvorgang

Derselbe Betrieb findet statt wie bei einem Hit-Lesevorgang, bis eine SRAM-Wortleitung SWL ausgewählt wird und ihr Poten­ tial auf "H" ansteigt. Zu diesem Zeitpunkt werden Schreibda­ ten vom Eingabe/Ausgabepuffer 420 zum I/O-Bus 19 übertragen.

Wenn dann der Y-Decoder 380 das Spaltenauswahlsignal Yi aus­ wählt und dessen Niveau auf "H" ansteigt, werden die zu schreibenden Daten, die auf den I/O-Bus 19 übertragen wurden, in eine ausgewählte SRAM-Zelle eingeschrieben (die SRAM-Zelle 321 in Fig. 5) .

Im Fall eines Hit-Schreibvorgangs ist es unnötig, ein Durch­ schreiben zum Einschreiben derselben Daten in die entspre­ chende DRAM-Zelle durchzuführen. Das liegt daran, daß ein Rückschreibevorgang (write-back) automatisch zu einem späte­ ren Zeitpunkt durchgeführt wird, wie unten beschrieben wird.

Ein bei einem Miss-Lesevorgang durchgeführter Betrieb wird anschließend unter Bezug auf das Flußdiagramm in Fig. 9 be­ schrieben.

iii) Miss-Lesevorgang

Wie bei einem Hit-Lesevorgang wird eine interne X-Adresse X, an die CAM-Matrix 21 angelegt. In diesem Fall entsprechen allerdings die in der CAM-Zellenmatrix gespeicherten Daten und die interne X-Adresse X, einander nicht. Die Potential­ niveaus der ersten bis vierten lokalen Übereinstimmungslei­ tungen 23-1 bis 23-4 bleiben daher alle auf "L"-Potential. Die Transistoren Q31-Q34 im SRAM-Worttreiber 29 bleiben eben­ falls nichtleitend.

Folglich bleiben die Potentiale der SRAM-Wortleitungen im SRAM-Cache 18 alle auf "L", selbst wenn eines der SRAM-Wort­ leitungstreibersignale SWL1-SWL4 auf "H" ansteigt. Da sich die Transistoren Q11-Q14 im Übereinstimmungslogikkreis 22 in diesem Fall alle in einem nichtleitenden Zustand befinden, verbleibt das Potential der Hauptübereinstimmungsleitung 26 auf "H", selbst wenn ein Block durch das Blockauswahlsignal BSi ausgewählt wird. Ein Cache-Miss wird durch das Potential­ signal auf der Hauptübereinstimmungsleitung 26, die auf "H" bleibt, bestimmt, und ein Miss-Flag oder Cache-Miss-Signal M wird erzeugt. Als Ergebnis wird ein Miss-Lesevorgang durchge­ führt. Der Ausgabepuffer 25 hält seine Ausgangsleitung auf hohem Impedanzniveau als Reaktion auf das Cache-Miss-Signal (M Flag).

Wenn der Cache-Miss bestimmt und das Cache-Miss-Signal (M) erzeugt wird, wird das Spaltenauswahlsignal Yi zeitweilig aus­ gesetzt. Andererseits wird der CWL-Generator 395 aktiviert, wodurch das der aktuell angelegten Adresse (Y-Adresse) ent­ sprechende CAM-Wortleitungstreibersignal CWLl auf "H" an­ steigt. Zu diesem Zeitpunkt isoliert der Multiplexer 350 ebenfalls als Reaktion auf das Cache-Miss-Signal (M) die Da­ teneingangsleitungen oder internen X-Adreßeingangsleitungen vom X-Adreßpuffer 340 und hält diese in einem Schwebezustand. Daher werden als Reaktion auf das CAM-Wortleitungstreibersi­ gnal CWL1 die in der ersten CAM-Zellengruppe der CAM-Matrix gespeicherten Daten auf die Dateneingangsleitungen (Adreßeingangsleitungen) X, übertragen. Folglich entspre­ chen die Potentialsignale auf den Adreßeingangsleitungen X, den in den CAM-Zellen der ersten Gruppe (CAM11-CAM121) ge­ speicherten Daten, und das Potentialniveau der lokalen Über­ einstimmun 26184 00070 552 001000280000000200012000285912607300040 0002004110173 00004 26065gsleitung 23-1 steigt auf "H". Das Blockauswahlsi­ gnal BSi wird kontinuierlich angelegt.

Wenn das Potentialsignal auf der lokalen Übereinstimmungslei­ tung 23-1 auf "H" ansteigt, wird der Transistor Q31 im SRAM- Worttreiber 29 leitend und überträgt das SRAM-Wortleitungs­ treibersignal SWL1, das sich bereits auf "H"-Potential befin­ det, zur Wortleitung SWL1, die der SRAM-Zellenspalte in der ersten Gruppe entspricht. Dann werden die Daten in den SRAM- Zellen der ersten Gruppe (SRAM11-SRAM321) auf das entspre­ chende Bitleitungspaar 40 ausgelesen. Daher werden 32-Bit- SRAM-Zellendaten ausgelesen (Schritt S5 in Fig. 9).

Anschließend werden die SRAM-Zellendaten auf die RAM-Bitlei­ tung als Reaktion auf das Cache-Miss-Signal (M) des Taktgene­ rators 410 ausgelesen. Dann werden die Transferbefehlssignale CRE und erzeugt, und die Transfersteuersignale TX1 und TX2 werden in einer vorbestimmten Abfolge erzeugt, um den dem ausgewählten Block entsprechenden Schnittstellentreiber 17 zu aktivieren. Die Potentialsignale von SRAM-Bitleitungen werden zu den Verriegelungsknoten LA und LB über die Transfergatter TG2a und TG2b als Reaktion auf das zweite Transfersteuersi­ gnal TX2 übertragen, und dann werden die Potentialsignale an den Verriegelungsknoten LA und LB durch den Inverter-Verrie­ gelungskreis CMVL verriegelt. Nach der Beendigung der Verrie­ gelungsoperation kann das Transfersteuersignal TX2 deakti­ viert werden, während die Transfersteuersignal CRE und aktiviert werden müssen.

Andererseits wird die aus der CAM-Matrix 21 ausgelesene Adresse an den X-Decoder 360 durch Steuerung des Multiplexers 350 angelegt, was parallel zum Treiben der SRAM-Wortleitung im SRAM-Zellenfeld und zum Erzeugen des Transferbefehlssi­ gnals erfolgt. Der X-Decoder 360 decodiert die interne X- Adresse als Zeilenadresse, wählt eine entsprechende Zeile im DRAM-Zellenfeld 300 aus und erhöht das Potential der ausge­ wählten DRAM-Wortleitung WL auf "H". Folglich werden Daten aus den mit der ausgewählten Wortleitung WL verbundenen Speicherzellen ausgelesen, und die DRAM-Leseverstärker 36-39 werden aktiviert, damit sie die ausgelesenen DRAM-Speicher­ zellendaten erkennen und verstärken. Dann wird das Lesever­ stärkerverbindungssignal SAC durch den Y-Decoder 380 ange­ legt, zum Verbinden des Leseverstärkers mit den Unter-I/O- Leitungen 35. Das Leseverstärkerverbindungssignal SAC ist dem SRAM-Wortleitungstreibersignal SWL (oder dem CAM-Wortleitung­ streibersignal CWL) ähnlich, wobei das Leseverstärkerverbin­ dungssignal SAC1 zum Auswählen des Leseverstärkers 36 akti­ viert wird, der der ersten Gruppe der in vier Gruppen ange­ ordneten Leseverstärker zum Verbinden der Unter-I/O-Leitungen 35 entspricht. Dann wird das erste Transfer-Steuersignal TX1 zum Verbinden der Unter-I/O-Leitungen 35 mit den Verriege­ lungsknoten LA und LB über die Transfergatter TX1a und TX1b aktiviert.

Der Schnittstellentreiber 17 besitzt eine größere Verriege­ lungswirkung als die DRAM-Leseverstärker 36. Folglich werden die Daten, die den auf die Unter-I/O-Leitungen 35 oder ein SRAM-Bit-Leitungspaar 40 ausgelesenen Daten entsprechen, in die ausgewählte DRAM-Zelle eingeschrieben. Diese Operation wird nur für den durch das Signal BS bezeichneten Block aus­ geführt. Nur ein Wiederherstellungsbetrieb (restore) wird für die übrigen DRAM-Feldblöcke durchgeführt. Nach diesem Schreibvorgang fällt das Potential auf der ausgewählten DRAM- Wortleitung ab und setzt das DRAM-Zellenfeld zurück oder iso­ liert die Leseverstärker 36-39 von den Unter-I/O-Leitungen 35 und führt ein Vorbelegen der DRAM-Bitleitungspaare durch (Schritt S6 in Fig. 9). Die Reihe von Operationen, die bei einem Cache-Miss zum Lesen der entsprechenden SRAM-Zellenda­ ten des SRAM-Cache 18 und zum Übertragen der Daten in die Speicherzellen des DRAM durchgeführt werden, bilden den Zu­ rückschreibemodus (write-back-mode).

Nach dem Zurücksetzen des DRAM legt der Multiplexer 350 er­ neut die vom X-Adreßpuffer 340 empfangene X-Adresse an den X- Decoder 360. Folglich wird die der aktuell angelegten exter­ nen X-Adresse entsprechende DRAM-Wortleitung WL ausgewählt, und dessen Potentialniveau steigt auf "H". Anschließend wird der Leseverstärker 36 (DRAM-Bitleitungspaar 31) erneut mit den Unter-I/O-Leitungen 35 verbunden, dies geschieht als Re­ aktion auf das Aktivieren der Leseverstärker 36-39 und das Erzeugen des Leseverstärkerverbindungssignals SAC1. Danach werden die zu den betreffenden Unter-I/O-Leitungen 35 über­ tragenen 32-Bit-DRAM-Zellendaten durch den erneut aktivierten Schnittstellentreiber 17 verstärkt und auf die SRAM-Bitlei­ tungspaare 40 übertragen (Schritt S7 in Fig. 9). Bei diesem Datentransfer vom DRAM-Feld zum SRAM-Feld wird das erste Transfersteuersignal TX1 aktiviert, nachdem ein Datentransfer zu den Unter-I/O-Leitungen 35 stattgefunden hat, und über­ trägt die Daten auf den Unter-I/O-Leitungen 35 zu den betref­ fenden Verriegelungsknoten LA und LB. Dann werden die Be­ fehlssignale CRE und erzeugt, gefolgt von der Erzeugung des zweiten Transfersteuersignal TX2. Das erste Transfersteu­ ersignal TX1 kann gleichzeitig mit dem Aktivieren der Lese­ verstärkerverbindungssignale SAC1 erzeugt werden. Wenn der Schnittstellentreiber 17 deaktiviert ist, sind alle Signale CRE, , TX1 und TX2 deaktiviert.

Wenn das DRAM-Zellenfeld zurückgesetzt ist, werden die Unter­ 1/0-Leitungen 35 zeitweilig auf ein Zwischenpotential zwi­ schen "H" und "L" vorbelegt/ausgeglichen, und die Schnitt­ stellentreiber 17-1 bis 17-2 werden ebenfalls zeitweilig deaktiviert, um vorzugsweise die Verriegelungsknotenpoten­ tiale durch nicht gezeigte Ausgleichseinrichtungen auszuglei­ chen. Selbst wenn das SRAM-Wortleitungstreibersignal SWL kon­ tinuierlich angelegt ist, können zu diesem-Zeitpunkt die Po­ tentiale der SRAM-Bitleitungspaare 40 durch das Zurücksetzen (Ausgleichen/Vorbelegen) der Unter-I/O-Leitungen 35 unstabil sein, und dies gilt auch für die Daten in den ausgewählten SRAM-Speicherzellen, wenn die Tranfergatter TG1a bis TG2a nicht vorgesehen sind. Die zu den Unter-I/O-Leitungen 35 übertragenen und durch den DRAM-Leseverstärker 36 verstärkten Daten werden allerdings zum SRAM-Bitleitungspaar 40 übertra­ gen. Normalerweise haben die DRAM-Leseverstärker 36 bis 39 eine hinreichend größere Verriegelungswirkung als die SRAM- Speicherzellen. Daher entsprechend die Potentiale auf den SRAM-Bitleitungspaaren 40 den von dem DRAM-Zellenfeld über­ tragenen 32 Bit-Daten. Dann werden die Schnittstellentreiber 17 aktiviert und verstärken das Potential auf dem SRAM-Bit­ leitungspaar 40 weiter, so daß es sicher den DRAM-Speicher­ zellendaten entspricht. Die 32-Bit-Daten werden gleichzeitig in die entsprechenden SRAM-Speicherzellen eingeschrieben. Da­ her würde, selbst im Fall, daß die Transfergatter TG1a bis TG2a nicht vorgesehen sind, die Vorrichtung korrekt funktio­ nieren.

Es wurde beschrieben, daß sich das SRAM-Wortleitungstreiber­ signal SWL kontinuierlich auf hohem Potentialniveau befindet. Das SRAM-Wortleitungstreibersignal SWL kann allerdings zeit­ weilig auch auf "L" gesenkt werden, wenn das DRAM-Zellenfeld zurückgesetzt wird, und wird dann beim Reaktivieren des DRAM- Zellenfeldes wieder erhöht. Das Spaltenauswahlsignal Yi kann ebenfalls auf hohem Potentialniveau gehalten werden.

Der Y-Decoder 380 (Einheits-Y-Decoder 20) erhöht das Spalten­ auswahlsignal Yi auf "H" gleichzeitig mit der Übertragung der 32-Bit-Daten vom DRAM-Zellenfeld zum SRAM-Zellenfeld (SRAM- Cache 21), d. h. gleichzeitig mit dem Aktivieren der Schnitt­ stellentreiber 17-1 bis 17-32. Die durch die externe Adresse bezeichneten Speicherzellendaten werden auf die I/O-Leitung 19 übertragen.

Zu diesem Zeitpunkt ist das Potentialsignal auf der Haupt­ übereinstimmungsleitung 26 bereits auf "L"-Potential abgefal­ len, um die Cache-Hit-Bedingung anzuzeigen als Reaktion auf den Anstieg der SRAM-Wortleitung SWL1. Folglich gibt der Aus­ gabepuffer 25 die vom Vorverstärker 24 empfangenen Daten als Ausgabedaten Dout aus (Schritt S4 in Fig. 9).

Parallel mit dem Reaktivieren des DRAM wird die externe X- Adresse, die für die zweite Wortleitungsauswahl im DRAM-Zel­ lenfeld benutzt wird, an die CAM-Matrix 21 angelegt. Das CAM- Wortleitungstreibersignal CWL1 steigt auf "H", und die in­ terne X-Adresse X0, -X11, wird in den CAM-Speicherzel­ lenspalten in der ersten Gruppe in der CAM-Matrix 21 gespei­ chert.

iv) Miss-Schreibvorgang

Ein Betrieb, der bei einem Miss-Schreibvorgang ausgeführt wird, entspricht dem bei einem Miss-Lesevorgang ausgeführten Betrieb. Eine Cache-Miss wird durch keine Ladung auf der Hauptübereinstimmungsleitung 26 bestimmt, und die im vorher­ gehenden beschriebene Zurückschreibeoperation findet als Re­ aktion auf den Cache-Miss statt.

Das DRAM-Zellenfeld wird zurückgesetzt, dann eine DRAM-Wort­ leitung auf der Basis der aktuell zum Zeitpunkt des Miss-Le­ sevorgangs angelegten externen X-Adresse ausgewählt, das Po­ tential auf der DRAM-Wortleitung WL steigt auf "H", und die der aktuell angelegten externen Adresse X entsprechenden DRAM-Speicherzellen werden mit den Unter-I/O-Leitungen 35 und SRAM-Bitleitungspaaren über den Schnittstellentreiber 17 ver­ bunden. Dann steigt das vorübergehend deaktivierte Spalten­ auswahlsignal Yi auf "H", und die den einzuschreibenden Daten Din entsprechenden Daten, die auf die interne I/O-Leitung 19 übertragen wurden, werden in die ausgewählte DRAM-Speicher­ zelle über das SRAM-Bitleitungspaar 40, den Schnittstellen­ treiber 17 und die Unter-I/O-Leitungen 35 eingeschrieben. Wenn die Daten vom SRAM-Cache 18 zum DRAM-Zellenfeld 300 übertragen sind, wird der dem ausgewählten Block entspre­ chende Schnittstellentreiber 17 aktiviert, - wie bei dem Miss- Lesevorgang. Die von diesem Schnittstellentreiber 17 ver­ stärkten Daten werden auch in die entsprechende Speicherzelle im SRAM-Cache eingeschrieben.

Gleichzeitig mit dem Einschreiben von Daten in die SRAM- Speicherzelle wird die neue interne, aktuell angelegte X- Adresse in die DRAM-Speicherzellenspalten in die erste Gruppe der CAM-Matrix 21 eingeschrieben.

Das Schaubild in Fig. 10 zeigt den Verlauf des Betriebs der Halbleiterspeichervorrichtung mit Cache bei einem Cache-Hit. Um die beschriebenen Operationen zusammenzufassen, wie in Fig. 10 gezeigt, werden die X-Adresse und die Y-Adresse an den X-Puffer bzw. den Y-Puffer angelegt, und dann werden eine interne X-Adresse und eine interne Y-Adresse im wesentlichen gleichzeitig erzeugt. Der BS-Generator erzeugt das Blockaus­ wahlsignal BS als Reaktion auf die interne Y-Adresse zum Be­ wirken eines Markiervorgangs oder einer Cache-Hit/Miss-Be­ stimmung durch die CAM-Matrix.

Gleichzeitig mit der Markieroperation führt der Y-Decoder die Spaltenauswahloperation durch. Der Y-Decoder erzeugt das SRAM-Wortleitungstreibersignal SWL zum Treiben der SRAM-Wort­ leitung im wesentlichen zum selben Zeitpunkt wie das Einrich­ ten eines Potentialsignales auf den lokalen Übereinstimmungs­ leitungen (etwa 6 ns in Fig. 10). Anschließend wird eine Spalte im SRAM-Feld als Ergebnis der Y-Decodierung ausge­ wählt, und Speicherzellendaten in der ausgewählten Spalte werden aus dem SRAM-Feld auf den I/O-Bus ausgelesen und zum Ausgabepuffer übertragen, nachdem sie durch den Vorverstärker verstärkt wurden. Nachdem die Daten zum Ausgabepuffer über­ tragen wurden, wird ein Potentialsignal auf der Hauptüberein­ stimmungsleitung als Ergebnis der Markieroperation erzeugt, und ein H/M-Flag, welches einen Cache-Hit/Miss anzeigt, wird ausgegeben. Im Fall eines Cache-Hit gibt der Ausgabepuffer die vom Vorverstärker empfangenen Daten aus. Folglich können die Daten in weniger als 10 ns bei einem Hit-Lesevorgang aus­ gelesen werden. Das heißt, wie in Fig. 10 gezeigt, das Daten­ lesen wird mit hoher Geschwindigkeit ausgeführt, indem die Übereinstimmungserkennungsoperation in der CAM-Matrix und die Y-Decodierungsoperation parallel zueinander ausgeführt wer­ den. Die bei einem Hit-Schreibvorgang ausgeführte Operation ist etwa dieselbe wie die bei einem Hit-Lesevorgang ausge­ führte Operation, wobei Eingabedaten an der Stelle der Ausga­ bedaten stehen, und das Schreiben von Daten wird im wesentli­ chen mit der gleichen hohen Geschwindigkeit bewirkt.

Die Fig. 11 zeigt durch Simulation erreichte Pulssignale, wie sie bei einem Hit-Lesevorgang auftreten. Wie in Fig. 11 ge­ zeigt, steigt das Blockauswahlsignal BS etwa 2 ns nach dem Anlegen der externen Adressen X und Y, und das SRAM-Wortlei­ tungstreibersignal SWL steigt etwa 3,5 ns daran anschließend. Der Decodierbetrieb zum Erzeugen des SRAM-Wortleitungstrei­ bersignals SWL und die Übereinstimmungserkennungsoperation durch die CAM-Matrix verlaufen gleichzeitig, so daß das Po­ tentialsignal auf den lokalen Übereinstimmungsleitungen im wesentlichen zum selben Zeitpunkt anzusteigen beginnt, wie der Anstieg des SRAM-Wortleitungstreibersignales SWL. Zu die­ sem Zeitpunkt steigt die lokale Übereinstimmungsleitung, die eine Übereinstimmung erkannt hat, vollständig auf "H", das Spaltenauswahlsignal Yi ist bereits vom Y-Decoder erzeugt worden, wobei die Übertragung der entsprechenden Speicherda­ ten aus dem SRAM-Zellenfeld zum I/O-Bus beobachtet werden kann. Obwohl dies in der Zeichnung nicht deutlich gezeigt wird, existierte ein einen Cache-Hit anzeigendes Signal be­ reits zum Zeitpunkt des vollständigen Ansteigens der lokalen Übereinstimmungsleitung auf "H"-Potential, um es dem Ausgabe­ puffer zu ermöglichen, die Daten mit hoher Geschwindigkeit auszulesen.

Wie in Fig. 11 zu sehen ist, wird das "H"-Spannungspotential der Signale auf etwa 3,3 V gesetzt. Dies liegt daran, daß in einem DRAM mit großer Kapazität, wie 16M Bit, die Spannung oder interne Quellenspannung im allgemeinen auf etwa 3,3 V gesetzt wird.

In Fig. 12 werden Signalpulse gezeigt, die bei einem Miss-Le­ sevorgang auftreten. Die Zeiteinheit ist in diesem Fall will­ kürlich, und das Auftreten des Potentials auf den I/O-Leitun­ gen erfolgt zum etwa selben Zeitpunkt wie bei einem herkömm­ lichen DRAM-Zellenfeld.

Bei einem Miss-Lesevorgang werden das Blockauswahlsignal BS und das SRAM-Wortleitungstreibersignal SWL zum selben Zeit­ punkt wie bei einem Hit-Lesevorgang erzeugt. Das Potential auf den lokalen Übereinstimmungsleitungen beträgt zu diesem Zeitpunkt "L" und das CAM-Wortleitungstreibersignal CWL wird statt dessen erzeugt, um Adressen aus der CAM-Matrix auszu­ lesen und um eine Wortleitung im DRAM-Zellenfeld nach Maßgabe der ausgelesenen Adresse auszuwählen und zu treiben. Nach dem Erkennen und Verstärken der ausgewählten DRAM-Speicherzellen­ daten werden durch ein Ausgangssignal auf den lokalen Über­ einstimmungsleitungen ausgewählte SRAM-Zellendaten aus der SRAM-Zellengruppe in DRAM-Zellen eingeschrieben, als Teil ei­ ner Reihe von Operationen. Anschließend wird auf das DRAM entsprechend den von außen angelegten Adressen zugegriffen. Gleichzeitig mit dem Zugriff auf die DRAM-Zellen wird das CAM-Wortleitungstreibersignal CWL erneut erzeugt (dies kann durchgehend erzeugt werden), um eine neue interne Adresse in die entsprechenden CAM-Zellen in der CAM-Matrix einzuschrei­ ben. Da die lokalen Übereinstimmungsleitungen auf "H" zu die­ sem Zeitpunkt ansteigen, werden die ausgewählten Speicherzel­ lendaten aus dem DRAM-Zellenfeld in einen ausgewählten Teil des SRAM-Zellenfeldes eingeschrieben.

Ein Vergleich zwischen Fig. 11 und Fig. 12 zeigt, daß ein Da­ tenlesen wesentlich schneller bei einem Hit-Lesevorgang als bei eine Miss-Lesevorgang bewirkt wird. Die Betriebszeit­ punkte für einen Hit-Lesevorgang und einen Miss-Lesevorgang entsprechen denen für einen Hit-Schreibvorgang und einen Miss-Schreibvorgang.

Wie in Fig. 11 gezeigt, ist es möglich, die SRAM-Wortleitun­ gen mit hoher Geschwindigkeit auf "H" anzuheben, nachdem eine Übereinstimmung zwischen der externen Adresse und den gespei­ cherten Adressen erkannt wurde, da die lokalen Übereinstim­ mungsleitungen in der CAM-Zellenmatrix den SRAM-Wortleitungs­ treiber direkt ansteuern.

Da die CAM-Zellendaten gelesen werden, um sie als ein Adreß­ signal für die Auswahl der DRAM-Wortleitung zu benutzen, ist es nötig, die interne X-Adresse für die CAM-Matrix zeitweilig zu unterdrücken. In diesem Fall kann die in Fig. 3 gezeigte Anordnung dahingehend modifiziert werden, daß die zwei für das CAM-Zellenfeld 320 vorgesehenen internen X-Adreßsignal­ busse auf einen einzelnen Signalbus reduziert werden, der sich vom Multiplexer 350 erstreckt. Als Reaktion auf das Cache-Miss-Signal (M) versetzt dann der Multiplexer 350 den internen X-Adreßsignalbus vorübergehend in einen elektrisch schwebenden Zustand (d. h. er isoliert den internen X-Adreß­ signalbus vom X-Adreßpuffer), und nach dem Ablauf einer vor­ bestimmten Zeit wird der interne X-Adreßsignalbus anstelle des X-Pufferausgangs mit dem X-Decoder 360 verbunden. Nach der Beendigung des Datentransfers vom SRAM-Zellenfeld zum DRAM-Zellenfeld können zusätzlich die internen X-Adressen vom X-Adreßpuffer 340 zum CAM-Zellenfeld 320 durch den X-Decoder 360 und einen internen X-Adreßsignalbus als Reaktion auf ein Zurücksetzen des DRAM-Feldes transportiert werden.

Diese Konfiguration kann durch Benutzen eines gewöhnlichen Auswahlgatters erhalten werden. In diesem Fall zu benutzende Multiplexer-Schaltsteuersignale können das Cache-Miss-Signal und ein Signal zum Steuern des DRAM-Betriebes, besonders ein Speicherzyklusstartsignal, sein. Das Signal zum Erkennen des vollständigen DRAM-Rücksetzen (reset) kann gebildet werden, indem das vom in Fig. 3 gezeigten Taktgenerator erzeugte Adreßübergangserkennungssignal benutzt wird.

Alternativ kann ein auf das Cache-Miss-Signal reagierender Multiplexer auf den zur CAM-Matrix führenden Dateneingangs­ leitungen vorgesehen sein, wobei die doppelten internen X- Adreßbusse selektiv benutzt werden, wie in Fig. 3 gezeigt.

Während der oben beschriebenen Ausführungsform ein Rück­ schreibebetrieb (write-back) bei einem Cache-Miss durchge­ führt werden kann, ist ein Durchschreibebetrieb (write- through) ebenfalls möglich. In diesem Fall wird bei einem Hit-Schreibvorgang die DRAM-Wortleitung WL entsprechend der X-Adresse parallel zum Dateneinschreiben in die SRAM-Zelle ausgewählt. Nachdem die DRAM-Leseverstärker die Daten in den mit dieser ausgewählten Wortleitung verbundenen Speicherzel­ len erkannt und verstärkt haben, wird der Schnittstellentrei­ ber 17 aktiviert, zum Übertragen der Daten aus der SRAM-Zelle zur ausgewählten DRAM-Zelle über das SRAM-Bitleitungspaar und die Unter-I/O-Leitungen. Dieser zusätzliche Bestandteil einer Datenübertragung zum DRAM kann mit hoher Geschwindigkeit aus­ geführt werden, indem das Datenschreiben in die SRAM-Zellen und die Auswahl einer DRAM-Wortleitung gleichzeitig ausge­ führt werden.

Bei der vorbeschriebenen Ausführungsform werden Daten sowohl in das DRAM-Zellenfeld als auch das SRAM-Zellenfeld bei einem Miss-Schreibvorgang eingeschrieben. Es ist allerdings mög­ lich, Daten nur in das DRAM-Zellenfeld einzuschreiben.

Der Cache-DRAM-Halbleiterchip mit Markierungsspeicher kann im Hinblick auf die externe Spezifikation wie folgt zusammenge­ faßt werden:

• 1) Im Gegensatz zu einem herkömmlichen Adreßmultiplex-DRAM benutzt ein externes Adresseneingangsschema einen Nicht-Mul­ tiplexmodus zum gleichzeitigen Eingeben der X-Adresse und der Y-Adresse. Die Steckeranordnung ist daher entsprechend der eines pseudostatischen RAM oder eines RAM, der das Adreßmul­ tiplexverfahren nicht vorsieht.
• 2) Das Potentialsignal auf der Hauptübereinstimmungsleitung kann nach außen geführt werden. Dies erlaubt es, das Markie­ rungssignal zum Bestimmen eines Cache-Hit/Miss von außen zu beobachten, um einen gültigen/ungültigen Status von Ausgabe­ daten zu erkennen.
• 3) Bei einem Cache-Hit werden die Zykluszeit und die Zu­ griffszeit einander gleich, denn Daten werden aus dem SRAM ausgelesen. Bei einem Hit ist ein Vorbelegen der Bitleitung, wie dies bei einem herkömmlichen DRAM durchgeführt wird, un­ nötig, wodurch die Zykluszeit verkürzt wird.

Die vorbeschriebene Ausführungsform wurde mit einem DRAM-Zel­ lenfeld beschrieben. Die gleichen Vorteile wie bei der vorbe­ schriebenen Ausführungsform können erreicht werden, indem der DRAM in zwei große Blöcke, wie in Fig. 13 gezeigt, geteilt wird. Der in Fig. 13 gezeigte Aufbau wird üblicherweise "verteilte Cache-Architektur (distributed cache architecture)" genannt, in welcher das DRAM-Zellenfeld in zwei große Feldblöcke 300a und 300b eingeteilt ist, für die SRAM-Zellenfelder 310a bzw. 310b angeordnet sind, und ein Y- Decoder von den SRAM-Zellenfeldern und DRAM-Zellenfeldblöcken gemeinsam genutzt wird.

Außerdem kann, wie in Fig. 14 gezeigt, eine "lokalisierte Cache-Architektur (localized cache architecture)" eingesetzt werden, in welcher ein SRAM-Zellenfeld 310 getrennt von DRAM­ Zellenfelder 300a und 300b vorgesehen ist. Bei der "lokalisierten Cache-Architektur" sind die DRAM-Zellenfelder 300a und 300b getrennt vorgesehen. Datentransfer zwischen dem SRAM-Zellenfeld 310 und den DRAM-Zellenfeldern 300a und 300b wird durch eine interne Busleitung 600 durchgeführt. Wenn die "lokalisierte Cache-Architektur" in dieser Erfindung einge­ setzt wird, wird ein X-Decoder 360b für den SRAM anstelle des CAM-Zellenfeldes vorgesehen.

Entsprechend dieser Erfindung werden, wie oben beschrieben, der DRAM als Hauptspeicher, der SRAM als Cache-Speicher und die Markierstelle zum Bestimmen eines Cache-Hit/Miss auf ei­ nem einzelnen Halbleiterchip integriert. Dieser Aufbau reali­ siert einen Cache-RAM mit hoher Kapazität und ohne Adressen­ multiplexverfahren, der im wesentlichen dieselbe Chipfläche einnimmt wie ein Pseudo-SRAM oder ein DRAM ohne Adressenmul­ tiplex, und der im Hinblick auf Zugriffszeit und Zykluszeit mit etwa derselben hohen Geschwindigkeit arbeitet wie ein SRAM.

Da außerdem die Markierstelle gebildet wird, indem ein CAM- Zellenfeld eingesetzt wird, können der Schaltungsbereich zum Speichern und Vergleichen von Adressen und Erkennen einer Übereinstimmung/Nichtübereinstimmung von diesen einfach und kompakt gebildet werden.

Das Übereinstimmungserkennungssignal aus der Markierstelle wird als Triggersignal benutzt, um die SRAM-Wortleitungen di­ rekt zu treiben. Diese Eigenschaft erlaubt es, SRAM-Zellenda­ ten mit hoher Geschwindigkeit und einem einfachen Aufbau zu lesen und zu schreiben.

Ferner umfaßt der Pfad zum Erzeugen des Übereinstimmungser­ kennungssignals eine hierarchische Struktur mit dem Pfad zum Erzeugen des ersten Übereinstimmungserkennungssignals, wel­ ches als ein SRAM-Wortleitungstreiber-Triggersignal wirkt, und dem Pfad zum Erzeugen des Signals, das einen Cache- Hit/Miss als Reaktion auf ein Wortleitungspotential des SRAM- Feldes anzeigt. Durch diese Eigenschaft wird das Chip-Layout und die Anordnung der Schaltkreise vereinfacht und effizien­ ter gestaltet, wodurch eine eine reduzierte Fläche einneh­ mende Markierstelle erreicht wird.

Da der Decodiervorgang des Y-Decoders und der Übereinstim­ mungs/Nichtübereinstimmungs-Erkennungsvorgang der Markier­ stelle parallel zueinander ausgeführt werden, können das Datenschreiben/lesen in und aus den SRAM-Zellen mit hoher Ge­ schwindigkeit nach dem Erkennen einer Übereinstimmung bewirkt werden. Dieses führt zu einer deutlichen Verringerung der Zu­ griffszeit.

Außerdem werden bei einem Miss-Lesevorgang-Daten in den SRAM- Zellen zu den entsprechenden DRAM-Zellen übertragen, und da­ nach werden Daten aus einer DRAM-Zelle entsprechend einer ex­ ternen Adresse ausgelesen. Hierdurch wird der "Zurückschreibebetrieb" einfacher umgesetzt, ohne eine Schal­ tung für eine komplizierte Zeitablaufsteuerung und einen Puf­ ferspeicher für das Zurückschreiben notwendig zu machen.

Claims (15)

1. Auf einem Halbleiterchip (500) integrierte Halbleiter-Spei­ chervorrichtung mit
einem DRAM-Zellenfeld (300), das eine Mehrzahl von in einer Matrix von Zeilen und Spalten angeordneten Speicherzellen vom dynamischen Typ und eine Mehrzahl von Blöcken (300′), die je­ weils eine Spaltengruppe aufweisen, umfaßt,
einem SRAM-Zellenfeld (310), das eine Mehrzahl von in einer Matrix von Zeilen und Spalten angeordneten Speicherzellen vom statischen Typ (SMC) umfaßt und eine Mehrzahl von Blöcken (18) umfaßt, die jeweils den Blöcken (300′) des DRAM Zellenfeldes (300) entsprechen,
einer Transfervorrichtung (330; 17) zum Übertragen von Daten eines Blocks zwischen dem DRAM-Zellenfeld (300) und dem SRAM- Zellenfeld (310),
einer Speicher/Erkennungsvorrichtung (320; 340) zum Speichern von Adressen von in den Blöcken (18) des SRAM-Zellenfeldes (310) gespeicherten Daten und zum Erkennen einer Übereinstim­ mung/Nichtübereinstimmung zwischen einem extern angelegten er­ sten Adreß-Signal und einer in ihr gespeicherten Adresse (320; 340),
einer ersten Vorrichtung (20, 22, 23, 27, 29, 370, 380, 390), die auf ein Übereinstimmungs-Erkennungssignal der Spei­ cher/Erkennungsvorrichtung (320; 340) und ein extern angeleg­ tes zweites Adreß-Signal reagiert, zum Auswählen einer ent­ sprechenden Speicherzelle aus dem SRAM-Zellenfeld (310) und zum Verbinden der entsprechenden Speicherzelle mit einer in­ ternen Datenübertragungsleitung (I/O, ), und
einer zweiten Vorrichtung (350, 360, 380, 20), die auf ein Nichtübereinstimmungs-Erkennungssignal der Spei­ cher/Erkennungsvorrichtung (320; 340) und die erste und zweite Adresse reagiert, zum Auswählen einer entsprechenden Speicher­ zelle aus dem DRAM-Zellenfeld (300) und zum Verbinden dieser Speicherzelle mit der internen Datenübertragungsleitung (I/O, ) über eine Spalte des SRAM-Feldes (310).

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die erste Vorrichtung (20, 22, 23, 27, 29, 370, 380, 390)
eine auf das zweite Adreß-Signal reagierende Einrichtung (380) zum Erzeugen eines SRAM-Wortleitungs-Treibersignals (SWL1-SWL4) für das Auswählen einer Zeile im SRAM-Zellenfeld (310) einschließt und
eine auf das Übereinstimmungs-Erkennungssignal der Spei­ cher/Erkennungsvorrichtung (320; 340) reagierende Einrichtung (29) zum direkten Übertragen des SRAM-Wortleitungs-Treibersi­ gnals (SWL1-SWL4) auf eine SRAM-Wortleitung aufweist, womit Speicherzellen einer Zeile des SRAM-Zellenfeldes (310) verbun­ den werden, für die eine Übereinstimmung festgestellt wurde.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß die erste Vorrichtung (20, 22, 23, 27, 29, 370, 380, 390)
eine auf das erste Adreß-Signal reagierende Einrichtung (340) umfaßt, die ein internes Zeilen-Bestimmungssignal zum Bestim­ men einer Zeile im DRAM-Zellenfeld (300) erzeugt und minde­ stens einen Teil des internen Zeilen-Bestimmungssignals als Wiedergewinnungsadresse an die Speicher/Erkennungsvorrichtung (320; 340) anlegt,
eine auf das zweite Adreß-Signal reagierende Einrichtung (370) umfaßt, die ein internes Spalten-Bestimmungssignal zum Bestimmen einer Spalte im DRAM-Zellenfeld (300) erzeugt, wobei das erste und das zweite Adreß-Signal zu einem im wesentli­ chen gleichen Zeitpunkt von außen angelegt wird,
eine Spalten/Blockauswahleinrichtung (380, 390) umfaßt, die auf das interne Spalten-Bestimmungssignal reagiert, zum Erzeu­ gen von Signalen, mit denen eine Spalte bzw. ein Block (300′) im DRAM-Zellenfeld (300) ausgewählt werden, und
eine Vorrichtung (410) umfaßt, die bewirkt, daß die Spei­ cher/Erkennungsvorrichtung (320; 340) und die Spal­ ten/Blockauswahleinrichtung (380; 390) zueinander parallel ar­ beiten.

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Spei­ cher/Erkennungsvorrichtung (320; 340)
eine Mehrzahl von sich in einer Richtung erstreckenden Über­ einstimmungs-Erkennungsleitungen (23-1 bis 23-4) aufweist,
eine Mehrzahl von sich in einer die Richtung der Übereinstim­ mungs-Erkennungsleitungen (23-1 bis 23-4) kreuzenden Richtung erstreckenden Dateneingangsleitungen (X0-X11, -) auf­ weist, zum Empfangen betreffender, dem ersten Adreß-Signal entsprechender Bits,
eine Mehrzahl von an betreffenden Kreuzungspunkten zwischen den Übereinstimmungs-Erkennungsleitungen (23-1 bis 23-4) und den Dateneingangsleitungen (X0-X11, -) angeordneten Asso­ ziativspeichern (CAM11-CAM124) umfaßt, von denen eine Zeile mit einer einzelnen Übereinstimmungs-Erkennungsleitung verbun­ den ist und eine Adresse von im SRAM-Zellenfeld (310) gespei­ cherten Daten speichert, und
eine Mehrzahl von sich in einer Richtung erstreckenden CAM- Wortleitungen (CWL1-CWL4) aufweist, wobei die Assoziativspei­ cher (CAM11-CAM124) auf jeder betreffenden Zeile mit einer entsprechenden CAM-Wortleitung (CWL1-CWL4) verbunden sind,
die Assoziativspeicher (CAM11-CAM124) in den Zeilen und Spal­ ten des SRAM-Zellenfeldes (310) entsprechenden Zeilen und Spalten angeordnet sind und
das Übereinstimmungs/Nichtübereinstimmungssignal auf die Über­ einstimmungs-Erkennungsleitungen (23-1 bis 23-4) übertragen wird, um an die erste Vorrichtung angelegt zu werden.

5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Spei­ cher/Erkennungsvorrichtung (320; 340) für jeden Block (18) im SRAM-Zellenfeld (310) vorgesehen ist, zum Erkennen einer Über­ einstimmung/Nichtübereinstimmung von Adressen in bezug auf je­ den Block (18) im SRAM-Zellenfeld (300).

6. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Spei­ cher/Erkennungsvorrichtung (320; 340) eine Vorrichtung (22) enthält, die auf ein Potential des zweiten Adreß-Signals und ein Potential auf der eine Zeile im SRAM-Zellenfeld (310) verbindenden Signalleitung reagiert, zum Übertragen des Nichtübereinstimmungs-Erkennungssignals auf die zweite Vor­ richtung (350, 360, 380, 20).

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das DRAM-Zellenfeld (300) n Spalten (31, 32, 33, 34) für jede Spalte (40) im SRAM-Zellen­ feld (310) aufweist, wobei das SRAM-Zellenfeld (310) in n-Zei­ len angeordnete SRAM-Zellen aufweist und n eine ganze Zahl ist.

8. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch ge­ kennzeichnet, daß die zweite Vorrichtung (350, 360, 380, 20) eine Einrichtung (380, 390, 330, 17) aufweist, di-e auf das Nichtübereinstimmungs-Erkennungssignal reagiert und eine der n- Zeilen im DRAM-Zellenfeldblock (300′) mit einer entsprechenden Spalte im SRAM-Zellenfeldblock (18) verbindet.

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die zweite Vorrichtung (350, 360, 380, 20)
eine auf das von außen angelegte zweite Adreß-Signal reagie­ rende Vorrichtung (395) aufweist, die ein erstes Spaltenerken­ nungssignal zum Auswählen einer Spalte im SRAM-Zellenfeld (310) erzeugt, und
eine auf das Nichtübereinstimmungs-Erkennungssignal der Spei­ cher/Erkennungsvorrichtung (320; 340) reagierende Vorrichtung (410, 350, 360, 29, 17) aufweist, die zeitweilig das extern angelegte erste Adreß-Signal ignoriert und auf das erste Spaltenauswahlsignal reagiert, zum
Auslesen einer Adresse, die der durch das erste Spaltenaus­ wahlsignal bezeichneten SRAM-Zellenfeldspalte (18) entspricht, aus der Speicher/Erkennungsvorrichtung (320; 340),
Auswählen einer entsprechenden Speicherzelle im DRAM-Zellen­ feld (300) als Reaktion auf eine so ausgelesene Adresse,
Lesen von Speicherzellendaten aus einer bezeichneten Spalte im SRAM-Zellenfeld (310) als Reaktion auf das erste Spaltenaus­ wahlsignal und zum
Schreiben der aus der SRAM-Zelle ausgelesenen Daten in die entsprechende ausgewählte dynamische Speicherzelle über die Transfervorrichtung (330; 17).

10. Halbleiterspeichervorrichtung mit
einem DRAM-Zellenfeld (300), das eine Mehrzahl von in einer Matrix von Zeilen und Spalten angeordneten Speicherzellen vom dynamischen Typ (DMC) umfaßt und in eine Mehrzahl von Blöcken (300′) eingeteilt ist, die jeweils eine Spaltengruppe aufwei­ sen, wobei das DRAM-Zellenfeld (300) eine Mehrzahl von Wort­ leitungen (WL), die jeweils in einer Zeile verbundene Speicherzellen vom dynamischen Typ aufweisen, und eine Mehr­ zahl von DRAM-Bitleitungen (BL, BL), die jeweils in einer Spalte verbundene Speicherzellen vom dynamischen Typ aufwei­ sen, umfaßt,
einem SRAM-Zellenfeld (310), das eine Mehrzahl von in einer Matrix von Zeilen und Spalten angeordneten Speicherzellen vom statischen Typ (SMC) umfaßt und in eine Mehrzahl von den Blöc­ ken (300′) des DRAM-Zellenfeldes (300) entsprechende Mehrzahl von Blöcken (18) eingeteilt ist, wobei die Blöcke im SRAM-Zel­ lenfeld (310) jeweils eine Mehrzahl von SRAM-Wortleitungen (SWL), die jeweils in einer Zeile im Block (18) verbundene Speicherzellen vom statischen Typ aufweisen, und eine Mehrzahl von SRAM-Bitleitungen (40), die jeweils in einer Spalte ver­ bundene Speicherzellen vom statischen Typ aufweisen, umfaßt,
einem CAM-Zellenfeld (320), das eine Mehrzahl von in einer Ma­ trix aus Zeilen und Spalten angeordneten Assoziativspeichern (CMC) umfaßt und eine Mehrzahl von den Blöcken (18) des SRAM- Zellenfeldes (310) entsprechenden Blöcken aufweist,
wobei jeder der CAM-Zellenfeldblöcke
eine Mehrzahl von CAM-Wortleitungen (CWL) aufweist, die je­ weils in einer Zeile in den Blöcken verbundene Assoziativ­ speicherzellen aufweisen,
eine Mehrzahl von Dateneingangsleitungen (X0-X11, -) auf­ weist, die jeweils in einer Spalte verbundene Assoziativ­ speicherzellen aufweisen, und
eine Mehrzahl von lokalen Übereinstimmungsleitungen aufweist, die jeweils in einer Zeile in den Blöcken verbundene Assozia­ tivspeicherzellen aufweisen,
einer Mehrzahl von Treibervorrichtungen (29), die jeweils zwi­ schen jedem betreffenden SRAM-Zellenblock (18) und jedem be­ treffenden CAM-Zellenfeldblock angeordnet sind und die eine SRAM-Wortleitung (SWL) im zugeordneten Block direkt ansteuern, damit die SRAM-Wortleitung (SWL) ein einen ausgewählten Zu­ stand versetzt wird, als Reaktion auf ein Potentialsignal auf der lokalen Übereinstimmungsleitung im zugeordneten Block,
einer Mehrzahl von den betreffenden SRAM-Zellenfeldblöcken (18) zugeordneten Cache-Hit/Miss-Signalerzeugungsvorrichtungen (22) zum Erzeugen eines einen Cache-Hit/Miss anzeigenden Si­ gnals als Reaktion auf ein Potentialsignal auf der SRAM-Wort­ leitung (SWL) in jedem betreffenden zugeordneten Block,
einer auf ein extern angelegtes erstes Adreß-Signal reagie­ renden Vorrichtung (340) zum Erzeugen eines ersten internen Adreß-Signals, die eine Zeile im DRAM-Zellenfeld (300) be­ zeichnet und zumindest einen Teil des ersten internen Adress- Signals an den CAM-Zellenfeldblock als Wiedergewinnungsdaten anlegt,
einer auf ein extern angelegtes zweites Adreß-Signal reagie­ renden Vorrichtung (390) zum Erzeugen eines Blockauswahlsi­ gnals,
einer auf das Blockauswahlsignal reagierenden Vorrichtung (22) zum Aktivieren eines entsprechenden CAM-Zellenfeldblocks,
einer auf das zweite Adreß-Signal reagierenden Vorrichtung (380) zum Erzeugen eines Signals für das Auswählen einer Spalte im DRAM-Zellenfeld (300) und im SRAM-Zellenfeld (310),
einer auf das Cache-Hit-Anzeigesignal und das Spaltenauswahl­ signal reagierenden Vorrichtung (Tr1, Tr2, 19, 420) zum Ver­ binden der ausgewählten Spalte im SRAM-Zellenfeld (310) mit einer außerhalb der Halbleiterspeichervorrichtung vorgesehenen Beschaltung und
einer auf das Cache-Miss-Anzeigesignal, das Spaltenauswahlsi­ gnal und das erste Adreß-Signal reagierenden Vorrichtung (350, 360, 380, 395, 420) zum Verbinden einer Speicherzelle in der ausgewählten Zeile und Spalte im DRAM-Zellenfeld mit einer außerhalb der Halbleiterspeichervorrichtung vorgesehenen Be­ schaltung über eine zugeordnete Spalte im SRAM-Zellenfeld (310).

11. Verfahren zum Betreiben einer Halbleiterspeichervorrich­ tung mit einem DRAM-Zellenfeld (300), das eine in einer Matrix aus Zeilen und Spalten angeordnete Mehrzahl von Speicherzellen vom dynamischen Typ (DMC) umfaßt,
einem SRAM-Zellenfeld (310), das eine in einer Matrix aus Zei­ len und Spalten angeordnete Mehrzahl von Speicherzellen vom statischen Typ (SMC) umfaßt, und
einem CAM-Zellenfeld (320), das eine in einer Matrix aus Zei­ len und Spalten angeordnete Mehrzahl von Assoziativspeicher­ zellen (CMC) umfaßt, die alle auf einem einzelnen Halbleiter­ chip (500) gebildet sind, und die Schritte umfaßt,
Erzeugen eines ersten internen Adreß-Signals als Reaktion auf ein von außen angelegtes erstes Adreß-Signal und Anlegen min­ destens eines Teils des ersten internen Adreß-Signals an das CAM-Zellenfeld (320) als Wiedergewinnungsdaten,
direktes Ansteuern einer entsprechenden Zeile im SRAM-Zellen­ feld (310) zum Versetzten der Zeile in einen ausgewählten Zu­ stand als Reaktion auf ein Potentialsignal auf einer Zeile im CAM-Zellenfeld (320), für die eine Übereinstimmung gefunden wurde,
Erzeugen eines zweiten internen Adreß-Signals zum Auswählen einer Spalte im DRAM-Zellenfeld (300) und im SRAM-Zellenfeld (310) als Reaktion auf ein von außen angelegtes zweites Adreß-Signal,
Erzeugen eines einen Cache-Hit/Miss anzeigenden Signals als Reaktion auf Potentialsignale auf den Zeilen des SRAM-Zellen­ feldes (310) und
Verbinden einer entsprechenden Spalte im SRAM-Zellenfeld (310) mit einer außerhalb der Halbleiterspeichervorrichtung vorgese­ henen Beschaltung als Reaktion auf ein erzeugtes Cache-Hit-An­ zeigesignal und das zweite interne Adreß-Signal.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt zum Erzeugen des zweiten internen Adress-Signals parallel zur Wiedergewinnungsoperation im CAM-Zellenfeld (310) durchgeführt wird.

13. Verfahren nach Anspruch 11 oder 12, gekennzeichnet durch die weiteren Schritte
Auswählen einer Zeile und einer Spalte im DRAM-Zellenfeld (300),
Auswählen einer Spalte im SRAM-Zellenfeld (310) und
Verbinden einer Speicherzelle an einem Kreuzungspunkt zwischen der ausgewählten Zeile und Spalte im DRAM-Zellenfeld (300) mit einer außerhalb der Halbleiterspeichervorrichtung vorgesehenen Beschaltung über die ausgewählte Spalte im SRAM-Zellenfeld (310) als Reaktion auf erste und zweite interne Adreß-Signale und das Cache Hit/Miss Anzeigesignal.

14. Verfahren nach einem der Ansprüche 11 bis 13, gekennzeich­ net durch die weiteren Schritte
Erzeugen eines dritten internen Adreß-Signals zum Auswählen einer Zeile im SRAM-Zellenfeld (310) als Reaktion auf das zweite Adreß-Signal,
Erzeugen eines Signals zum Auswählen einer Zeile im CAM-Zel­ lenfeld (320) als Reaktion auf das Cache-Hit/Miss-Anzeigesi­ gnal und das zweite Adreß-Signal,
Auslesen von Inhalten der ausgewählten Zeile im CAM-Zellenfeld (320) als Reaktion auf das Cache-Hit/Miss-Anzeigesignal und das CAM-Zellenfeld-Zeilenauswahlsignal,
Auswählen einer Zeile im DRAM-Zellenfeld (300) als Reaktion auf den ausgelesenen Inhalt des CAM-Zellenfeldes (320) und
Einschreiben des Inhalts der ausgewählten Zeile im CAM-Zellen­ feld (320) in Speicherzellen in der ausgewählten Zeile des DRAM-Zellenfeldes (300) als Reaktion auf das dritte interne Adreß-Signal.

15. Verfahren nach einem der Ansprüche 11 bis 14, dadurch ge­ kennzeichnet, daß
das DRAM-Zellenfeld, das SRAM-Zellenfeld und das CAM-Zellen­ feld jeweils eine Mehrzahl von Blöcken aufweisen, die Blöcke in einem Feld sich in einer Eins-zu-eins-Beziehung mit den Blöcken in den anderen Feldern befinden und das Verfahren die Schritte
Erzeugen eines Signals zum Auswählen eines Blocks als Reaktion auf das zweite Adreß-Signal und
Ausführen aller erwähnten Schritte für den durch das Blockaus­ wahlsignal ausgewählten Block
umfaßt.