DE4114359C2

DE4114359C2 - Halbleiterspeichereinrichtung und Verfahren zu deren Herstellung

Info

Publication number: DE4114359C2
Application number: DE4114359A
Authority: DE
Inventors: Yoshinori Okumura; Tomonori Okudaira; Hideaki Arima
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-05-02
Filing date: 1991-05-02
Publication date: 1994-11-10
Anticipated expiration: 2011-05-03
Also published as: ITMI911174A0; IT1248596B; DE4114359A1; ITMI911174A1; US5404042A; JPH04212453A; JP2523409B2

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter speichereinrichtung und auf ein Verfahren zu deren Herstel lung.

Fig. 12 ist ein Blockschaltbild des Aufbaus eines DRAM. Der schematische Aufbau des DRAM wird im folgenden unter Bezug nahme auf Fig. 12 beschrieben. Der DRAM enthält im allgemei nen einen Speicherzellenanordnungsabschnitt, der als Spei chergebiet zum Speichern einer großen Menge von Informationen dient, und einen peripheren Schaltungsabschnitt, der für ex terne Eingaben/Ausgaben erforderlich ist.

Der Speicherzellenanordnungsabschnitt enthält einen Speicher zellenabschnitt 51 zum Speichern der Datensignale der Spei cherinformation, einen Reihendecoder 53 und einen Spaltende coder 54 zum Bestimmen einer Speicherzelle, die eine Ein heitsspeicherschaltung bilden, und einen Lese-Auffrisch-Ver stärker 55 zum Verstärken eines in der bestimmten Speicher zelle gespeicherten Signals zum Auslesen des verstärkten Si gnals.

Der periphere Schaltungsabschnitt enthält einen Reihen- und Spaltenadreßpuffer 52 zur Aufnahme eines extern angelegten Adreßsignals zur Auswahl von Speicherzellen, einen Datenein gabepuffer 56 und einen Datenausgabepuffer 57, die zur Daten ein-/-ausgabe verwendet werden, einen Taktgenerator 58 zur Erzeugung eines Taktsignals und ähnliches. Fig. 13 ist ein Querschnitts-Strukturdiagramm, das schematisch die Wannen struktur des DRAM zeigt. Eine Mehrzahl von p-Wannengebieten P₁ und P₂ und eine Mehrzahl von n-Wannengebieten N₁ und N₂ sind in einem p-Siliziumsubstrat 1 gebildet. Im Speicherzel lenanordnungsabschnitt sind beispielweise nMOS-Schalttransi storen von Speicherzellen oder ähnliches hauptsächlich im p- Wannengebiet p₁ und pMOS-Transistoren der Leseverstärker oder ähnliches im n-Wannengebiet N₁ gebildet. Im peripheren Schal tungsabschnitt sind ähnlich nMOS-Transistoren, die verschie dene Schaltungen bilden, im p-Wannengebiet P₂ und pMOS-Tran sistoren im n-Wannengebiet N₂ gebildet. p-Wannengebiete P₁ und P₂ sind mit ihrem Potential auf Massepotential V_SS gehal ten, und n-Wannengebiete N₁ und N₂ sind mit ihrem Potential auf dem Versorgungspotential V_cc gehalten.

Der oben beschriebene Wannenaufbau, der auf einem vorgegebe nen Potential gehalten wird, weist das Problem auf, daß ein sogenanntes Unterschießen (Unterschwingen) des Eingangssi gnals am Eingangsanschluß vorkommt. Fig. 14 ist eine Darstel lung, die die zeitliche Änderung des Signalpotentials eines Eingangssignales Vin von einem Eingangsanschluß zeigt, der mit dem p-Wannengebiet P₂ der Fig. 13 verbunden ist. Fig. 13 und 14 zeigen, daß, wenn der logische Pegel des Eingangssi gnales Vin vom Eingangsanschluß sich von einem logischen ho hen Pegel auf 0-Pegel ändert, der Fall eintritt, daß es ein sogenanntes Unterschießen im Potential des Eingangssignales gibt, welches kurzzeitig auf ein negatives Potential unter halb des 0-Pegels abfällt. Da das p-Wannengebiet P₂ auf einem Wannenpotential von V_SS (= 0) gehalten wird, wird, wenn das Eingangspotential einen negativen Wert annimmt, eine große Zahl von Elektronen kurzzeitig vom Eingangsanschluß in das Siliziumsubstrat 1 injiziert. Die in das Substrat injizierten Elektronen fließen beispielsweise in das benachbarte p-Wan nengebiet P₁ und weiter über ein Source-Drain-Gebiet 11, das im p-Wannengebiet P₁ gebildet ist, in den Kondensator 12 der Speicherzelle. Damit verändert sich der Pegel vom logisch ho hen Pegel eines im Kondensator 12 gespeicherten Signals auf logisch niedrigen Pegel, wodurch der gespeicherte Wert zer stört wird.

Dieses Unterschießen kommt nicht nur am Eingangsanschluß, sondern auch an internen Eingangsanschlüssen einer peripheren Schaltung oder eines Decoders und eines Leseverstärkers vor.

Um solches Unterschießen zu vermeiden, wird beispielsweise ein Verfahren vorgeschlagen, bei dem das Potential eines p- Wannengebietes auf ein negatives Potential V_BB gesetzt wird, das für das Unterschießen mehr Spielraum im Vergleich zum Po tential V_SS bietet. Ein solcher Zustand, daß das Potential des p-Wannengebietes auf ein negatives Potential gesetzt ist, ist in Fig. 15 gezeigt. Fig. 15 ist eine Querschnittsdarstel lung des Aufbaus einer Halbleiterspeichereinrichtung nach Fig. 13. Sowohl das p-Wannengebiet P₁ des Speicherzellenan ordnungsabschnittes als auch das p-Wannengebiet P₂ des peri pheren Schaltungsabschnittes sind auf negativem Potential V_BB gehalten. Das Halten der p-Wannengebiete P₁ und P₂ auf nega tivem Potential V_BB kann das Injizieren von Elektronen vom Eingangsanschluß auch dann verhindern, wenn ein Unterschießen vom Eingangsanschluß her vorkommt, und es kann damit auch die Zerstörung von Daten in den Speicherzellen oder ähnliches verhindern. Bei diesem Verfahren gibt es jedoch das Problem, daß die Charakteristiken eines nMOS-Transistors, der in einem auf negatives Potential V_BB gesetzten Wannenbereich gebildet ist, verschlechtert werden. Das heißt, wenn die Gatelänge ei nes MOS-Transistors, der in diesem auf negatives Potential V_BB gesetzten Wannenbereich gebildet ist, verringert wird, wird die Abnahme der Schwellspannung, die von der Gatelänge abhängt, signifikant gegenüber dem Fall, bei dem das Wannen potential auf V_SS gesetzt ist. Auch die Abnahme der Durch bruchsspannung zwischen Source und Drain wird signifikant. Dementsprechend werden mit zunehmender Speicherkapazität und kleineren Strukturabmessungen des DRAM die Charakteristiken der MOS-Transistoren signifikant verschlechtert. Daher ist es problematisch, das Potential des p-Wannengebietes auf negati ves Potential V_BB zu setzen.

Zur Lösung der genannten Probleme werden in EP 02 98 421 A2 sowie in der nachveröffentlichten DE 41 21 292 A1 Mehrfach-Wannenstrukturen beschrieben, bei denen unterschiedlich dotierte Wannen in einem Halbleitersubstrat in einem Speicherzellenanordnungsgebiet und einem peripheren Schaltungsgebiet die Speicherzellenabschnitte einerseits und andere Schaltungsabschnitte als die Speicherzellenanordnung andererseits tragen.

Aus EP 02 98 421 A2 ist insbesondere eine Halbleiterspeicherein richtung mit einem p- oder alternativ n-Halbleitersubstrat mit einem Speicherzellenanordnungsgebiet, in dem eine Mehrzahl von Speicher zellen und ein mit den Speicherzellen verbundener und den Zugriffs betrieb zum Schreiben/Auslesen der Speicherinformation durchführen der Schaltungsabschnitt gebildet ist, und einem peripheren Schal tungsgebiet, in dem andere Schaltungsabschnitte als die Speicher zellenanordnung gebildet sind, einem im Halbleitersubstrat im peripheren Schaltungsgebiet gebildeten ersten p- oder alternativ n- Wannengebiet, einem im Halbleitersubstrat im peripheren Schaltungs gebiet gebildeten ersten n- oder alternativ p-Wannengebiet, einem im Halbleitersubstrat im Speicherzellenanordnungsgebiet gebildeten zweiten p- oder alternativ n-Wannengebiet, einem im Halbleiter substrat im Speicherzellenanordnungsgebiet gebildeten zweiten n- oder alternativ p-Wannengebiet und einem die Wanne, in der der Speicherzellenabschnitt gelegen ist, umgebenden weiteren n- oder alternativ p-Wannengebiet bekannt.

Die zuletzt beschriebene Anordnung erfordert die Bildung einer zusätzlichen Wanne ausschließlich für das Speicherzellenfeld selbst unter Ausklammerung der dem Zugriff dienenden Elemente und ist daher - schon allein aufgrund von Maskenausrichtungsproblemen - relativ herstellungsaufwendig.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichereinrichtung zu schaffen, bei der die Injektion von Elektronen in kritische Bauelementbereiche infolge eines sog. Unterschießens der Signalspannung verhindert wird und die unkompliziert herstellbar ist. Weiter soll ein Verfahren zur Herstellung einer solchen Halbleiterspeichereinrichtung angegeben werden.

Eine Halbleiterspeichereinrichtung entsprechend der vorlie genden Erfindung weist die Merkmale des Patentanspruchs 1 oder 2 auf.

Das erfindungsgemäße Verfahren weist die Merkmale des Patentanspruchs 3 auf.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1A und 1B Querschnittsdarstellungen, die den Wannen aufbau eines DRAM bzw. eine Draufsicht auf diesen Aufbau zeigen;

Fig. 2 eine Querschnittsdarstellung, die genauer den Wannenaufbau des DRAM nach Fig. 1A zeigt;

Fig. 3A bis 3I Querschnittsdarstellungen, die die Herstel lungsschritte für den Wannenaufbau des DRAM nach Fig. 2 zeigen;

Fig. 4 eine Darstellung, die das Störstellenprofil eines n-Wannengebietes N₃ in dem in Fig. 3D gezeigten Schritt zeigt;

Fig. 5 eine Darstellung, die das Störstellenprofil von n-Wannengebieten N₁ und N₂ in dem in Fig. 3H gezeigten Schritt zeigt;

Fig. 6 eine Darstellung, die das Störstellenprofil eines p-Wannengebietes P₁ in dem in Fig. 3I gezeigten Schritt zeigt,

Fig. 7 eine Darstellung, die das Störstellenprofil eines p-Wannengebietes P₂ zeigt;

Fig. 8A und 8B eine Querschnittsdarstellung, die einen Wannenaufbau nach einer ersten Ausfüh rungsform zeigt, bzw. eine Draufsicht auf diesen;

Fig. 9 eine Darstellung, die das Störstellenprofil eines p-Wannengebietes N₁ nach Fig. 8A zeigt;

Fig. 10A und 10B eine Querschnittsdarstellung, die einen Wannenaufbau nach einer zweiten Ausfüh rungsform zeigt bzw. eine Draufsicht auf diesen;

Fig. 11A und 11B eine Querschnittsdarstellung, die einen der Fig. 1 ähnlichen Wannenaufbau zeigt, bzw. eine Draufsicht dar auf;

Fig. 12 ein Blockschaltbild, das den allgemeinen Aufbau eines DRAM zeigt;

Fig. 13 eine Querschnittsdarstellung, die schema tisch den Wannenaufbau eines herkömmlichen DRAM zeigt;

Fig. 14 eine Darstellung, die die Veränderung des Eingangspotentials an einem Eingangsan schluß zur Illustration des Unterschießens zeigt; und

Fig. 15 eine Querschnittsdarstellung des Wannenauf baus eines anderen Beispiels eines herkömm lichen DRAM.

Zum besseren Verständnis der Ausführungsformen der Erfin dung wird zunächst eine bekannte Wannenanordnung und deren Herstellung beschrieben.

Die Fig. 1A und 1B verdeutlichen schematisch ein p-Wannengebiet P₁ und ein n-Wannengebiet N₁, die in einem Speicherzellenan ordnungsabschnitt enthalten sind, und ein p-Wannengebiet P₂ und n-Wannengebiet N₂, die in einem peripheren Schaltungsab schnitt enthalten sind. Im Speicherzellenanordnungsabschnitt sind Speicherzellen oder ähnliches, die nMOS-Transistoren enthalten, im p-Wannengebiet P₁ gebildet und pMOS-Transisto ren oder ähnliches, die Leseverstärker oder ähnliches bilden, sind im n-Wannengebiet N₁ gebildet. Im peripheren Schaltungs abschnitt sind ähnliche Schaltungen, die nMOS-Transistoren oder ähnliches enthalten, im p-Wannengebiet P₂ gebildet, und Schaltungen, die pMOS-Transistoren enthalten, sind im n-Wan nengebiet N₂ aufgebaut. Das p-Wannengebiet P₁ im Speicherzel lenanordnungsabschnitt ist mit einem negativen Potential V_BB (= -1,5 V) oder einem Massepotential V_SS (= 0 V) verbunden. Das Potential des n-Wannengebietes N₁ ist auf dem Versor gungspotential V_CC (= +3,3 V) gehalten. Der Umfang des p- Wannengebietes P₁ wird vom n-Wannengebiet N₃ umschlossen. Dieses n-Wannengebiet N₃ ist mit dem Versorgungspotential V_CC verbunden. Das Potential des p-Wannengebietes P₂ im periphe ren Schaltungsabschnitt ist auf Massepotential V_SS (= 0 V) gehalten, und das Potential des Wannengebietes N₂ ist auf Versorgungspotential V_CC (= +3,3 V) gehalten. In diesem Zustand ist das p-Siliziumsubstrat 1 auf Massepotential V_SS gehalten. Es gibt auch den Fall, daß ein positives Potential, das durch Spannungsabsenkung des Versorgungspotentials V_CC unter Nutzung einer internen Spannungsabsenkungsschaltung erhalten wird, an die n-Wannengebiete N₁ und N₃ unter Ent wurfsgesichtspunkten mit Blick auf den Leistungsverbrauch und die Zuverlässigkeit in bezug auf heiße Ladungsträger, Drain- Lecken und ähnliches angelegt wird. Es gibt weiter den Fall, daß unterschiedliche Versorgungspotentiale V_CC an die n- Wannengebiete N₁ und N₃ angelegt werden. Beispielsweise wird das n-Wannengebiet N₃ mit dem externen Versorgungspotential V_CC (= +3,3 V) verbunden und das n Wannengebiet N₁ wird mit einem internen Versorgungspotential V_CC (= +2,5 V) verbunden.

Im vorliegenden Falle, daß das n-Wannengebiet N₃ das p-Wan nengebiet P₁, in dem die Speicherzellen des Speicherzellen anordungsabschnittes gebildet sind, umgibt, wird die Injek tion von Elektronen in das p-Wannengebiet P₁ und auch die Zerstörung von Speicherdaten in den Speicherzellen auch dann verhindert, wenn am Eingangsanschluß ein Unterschießen vor kommt.

Fig. 2 zeigt den Wannenaufbau der Fig. 1A detaillierter. Feldoxidschichten 2 zur Elementisolation sind auf einander benachbarten Oberflächen entsprechender Wannengebiete gebil det. Verschiedene Schaltungen wie Speicherzellen, Lesever stärker, Decoder oder Puffer sind auf den jeweiligen Ober flächen der Wannengebiete, die durch die Feldoxidschichten 2 umgeben sind, gebildet. Diese Wannengebiete P₁, P₂, N₁ und N₂ sind grundsätzlich gezeigt. Mikrostrukturen zur Elementiso lation, aktive Gebiete oder Wannengebiete sind in den jewei ligen Oberflächengebieten gebildet.

Fig. 11 zeigt einen der Fig. 1 sehr ähnlichen bekannten Aufbau, bei dem der p-Wannenbereich P₂ im peripheren Schaltungsabschnitt vom n-Wannengebiet N₃ umschlossen ist.

Im folgenden wird eine Beschreibung der Herstellungsschritte des Wannenaufbaus des in Fig. 2 gezeigten DRAM gegeben.

Zuerst werden, wie Fig. 3A zeigt, eine Oxidschicht 3 und eine Nitridschicht 4 auf einer Oberfläche eines p-Siliziumsub strates 1 gebildet.

Dann wird, wie in Fig. 3B gezeigt, auf die Oberfläche der Nitridschicht 4 ein Resist 5 aufgebracht, und dann werden ein Resistmuster 5 und ein Nitridschichtmuster 4 zur Nutzung von Lithographie und eines Ätzprozesses gebildet. Zu diesem Zeit punkt ist der freigelegte Bereich der Oberfläche der darun terliegenden Oxidschicht 3 das periphere Schaltungsgebiet 8.

Nach Fig. 3C wird, nachdem das Resistmuster entfernt ist, eine thermische Oxidation unter Nutzung der Nitridschicht 4 als oxidationsbeständige Maske ausgeführt. Damit wird eine thermische Oxidationsschicht 8 im peripheren Schaltungsgebiet auf der Oberfläche des p-Siliziumsubstrates 1 gebildet. Nach dem die Nitridschicht 4 entfernt wurde, werden Phosphorionen 7 in das Speicherzellenanordnungsgebiet des Siliziumsub strates 1 mit einer Dosis von 10¹²-10¹³ cm^-2 unter Nutzung der thermischen Oxidationsschicht 8 als Maske implantiert.

Dann wird, wie in Fig. 3D gezeigt, ein thermischer Diffusi onsschritt bei einer Temperatur von 1100 bis 1200°C für meh rere Stunden ausgeführt, wodurch ein n-Wannengebiet N₃ gebil det wird. Ein Verunreinigungsprofil eines n-Wannengebietes N₃, das durch thermische Diffusion gebildet wurde, wird in Fig. 4 gezeigt. Fig. 4 ist ein Konzentrationsverteilungsdia gramm, in dem die Abszisse den Abstand von der Oberfläche des p-Siliziumsubstrates 1 und die Ordinate die Phosphorkonzen tration angeben. Das n-Wannengebiet N₃, das durch thermische Diffusion gebildet wurde, hat ein Störstellenprofil, das einen zunehmenden Abfall mit der Tiefe im Substrat zeigt.

Dann werden, wie Fig. 3E zeigt, nach Entfernen der thermi schen Oxidationsschicht 8 und der darunterliegenden Oxid schicht 3, die auf der Oberfläche des n-Wannengebietes N₃ ge bildet sind, wieder eine Oxidschicht 3 und eine Nitridschicht 4 über die gesamte Oberfläche des Siliziumsubstrates 1 gebil det.

Ein Resistmuster 5 mit Öffnungen in einem Gebiet, das ein Elementisolationsgebiet sein soll, und eine Nitridschicht 4 werden unter Nutzung eines Lithographieprozesses und eines Ätzprozesses gebildet, wie in Fig. 3F gezeigt.

Wie in Fig. 3G gezeigt, wird nach Entfernen des Resistmusters 5 unter Nutzung der Nitridschicht 4 als Maske ein thermischer Oxidationsschritt ausgeführt, wodurch eine Feldoxidschicht 2 mit großer Dicke im Isolationsgebiet auf der Oberfläche des Siliziumsubstrates gebildet wird. Die Nitridschicht 4 wird danach entfernt.

Wie Fig. 3H zeigt, wird nach Aufbringen eines Resists 5 auf die Oberfläche des Siliziumsubstrates 1 ein Resistmuster 5 mit Öffnungen nur in Gebieten, wo n-Wannengebiete gebildet werden sollen, durch Mustern gebildet. Danach werden Verun reinigungsionen 8 in die Oberfläche des Siliziumsubstrates 1 unter Nutzung des Resistmusters 5 als Maske in mehreren Io nenimplantationsschritten implantiert, um ein n-Wannengebiet N₁ im Speicherzellenanordnungsabschnitt und ein n-Wannenge biet N₂ im peripheren Schaltungsabschnitt zu bilden. Fig. 5 ist ein Störstellenprofildiagramm der n-Wannengebiete N₁ und N₂, die durch die Ionenimplantationsschritte gebildet wurden. In Fig. 5 gibt die Abszisse den Abstand von der Oberfläche des Siliziumsubstrates 1 (die Tiefe) und die Ordinate die Phosphorkonzentration an. Ein Wannenaufbau mit einem solchen Störstellenprofil wird als retrograde Wanne bezeichnet. Die Ionenimplantationsschritte zur Bildung dieser Wanne werden im folgenden unter Bezugnahme auf das Konzentrationsverteilungs diagramm der Fig. 5 beschrieben. In einem ersten Ionenimplan tationsschritt werden mit einer Implantationsenergie von 1 bis 1,5 MeV und einer Dosis von 1,0×10¹³ bis 1,0× 10¹⁴ cm^-2 Phosphorionen implantiert, um das erste Peak A der Fig. 5 zu bilden. Eine zweite Phosphorionenimplantation wird mit einer Implantationsenergie von 350 bis 500 keV und einer Dosis von 2,0 bis 8,0×10¹² cm² durchgeführt, um das zweite Peak B zu bilden. Eine dritte Phosphorionenimplantation wird mit einer Implantationsenergie von 120 bis 200 keV und mit einer Dosis von 2,0 bis 8,0×10¹² cm^-2 durchgeführt, um das dritte Peak C zu bilden. Weiterhin werden Borionen als Gegen dosis mit einer Implantationsenergie von 20 bis 50 keV und mit einer Dosis von 1,0×10¹¹ bis 1,0×10¹³cm^-2 implan tiert, um das vierte Peak D zu bilden.

Wie in Fig. 3I gezeigt, wird nach Entfernung des Resistmu sters 5 ein Resistmuster 5 gebildet, das Öffnungen auf der Oberfläche von Gebieten, die p-Wannengebiete P₁ und P₂ werden sollen, und auf der Oberfläche des n-Wannengebietes N₃ des Speicherzellenanordnungsabschnittes hat. Dann werden Verun reinigungsionen 10 in das Siliziumsubstrat 1 unter Nutzung des Resistmusters 5 als Maske implantiert, um die p-Wannenge biete P₁ und P₂ desselben retrograden Typs wie oben beschrie ben zu bilden. Eine erste Borionenimplantation wird mit einer Implantationsenergie von 500 bis 1000 keV und mit einer Dosis von 1,0×10¹³ bis 1,0×10¹⁴ cm^-2 durchgeführt, um das erste Peak A der Fig. 6 und 7 zu bilden. Eine zweite Borionenim plantation wird mit einer Implantationsenergie von 120 bis 200 keV und mit einer Dosis von 2,0 bis 8,0×10¹² cm^-2 aus geführt, um ein zweites Peak B zu bilden. Eine dritte Bor ionenimplantation wird mit einer Implantationsenergie von 20 bis 50 keV und mit einer Dosis von 1,0×10¹¹ bis 1,0×10¹³ cm^-2 ausgeführt, um ein drittes Peak C zu bilden.

Danach wird das Resistmuster 5 entfernt. Der in Fig. 2 ge zeigte Wannenaufbau wird auf diese Weise durch die vorange henden Schritte erhalten. Wie oben beschrieben, wird das im Speicherzellenanordnungsabschnitt gebildete n-Wannengebiet N₃ durch einen thermischen Diffusionsschritt gebildet, während die anderen n-Wannengebiete N₁ und N₂ und die p-Wannengebiete P₁ und P₂ mit dem retrograden Wannenaufbau durch mehrfache Ionenimplantation gebildet werden. Bei diesem retrograden Wannenaufbau wird eine Schicht einer ersten Konzentration, die zur Verhinderung des Latch-up-Phänomens beiträgt, haupt sächlich durch die erste Ionenimplantation gebildet, eine Schicht hoher Konzentration zur Verhinderung einer Inversion wird unterhalb der Feldoxidschicht 2 durch eine zweite Ionen implantation gebildet, und eine Festlegung der Konzentration zur Verhinderung eines Durchschlags des MOS-Transistors und zum Steuern der Schwellspannung wird durch eine dritte Ionen implantation durchgeführt. Das Vorsehen eines solchen Auf baues kann den Schmalkanal (narrow channel)-Effekt von MOS- Transistoren, die in Wannengebieten erzeugt sind, unter drücken und einen Wannenaufbau liefern, der eine ausgezeich nete Steuerbarkeit der Schwellspannung gewährleistet.

Jetzt wird eine erste Ausführungsform der Erfindung beschrieben. Bei dieser Ausführungsform sind sowohl das p-Wannengebiet P₁ als auch das n-Wannengebiet N₁ im Speicherzellenanordnungsab schnitt vom n-Wannengebiet N₃ umschlossen. Das Potential des p-Wannengebietes P₁ wird auf dem negativen Potential V_BB oder dem Massepotential V_SS gehalten, und das Potential des n-Wan nengebietes N₃ wird auf dem Versorgungspotential V_CC gehal ten. Fig. 9 ist ein Störstellenprofildiagramm des n-Wannenge bietes N₁, das in diesem Speicherzellenanordnungsabschnitt enthalten ist. Dieses n-Wannengebiet N₁ weist ebenfalls den retrograden Wannenaufbau auf, der durch eine Mehrschritt- Ionenimplantation erzeugt wird. Bei dieser Aus führungsform ist das p-Wannengebiet P₁, in dem die Speicher zellen gebildet sind, vom n-Wannengebiet N₃ umschlossen, so daß das Potential des p-Wannengebietes P₁ auf einem vorgege benen negativen Potential V_BB oder dem Massepotential V_SS ge halten und es vor der Injektion von Elektronen infolge des Unterschießens geschützt wird.

Nun wird eine zweite Ausführungsform beschrieben. Bei der in den Fig. 10A und 10B gezeigten zweiten Ausführungsform ist ein mit dem Versorgungspotential V_CC verbundenes n-Wannenge biet N₃ so gebildet, daß es das p-Wannengebiet P₂ und das n- Wannengebiet N₂ im peripheren Schaltungsabschnitt umschließt. Dies führt zu dem Effekt, daß das n-Wannengebiet N₃ die in folge des Unterschießens im p-Wannengebiet P₂ im peripheren Schaltungsabschnitt auftretenden injizierten Elektronen ein fängt, so daß der Elektronenfluß in das Siliziumsubstrat ver hindert wird, und es hat weiter den Effekt, daß das Potential des p-Wannengebietes P₂ auf dem Massepotential V_SS und das Potential des p-Wannengebietes P₁ des Speicherzellenanord nungsabschnittes auf negativem Potential V_BB oder dem Masse potential V_SS gehalten ist.

Als eine weitere Abwandlung der zweiten Ausführungsform sei ein Beispiel erwähnt, bei dem das p-Wannengebiet P₂ und das n-Wannengebiet N₂ im peripheren Schaltungsabschnitt einen Wannenaufbau vom Diffusionstyp haben. Dieser Wannenaufbau vom thermischen Diffusionstyp hat den Vorteil, daß ausgezeichnete Elementisolationscharakteristiken auch in Gebieten mit Isola tionsschichten unterschiedlicher Dicke geliefert werden. Der Aufbau hat jedoch den Nachteil, daß der Schmalkanal (narrow channel)-Effekt infolge der Diffusion von Verunreinigungen aus einer Kanalstopperschicht zur Elementisolation auftritt. Demzufolge kann dieser Wannenaufbau vom Diffusionstyp nur in peripheren Schaltungsabschnitten, bei denen eine relativ große Kanalbreite vorgesehen werden kann, wegen des Vorteils der ausgezeichneten Elementisolationscharakteristiken ange wendet werden.

Wie oben erwähnt, ermöglicht das Vorsehen der Doppelwannen struktur, bei der das Potential eines n-Wannengebietes, das um den Umfang von p-Wannengebieten herum gebildet ist, auf positivem Potential gehalten ist, eine Halbleiterspeicherein richtung bereitzustellen, bei der nachteilige Einflüsse wie das Unterschießen verhindert werden, wobei deren Aufbau technologisch leicht realisierbar ist.

Claims

1. Halbleiterspeichereinrichtung mit
einem p-Halbleitersubstrat (1) mit einer Hauptoberfläche und
einem Speicherzellenanordnungsgebiet, in dem eine Speicher zellenanordnung mit einem Speicherzellenabschnitt mit einer Mehrzahl von auf der Hauptoberfläche angeordneten Speicher zellen und einem mit dem Speicherzellenabschnitt verbundenen und den Zugriffsbetrieb zum Schreiben/Auslesen der Spei cherinformation durchführenden Schaltungsabschnitt gebildet ist, und einem peripheren Schaltungsgebiet, in dem andere Schaltungsabschnitte als die Speicherzellenanordnung gebildet sind,
einem im Halbleitersubstrat im peripheren Schaltungs gebiet gebildeten, mit einem Eingangsanschluß (Vin) zum Empfang eines externen Eingangssignales verbundenen und mit seinem Potential auf Massepotential gehaltenen ersten p- Wannengebiet (P₂),
einem im Halbleitersubstrat im peripheren Schaltungs gebiet gebildeten und mit seinem potential auf einem positi ven Potential gehaltenen ersten n-Wannengebiet (N₂),
einem im Halbleitersubstrat im Speicherzellenanordnungsgebiet gebildeten und mit seinem Potential auf einem negativen Po tential oder Massepotential gehaltenen zweiten p-Wannengebiet (P₁);
einem im Halbleitersubstrat im Speicherzellenanordnungsgebiet gebildeten und mit seinem Potential auf positivem Potential gehaltenen zweiten n-Wannengebiet (N₁) und
einem im Halbleitersubstrat das erste p-Wannengebiet (P₂) und das erste n-Wannengebiet (N₂) umgebend gebildeten und mit seinem Potential auf positivem Potential gehaltenen dritten n-Wannengebiet (N₃).

2. Halbleiterspeichereinrichtung mit
einem p-Halbleitersubstrat (1) mit einer Hauptoberfläche und
einem Speicherzellenanordnungsgebiet, in dem eine Speicher zellenanordnung mit einem Speicherzellenabschnitt mit einer Mehrzahl von auf der Hauptoberfläche angeordneten Speicher zellen und einem mit dem Speicherzellenabschnitt verbundenen und den Zugriffsbetrieb zum Schreiben/Auslesen der Spei cherinformation durchführenden Schaltungsabschnitt gebildet ist, und einem peripheren Schaltungsgebiet, in dem andere Schaltungsabschnitte als die Speicherzellenanordnung gebildet sind,
einem im Halbleitersubstrat im peripheren Schaltungs gebiet gebildeten, mit einem Eingangsanschluß (Vin) zum Empfang eines externen Eingangssignales verbundenen und mit seinem Potential auf Massepotential gehaltenen ersten p- Wannengebiet (P₂),
einem im Halbleitersubstrat im peripheren Schaltungs gebiet gebildeten und mit seinem Potential auf einem positi ven Potential gehaltenen ersten n-Wannengebiet (N₂),
einem im Halbleitersubstrat im Speicherzellenanordnungsgebiet gebildeten und mit seinem Potential auf einem negativen Po tential oder Massepotential gehaltenen zweiten p-Wannengebiet (P₁);
einem im Halbleitersubstrat im Speicherzellenanordnungsgebiet gebildeten und mit seinem Potential auf positivem Potential gehaltenen zweiten n-Wannengebiet (N₁) und
einem im Halbleitersubstrat das zweite p-Wannengebiet (P₁) und das zweite n-Wannen gebiet (N₁) umgebend gebildeten und mit seinem Potential auf positivem Potential gehaltenen dritten n-Wannengebiet (N₃).

3. Verfahren zur Herstellung einer Halbleiterspeichereinrich tung nach Anspruch 1 oder 2 mit den Schritten Bedecken eines vorgegebenen Gebietes der Oberfläche des Halb leitersubstrates mit einer thermischen Oxidationsschicht (8), Ionenimplantation von Verunreinigungen des n-Leitfähig keitstyps in das Halbleitersubstrat unter Nutzung der thermi schen Oxidationsschicht als Maske,
Ausführen eines thermischen Diffusionsschrittes zur Bildung des dritten n-Wannengebietes (N₃),
Entfernen der thermischen Oxidationsschicht,
Bilden eines ersten Maskenmusters (5) mit einer Öffnung in einer vorgebenen Position auf der Hauptfläche des Halbleiter substrates,
wiederholte Ionenimplantation von Verunreingungen des p- Leitfähigkeitstyps (10) in das Halbleitersubstrat unter Nut zung des ersten Maskenmusters zur Bildung der ersten und zweiten p-Wannen gebiete (P₁; P₂) mit einem vorgegebenen Störstellenprofil,
Bilden eines zweiten Maskenmusters mit einer vorgegebenen Form zur Bedeckung der Oberfläche des dritten n-Wannengebietes (N₃) und
wiederholte Ionenimplantation von Verunreinigungen des n- Leitfähigkeitstyps (9) in das Halbleitersubstrat unter Nutzung des zweiten Maskenmusters zur Bildung der ersten und zweiten n-Wan nengebiete (N₁; N₂) mit einem vorgegebenen Störstellenprofil.