DE4124904A1 - Halbleiterspeichervorrichtung, faehig nicht-periodische auffrischungsoperationen auszufuehren - Google Patents

Halbleiterspeichervorrichtung, faehig nicht-periodische auffrischungsoperationen auszufuehren

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DE4124904A1 DE4124904A DE4124904A DE4124904A1 DE 4124904 A1 DE4124904 A1 DE 4124904A1 DE 4124904 A DE4124904 A DE 4124904A DE 4124904 A DE4124904 A DE 4124904A DE 4124904 A1 DE4124904 A1 DE 4124904A1
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Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung, wie z. B. ein dynamischer Random Access Memory (DRAM) und einen pseudo-statischen RAM, mit einem einzelnen Transistor und einem einzelnen Kondensator, insbesondere auf eine Halbleiterspeichervorrichtung, welche nicht-periodische Auffrischungsoperationen ausführt.
In einer Speicherzelle, die aus einem einzelnen Transistor und einem einzelnen Kondensator besteht, bewirkt eine Entladung des Kondensators, daß die darin gespeicherte Information vernichtet und gelöscht wird. Um fortwärend Information zu speichern, ist es deshalb notwendig, die Information periodisch wieder zu schreiben, was die Auffrischungsoperation genannt wird. Die Halbleiterspeichervorrichtung, die eine Auffrischungsoperation erfordert, hat einen Speichersteuerschaltkreis, um regelmäßige Auffrischungsoperationen zu bestimmten Zeitintervallen auszuführen.
Fig. 5 ist ein Blockdiagramm des Systems einer herkömmlichen Halbleiterspeichervorrichtung, welche Auffrischungsoperationen ausführt. Die Halbleitervorrichtung nach Fig. 5 benutzt einen DRAM als Speichervorrichtung 100. Wenn die Speichervorrichtung 100 intern mit einem Auffrischungsadressengenerator 80 (refresh address generator) versehen ist, wird der Auffrischungsadressengenerator 80, der in den gestrichelten Linien gezeigt ist, nicht benötigt.
Die Auffrischungsoperationen sind regelmäßig und geschehen innerhalb eines bestimmten Zeitintervalls durch Signale, die von verschiedenen Komponenten erzeugt werden. Diese Komponenten sind z. B. eine zentrale Verarbeitungseinheit (CPU) 60, um die Speichervorrichtung 100 zu steuern, eine Adressenauswahlschaltung 70, einen Zeit- und Steuerschaltkreis 90, und einen Auffrischungsadressengenerator 80. Im allgemeinen sind die Zeitintervalle der Auffrischoperationen in einem dynamischen 1 Mega bit RAM 8 msec lang und dies wird in 512 Zyklen ausgeführt.
Wenn angenommen wird, daß 2048 Zellen mit einer Zeilenadresse verbunden sind, dann können alle Zellen eines 1 Mega Bit-Speichers, z. B. 512·2048 = 1,048,576 Bits aufgefrischt werden. Die Reichweite der Auffrischungsoperation wird bestimmt in Abhängigkeit von den Auffrischungseigenschaften der Halbleiterspeichervorrichtung und gewöhnlicherweise sind die Auffrischungseigenschaften bei Zimmertemperatur (25°C) 10-fach besser als die bei einer hohen Temperatur (83°C). Trotzdem wird die Reichweite der Auffrischoperation durch die Auffrischungseigenschaften bei hoher Temperatur bestimmt. Deshalb werden die Auffrischoperationen bei Zimmertemperatur von unnötigen Auffrischungsoperationen begleitet, mit dem unerwünschten Ergebnis, daß der Leistungsverbrauch erhöht wird, und daß die Eingabe/Ausgabe-Datenoperationen durch die Auffrischungsoperationszeit beschränkt sind.
Es ist die Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung bereitzustellen, die in Abhängigkeit von deren Temperatur nicht-periodische Auffrischoperationen ausführt.
Um diese Aufgabe zu lösen, enthält die Halbleiterspeichervorrichtung nach der vorliegenden Erfindung intern einen Auffrischungsanfragesignalgenerator (refresh request Signal generator), dessen Eingangs- und Ausgangsanschluß respektive mit einer Wortleitung der ersten Zeilenadresse des Speicherelements verbunden ist, und einen Zeitgeber und Steuerbaustein.
Weiterhin, um die oben angegebenen Aufgabe zu lösen, enthält der Auffrischungsanfragesignalgenerator nach der gegenwärtigen Erfindung: Eine Referenzspeicherzelle, die Signale einer Wortleitung einer ersten Zeilenadresse in des Speicherzellenfeldes empfängt; einen Detektor, der das Ausgangssignal der Referenzspeicherzelle empfängt; einen Vergleicher um ein Ausgangssignal des Detektors mit einer Referenzspannung zu vergleichen; und eine Ausgangsstufe, um ein Ausgangssignal des Vergleichers zu verstärken.
Die oben angegebene Aufgabe und andere Vorteile der vorliegenden Erfindung werden noch offensichtlicher, durch die detaillierte Beschreibung des bevorzugten Ausführungsbeispiels der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen.
Es zeigen:
Fig. 1 ein Systemblockdiagramm einer Halbleiterspeichervorrichtung mit einem Auffrischungsanfragesignalgenerator nach der vorliegenden Erfindung;
Fig. 2 ein Blockdiagramm, das den Aufbau des Auffrischungsanfragesignalgenerators nach der vorliegenden Erfindung zeigt;
Fig. 3 ein Ausführungsbeispiel des Auffrischungsanfragesignalgenerators nach der vorliegenden Erfindung; und
Fig. 4 ein Zeitdiagramm der Operationen des Auffrischungsanfragesignalgenerators nach der vorliegenden Erfindung,
Fig. 5 ein Systemblockdiagramm einer herkömmli­ chen Halbleiterspeichervorrichtung, fähig Auffrischungsoperationen durchzuführen.
Fig. 1 illustriert die Verbindung zwischen einem Speicherelement 100 mit einem Auffrischungsanfragesignalgenerator 100A der vorliegenden Erfindung und anderen Komponenten des Systems. Wie in Fig. 1 gezeigt, leitet die Auffrischungsanfragespeichervorrichtung 100A die innerhalb der Speichervorrichtung 100 vorgesehen ist, Signale der Auffrischungsanfragespeichervorrichtung 100A zum Speicherelementsteuerbaustein 90.
Fig. 2 ist ein Blockdiagramm, das in einer einfachen Form den Auffrischungsanfragesignalgenerator nach der vorliegenden Erfindung zeigt. Der Auffrischungsanfragesignalgenerator umfaßt eine Referenzspeicherzelle 51, einen Detektor 52, um die angesammelte Spannung, die in der Referenzspeicherzelle 51 gespeichert ist, zu detektieren; einen Vergleicher 53, um die detektierte angesammelte Spannung mit einer Referenzspannung Vref zu vergleichen, um zu entscheiden, ob ein Auffrischungsanfragesignal ausgesandt wird oder nicht; und eine Ausgangsstufe 54, um den Ausgang des Vergleichers 53 zu verstärken.
Fig. 3 veranschaulicht die Verbindung und die Beziehung zwischen dem Auffrischungsanfragesignalgenerator und der Speicherzelle. Der Auffrischungsanfragesignalgenerator 100A ist innerhalb des Speicherelements vorgesehen. Ein Ausgangssignal Φrrs des Auffrischungsanfragesignalgenerators 100A wird zum Steuerbaustein 90 weitergeleitet und in Antwort darauf leitet der Steuerbaustein 90 ein Auffrischsignal Φrfh an das Speicherelement, wodurch eine Auffrischungsoperation ausgeführt wird.
Die Referenzspeicherzelle 51 in dem Auffrischungsanfragesignalgenerator 100A beinhaltet einen NMOS-Transistor 1, einen Kondensator 2 und einen Ausgangsknotenpunkt 3. Der NMOS-Transistor 1 hat einen Gate-Anschluß zu einer Wortleitung einer ersten Zeilenadresse in dem Speicherzellenfeld 100B, und einen Drain-Anschluß mit der Spannungsversorgungsquelle verbunden. Der Kondensator 2 ist zwischen eine Zellenplattenspannung Vp und einen Speicherknotenpunkt geschaltet. Der Ausgangsknotenpunkt 3 ist gemeinsam mit einem Source-Anschluß des NMOS-Transistors 1 und dem Speicherknotenpunkt des Kondensators 2 verbunden. Eine Vielzahl von Kondensatoren und NMOS-Transistoren können wie der Kondensator 2 und der Transistor 1 in der Referenzspeicherzelle 51, parallel zwischen der Spannungsversorgungsquelle und der Zellenplattenspannung angeordnet werden.
Der Detektor 52 beinhaltet einen NMOS-Transistor 4, einen Widerstand 5 und einen Ausgangsknotenpunkt 6. Der NMOS-Transistor 4 hat einen Gate-Anschluß, der mit dem Ausgangsknotenpunkt 3 der Referenzspeicherzelle 51 verbunden ist und einen Drain-Anschluß, der mit der Spannungsversorgungsquelle Vcc verbunden ist. Ein Anschluß des Widerstandes ist mit dem Erdpotentialanschluß verbunden. Der Ausgangsknotenpunkt 6 ist gemeinsam mit dem Source-Anschluß des NMOS-Transistors 3 und dem anderen Anschluß des Widerstandes 5 verbunden.
Der Vergleicher 53 beinhaltet zwei PMOS-Transistoren 7, 8, drei NMOS-Transistoren 9, 10, 11 und einen Ausgangsknotenpunkt 12. Der erste PMOS-Transistor 7 hat einen Source-Anschluß, der mit der Spannungsversorgungsquelle Vcc verbunden ist, sowie einen Gate-Anschluß und einen Drain-Anschluß, die miteinander verbunden sind. Ein zweiter PMOS-Transistor 8 hat einen Source-Anschluß mit der Spannungsversorgungsquelle Vcc verbunden und einen Gate-Anschluß mit dem Gate-Anschluß des ersten PMOS-Transistors 7 verbunden. Ein erster NMOS-Transistor 9 besitzt einen Gate-Anschluß, der mit dem Ausgangsknotenpunkt 6 des Detektors 52 verbunden ist, und einen Drain-Anschluß, der mit dem Drain-Anschluß des ersten PMOS-Transistors 7 verbunden ist. Auch ein zweiter NMOS-Transistor 10 hat einen Gate-Abschluß, der mit dem Referenzspannungsanschluß Vref verbunden ist, während ein dritter NMOS-Transistor 11 einen Gate-Anschluß aufweist, der mit dem Referenzspannungsanschluß Vref verbunden ist, sowie einen Drain-Aßschluß, der gemeinsam mit den Source-Anschlüssen des ersten und zweiten NMOS-Transistors 9, 10 verbunden ist und einen Source-Anschluß, der mit dem Endpotentialanschluß verbunden ist. Der Ausgangsknotenpunkt 12 ist gemeinsam mit den Drain-Anschlüssen des zweiten PMOS- und des zweiten NMOS-Transistors 8, 10 verbunden.
Die Ausgangsstufe 54 beinhaltet einen PMOS-Transistor 13, einen NMOS-Transistor 14 und einen Ausgangsknotenpunkt 15. Der PMOS-Transistor 13 weist einen Source-Anschluß, der mit der Spannungsversorgung Vcc verbunden ist, und einen Gate-Anschluß, der mit dem Ausgangsknotenpunkt 12 des Vergleichers 53 verbunden ist, auf. Der NMOS-Transistor 14 besitzt einen Source-Anschluß, der mit dem Endpotentialanschluß verbunden ist und einen Gate-Anschluß, der mit dem Ausgangsknotenpunkt 12 des Vergleichers 53 verbunden ist. Der Ausgangsknotenpunkt 15 ist gemeinsam mit den Drain-Anschlüssen des PMOS- und des NMOS-Transistors 13, 14 verbunden.
Die Ausgangsstufe 54 beinhaltet Inverter, und diese Inverter können zu einer Anzahl von 2n+1 (n=0, 1, 2, 3, . . .) kombiniert werden, um das Ausgangssignal Φrrs zu einem großen Grad zu verstärken.
Im folgenden wird die Operation des in Fig. 3 gezeigten Schaltkreises beschrieben. Wenn das Auffrischungsanfragesignal Φrrs nicht erzeugt wird, was bedeutet, daß die Information in der Speicherzelle erhalten wird, wird der Ausgangsknotenpunkt 3 der Referenzspeicherzelle 51 auf einem Vcc-Niveau (logischer Hochzustand) gehalten. Der Ausgangsknotenpunkt 3 liegt dann auf einem hohen Spannungsniveau Vs, um den NMOS-Transistor 4 des Detektors 52 anzuschalten. Dementsprechend wird der Widerstand des NMOS-Transistors 4 in dem Detektor 52 verringert, so daß der Ausgangsknotenpunkt 6 des Detektors 52 auf einem hohen Spannungsniveau Vd liegt. Die Spannung Vd ist höher als die Referenzspannung Vref und beträgt mehr als die Hälfte der Vcc-Spannung. Deshalb liegt der Ausgangsknotenpunkt 12 des Vergleichers 53 auf einem hohen Spannungsniveau Vc. Das hohe Spannungsniveau Vc kann der Inverter der Ausgangsstufe 54 nicht treiben, mit dem Ergebnis, daß das Auffrischungsanfragesignal Φrrs nicht erzeugt wird. Wenn jedoch das Potential Vs kleiner als die Referenzspannung Vref wird, hervorgerufen durch einen Leckstrom, der an dem Ausgangsknotenpunkt 3 der Referenzspeicherzelle 51 erzeugt wird, wird die Spannung Vd des Detektors 52 auf einem niedrigen Niveau gehalten, welches gleich dem Erdpotentialniveau ist. Daraufhin wird der NMOS-Transistor 9 des Vergleichers 53 abgeschaltet und der Ausgangsknotenpunkt 12 des Vergleichers wird auf ein niedriges Spannungsniveau gelegt. Die niedrige Spannung Vc schaltet den PMOS-Transistor 13 der Ausgangsstufe 54 an, und schaltet den NMOS-Transistor 14 zur selben Zeit ab, mit dem Ergebnis, daß das Auffrischungsanfragesignal Φrrs erzeugt wird. Daraufhin empfängt der Speichersteuerbaustein 90 das Auffrischungsanfragesignal Φrrs und speist ein Auffrischungssignal Φrfh an das Speicherelement.
Fig. 4 ist ein Zeitdiagramm, das die Operationen des Schaltkreises nach der Fig. 3 zeigt. Wenn die Spannung Vs des Speicherknotenpunkts, z. B. der Ausgangsknotenpunkt 3 der Referenzspeicherzelle 51 niedriger wird als die Referenzspannung Vref, dann kann das Auffrischungsanfragesignal Φrrs auf ein hohes Niveau gebracht werden. Das bedeutet, daß die Spannung Vs des Speicherknotenpunkts die unterhalb der Referenzspannung Vref liegt, ein Auffrischungsanfragesignal Φrrs bewirkt, daß von dem Auffrischungsanfragesignalgenerator 100A erzeugt wird, wenn der Strom durch den Speicherknotenpunkt entladen wird. Die Auffrischungssignale Φrfh werden in Übereinstimmung mit der Anzahl der Zeilenadressen generiert und besitzen die Form von hohen Niveau-Taktsignalen in Abhängigkeit von den Auffrischungsanfragesignalen Φrrs.
Fig. 5 zeigt eine Periodendauer T1 von 32 msec Dauer für die Auffrischungssignale Φrfh und eine Periode T2 von 500 msec Dauer in der kein Auffrischungssignal Φrfh erzeugt wird. D.h., daß während einer Periodendauer von 500 msec die Dateneingabe/Ausgabeoperationen und andere Operationen durchgeführt werden können. Weiterhin, während der herkömmliche Auffrischungssignalgenerator so entworfen ist, daß er bei hohen Temperaturen (über 83°C) Taktsignale erzeugt, ist die Einrichtung nach der vorliegenden Erfindung so ausgelegt, daß dann Signale erzeugt werden, wenn die Speicherknotenpunktspannung der Referenzspeicherzelle 51 geringer ist als die Referenzspannung Vref, so daß Auffrischungsoperationen nicht periodisch durchgeführt werden, sondern in Abhängigkeit von der Temperatur.
Nach der Halbleiterspeichervorrichtung der vorliegenden Erfindung verringern nicht-periodische Auffrischungsoperationen die Anzahl der Auffrischungsoperationen. Dabei wird eine Verminderung der Anzahl der Operationen für die Datenein- und -ausgabe und eine unnötige Zunahme des Leistungsverbrauchs vermieden. Ebenso wird eine Verbesserung der Geschwindigkeit der Datenverarbeitung erreicht. Weiterhin werden nach der vorliegenden Erfindung die Auffrischoperationen der Halbleiterspeichervorrichtung durch den Speichersteuerbaustein 90 gesteuert, wodurch die Auffrischungsoperationen und die Dateneingabe/Ausgabeoperationen nicht simultan und überlappend auftreten können. Dies stellt eine Lösung für die Verzögerung der Dateneingabe/Ausgabeoperationen in einem herkömmlichen virtuellen statischen RAM dar. Die Verzögerung wird dadurch verursacht, daß die Dateneingabe/Ausgabeoperationen während der Ausführung der Auffrischungsoperationen angehalten werden müssen.
Während die Erfindung insbesondere unter Bezugnahme auf das bevorzugte Ausführungsbeispiel gezeigt und beschrieben wurde, ist es für den Fachmann klar, daß die vorgehenden und andere Änderungen der Form und der Details gemacht werden dürfen, ohne vom Geist der Erfindung abzuweichen.

Claims (10)

1. Eine Einrichtung zum Erzeugen von Auffrischungsanfragesignalen, die fähig ist, die Information, die in einer Speicherzelle gespeichert ist, zurückzuschreiben, wobei die Einrichtung beinhaltet:
  • - eine Referenzspeicherzelle (51), die ein Signal einer Wortleitung eines Speicherzellenfeldes (100B) empfängt;
  • - einen Detektor (52) der ein Ausgangssignal der genannten Referenzspeicherzelle (51) empfängt;
  • - einen Vergleicher (53), der ein Ausgangssignal des genannten Detektors (52) und eine gegebene Referenzspannung Vref empfängt, um das genannte Ausgangssignal des genannten Detektors (52) mit der genannten Referenzspannung Vref zu vergleichen; und
  • - eine Ausgangsstufe (54), um ein Ausgangssignal des genannten Vergleichers (53) zu verstärken.
2. Die Einrichtung nach Anspruch 1, worin die genannte Referenzspeicherzelle (51) beinhaltet:
  • - einen oder mehrere N-Typ Metall-Oxid-Halbleitertransistoren (1), wobei jeder N-Typ Metall-Oxid-Halbleitertransistor einen Gate-Anschluß besitzt, der mit der genannten Wortleitung verbunden ist und einen Drain-Anschluß, der mit der Spannungsversorgungsquelle verbunden ist;
  • - einen oder mehrere Kondensatoren (2), wobei jeder Kondensator (2) eine Anschlußklemme besitzt, die an einer Zellenplattenspannung Vp angelegt ist; und
  • - einen Ausgangsknotenpunkt (3) aufweist, der gemeinsam mit einem Source-Anschluß des genannten N-Typ Metall-Oxid-Halbleitertransistors (2) und der anderen Anschlußklemme des genannten Kondensators verbunden ist.
3. Die Einrichtung nach wenigstens einem der Ansprüche 1 oder 2, worin der genannte Detektor (52) beinhaltet:
  • - einen N-Typ Metall-Oxid-Halbleitertransistor (4), der einen Gate-Anschluß aufweist, der mit dem genannten Ausgangsknotenpunkt (3) der genannten Referenzspeicherzelle (51) verbunden ist, und einen Drain-Anschluß, der mit der genannten Spannungsversorgungsquelle (Vcc) verbunden ist;
  • - einen Widerstand (5), der eine Anschlußklemme aufweist, die mit dem Erdpotentialanschluß verbunden ist; und
  • - einen Ausgangsknotenpunkt (6), der gemeinsam mit einem Source-Anschluß des genannten N-Typ Metall-Oxid-Halbleitertransistors (4) und dem anderen Anschluß des genannten Widerstands (5) verbunden ist.
4. Die Einrichtung nach wenigstens einem der Ansprüche 1 bis 3, wobei der genannte Vergleicher (53) beinhaltet:
  • - einen ersten P-Typ Metall-Oxid-Halbleitertransistor (7) mit einem Source-Anschluß, der mit der genannten Spannungsversorgungsquelle verbunden ist und einen Gate-Anschluß, der mit dem Drain-Anschluß des Transistors (7) verbunden ist;
  • - ein zweiter P-Typ Metall-Oxid-Halbleitertransistor (8) mit einem Source-Anschluß, der mit der genannten Spannungsversorgungsquelle verbunden ist und einen Gate-Anschluß aufweist, der mit dem genannten Gate-Anschluß des genannten ersten P-Typ Metall-Oxid-Halbleitertransistors (7) verbunden ist;
  • - ein erster N-Typ Metall-Oxid-Halbleitertransistor (9) mit einem Gate-Anschluß, der mit dem genannten Ausgangsknotenpunkt (6) des genannten Detektors (52) verbunden ist und einen Drain-Anschluß aufweist, der mit dem genannten Drain-Anschluß des genannten ersten P-Typ Metall-Oxid-Halbleitertransistors (7) verbunden ist;
  • - ein zweiter N-Typ Metall-Oxid-Halbleitertransistor (10) mit einem Gate-Anschluß, der mit der genannten Referenzspannung (Vref) verbunden ist;
  • - ein Ausgangsknotenpunkt (12), der gemeinsam mit dem Drain-Anschluß des genannten zweiten P-Typ Metall-Oxid-Halbleitertransistors (8) und dem Drain-Anschluß des genannten zweiten N-Typ Metall-Oxid-Halbleitertransistors (10) verbunden ist; und
  • - ein dritter N-Typ Metall-Oxid-Halbleitertransistor (11) mit einem Gate-Anschluß, der mit der genannten Referenzspannung verbunden ist, einem Source-Anschluß der mit dem genannten Erdpotentialanschluß verbunden ist, und mit einem Drain-Anschluß, der gemeinsam mit den Source-Anschlüssen der genannten ersten und zweiten N-Typ Metall-Oxid-Halbleitertransistoren (9, 10) verbunden ist.
5. Die Einrichtung nach wenigstens einem der Ansprüche 1 bis 4, worin die genannte Ausgangsendstufe (54) beinhaltet:
  • - einen P-Typ Metall-Oxid-Halbleitertransistor mit einem Source-Anschluß, der mit der genannten Spannungsversorgungsquelle verbunden ist und einem Gate-Anschluß, der mit dem Ausgangsknotenpunkt (12) des genannten Vergleichers (53) verbunden ist;
  • - einen N-Typ Metall-Oxid-Halbleitertransistor (14) mit einem Source-Anschluß, der mit dem Erdpotentialanschluß verbunden ist und mit einem Gate-Anschluß, der mit dem Ausgangsknotenpunkt (12) des genannten Vergleichers (53) verbunden ist; und
  • - einen Ausgangsknotenpunkt (15), der gemeinsam mit den Drain-Anschlüssen des genannten P-Typ Metall-Oxid-Halbleitertransistors (3) und dem genannten N-Typ Metall-Oxid-Halbleitertransistors (14) verbunden ist.
6. Die Einrichtung nach Anspruch 5, worin die genannte Ausgangsstufe (54) weiterhin eine Mehrzahl Inverter der Anzahl 2n+1 (n=0, 1, 2, 3 . . .) umfaßt und eine Vielzahl von P-Typ Metall-Oxid-Halbleitertransistoren und N-Typ Metall-Oxid-Halbleitertransistoren, die parallel zwischen der genannten Spannungsversorgungsquelle und dem genannten Erdpotentialanschluß angeordnet sind.
7. Eine Halbleiterspeichervorrichtung mit einer Speicherzelle, die durch Zurückschreiben die vorgegebene Information kontinuierlich speichert, wie z. B. eine Auffrischungsoperation, wobei die genannte Speichervorrichtung beinhaltet:
  • - eine Referenzspeicherzelle (51), die ein Signal von einer Wortleitung eines Speicherzellenfeldes (100B) empfängt;
  • - Mittel zum Erzeugen von Auffrischungsanfragesignalen nur dann, wenn eine Spannung der Referenzspeicherzelle (51) unter einem bestimmten Niveau liegt, und
  • - einen Steuerbaustein, der in Antwort auf ein Auffrischungsanfragesignal (Φrrs) ein Signal (Φrfh) erzeugt, das zum Speicherzellenfeld (100B) übertragen wird.
8. Die Halbleiterspeichervorrichtung nach Anspruch 7, worin die genannten Signalerzeugungsmittel beinhalten:
  • - eine Referenzspeicherzelle (51), die Signale der genannten Wortleitung des genannten Speicherzellenfeldes (110B) empfängt;
  • - Detektiermittel (52), die eine Ausgangsspannung der genannten Referenzspeicherzelle (51) empfangen;
  • - Mittel (53) zum Empfangen und Vergleichen eines Ausgangssignals (Vd) der genannten Detektiermittel (53) mit einer gegebenen Referenzspannung (Vref), um zu entscheiden, ob die genannten Auffrischungsanfragesignale erzeugt werden; und
  • - Mittel (54) um ein Ausgangssignal (Vc) der genannten Vergleichermittel (53) zu verstärken.
9. Die Halbleiterspeichervorrichtung nach Anspruch 8, worin die genannte Referenzspeicherzelle (51) der genannten Signalerzeugungsmittel einen oder mehrere Transistoren (1) und einen oder mehrere Kondensatoren (2) umfaßt.
10. Die Halbleiterspeichervorrichtung nach Anspruch 8, worin die genannten Verstärkermittel 2n+1 (n=0, 1, 2, 3 . . .) Inverter umfaßt.
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