DE4133345C2 - Halbleiterspeichereinrichtung - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung. Die Erfindung ist insbesondere anwendbar auf Mikroprozessoren zur Ausführung einer schnellen Fourier­ transformation (FFT) oder einer Anordnungs-Umwandlung bei der Bildverarbeitung.

Allgemein wird in der Datenverarbeitung eine Änderung der Folge einer Mehrzahl von Daten oft benötigt. Beispielsweise wird bei der Ausführung der Datenverarbeitung zur schnellen Fourier­ transformation (im folgenden als FFT bezeichnet) die Reihen­ folge einer Mehrzahl von Daten verändert. In diesem Falle werden, wenn die Mehrzahl von Daten einmal in einem Datenarray gespeichert ist, die Daten aus dem Datenarray entsprechend einer bei der FFT erforderlichen Reihenfolge geliefert. Eine genaue Beschreibung betreffend die FFT kann beispielsweise in der Schrift "THE FAST FOURIER TRANSFORM" von E. ORAN BRIGHAM (Prentice-Hall Inc.) gefunden werden.

Wenn durch einen Mikroprozessor ein Vorgang der FFT ausgeführt wird, wird der FFT-Vorgang entsprechend einem in einem Speicher des Mikroprozessors gespeicherten Programm ausgeführt. Das heißt, die CPU führt den Prozeß des Änderns der bei der FFT erforderlichen Folge von Daten entsprechend einem gespeicherten Programm aus. Dies führt zu einem Anwachsen der durch die CPU auszuführenden Verarbeitungsvorgänge. Dementsprechend wächst auch die für die Verarbeitungsvorgänge durch die CPU benötigte Zeit an. Beim FFT-Verarbeitungsprozeß ist insbesondere die Reihenfolge der zu verarbeitenden Daten oft zu verändern, so daß die Belastung der CPU ansteigt.

Neben der Umwandlung der Datenfolge für die erwähnte FFT ist eine Umwandlung der Datenfolge oft auf dem Gebiet der Bildverarbeitung erforderlich. Beispielsweise ist bei einer Anordnungs-Umwandlung in der Bildverarbeitung, das heißt, etwa in dem Falle, daß ein Bild um 90° gedreht wird, die Umwandlung der Daten-Reihenfolge erforderlich. Im allgemeinen wird bei der Bildverarbeitung eine Hochgeschwindigkeits-Datenverarbeitung gefordert, so daß die Menge der Verarbeitungsvorgänge der CPU in diesem Falle ebenfalls gesenkt werden sollte. Eine Senkung der Anzahl der Verarbeitungsvorgänge der CPU trägt zu einer Hochgeschwindigkeits-Datenverarbeitung bei.

Fig. 8 ist ein Blockschaltbild eines herkömmlichen statischen Speichers mit wahlfreiem Zugriff (im folgenden als SRAM bezeichnet), der in einem Mikroprozessor angeordnet ist. Wie Fig. 8 zeigt, weist dieser SRAM 95 ein Speicherzellenarray 1, das in m Zeilen und n Spalten (nicht gezeigt) angeordnete Speicherzellen enthält, einen Dekoder 8 zur Bestimmung einer Speicherzellenspalte, eine Eingangsschaltung 5 zum Einschreiben von Eingangsdaten (parallelen Daten mit n BIT) DI, die an die ausgewählte Speicherzellenzeile geliefert werden, und eine Ausgangsschaltung 6 zum Auslesen der gespeicherten Daten aus der ausgewählten Speicherzellenzeile auf. Ein Wert, der in das Speicherzellarray eingeschrieben werden kann, enthält n BIT (beispielsweise 8, 16, 32 BIT usw.). Im Speicherzellenarray 1 kann eine Gesamtmenge von m Werten gespeichert werden. Das heißt, dieses Speicherzellarray 1 hat eine Speicherkapazität von n BIT x m Worten. Um die Beschreibung zu vereinfachen, wird der Fall m = 16 im folgenden beschrieben.

Beim Einschreibvorgang nimmt der Dekoder 8 ein von einer Adreßerzeugungsschaltung im Mikroprozessor erzeugtes Adreßsignal AD auf. Der Dekoder 8 bestimmt eine der 16 Speicherzellenzeilen M0-M15 in Reaktion auf das Adreßsignal AD. Die Eingangsschaltung 5 empfängt den von einer arithmetischen Einheit im Mikroprozessor erzeugten Eingangswert DI. Die Eingangsschaltung 5 steuert eine (nicht gezeigte) Bit- Leitung in Reaktion auf das Schreibfreigabesignal WE an, das von der Steuerung im Mikroprozessor erzeugt wurde. Das heißt, die Bit-Leitung wird auf der Grundlage des angelegten Eingangswertes DI angesteuert. Im Ergebnis wird der Eingangs­ wert DI in die ausgewählte Speicherzellenzeile eingeschrieben.

Beim Auslesevorgang wird, nachdem der Dekoder 8 eine Speicherzellenzeile bestimmt hat, die einen (nicht gezeigten) Leseverstärker enthaltende Ausgangsschaltung 6 in Reaktion auf das Lesefreigabesignal SE aktiviert. Das Signal SE wird von der Steuerung im Mikroprozessor erzeugt. Entsprechend werden die in der ausgewählten Speicherzellenzeile gespeicherten Daten durch die Ausgangsschaltung 6 verstärkt, und das verstärkte Signal wird als Ausgangswert (Parallelwert mit 8 Bit) DO generiert. Der Ausgangswert DO wird an die arithmetische Einheit geliefert.

Fig. 9 zeigt ein Beispiel eines Schaltbildes der Eingangs­ schaltung 5, der Ausgangsschaltung 6 und einer in Fig. 8 gezeigten Speicherzellenzeile. Wie Fig. 9 zeigt, enthält die Eingangsschaltung 5 Bitleitungaktivierungsschaltungen 51-5n zum Ansteuern von jeweils n-Paaren von Bitleitungen BL, BL. Jede Bitleitungsaktivierungsschaltung 51-5n steuert ein Bit­ leitungspaar BL, BL simultan in Reaktion auf das Schreibfrei­ gabesignal WE an. Eine im Speicherzellarray 1 angeordnete Speicherzellenzeile enthält n SRAM-Speicherzellen MC1-MCn, die mit Wortleitungen WL verbunden sind. Die Wortleitungen WL sind mit dem in Fig. 8 gezeigten Dekoder verbunden. Die Ausgangsschaltung 6 enthält n Leseverstärker 61-6n, die jeweils mit einem Bitleitungspaar BL, BL verbunden sind. Alle Leseverstärker 61-6n werden simultan in Reaktion auf das Lesefreigabesignal SE aktiviert.

Fig. 10 zeigt ein weiteres Beispiel eines herkömmlichen SRAM, der in einem Mikroprozessor angeordnet ist. Während der in Fig. 8 gezeigte SRAM 95 einen Dekoder 8 zur Auswahl nur einer Zeile enthielt, enthält der in Fig. 10 gezeigte SRAM 97 einen Spaltendekoder (C.D.) 8b zur Spaltenauswahl zusätzlich zum Zeilendekoder 8a zur Zeilenauswahl. Der Spaltendekoder 8b erzeugt ein Spaltenauswahlsignal zur Steuerung einer Auswahl­ schaltung 9a in Reaktion auf ein von einer Adreßerzeugungs­ schaltung geliefertes Spaltenadreßsignal. Die Auswahlschaltung 9a wählt in Reaktion auf das angelegte Spaltenauswahlsignal eine Spalte aus, auf die zugegriffen werden soll.

Wenn der in Fig. 8 gezeigte SRAM zum Verändern der oben beschriebenen Datenfolge verwendet wird, ist es unmöglich, das Anwachsen der durch die CPU auszuführenden Verarbeitungs­ vorgänge zu vermeiden. Das heißt, um einen Vorgang der Veränderung der Datenfolge auszuführen, ist es notwendig, die Folge zur Bestimmung einer Speicherzellenzeile, in die ein Wert einzuschreiben ist, und die Folge zur Bestimmung einer Spei­ cherzellenzeile, aus der ein Wert auszulesen ist, entsprechend einer vorbestimmten Regel zu verändern. Beispielsweise wird zur Ausführung einer bitverkehrten Adressierung für die FFT zuerst ein Schreibadreßsignal von der Adreßerzeugungsschaltung erzeugt, und der Eingangswert DI wird in die durch das Schreib­ adreßsignal bestimmte Speicherzellenzeile eingeschrieben. Dann wird ein Leseadreßsignal von der Adreßerzeugungsschaltung entsprechend der bei der FFT verwendeten Regel erzeugt. Entsprechend werden die gespeicherten Daten sequentiell aus der ausgewählten Speicherzellenzeile ausgelesen. Die Folge der ausgelesenen Daten unterscheidet sich von der Folge der angelegten Eingangsdaten. Das heißt, die Reihenfolge der ausgelesenen Daten steht in Übereinstimmug mit der für die FFT benötigten Datenfolge.

Daher ergibt sich, daß die Anzahl der durch die CPU auszufüh­ renden Verarbeitungsvorgänge vergrößert wird, um ein Schreib- und Leseadreßsignal zu erzeugen, während die Adreßerzeu­ gungsschaltung ein Schreibadreßsignal und ein Leseadreßsignal erzeugt. Die CPU veranlaßt, daß ein Schreib- und ein Leseadreß­ signal durch einen Verarbeitungsvorgang entsprechend einem im Mikroprozessor gespeicherten Programm erzeugt werden. Ein solcher Vorgang wird in einer arithmetischen Dateneinheit oder in einer arithmetischen Adreßeinheit innerhalb der CPU aus­ geführt. Die Anzahl der durch den Mikroprozessor auszufüh­ renden Betriebsvorgänge wächst, so daß die Operationsge­ schwindigkeit des Mikroprozessors verringert wird.

Aus der US 4 120 048 ist eine Halbleiterspeichereinrichtung bekannt, die getrennte Dekoder für Lesen und Schreiben aufweist.

Ferner ist aus der DE-OS 23 43 158 eine Speichereinrichtung bekannt, für die getrennte Schreibadressen- und Leseadressenzähler vorgesehen sind.

Es ist Aufgabe der Erfindung, die zum Steuern der Reihenfolge von in ein Speicherzellarray eingeschriebenen und der Reihen­ folge von daraus ausgelesenen Daten erforderliche Adressierung zu vereinfachen und die Anzahl der durch einen Mikroprozessor zur Adressierung auszuführenden Vorgänge zu verringern.

Die Aufgabe wird durch die Halbleiterspeichereinrichtung nach dem Patentanspruch 1 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen beschrieben.

Eine Halbleiterspeichereinrichtung gemäß einer Ausführungsform enthält eine Anordnung (ein Array) von Speicherzellen, die in einer Matrix von Zeilen und Spalten angeordnet sind und durch eine Zeilenadresse und eine Spaltenadresse bezeichnet sind, eine Adreßeingangsschaltung zum aufeinanderfolgenden Erzeugen von Adressen der zuzugreifenden Speicherzellen, eine erste Bestimmungsschaltung zum Bestimmen einer ersten Folge von zuzugreifenden Speicherzellen des Arrays in Reaktion auf durch die Adreßeingangsschaltung erzeugte Adressen und eine zweite Bestimmungsschaltung zum Bestimmen einer zweiten Folge von zuzugreifenden Speicherzellen des Arrays in Reaktion auf die durch die Adreßeingangschaltung erzeugten Adressen. Die erste Folge und die zweite Folge haben eine vorbestimmte Beziehung zueinander. Im Betrieb ist es, da die erste und zweite Bestim­ mungsschaltung eine Folge von zuzugreifenden Speicherzellen in Übereinstimmung mit einer vorbestimmten Beziehung bestimmen, nicht nötig, einen Adressierungsvorgang außerhalb der Einrich­ tung zur Steuerung der Datenfolge auszuführen.

Es folgt die Erläuterung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1 Ein Blockschaltbild eines SRAM, der eine Ausführungsform darstellt,

Fig. 2 ein Blockschaltbild eines Mikroprozessors, der den in Fig. 1 gezeigten SRAM enthält,

Fig. 3 ein Schaltbild der Schreibbestimmungsschaltung und der Lesebestimmungsschaltung, die in Fig. 1 gezeigt sind,

Fig. 4 ein Schaltbild, das ein weiteres Beispiel für die in Fig. 1 gezeigte Schreibbestimmungsschaltung darstellt,

Fig. 5A ein Flußdiagramm des in der FFT erforderlichen Signals,

Fig. 5B ein Signalflußdiagramm zur Beschreibung der allgemeinen Verarbeitungsregel bei einer FFT,

Fig. 6A-6C Prinzipdarstellungen zur Erklärung einer Anordnungs-Umwandlung bei der Bildverarbeitung,

Fig. 7 ein Blockschaltbild einer bei der Anordnungs- Umwandlung in der Bildverarbeitung angewendeten Lesebestimmungsschaltung,

Fig. 8 ein Blockschaltbild eines herkömmlichen SRAM,

Fig. 9 ein Schaltbild der Eingangsschaltung, der Ausgangsschaltung und einer Speicherzellenreihe, die in Fig. 8 gezeigt sind,

Fig. 10 ein Blockschaltbild, das ein weiteres Beispiel eines in einem Mikroprozessor angeordneten herkömmlichen SRAM zeigt,

Fig. 11 ein Blockschaltbild, das eine weitere Ausführungsform zeigt,

Fig. 12 ein Schaltbild von drei Bestimmungsschaltungen und einer Auswahlschaltung nach Fig. 11,

Fig. 13 ein Blockschaltbild, das eine weitere Ausführungsform zeigt, und

Fig. 14 ein Schaltbild der in Fig. 13 gezeigten Spaltenauswahlschaltungen.

Wie Fig. 2 zeigt, weist der Mikroprozessor 90 eine arithme­ tische Einheit 91 zur Ausführung von Verarbeitungsvorgängen, einen SRAM-Teil 92, der einen SRAM entsprechend der Erfindung enthält, eine Schnittstelle 93 zum Bewirken der Eingabe und Ausgabe von Daten und eines Steuersignals gegenüber einer externen Einrichtung und eine Steuerung 94 zum Erzeugen einer Mehrzahl von Steuersignalen DSEL, SE und WE auf. Die arithmetische Einheit 91 enthält einen 4-Bit-Zähler 7 zum Erzeugen von Adreßsignalen von 4 Bit A0-A3, die sequentiell erhöht werden. Die arithmetische Einheit 91, der SRAM 92 und die Schnittstelle 93 sind über einen Datenbus 96 miteinander verbunden. Die Eingangsdaten DI und die Ausgangsdaten DO werden über den Datenbus 96 übertragen.

Fig. 1 ist ein Blockschaltbild des in Fig. 2 gezeigten SRAM. Wie Fig. 1 zeigt, enthält der SRAM 92 ein Speicherzellarray 1 mit einer Speicherkapazität von n Bit × m Worten, eine Schreibbestimmungsschaltung (Schreibauswahlschaltung) 2a zur Auswahl einer Speicherzellenzeile, in die ein Wert zu schreiben ist, eine Lesebestimmungsschaltung (Leseauswahlschaltung) 3a zur Auswahl einer Speicherzellenzeile, aus der ein Wert auszulesen ist, eine Auswahlschaltung 4 zur Auswahl entweder der Schreibbestimmungs- oder Lesebestimmungsschaltung, eine Eingangsschaltung 5 zum Einschreiben eines angelegten Eingangswertes DI in das Speicherzellarray 1 und eine Ausgangsschaltung 6 zum Auslesen des im Speicherzellarray 1 gespeicherten Wertes. Die Schreibauswahlschaltung 2a und die Leseauswahlschaltung 3a sind miteinander verbunden, um Adreßsignale von 4 Bit A0-A3 aufzunehmen, die von dem in der arithmetischen Einheit 91 nach Fig. 2 erzeugten 4-Bit-Zähler 7 erzeugt werden. Außerdem ist dieser SRAM 92 so geschaltet, daß er Steuersignale DSEL, WE und SE, die von der in Fig. 2 gezeigten Steuerung 94 erzeugt werden, empfängt. Die Daten DI, deren Reihenfolge gesteuert (oder verändert) werden sollte, werden von der in Fig. 2 gezeigten arithmetischen Einheit 91 angelegt. Die Daten, deren Folge durch diesen SRAM 92 gesteuert wird, das heißt die über die Ausgangsschaltung 6 ausgelesenen Ausgangsdaten DO, werden an die arithmetische Einheit 91 zurückgegeben.

Fig. 3 ist ein Schaltbild der Schreibauswahlschaltung 2a, der Leseauswahlschaltung 3a und der Auswahlschaltung 4, die in Fig. 1 gezeigt sind. Wie Fig. 3 zeigt, enthält die Schreibauswahlschaltung 2a 16 UND-Gatter 200-215, von denen jeder vier Eingänge hat. Die Schreibauswahlschaltung 2a empfängt die Adreßsignale A0-A3, die vom 4-Bit-Zähler 7 nach Fig. 1 erzeugt werden. Es werden durch die vier Inverter invertierte Adreßsignale A0-A3 erzeugt. Jedes UND-Gatter 200-215 ist so geschaltet, daß es entweder ein nicht invertiertes Adreßbit oder ein invertiertes Adreßbit des 4-Bit-Adreßsignals erhält. Im Ergebnis erzeugen beim in Fig. 3 gezeigten Beispiel die UND-Gatter 200-215 sequentiell jeweils ein Signal auf hohem Pegel in Reaktion auf die angelegten Adreßsignale A0-A3, so daß die Speicherzellenspalten, in die die Daten einzuschreiben sind, sequentiell ausgewählt werden. Die den UND-Gattern 200-215 jeweils gegebenen Nummern "0", "1", ... "15" bezeichnen durch 4-Bit-Adreßsignale A0-A3 dargestellte Werte. Wenn die Daten angelegt werden, wird eine entsprechende Speicherzellenzeile ausgewählt. In der Schreibauswahlschaltung 2a werden die in Fig. 1 gezeigten Speicherzellzeilen M0-M15 in Reaktion auf die Adreßsignale A0-A3, die sequentiell anwachsen, sequentiell ausgewählt. Im Ergebnis dessen werden die an die Eingangsschaltung 5 angelegten Eingangsdaten DI im Einschreibvorgang sequentiell in die Speicherzellzeilen M0-M15 eingeschrieben.

Die Leseauswahlschaltung 3a enthält ebenfalls UND-Gatter 300-315, die jeweils vier Eingänge haben. Jedes der UND-Gatter 300-315 ist ebenfalls so geschaltet, daß es entweder ein nicht invertiertes Adreßbit oder ein invertiertes Adreßbit empfängt. Jedoch unterscheiden sich die Verbindungsknoten der nicht invertierten Adreßleitungen A0-A3 und der invertierten Adreßleitungen A0-A3 mit den UND-Gattern 300-315 von denen bei der Schreibauswahlschaltung 2a. Ein Verbindungsknoten in der Leseauswahlschaltung 3a wird in Übereinstimmung mit der bei der FFT erforderlichen Umwandlung der Datenfolge bestimmt. Das heißt, das UND-Gatter 300 erzeugt in Reaktion auf den Wert "0", der durch die angelegten Adreßsignale A0-A3 dargestellt wird, ein Signal auf hohem Pegel. Das heißt, die Speicherzellenzeile M0 wird ausgewählt. Wenn die den Wert "2" darstellenden Adreßsignale A0-A3 geliefert werden, erzeugt nur das UND- Gatter 304 ein Signal auf hohem Pegel. Entsprechend wird die Speicherzellenzeile M4 ausgewählt. Damit werden die sequentiell wachsenden Adreßsignale A0-A3 geliefert. Die Folge der durch die Leseauswahlschaltung 3a ausgewählten Speicherzellenzeilen steht in Übereinstimmung mit der bei der FFT benötigten Folge. Das heißt, die Leseauswahlschaltung 3a kann die Speicherzel­ lenzeilen M0-M15 in Übereinstimmung mit der bei der FFT benötigten Folge in Reaktion auf die gelieferten Adreßsignale A0-A3 auswählen.

Die Auswahlschaltung 4 wählt in Reaktion auf das Auswahlsignal DSEL, das von der Steuerung 94 erzeugt wird, den Ausgang entweder der Schreibauswahlschaltung 2a oder der Leseauswahl­ schaltung 3a. Beispielsweise liefert die Schalteinrichtung 400 selektiv entweder einen der Ausgänge des UND-Gatters 200 oder des UND-Gatters 300 in Reaktion auf das Auswahlsignal DSEL. Die Auswahlschaltung 4 enthält eine Gesamtzahl von 16 Schalt­ einrichtungen 400-415, die den gleichen Aufbau wie die Schal­ tungseinrichtung 400 haben.

Anstelle der Schreibauswahlschaltung 2a, die in Fig. 3 gezeigt ist, kann die Schreibauswahlschaltung 2b, wie sie in Fig. 4 gezeigt ist, angewendet werden. Die Schreibauswahlschaltung 2b nach Fig. 4 weist eine eine Kaskadenverbindung von 16 Flip-Flops (F/F) 700-715 enthaltende Ringzählerschaltung auf. Jeder der Flip-Flops 700-715 ist so geschaltet, daß er ein Taktsignal CLK und ein Reset-(Rücksetz-) Signal RS empfängt, das von der Steuerung 94 nach Fig. 2 erzeugt wird.

Im Betrieb wird die Ringzählerschaltung in Reaktion auf das Reset-Signal RS rückgesetzt und erzeugt dann sequentiell Signale auf hohem Pegel in Reaktion auf das Taktsignal CLK. Das heißt, die Flip-Flops 700-715 erzeugen sequentiell in Reaktion auf das Taktsignal CLK Signale auf hohem Pegel. Dementsprechend können die Speicherzellenzeilen M0-M15 nach Fig. 1 aufeinanderfolgend ausgewählt werden. Es ist festzu­ stellen, daß die Schreibauswahlschaltung 2b nach Fig. 4 die gleiche Funktion wie die Schreibauswahlschaltung 2a nach Fig. 3 hat.

Unter Bezugnahme auf Fig. 5A wird im folgenden kurz die bei einer FFT benötigte Umwandlung der Datenfolge, das heißt die bitverkehrte Adressierung, beschrieben. Werte X(0)-X(15), deren Datenfolge umzuwandeln ist, werden mittels eines Signalverarbeitungs-Flußdiagramms für die FFT wie es in Fig. 5A gezeigt ist, in eine für die FFT benötigte Datenfolge umgewandelt. Die Werte X(0)-X(15), deren Datenfolge zu verändern ist, können als Ausgangsdaten DO erhalten werden. Die Einzelheiten bezüglich der Signalverarbeitung nach Fig. 5 werden im oben erwähnten Buch von E. O. Brigham beschrieben. Es ist zu beachten, daß die in den Fig. 3 und 4 gezeigte Leseauswahlschaltung 3a bei der für die Signalverarbeitung, wie sie in Fig. 5A gezeigt ist, erforderlichen Umwandlung der Datenfolge vorzuziehen ist.

Der in Fig. 5A gezeigte Algorithmus der FFT ist, kurz beschrieben, wie folgt. In der folgenden Beschreibung werden Werte X(0)-X(15) durch a0-a15 und Werte X(0)-X(15) durch e0 -e15 dargestellt; k1, k2, k3 und k4 stellen Primzahlen dar.

Werte b0 und c0 werden beispielsweise durch die folgenden Gleichungen dargestellt:

b0 = a0 · k1 + a8 · k2 (1)

c0 = b0 · k3 + b4 · k4 (2)

Dementsprechend kann als allgemeine Regel, die durch den in Fig. 5B gezeigten allgemeinen Ausdruck dargestellt wird, die folgende Gleichung erhalten werden:

r = p · k1 + q · k2 (3).

Das durch die Gleichung (3) bezeichnete methodische Vorgehen wird wiederholt ausgeführt, und schließlich können Daten X(0)-X(15) als Ergebnis erhalten werden. Die Datenfolge, das heißt die Reihenfolge der Daten auf der Frequenzachse, ist jedoch nicht vollständig, so daß eine Umwandlung der Datenfolge erforderlich ist.

Eine Schaltung ähnlich der in Fig. 1 gezeigten Schaltung kann zur Umwandlung der Datenfolge auf dem oben erwähnten Gebiet der Videoverarbeitung verwendet werden. Unter Bezugnahme auf die Fig. 6A-6C wird im folgenden das Prinzip der Anordnungs- Umwandlung bei der Videoverarbeitung beschrieben. Bei der gegebenen Beschreibung wird angenommen, daß Bildelemente, die einen Schirm SC bilden, in vier Zeilen und vier Spalten angeordnet seien, um die Beschreibung zu vereinfachen. Der Schirm SC wird abgetastet (gescannt) entsprechend der in Fig. 6A gezeigten Folge.

Angenommen, daß das auf dem Schirm SC dargestellte Bild durch die Bildwerte p0-p15 nach Fig. 6B repräsentiert sei, ist es erforderlich, die Bildelementdaten in die in Fig. 6C gezeigte Folge umzuwandeln, um dieses Bild um 90° entgegen dem Uhrzei­ gersinn zu drehen. Das heißt, die Folge von Original-Bildele­ mentdaten (p0, p1, p2, p3, p4, ... p15) wird in eine neue Folge (p3, p7, p11, p15, p2, ... p12) umgewandelt. Um eine Anord­ nungsumwandlung bei der Videoverarbeitung zu bewirken, wird so eine vorbestimmte Umwandlung der Folge der Bildelementdaten benötigt.

Fig. 7 ist ein Blockschaltbild der Schaltung zum Bewirken der Umwandlung der in Fig. 6C gezeigten Bildelementdaten. Nach Fig. 7 kann entweder die Schaltung 2a oder die Schaltung 2b, die in den Fig. 3 und 4 gezeigt sind, als Schreibaus­ wahlschaltung 2c angewendet werden. Die Schreibauswahlschaltung 2c wählt sequentiell die Speicherzellenspalten M0-M15 in Reaktion auf Adreßsignale A0-A3 (nicht gezeigt) beim Einschreibvorgang aus. Umgekehrt wählt die Leseauswahlschaltung 3b entsprechend der Folge der Adreßdaten, die im Schaltungs­ block 7b in Fig. 7 dargestellt sind, eine Speicherzellenzeile im Speicherzellenarray 1 aus. Dementsprechend werden die im Speicherzellarray 1 gespeicherten Bildelementdaten in der Reihenfolge (p3, p7, p11, p15, p2, ... p12) ausgelesen. Das heißt, es wird die Änderung der Datenfolge für die in Fig. 6C gezeigte Anordnungs-Umwandlung bewirkt.

Wie Fig. 11 zeigt, enthält der SRAM 97 drei Auswahlschaltungen 2a, 3a und 23. Im Vergleich zum SRAM 92 nach Fig. 1 ist eine zusätzliche Auswahlschaltung 23 zur Zeilenauswahl beim Auslesen oder Einschreiben vorgesehen. Es ist hervorzuheben, daß die Erfindung auf einen Halbleiterspeicher oder Mikroprozessor angewendet werden kann, der mehr als zwei Auswahlschaltungen hat, wie in Fig. 11 gezeigt, während der in Fig. 1 gezeigte SRAM 92 nur zwei Auswahlschaltungen 2a und 3a enthielt. Fig. 12 zeigt die Einzelheiten der drei Auswahlschaltungen 2a, 3a und 23 und einer Auswahlschaltung 4a.

Unter Bezugnahme auf Fig. 12 liefert jede Schalteinrichtung, zum Beispiel 400′, die in der Auswahlschaltung 4a angeordnet ist, wahlweise eines der drei entsprechenden Auswahlsignale, die von den drei entsprechenden Auswahlschaltungen 2a, 3a und 23 geliefert wurden, in Reaktion auf zwei Auswahlsignale DSEL0 und DSEL1, die von einer verbesserten Steuerung 94 geliefert werden, an die Wortleitung WL0. Jede Schalteinrichtung enthält fünf CMOS-Übertragungsgates, wie in Fig. 12 gezeigt.

Wie Fig. 13 zeigt, enthält ein SRAM 98 im Vergleich zu dem in Fig. 1 gezeigten SRAM 92 weiter Schaltungen zur Spalten­ auswahl. Das heißt, der SRAM 98 enthält einen Ein-Bit-Dekoder (Spaltendekoder (80) zur Spaltenauswahl, eine Auswahl­ einrichtung (SEL) 81, die in Reaktion auf ein von der Steuerung 94 geliefertes Auswahlsignal DSEL arbeitet und Auswahlschal­ tungen 82, die in Reaktion auf Spaltenauswahlsignale Y0 und Y1, die von der Auswahleinrichtung 81 geliefert werden, entweder eine Spalte mit ungeradzahliger Nummer oder geradzahliger Nummer für den Zugriff auswählen. Der Spaltendekoder 80 empfängt und dekodiert das signifikanteste Bit A4 von den Adreßsignalen A0-A4 von 5 Bit, die von einem 5-Bit-Zähler 7′ erzeugt werden. Andere Adreßsignale A0-A3 werden auf die gleiche Weise wie im Falle der Fig. 1 an die Auswahlschal­ tungen 2a und 3a geliefert. Fig. 14 zeigt die Spaltenaus­ wahlschaltungen und die Ausgangsschaltung 6, die in Fig. 13 gezeigt sind. Es ist zu beachten, daß, während der in Fig. 13 und 14 gezeigte Spaltendekoder 80 den Ein-Bit-Dekoder enthält, wenn erforderlich, ein Spaltendekoder verwendet werden kann, der zum Dekodieren von Adreßsignalen von zwei oder mehr Bit in der Lage ist. In einem solchen Falle dekodiert ein solcher Spaltendekoder ebenfalls sequentiell ein wachsendes (oder sich änderndes) Adreßsignal und wählt sequentiell eine zuzugreifende Spalte aus.

Wie oben beschrieben, ist es möglich, ohne Abhängigkeit vom Betrieb der CPU durch Vorsehen des SRAM 92 nach Fig. 1 im Mikroprozessor leicht eine Speicherzellenzeile auszuwählen, die zur Änderung der Datenfolge, wie sie bei der FFT benötigt wird, erforderlich ist. Die Schreibauswahlschaltung 2a und die Lese­ auswahlschaltung 3a nach Fig. 1 können eine Speicherzellen­ zeile, die bei der FFT benötigt wird, in Reaktion auf sequentiell anwachsende Adreßsignale A0-A3 bestimmen. Mit anderen Worten ist es nicht nötig, ein sich auf eine komplizierte Weise änderndes Adreßsignal vorzusehen, um eine bitverkehrte Adressierung zu bewirken, so daß die CPU kein solch kompliziertes Adreßsignal erzeugen muß. Das heißt, zur Erzeugung eines Adreßsignals ist der Betrieb der CPU nicht nötig. Dies trägt dazu bei, die Anzahl der durch die CPU durchzuführenden Verarbeitungsvorgänge zu verringern. Damit wird eine hohe Geschwindigkeit der CPU gewährleistet. Auf einem Gebiet wie der FFT oder der Videoverarbeitung usw. wird der Hochgeschwindigkeitsbetrieb der CPU gebraucht. Es ist daher zu beachten, daß es äußerst günstig ist, daß die Anzahl der durch die CPU auszuführenden Verarbeitungsvorgänge durch die Anwendung des SRAM nach Fig. 1 verringert wird.

Obgleich bei den beschriebenen Ausführungsformen die Umwandlung einer Datenfolge auf den Gebieten der FFT und der Videoverar­ beitung beschrieben wurde, ist zu beachten, daß die vorliegende Erfindung allgemein auf dem Gebiet der Datenverarbeitung, wo eine Umwandlung einer Datenfolge erforderlich ist, angewendet werden kann.

Claims (14)

1. Halbleiterspeichereinrichtung mit
einem Array (1) von in einer Matrix von Zeilen und Spalten angeordneten und durch eine Zeilenadresse und eine Spalten­ adresse bezeichneten Speicherzellen,
einer Adresseneingangseinrichtung (7) zum aufeinanderfolgenden Erzeugen von Adressen der Speicherzellen, auf die zugegriffen werden soll,
einer ersten Auswahleinrichtung (2a) zur Bestimmung einer ersten Folge von zuzugreifenden Speicherzellen im Array in Reaktion auf durch die Adresseneingangseinrichtung erzeugte Adressen und
einer zweiten Auswahleinrichtung (3a) zur Bestimmung einer zweiten Folge zuzugreifender Speicherzellen des Arrays in Reaktion auf durch die Adresseneingangseinrichtung erzeugte Adressen, wobei die erste Folge und zweite Folge eine vorbestimmte Beziehung zueinander haben.

2. Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet durch eine Schreibeinrichtung (5) zum Einschreiben von Daten in die Speicherzellen in einem Einschreibvorgang, eine Ausleseeinrichtung (6) zum Auslesen von in den Speicherzellen gespeicherten Daten in einem Auslesevorgang und eine Folgesteuereinrichtung (4) zur Auswahl entweder der ersten oder der zweiten Auswahleinrichtung während des Einschreibvorganges und entweder der ersten oder der zweiten Auswahleinrichtung während des Auslesevorganges, wodurch eine Speicherzellenzugriffsfolge zum Einschreiben sich vom Spei­ cherzellenzugriff zum Auslesen unterscheiden kann.

3. Halbleiterspeichereinrichtung nach Anspruch 2, gekenn­ zeichnet dadurch,
daß eine Zeilenaktivierungseinrichtung zum Aktivieren einer Zeile zuzugreifender Speicherzellen vorgesehen ist,
daß die Adresseneingangseinrichtung eine Zählereinrichtung (7), die in Reaktion auf ein gepulstes Taktsignal Adreßsignale er­ zeugt, die sich mit aufeinander folgenden Taktimpulsen abwech­ seln, aufweist,
daß die erste und zweite Auswahleinrichtung jeweils eine Mehr­ zahl logischer Schaltungen (200-215, 300-315), von denen jede logische Schaltung einer entsprechenden Zeile von Speicherzellen entspricht, aufweisen, und
daß die Folgesteuereinrichtung eine Schalteinrichtung (4) auf­ weist, die mit der ersten und zweiten Auswahleinrichtung ver­ bundene Eingänge zur Aufnahme von Ausgängen der logischen Schaltungen hat und deren Ausgänge mit der Zeilenaktivierungs­ einrichtung zum Zugreifen auf Speicherzellen in einer ausge­ wählten Folge verbunden sind.

4. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch ge­ kennzeichnet, daß das Array von Speicherzellen einen statischen Speicher mit wahlfreiem Zugriff bildet und die Speicherein­ richtung weiter eine Zeilenaktivierungseinrichtung zum Aktivie­ ren einer ausgewählten Zeile von Speicherzellen, in der auf eine Mehrzahl von Speicherzellen gleichzeitig zugegriffen wird, aufweist, und daß
die erste Auswahleinrichtung eine Ringzählereinrichtung (2b), die auf ein Taktsignal anspricht, aufweist,
daß die zweite Auswahleinrichtung eine Mehrzahl logischer Schaltungen (300-315), von denen jede logische Schaltung einer entsprechenden Zeile von Speicherzellen entspricht, auf­ weist, und
daß die Folgesteuereinrichtung eine Schalteinrichtung (4) auf­ weist, deren Eingänge mit der ersten und zweiten Auswahlein­ richtung verbunden sind und deren Ausgänge mit der Zeilenakti­ vierungseinrichtung zum Zugriff auf Speicherzellen in einer ausgewählten Folge verbunden sind.

5. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die erste Auswahleinrichtung eine erste Zeilenauswahlein­ richtung (2a) aufweist, die in Reaktion auf die durch die Adresseneingangseinrichtung erzeugten Adressen eine erste Folge von Zeilen zuzugreifender Speicherzellen im Array bestimmt, und daß die zweite Auswahleinrichtung eine zweite Zeilenaus­ wahleinrichtung (3a) aufweist, die in Reaktion auf die durch die Adresseneingangseinrichtung erzeugten Adressen eine zweite Folge von Zeilen zuzugreifender Speicherzellen im Array be­ stimmt.

6. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die erste Zeilenauswahleinrichtung eine sequentielle Zei­ lenauswahleinrichtung (2a) aufweist, die in Reaktion auf die durch die Adresseneingangseinrichtung erzeugten Adressen se­ quentiell eine Speicherzellenzeile im Speicherzellenarray aus­ wählt, in die Daten einzuschreiben sind, und
daß die zweite Zeilenauswahleinrichtung eine gesteuerte Zeilen­ auswahleinrichtung (3a) aufweist, die in Reaktion auf die durch die Adresseneingangseinrichtung erzeugten Adressen im Speicher­ zellenarray eine Speicherzellenzeile entsprechend der vorbe­ stimmten Beziehung auswählt, aus der Daten auszulesen sind.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch ge­ kennzeichnet,
daß die durch die Adresseneingangseinrichtung erzeugten Adres­ sen eine erste Mehrzahl von Adreß-Bits aufweisen,
daß die sequentielle Zeilenauswahleinrichtung eine zweite Mehr­ zahl erster logischer Multipliziereinrichtungen aufweist, die zur Aufnahme der ersten Mehrzahl von Adreß-Bits auf eine erste Schaltungsweise geschaltet sind,
daß die gesteuerte Zeilenauswahleinrichtung eine zweite Mehrzahl zweiter logischer Multipliziereinrichtungen aufweist, die zur Aufnahme der ersten Mehrzahl von Adreß-Bits auf eine zweite Schaltungsweise geschaltet sind, und
daß die erste und zweite Schaltungsweise entsprechend der vor­ bestimmten Beziehung bestimmt sind.

8. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch ge­ kennzeichnet,
daß die Adresseneingangseinrichtung eine Taktsignalerzeugungs­ einrichtung zur Erzeugung eines Taktsignals, wenn auf die Adressen der Speicherzellen zuzugreifen ist, aufweist, und
daß die sequentielle Zeilenauswahleinrichtung eine Ringzähler­ einrichtung (2b) aufweist, die in Reaktion auf das Taktsignal sequentiell eine Speicherzellenzeile innerhalb des Speicherzel­ lenarrays bestimmt, in die Daten einzuschreiben sind.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 8, dadurch ge­ kennzeichnet, daß die vorbestimmte Beziehung eine Datenanord­ nungs-Umwandlungsregel für die schnelle Fourier-Transformation (FFT) darstellt.

10. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 8, dadurch ge­ kennzeichnet, daß die vorbestimmte Beziehung eine Scanning­ folgen-Umwandlungsregel bei der Bildverarbeitung darstellt.

11. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die erste Auswahleinrichtung (2a) vorgesehen ist zum Bestimmen einer ersten Mehrzahl von Speicherzellorten, auf die im Array in Reaktion auf durch die Adresseneingangseinrichtung erzeugte einzelne Adressen zugegriffen werden soll,
die zweite Auswahleinrichtung (3a) vorgesehen ist zum Bestimmen einer Mehrzahl von zweiten Spei­ cherzellorten des Arrays, auf die in Reaktion auf die einzel­ nen Adressen zugegriffen werden soll, wobei die erste und die zweite Mehrzahl von Speicherzellorten eine vorbestimmte Bezie­ hung zueinander haben.

12. Verwendung der Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 11 in einem Mikroprozessor.

13. Verwendung der Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 11 in einer Datenfolgeänderungsschaltung zum Ändern der Folge einer Mehrzahl von Daten entsprechend einer vorbestimmten Beziehung.

14. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß das Array (1) eine Mehrzahl von Speicher­ zellgebieten mit jeweils einer Mehrzahl von Speicherzellen aufweist, die erste Auswahleinrichtung
eine erste Dekodereinrichtung (2a) mit einer Mehrzahl von Schreibadreßdekodern zum Schreiben von Daten ist, wobei jeder Schreibadreßdekoder im entsprechenden Speicherzellgebiet ange­ ordnet ist und ein Signal zum Aktivieren des entsprechenden Speicherzellgebietes in Reaktion auf ein Schreibadreßsignal zum Bestimmen des entsprechenden Speicherzellgebietes erzeugt,
die zweite Auswahleinrichtung eine zweite Dekodereinrichtung (3a) mit einer Mehrzahl von Leseadreßdekodern zum Auslesen von Daten ist, wobei jeder Lese­ adreßdekoder im entsprechenden Speicherzellgebiet angeordnet ist und ein Signal zum Aktivieren des entsprechenden Speicher­ zellgebietes in Reaktion auf ein Leseadreßsignal zum Bestimmen des entsprechenden Speicherzellgebietes liefert, und
eine Schalteinrichtung (4) vorgesehen ist zum Verbinden der ersten Dekoder­ einrichtung mit dem entsprechenden Speicherzellgebiet beim Schreibvorgang und zum Verbinden der zweiten Dekodereinrichtung mit dem entsprechenden Speicherzellgebiet beim Lesevorgang, wobei das Schreibadreßsignal und das Leseadreßsignal sich ent­ sprechend einer vorbestimmten Beziehung voneinander unterschei­ den.