DE4213574A1 - Halbleiterspeichereinrichtung und betriebsverfahren dafuer - Google Patents

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung insbesondere vom Nur-Lesetyp und ganz insbesondere die Anordnung und ein Verfahren zum Reparieren eines beschädigten Bits in einem maskierten Nur-Lesespeicher (ROM).

Nur-Lesespeicher vom Halbleitertyp sind ein Teil der üblichen Halbleiterspeichereinrichtungen zum Speichern fester Daten (ROM-Speicher, im folgenden einfach als ROM bezeichnet). Bei einem derartigen ROM ist ein Bit aus einem Transistor gebildet, damit eine geeignete Konstruktion für eine hohe Integration und verringerte Kosten pro Bit vorgesehen werden können. ROMs wur­ den für die verschiedensten Anwendungen in großem Maße gebraucht.

Zur effektiven Ausnutzung des ROMs werden gültige Daten über einen vollen Speicherraum (Adreßraum) geschrieben. Für einige Anwendungen wird der Speicherraum des ROMs jedoch teilweise in einem unbenutzten (oder undefinierten) Zustand gehalten.

Die Speicherkapazität eines ROMs wird hauptsächlich durch die Zahl der Adreßbits und die Zahl der Bits der ausgelesenen Daten bestimmt. Wenn z. B. eine Adresse 20 Bit enthält und die Ausle­ sedaten 8 Bit enthalten, beträgt die Speicherkapazität eines derartigen ROMs 8 Megabit (= 2²⁰·8 = 1 M Byte). Ein ROM wird zum Speichern eines speziellen Anwendungsprogrammes oder von Daten benutzt. Wenn das Programm oder die Daten 640 KBit benötigen, wird ein ROM mit einer Speicherkapazität von 1 MBit benutzt, da die Speicherkapazität verfügbarer ROMs zu 256 KBit, 512 KBit 1 MBit usw. festgelegt sind. In diesem Fall wird der verbleibende Adreßbereich (360 KBit in dem obigen Beispiel) in einem unbenutzten Zustand oder undefinierten Zustand gehalten. Im allgemeinen werden Daten eines vorbestimmten festen logi­ schen Pegels in die Speicherzellen in den verbleibenden unbe­ nutzten Adreßbereichen geschrieben. Als Beispiel soll jetzt ein Kanji-Zeichengenerator gemäß des japanischen Industriestandards betrachtet werden.

Fig. 14 zeigt die Abbildung eines Speicherraumes eines in einem derartigen Kanji-Zeichengenerator benutzten ROMs. Wie in Fig. 14 gezeigt ist, weist ein Speicherraum 100 des ROMs Abschnitte 101 und 103 auf, in die gültige Daten geschrieben sind, wo ein Kanji-Zeichencode zugeordnet ist und ein Kanji-Zei­ chen definiert ist. Weiterhin weist der Speicherraum einen undefinierten Bereich 102, in dem ein Kanji-Zeichen nicht definiert ist, während ein Zeichencode zugeordnet ist, und einen unbenutzten Bereich 104, indem weder ein Zeichencode noch Kanji-Zeichen definiert sind, auf. Bei der Codezuordnung von Kanji-Zeichen gemäß des japanischen Industriestandards wird ein Kanji-Zeichen durch ein erstes Byte (Fläche), das eine X-Adresse anzeigt, und ein zweites Byte (Punkt), das eine Y-Adresse anzeigt, definiert. Bei der Kanji-Zeichencodezuordnung enthält das erste Byte 7 Bit und das zweite Byte 7 Bit, so daß 2¹⁴ (gleich 16 384) Kanji-Zeichen definiert werden können. In dem japanischen Industriestandard sind jedoch nur 7144 Kanji-Zei­ chen definiert. Die verbleibenden 9240 Kanji-Zeichen sind nicht definiert, und der Bereich 102 wird in einem undefinier­ ten Zustand gehalten. Wenn der eingesetzte ROM die Speicherka­ pazität von 2¹⁶ (= 64 KBit) aufweist und wenn ein Kanji-Zeichen 1 Byte benötigt, sind 12 K (2¹⁶-2¹⁴) Adressen oder 12 KBit Speicherzellen nicht unbenutzt zum Erzeugen des unbenutzten Bereiches 104. Bei dieser Zuordnung ist die achte bis fünf­ zehnte Fläche im undefinierten Zustand.

In einem Masken-ROM werden Daten bei dem Herstellungsvorgang eingeschrieben. Daher werden eines vorbestimmten Logikwertes, d. h. des logischen Wertes "0" bzw. "1" in den undefinierten Bereich (oder unbenutzten Bereich) in einem solchen Masken-ROM geschrieben. Ein Hersteller kann den undefinierten Bereich 102 zum Definieren gewünschter zusätzlicher Kanji-Zeichen benutzen, wenn es sich als notwendig herausstellen sollte.

Aus wirtschaftlichen Gründen wurde ein derartiger Masken-ROM vorgeschlagen, der eine redundante Schaltung zum Ausgeben von Daten eines vorbestimmten logischen Pegels des Logikwertes "0" oder "1" enthält, wenn eine Adresse in den Bereich 102 bezeich­ net wird, damit ein mit der in Fig. 14 gezeigten Aufteilung versehener ROM konstruiert werden kann, wobei in den ROM gül­ tige Daten in den undefinierten Bereich 102 auf dem gleichen Chip geschrieben sind. Ein Beispiel eines solchen ROMs ist in den Japanischen Patentschriften 63-53 639 und 64-5 397 offenbart.

Fig. 15 zeigt schematisch die gesamte Anordnung eines vorhan­ denen Masken-ROMs. Wie in Fig. 15 gezeigt ist, enthält der Masken-ROM ein Speicherfeld 5 mit einer Mehrzahl von Speicher­ zellen, die in einer Matrix aus Zeilen und Spalten angeordnet sind, einen Adreßpuffer 1 zum Formen der Wellenform eines Adreßsignales und Verstärken eines an einen Adreßeingangsan­ schluß 10 angelegten Adreßsignales zum Erzeugen eines internen Adreßsignales, einen X-Dekoder 2, der ein internes Zeilenadreß­ signal dekodiert, das von dem Adreßpuffer 1 angelegt ist, zum Auswählen einer Zeile in dem Speicherfeld 5, einen Y-Dekoder 3, der ein internes Spaltenadreßsignal dekodiert, das von dem Adreßpuffer 1 angelegt ist, zum Erzeugen eines Signales zum Auswählen einer Spalte in dem Speicherfeld 5, und ein Y-Gatter 4, das auf das Spaltenauswahlsignal reagiert, das von dem Y-Dekoder 3 angelegt ist, zum Verbinden einer entsprechenden Spalte in dem Speicherfeld 5 mit einem Leseverstärker 6. Ein an dem Adreßeingangsanschluß 10 angelegtes Adreßsignal enthält Adreßbits A0 bis An. In dem ROM werden allgemeine Daten von Bits von einem Wort aus dem Speicherfeld 5 gelesen. Daher be­ zeichnet das von dem Y-Dekoder 3 angelegte Spaltenauswahlsignal eine Mehrzahl von Spalten in dem Speicherfeld 5. Der Lesever­ stärker 6 erfaßt und verstärkt die Daten der durch das Y-Gatter 4 ausgewählten Speicherzellen.

Der ROM enthält weiter eine Adreßübereinstimmungserkennungs­ schaltung 9, die ein internes Adreßsignal von dem Adreßpuffer 1 zum Bestimmen, ob das interne Adreßsignal eine Adresse in einem speziellen Bereich in dem Speicherfeld 5 bezeichnet, empfängt, und eine Ausgabeschaltung 7, die auf ein Erkennungssignal von der Adreßübereinstimmungserkennungsschaltung 9 reagiert zum Auswählen - als Daten, die zu einem Datenausgangsanschluß 11 zu übertragen sind - eines Satzes von Speicherzellendaten, die von dem Leseverstärker 6 zur Verfügung gestellt werden, und Daten eines vorbestimmten logischen Pegels. Die Übereinstimmungser­ kennungsschaltung 9 speichert im voraus ein Adreßsignal (Be­ reichsadreßsignal), das einen speziellen Bereich in dem Spei­ cherfeld 5 anzeigt, und erkennt die Übereinstimmung/Nichtüber­ einstimmung des Bereichsadreßsignales und eines internen Adreß­ signales von dem Adreßpuffer 1. Die Ausgabeschaltung 7 enthält eine Schaltung (nicht gezeigt) zum Festlegen eines vorbestimm­ ten Pegels, die auf die Erzeugung des Übereinstimmungserken­ nungssignales von der Adreßübereinstimmungserkennungsschaltung 9 aktiviert wird zum Legen des Potentialpegels am Ausgangsan­ schluß 11 auf ein vorbestimmtes Potential.

Der ROM enthält weiter eine Steuerschaltung 8, die ein extern angelegtes Chipfreigabesignal und ein Ausgabefreigabesignal zum Erzeugen verschiedener Arten von internen Steuersignalen empfängt. Der Adreßpuffer 1 ist im allgemeinen aus einer stati­ schen Schaltung gebildet und erzeugt ein internes Adreßsignal, wenn extern angelegte Adreßsignalbits A0 bis An empfangen werden. Die Steuerschaltung 8 erzeugt ein internes Steuersi­ gnal zum Bestimmen eines Aktivierungszeitpunktes des Lesever­ stärkers 6 und eines Datenausgangszeitpunktes der Ausgabeschal­ tung 7. Der Aktivierungszeitpunkt des Leseverstärkers 6 wird durch das Chipfreigabesignal bestimmt. Der Datenausgangs­ zeitpunkt der Ausgabeschaltung 7 wird durch das Ausgabefreiga­ besignal bestimmt. Der Betrieb wird im folgenden beschrieben.

Die Adreßübereinstimmungserkennungsschaltung 9 ist so program­ miert, daß sie das Preisadreßsignal, das einen speziellen Spei­ cherbereich (d. h. Adreßbereich) anzeigt, in dem Speicherfeld 5 enthält. Der Adreßpuffer 1 erzeugt ein internes Adreßsignal auf der Grundlage externer Adreßsignalbits A0 bis An, die über den Adreßeingangsanschluß 10 angelegt sind. Das interne Adreßsignal enthält ein internes Zeilenadreßsignal und ein internes Spal­ tenadreßsignal.

Der X-Dekoder 2 dekodiert das interne Zeilenadreßsignal von dem Adreßpuffer 1 zum Auswählen einer entsprechenden Zeile in dem Speicherfeld 5. Die mit der ausgewählten Zeile in dem Speicher­ feld 5 verbundenen Speicherzellen sind mit den entsprechenden Spalten verbunden. Während der X-Dekoder 2 die Zeilenauswahl­ tätigkeit durchführt, dekodiert der Y-Dekoder 3 das interne Spaltenadreßsignal von dem Adreßpuffer 1 zum Erzeugen des Spal­ tenauswahlsignales. Das Y-Gatter 4 reagiert auf das Spalten­ auswahlsignal zum Verbinden einer entsprechenden Spalte in dem Speicherfeld 5 mit dem Leseverstärker 6.

In dem Speicherfeld 5 hat sich das Potential auf jeder Spalte gemäß der in jeder betroffenen Speicherzelle gespeicherten Daten geändert, wenn das Y-Gatter 4 die Spaltenauswahltätigkeit durchführt. Der Leseverstärker 6 erfaßt und verstärkt das Si­ gnalpotential auf der durch das Y-Gatter 4 ausgewählten Spalte. Die durch den Leseverstärker 6 erfaßten und verstärkten Daten der Speicherzellen werden zu der Ausgabeschaltung 7 übertragen.

Wenn die Adreßsignalbits A0 bis An eine Adresse in dem Adreßbe­ reich bezeichnen, der in der Adreßübereinstimmungserkennungs­ schaltung 9 gespeichert ist, erzeugt die Adreßübereinstimmungs­ erkennungsschaltung 9 das Übereinstimmungserkennungssignal. Wenn das Adreßübereinstimmungserkennungssignal erzeugt ist, aktiviert die Ausgabeschaltung 7 die Schaltung zum Festlegen eines vorbestimmten Pegels, die darin enthalten ist, ignoriert die Daten von den Speicherzellen, die von dem Leseverstärker 6 übertragen sind, und setzt den Potentialpegel des Datenaus­ gangsanschlußes 11 auf den vorbestimmten Pegel des logischen Wertes "1" oder "0". Bei dieser Tätigkeit werden die Ausgabe­ daten D0 bis Dm "1 . . . 1" oder "0 . . . 0".

Wenn die Adreßübereinstimmungserkennungsschaltung 9 nicht das Übereinstimmungserkennungssignal erzeugt, setzt die Ausgabe­ schaltung 7 die Schaltung zum Festlegen des vorbestimmten Pegels, die darin enthalten ist, in den inaktiven Zustand und überträgt die Speicherzellendaten, die von dem Leseverstärker 6 empfangen sind, zu dem Datenausgangsanschluß 11.

Gemäß der obigen Konstruktion können alle Daten, die in dem Speicherraum (oder Adreßbereich) gespeichert sind, der durch die Adreßübereinstimmungserkennungsschaltung 9 bezeichnet ist, zwangsweise auf den logischen Wert "1" oder "0" geändert werden.

Bei der in Fig. 15 gezeigten Konstruktion des ROM kann ein willkürlicher Bereich in dem Speicherraum, der durch das Spei­ cherfeld 5 dargestellt ist, in einen Bereich umgewandelt werden, der nur Daten des logischen Pegels "0" oder "1" spei­ chert. Eine Anordnung, in der die obige Konstruktion auf eine redundante Schaltung zum Reparieren eines defekten Bits in einen Masken-ROM angewendet ist, ist von Hotta u. a. in dem Artikel mit dem Titel "Highdensity Mask ROM Memory Cell with a bank selection architekture and a new rendundentsy skin for mask ROM" Institut of Electronics, Informations, Communications and Elektrics Engineerings, Techn. Research Report, Band 88, Nr. 125, Juli 1988, Seiten 13 bis 18 beschrieben.

Gemäß dem obigen Hotta-Artikel werden die aus der Speicherzel­ le ausgelesenen Daten ungültig gemacht, wenn eine Adresse des Speicherbereiches, in dem alle vorgesehenen Daten "0" oder "1" sind, und zuvor programmierte Daten mit "0" oder "1" werden als Alternative ausgegebenen. Gemäß dieser redundanten Schaltungs­ konstruktion kann ein defektes Bit in dem Speicherbereich, der in der Adreßübereinstimmungserkennungsschaltung gespeichert ist, effektiv repariert werden, da der Wert des defekten Bits durch den vorbestimmten festen Wert des logischen Wertes "1" oder "0" ersetzt wird. Das Reparieren defekter Bits verbessert die Produktausbeute, da ROMs mit defekten Bits als zuverlässige Produkte vermarktet werden können, anstatt zu wegzuwerfen. Die Produktausbeute bedeutet der Anteil der akzeptierten oder der nicht defekten Produkte zu allen Produkten. Selbst im unbenutzten Bereich kann kein defektes Bit bei einem zuverläs­ sigen Produkt vorhanden sein. In dem Hotter-Artikel ist ausge­ führt, daß eine Produktausbeute um ungefähr 5% bei einem 16 MBit-Masken-ROM erzielt werden kann, wenn Daten in dem Be­ reich, der aufeinanderfolgende Daten von nur "0" oder "1" ent­ hält, sich über 2 KBit oder mehr erstreckt, durch zuvor programmierte Daten ersetzt werden.

Hotta u. a. haben ebenfalls beschrieben, daß der Speicherbe­ reich der Daten, die nur "0" oder "1" sind, dazu tendiert zu­ zunehmen, wenn die gesamte Speicherkapazität eines Masken-ROMs zunimmt, und daß ein derartiger Bereich gleicher Daten etwa 100 KBit bei dem 16 MBit-Masken-ROM beträgt.

Mit einem Masken-ROM, der wie oben beschrieben konstruiert ist, kann das Setzen der Daten in dem Bereich 102, der in Fig. 14 gezeigt ist, leicht mit Daten "0" oder "1" durchgeführt werden.

Wenn jedoch, wie in Fig. 16 gezeigt ist, ein Bereich 152, in dem nur die Daten "1" gespeichert sind, durch einen Bereich 154 unterteilt ist, der nur die Daten mit einem entgegengesetz­ ten logischen Pegel enthält, (d. h. die Daten alle "0"), können diese Daten nicht mehr effektiv ersetzt werden. Dies ist auch für den Fall wahr, in dem die in dem Bereich 152 gespeicherten Daten alle "0" sind und der dazwischengeschobene Bereich nur die Daten "0" speichert.

Weiterhin kann ein effektives Datenersetzen auch für den Fall nicht durchgeführt werden, bei dem, wie in Fig. 17 gezeigt ist, ein Speicherraum 160 gültige Bereiche (d. h. Bereiche zum Speichern gültiger Daten) 162, 166 und 168 enthält und ein un­ benutzter Bereich 164 die gültigen Bereiche 166, 168 enthält. Bei der Konstruktion, die eine Auslegung wie in Fig. 17 gezeigt aufweist, ist es notwendig, den unbenutzten Bereich 164 in fünf Bereiche A, B, C, D und E zu unterteilen und die Über­ einstimmung der Adressen für die entsprechenden Bereiche fest­ zustellen. Daher kann ein effektives Datenersetzen durch eine einfache Schaltungskonstruktion nicht durchgeführt werden.

Im allgemeinen enthalten die Ausgangsdaten des Masken-ROMs eine Vielzahl von Bit. In diesem Fall kann die oben beschriebene Redundantkonstruktion nicht effektiv das Datenersetzen durch­ führen, wenn die Adreßbereiche, die die Abfolgen von den "0" oder "1" enthalten, entsprechend für verschiedene Datenaus­ gangsstifte vorgesehen sind. Wenn der Masken-ROM eine Daten­ breite von 16 Bit aufweist, können 16 Bit-Daten und 8 Bit-Daten darin gespeichert werden. Wenn 8 Bit-Daten erwünscht sind, sind die Adreßbereiche, die ungültige Bereiche in den entsprechenden Speicherblöcken bilden, voneinander unterschiedlich. Auch in diesem Fall kann die oben beschriebene Redundantkonstruktion das Datenersetzen nicht effektiv ausführen.

Bei der Redundantkonstruktion des Masken-ROMs wird das Erset­ zen der vorbestimmten Daten nur bei den Bereichen durchgeführt, die Folgen von nur den Daten "0" oder "1" aufweisen. Daher kann das Ersetzen der Daten nicht flexibel gemäß der Speicherbe­ reiche der Daten durchgeführt werden, und somit kann die Pro­ duktausbeute nicht deutlich verbessert werden.

Es ist daher die der Erfindung zugrundeliegende Aufgabe, eine Speichereinrichtung und ein Betriebsverfahren dafür zu schaf­ fen, mit denen die oben aufgeführten Nachteile von redundanten Schaltungen bei Masken-ROMs überwunden werden können und ins­ besondere eine effektive Datenersetzung durchgeführt werden kann.

Gemäß einem ersten Aspekt der Erfindung ist eine Halbleiter­ speichereinrichtung vorgesehen, die eine Mehrzahl von Adreß­ übereinstimmungserkennungsschaltungen und eine Vorrangschal­ tung zum Zuordnen eines Vorranges zur Übereinstimmungser­ kennungssignalen, die von den Adreßübereinstimmungserkennungs­ schaltungen vorgesehen werden, aufweist. Spezielle Adreßbe­ reiche in einem ROM-Adreßraum sind den Adreßübereinstimmungs­ erkennungsschaltungen zugeordnet. Jede Adreßübereinstimmungs­ erkennungsschaltung gibt das Übereinstimmungserkennungssignal aus, wenn ein vorgesehenes Adreßsignal eine Speicheradresse bezeichnet, die in dem Adreßbereich enthalten ist, der ihr zu­ geordnet ist.

Die Halbleiterspeichereinrichtung gemäß dem ersten Aspekt der Erfindung enthält weiter einen Schaltkreis, der auf ein Aus­ gangssignal der Vorrangschaltung zum Übertragen eines Daten­ bits von einem vorbestimmten Logikpegel auf den Ausgangsan­ schluß reagiert.

Die Halbleiterspeichereinrichtung nach einem zweiten Aspekt der Erfindung enthält eine Mehrzahl von Adreßübereinstimmungser­ kennungsschaltungen und eine Vorrangschaltung zum Zuordnen des Vorranges zu Übereinstimmungserkennungssignalen, die von den Adreßübereinstimmungserkennungsschaltungen vorgesehen werden. Vorbestimmte Adreßbereiche in einem ROM-Adreßraum werden den entsprechenden Adreßübereinstimmungserkennungsschaltungen zuge­ ordnet. Jede Adreßübereinstimmungserkennungsschaltung gibt das Übereinstimmungserkennungssignal aus, wenn ein angelegtes Adreßsignal eine Adresse bezeichnet, die in dem Adreßbereich enthalten ist, der ihr zugeordnet ist.

Die Halbleiterspeichereinrichtung gemäß dem zweiten Aspekt der Erfindung enthält weiter einen Schaltkreis, der auf ein Aus­ gangssignal von der Vorrangschaltung reagiert zum Übertragen von einem der Werte der vorbestimmten Logikpegel und der Speicherzellendaten, die aus einem ROM-Speicherfeld ausgelesen sind, an einen Datenausgangsanschluß.

Bei der Halbleiterspeichereinrichtung, die insbesondere vom Nur-Lesetyp ist, nach dem ersten Aspekt der Erfindung wird der Datenausgangsanschluß auf einen vorbestimmten Logikwert gemäß des Vorranges gesetzt. Daher kann das Ersetzen von Daten effektiv ausgeführt werden, selbst wenn ein Datenbereich mit einer Abfolge von "1" oder "0" durch einen Datenbereich ge­ trennt wird, der eine Abfolge von entgegengesetzten Werten "0" oder "1" aufweist.

Bei der Halbleiterspeichereinrichtung, die insbesondere vom Nur-Lesetyp ist, nach dem zweiten Aspekt der Erfindung können, selbst wenn ein gültiger Speicherzellendatenbereich in einem Bereich existiert, der nur die Abfolge von "1" oder "0" ent­ hält, oder in einem undefinierten oder ungültigen Bereich exi­ stiert, ursprüngliche Speicherzellendaten leicht aufgrund der Funktion des Schaltkreises ausgegeben werden.

Die erfindungsgemäße Halbleiterspeichereinrichtung weist insbe­ sondere noch den Vorteil auf, daß ein defektes Bit leicht repa­ riert werden kann. Dadurch kann die Produktausbeute deutlich verbessert werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 schematisch die Gesamtansicht einer Halbleiter­ speichereinrichtung insbesondere vom Nur-Lese­ typ gemäß einer ersten Ausführungsform der Er­ findung;

Fig. 2 ein Diagramm einer Datenersetzungstätigkeit der Halbleiterspeichereinrichtung von Fig. 1;

Fig. 3 ein Beispiel einer speziellen Anordnung einer Adreßübereinstimmungserkennungsschaltung und einer Vorrangschaltung von Fig. 1;

Fig. 4 eine Liste der Tätigkeit der Adreßübereinstim­ mungserkennungsschaltung nach Fig. 3;

Fig. 5 ein Beispiel einer speziellen Konstruktion eines Schaltkreises nach Fig. 1;

Fig. 6 eine Liste der Tätigkeit des Schaltkreises nach Fig. 5;

Fig. 7 ein anderes Beispiel einer Konstruktion einer Vorrangschaltung nach Fig. 1;

Fig. 8 eine Liste für die Tätigkeit der Vorrangschal­ tung nach Fig. 7;

Fig. 9 eine Konstruktion, bei der die Fig. 7 gezeigte Vorrangschaltung für drei Adreßbereiche ausge­ dehnt ist;

Fig. 10 ein Diagramm der Tätigkeit der Vorrangschaltung nach Fig. 9;

Fig. 11 eine Konstruktion, bei der die in Fig. 7 ge­ zeigte Vorrangschaltung für drei Adreßbereiche ausgedehnt ist;

Fig. 12 schematisch eine gesamte Anordnung einer Halb­ leiterspeichereinrichtung insbesondere vom Nur-Le­ setyp nach einer weiteren Ausführungsform der Erfindung;

Fig. 13A, 13B, 13C ein Diagramm der Adressenwandlung der Halblei­ terspeichereinrichtung nach Fig. 12;

Fig. 14 ein Beispiel einer Bitabbildung in einem her­ kömmlichen Masken-ROM;

Fig. 15 schematisch die Gesamtanordnung eines herkömm­ lichen Masken-ROMs;

Fig. 16 ein Diagramm zum Darstellen eines Problemes Redundanzschaltung in dem Masken-ROM nach Fig. 15; und

Fig. 17 ein Diagramm zum Darstellen eines anderen Pro­ blemes des in Fig. 15 gezeigten Masken-ROMs.

In Fig. 1 sind die Abschnitte, die der in Fig. 15 gezeigten Halbleiterspeichereinrichtung entsprechen, mit den gleichen Be­ zugszeichen bezeichnet.

Wie in Fig. 1 gezeigt ist, weist die Halbleiterspeicherein­ richtung vom Nur-Lesetyp (im folgenden als "Masken-ROM" bezeichnet) einen Adreßpuffer 1, einen X-Dekoder 2, einen Y-De­ koder 3, ein Y-Gatter 4, ein Speicherfeld 5, einen Leseverstär­ ker 6, eine Steuerschaltung 8 und einen Ausgangspuffer 70 auf.

Der in Fig. 1 gezeigte Masken-ROM enthält eine Mehrzahl von Adreßübereinstimmungserkennungsschaltungen 9-1 bis 9-k zum Auf­ nehmen eines internen Adreßsignales von dem Adreßpuffer 1, eine Prioritäts- bzw. Vorrangschaltung 20, die die Übereinstimmungs­ erkennungssignale von den Adreßübereinstimmungserkennungsschal­ tungen 9-1 bis 9-k aufnimmt und die Vorrangreihenfolge unter den aufgenommenen Übereinstimmungserkennungssignalen bestimmt, und einen Schaltkreis 21, der zwischen dem Leseverstärker 6 und einer Ausgangsschaltung 7 angeordnet ist und auf das von der Vorrangschaltung 20 angelegte Ausgangssignal reagiert zum ausgewählten Übertragen der Daten eines vorbestimmten Logikpe­ gels zu der Ausgangsschaltung 7. Der Schaltkreis 21 reagiert ebenfalls auf das Ausgangssignal von der Vorrangschaltung 20 zum selektiven Übertragen der Speicherzellendaten von dem Lese­ verstärker 6 zu der Ausgangsschaltung 7. Der Ausgangspuffer 70 führt ein Formen der Signalwellenformen und ein Verstärken des Ausgangssignales des Schaltkreises 21 durch, um dieses zu einem Datenausgangsanschluß 11 zu übertragen.

Spezielle Adreßbereiche in dem Adreßraum (Speicherraum), die von dem Speicherfeld 5 vorgesehen sind, sind den entsprechenden Adreßübereinstimmungserkennungsschaltungen 9-1 bis 9-k zuge­ ordnet. Jede der Adreßübereinstimmungserkennungsschaltungen 9-1 bis 9-k prüft die Werte eines vorbestimmten Satzes von Adreß­ signalbits in einem internen Adreßsignal, daß von dem Adreßpuf­ fer 1 angelegt ist, und bestimmt, ob das Adreßsignal A0 bis An eine Speicherzelle bezeichnet, die in dem Adreßbereich enthal­ ten ist, der ihr selber zugeordnet ist. Wenn eine in dem zuge­ ordneten Adreßbereich enthaltene Speicheradresse bezeichnet wird, wird das Übereinstimmungserkennungssignal ausgegeben.

Fig. 2 zeigt eine Bitabbildung des Speicherfeldes 5. Aus Ver­ einfachungsgründen sei angenommen, daß ein in Fig. 2 gezeigter Adreßraum 220 einem Speicheradreßraum entspricht, der durch einen Speicherblock gegeben ist, der einem Bit entspricht. Der Speicherraum, d. h. Adreßraum 220 enthält Bereiche 223a und 223b, in die gültige Speicherzellendaten geschrieben werden, einen Bereich 222, in den logische "1"-Daten geschrieben werden, und einen Bereich 221, in den logische "0"-Daten ge­ schrieben werden. Die Tätigkeit des Masken-ROMs nach dieser Ausführungsform wird im folgenden unter Bezugnahme auf die Fig. 1 und 2 beschrieben.

Der Bereich 223a für gültige Speicherzellendaten enthält Adres­ sen innerhalb des Bereiches von X-Adressen 0 bis X1. Der Be­ reich 222 für die "1"-Datenspeicherung enthält Adressen inner­ halb des Bereiches von den X-Adressen X1 bis X2, der X-Adressen X2 bis X3 mit Ausnahme des Bereiches der Y-Adressen Y1 bis Y2 und der X-Adressen X3 bis X4. Der Bereich 221 für die "0"-Da­ tenspeicherung enthält Adressen innerhalb des Bereiches der X-Adressen X2 bis X3 und der Y-Adressen Y1 bis Y2.

Es sei angenommen, daß der Adreßbereich des Bereiches 221 der Adreßübereinstimmungserkennungsschaltung 9-1 zugeordnet ist und daß die Adreßbereiche, die den Bereichen 221 und 222 entspre­ chen, der Adreßübereinstimmungserkennungsschaltung 9-2 zugeord­ net sind (wobei k=2). Wenn eine Adresse der Adreßsignalbits A0 bis An eine Adresse des Bereiches 223a oder 223e bezeichnet, erzeugen die Adreßübereinstimmungserkennungsschaltungen 9-1 und 9-2 kein Übereinstimmungserkennungssignal. In diesem Zustand führt die Vorrangschaltung 20 keine Tätigkeit zum Feststellen der Reihenfolge des Vorranges aus und erzeugt ein Signal, das die Nichterkennung der Adressenübereinstimmung anzeigt, und legt es an den Schaltkreis 21 an.

Der X-Dekoder 2 und der Y-Dekoder 3 wählen eine entsprechende Speicherzelle in dem Speicherfeld 5 aus, und der Wert der aus­ gewählten Speicherzelle wird durch das Y-Gatter 4 und den Le­ severstärker 6 zu dem Schaltkreis 21 übertragen. Da der Schalt­ kreis 21 von der Tatsache benachrichtigt ist, daß die Vorrang­ schaltung 20 kein Übereinstimmungserkennungssignal abgegeben hat, überträgt die Schaltung 21 den von dem Leseverstärker 6 übertragenen Speicherzellenwert zu dem Ausgangspuffer 70. Der Datenausgangsanschluß 11 empfängt den Speicherzellenwert von dem Speicherfeld 5 als Ausgangswerte D0 bis Dm.

Jetzt sei ein Fall betrachtet, in dem ein Adreßsignal der Adreßsignalbits A0 bis An eine Speicheradresse des Bereiches 222 bezeichnet. In diesem Fall gibt die Adreßübereinstimmungs­ erkennungsschaltung 9-2 das Übereinstimmungserkennungssignal aus. Die Adreßübereinstimmungserkennungsschaltung 9-1 erzeugt kein Adreßübereinstimmungserkennungssignal. Die Vorrangschal­ tung 20 legt an den Schaltkreis 21 ein Signal an zum Zuordnen des Vorranges zu dem Übereinstimmungserkennungssignal, das von der Adreßübereinstimmungserkennungsschaltung 9-2 erzeugt ist.

In Übereinstimmung mit dem Vorrangsignal von der Vorrangschal­ tung 20 ignoriert der Schaltkreis 21 die Speicherzellendaten von dem Leseverstärker 6, aktiviert die darin enthaltene Aus­ gangsschaltung für das logische "1" und überträgt die Daten des logischen "1" zu dem Ausgangspuffer 70. Dadurch empfängt der Datenausgangsanschluß 11 Ausgabedaten D0 bis Dm, die zwangswei­ se auf den logischen Wert "1" gesetzt sind.

Als nächstes soll ein Fall betrachtet werden, bei dem ein Adreßsignal der Adreßsignalbits A0 bis An eine Speicheradresse des Bereiches 221 bezeichnet. In diesem Fall erzeugen beide Adreßübereinstimmungserkennungsschaltungen 9-1 und 9-2 Adreß­ übereinstimmungserkennungssignale. Die Vorrangschaltung 20 ord­ net den Vorrang dem Übereinstimmungserkennungssignal von der Adreßübereinstimmungserkennungsschaltung 9-1 zu und überträgt dasselbe an den Schaltkreis 21. Gemäß dem Übereinstimmungser­ kennungssignal mit dem Vorrang von der Vorrangschaltung 20 ig­ noriert der Schaltkreis 21 die von dem Leseverstärker übertra­ genen Speicherzellendaten und aktiviert eine darin enthaltene Schaltung, die zum Ausgeben der logischen "0"-Daten betreibbar ist und legt die Daten des logischen "0" an den Ausgangspuffer 70 an. Folglich gibt der Datenausgangsanschluß 11 nicht die von dem Speicherfeld 5 zugeführten Speicherzellendaten aus, sondern er gibt die von dem Schaltkreis 21 erzeugten Daten des logi­ schen "0" als Ausgangsdaten D0 bis Dm aus.

Wie oben beschrieben wurde, ordnet die Vorrangschaltung 20 die Übereinstimmungserfassungssignale nach Vorrang, so daß die Da­ ten in dem Bereich, in dem eine Abfolge von festen Daten in dem Adreßbereich 220 enthalten sind, leicht von "1" auf "0" oder umgekehrt von "0" auf "1" geschaltet werden können.

Gemäß der obigen Anordnung sind die Ausgangsdaten, die von den Bereichen 221 und 222 ausgegeben werden, nicht die aus einer Speicherzelle gelesenen Daten, sondern die von dem Schaltkreis 21 zur Verfügung gestellten Daten, so daß in den Bereichen 221 und 222 enthaltene defekte Bits repariert werden. Im folgenden wird eine spezielle Anordnung des Schaltkreises beschrieben.

Wie in Fig. 3 gezeigt ist, stellt die Adreßübereinstimmungser­ kennungsschaltung 9-1 einen NAND-Dekoder dar. Sie gibt ein Koin­ zidenz-Erkennungssignal aus, das auf "L" geht, wenn eine in dem Adreßbereich enthaltene Adresse, der ihr zugeordnet ist, bezeichnet ist. Die Adreßübereinstimmungserkennungsschaltung 9-1 enthält MOS-(Feldeffekttransistoren vom isolierten Gate-Typ) Transistoren Q01, Q02, . . . Qn1 und Qn2 zum Speichern des speziellen Adreßbereiches. Die Transistoren Q01 bis Qn2 sind vom Verarmungstyp oder vom Anreicherungstyp im Adreßbereich. Bei dem in Fig. 3 gezeigten Beispiel sind die Transistoren Q01 und Qn2 vom Verarmungstyp, und die Transistoren Q02 und Qn1 vom Anreicherungstyp. Die Transistoren Q01 und Q02 empfangen inter­ ne Adreßsignalbits a0 und an ihren Gates. Die Transistoren Qn1 und Qn2 empfangen interne Adreßsignalbits an und an ihren Gates.

Die Adreßübereinstimmungserkennungsschaltung 9-1 enthält weiter einen p-Kanal-MOS-Transistor Q1, der als Reaktion auf das Chip­ freigabesignal zum Aufladen eines Knotens N10 auf "H" rea­ giert, einen n-Kanal-Anreicherungstyp-MOS-Transistor Q3, der als Reaktion auf das Chipfreigabesignal zum Vorladen des Knotens N10 auf "L" reagiert, einen p-Kanal-MOS-Transistor Q2, der zwischen dem Transistor Q1 und dem Knoten N10 vorgesehen ist und als Lastwiderstand den, und eine Inverterschaltung G1, die den Logikpegel des Potentiales am Knoten N10 invertiert. Ein Gate des Transistors Q2 ist fest auf dem Potential "L" wie ein Massepotential gehalten. Der Transistor Q1 wird eingeschal­ tet, wenn das Chipfreigabesignal in einen aktiven Zustand des "L" geht, und der Transistor Q3 wird eingeschaltet, wenn das Chipfreigabesignal in einen inaktiven Zustand des "H" geht.

Das Programmieren des Anreicherungstyps des Verarmungstyps der Transistoren Q01 bis Qn2 wird in dem gleichen Schritt durchge­ führt wie der Datenschreibschritt für die Speicherzellen in dem in Fig. 1 gezeigten Speicherfeld 5. Eine Speicherzelle im Speicherfeld 5 enthält einen Speichertransistor, der üblicher­ weise wiederum aus einem Anreicherungs-MOS-Transistor gebildet ist. Bei dem Datenschreibvorgang werden die Anreicherungstran­ sistoren ausgewählt in Verarmungstransistoren gemäß der Schreibdaten, so daß die Schwellenspannungen der Speichertran­ sistoren ausgewählt auf ein negatives Potential gesetzt werden. Die Transistoren Q01 bis Qn2 werden in dem gleichen Schritt programmiert wie der Ionenimplantationsschritt zum Schreiben der Daten in die Speicherzellen im Speicherfeld 5.

Wenn alle in dem Speicherfeld 5 enthaltenen Speichertransisto­ ren Anreicherungs-MOS-Transistoren sind und das Datenschreiben durch das Einstellen ihrer Schwellenspannungen auf eine untere Schwellenspannung und eine obere Schwellenspannung durchgeführt wird, sind alle Transistoren Q01 bis Qn2 als Anreicherungstran­ sistoren gebildet, und das Einstellen der Schwellenspannung wird in dem gleichen Schritt wie das Ionenimplantieren zum Ein­ stellen der Schwellenspannungen der Speichertransistoren durch­ geführt, die in dem Speicherfeld 5 enthalten sind.

Die Adreßübereinstimmungserkennungsschaltung 9-2 weist die gleiche Konstruktion wie die Adreßübereinstimmungserkennungs­ schaltung 9-1 auf mit der Ausnahme der Anreicherungs-/Verar­ mungstransistoren Q01 bis Qn2 zum Speichern des Adreßbereiches.

Die Vorrangschaltung 20 enthält eine Inverterschaltung G3 zum Invertieren des Übereinstimmungserkennungssignales von der Adreßübereinstimmungserkennungsschaltung 9-1, eine NOR-Schal­ tung G5 zum Empfangen des Übereinstimmungserkennungssignales von der Adreßübereinstimmungserkennungsschaltung 9-2 und des Ausgangssignales der Inverterschaltung G3, eine NOR-Schal­ tung G6 zum Empfangen eines Ausgangssignales der Inverterschal­ tung G3 und eines Ausgangssignales der NOR-Schaltung G5 und eine Inverterschaltung G4 zum Invertieren eines Ausgangssigna­ les der NOR-Schaltung G5.

Die NOR-Schaltung G6 legt ein Signal vor, das anzeigt, daß eine Adresse eines speziellen Adreßbereiches bezeichnet ist und das die Übertragung von Speicherzellendaten verhindert. Die In­ verterschaltung G4 legt ein Bevorzugungssignal vor, das Vorrang hat. Das Adreßübereinstimmungserkennungssignal wird als ein Bevorzugungssignal mit Vorrang ausgegeben.

Die Adreßübereinstimmungserkennungsschaltung 9-1 empfängt in­ terne Adreßsignalbits a0, bis an, von dem Adreßpuffer 1. Die Transistoren Q01 bis Qn2 werden ein- und ausgeschaltet ge­ mäß den programmierten Zuständen und den angelegten Adreßsi­ gnalbits. Die EIN/AUS-Tätigkeit der Transistoren Q01 bis Qn2 wird im folgenden unter Bezugnahme auf Fig. 4 beschrieben.

Fig. 4 zeigt einen Betrieb einer aus Transistoren Qn1 und Qn2 gebildeten Schaltung für das Adreßsignalbit An.

i) In einem Fall, in dem der Transistor Qn1 so programmiert ist, daß er vom Verarmungstyp ist (D-Typ), und der Transistor Qn2 so programmiert ist, daß er vom Anreicherungstyp ist (E-Typ), ist der Transistor Qn2 normalerweise im EIN-Zustand, und der Transistor Qn2 wird ein- und ausgeschaltet in Abhängigkeit des Potentiales des angelegten Adreßsignalsbits An. Ein inter­ nes Adreßsignalbit an ist vom gleichen Logiktyp wie das externe Adreßsignalbit An, und ein internes Adreßsignalbit ist das invertierte Signal des internen Adreßsignalbits an. Wenn daher das Adreßsignalbit An gleich "0" ist, ist das interne Adreßsi­ gnal gleich "1", der Anreicherungstransistor Qn2 wird ein­ geschaltet und beide Transistoren Qn1 und Qn2 sind einge­ schaltet.

Hier entspricht das logische "0" dem Potential "L", und das lo­ gische "1" entspricht dem Potential "H".

ii) In dem Fall, in dem der Transistor Qn1 so programmiert ist, daß er vom Anreicherungstyp ist, und der Transistor Qn2 so pro­ grammiert ist, daß er vom Verarmungstyp ist (d. h. der in Fig. 3 gezeigte Fall), ist der Transistor Qn2 normalerweise im EIN-Zustand, und der Transistor Qn1 wird eingeschaltet, wenn das Adreßsignalbit An gleich "1" ist. Folglich werden beide Tran­ sistoren, wenn das Adreßsignalbit An gleich "1" ist, Qn1 und Qn2 eingeschaltet.

In einem Fall, in dem beide Transistoren Qn1 und Qn2 vom Verar­ mungstyp sind, sind die Transistoren Qn1 und Qn2 normalerweise eingeschaltet unabhängig von dem logischen Wert des Adreßsi­ gnalbits An.

iv) In einem Fall, in dem beide Transistoren Qn1 und Qn2 vom Anreicherungstyp sind, ist einer der Transistoren Qn1 und Qn2 normalerweise abgeschaltet unabhängig von dem Logikwert des Adreßsignalbits An. In diesem Fall ist daher das Adreßsignal­ bit An in einem "Gleichgültig"-Zustand, es kann in jeden belie­ bigen Zustand gehen.

In einem tatsächlichen Betrieb ist das Chipfreigabesignal auf "H", so daß der Transistor Q3 in dem EIN-Zustand ist und der Transistor Q1 in dem AUS-Zustand ist. Bei dieser Bedingung ist der Knoten N10 auf "L" mittels des Transistors Q3 vorgela­ den. Wenn der Masken-ROM den Betriebszyklus betritt (aktivier­ ter Zustand), geht das Chipfreigabesignal in den aktiven Zu­ stand des "L", so daß der Transistor Q3 abgeschaltet wird und der Transistor Q1 eingeschaltet wird. Aufgrund des EIN-Zustan­ des des Transistors Q1, beginnt der Knoten N10, auf "H" aufge­ laden zu werden. Der Potentialpegel des Knotens N10 geht auf "H" oder "L" in Abhängigkeit der internen Adreßsignalbits a0, bis an, und des programmierten Zustandes der Transistoren Q01 bis Qn2. Bei der in Fig. 3 gezeigten Konstruktion wird die Dekoderschaltung in den gewünschten Zustand gesetzt, in dem alle Transistoren Q01 bis Qn2 ausgeschaltet sind, wenn die Adreßsi­ gnalbits A1 bis An-1 in dem "Gleichgültig"-Zustand sind, und das Potential des Knotens N10 wird auf "H" nur dann durch die Transistoren Q1 und Q2 geladen, wenn das Adreßsignalbit A0 gleich "1" ist und das Adreßsignalbit An gleich "0" ist, da die Transistoren Q01 und Qn2 vom Verarmungstyp sind und die Transi­ storen Q02 und Qn1 vom Anreicherungstyp sind. Dann geht das von der Inverterschaltung G1 angelegte Adreßübereinstimmungserken­ nungssignal in den aktiven Zustand, d. h. auf "L". Somit ist bei der in Fig. 3 gezeigten Konstruktion der durch die Adreßsignalbits A0 und An bezeichnete Adreßbereich durch "0xxx1" (x: willkürlicher Wert) der Adresse An . . . A0 für den Fall dargestellt, daß eine in diesem Adreßbereich enthaltene Adresse bezeichnet ist, das Übereinstimmungserkennungssignal geht in den aktiven Zustand des "L". Die Adreßübereinstim­ mungserkennungsschaltung 9-2 weist eine ähnliche Konstruktion auf. Wenn eine in dem Adreßbereich, der ihr zugeordnet ist, enthaltene Adresse bezeichnet wird, wird das Adreßübereinstim­ mungserkennungssignal ausgegeben.

Die Adreßzuordnung zu den Adreßübereinstimmungserkennungsschal­ tungen wird jetzt unter Bezugnahme auf die Fig. 2 genauer be­ schrieben. Die Bereiche 221 und 222 decken die Adreßbereiche der X-Adressen X1 bis X4 ab. Eine Adresse enthält eine X-Adresse und Y-Adresse. Es sei jetzt angenommen, daß die Adres­ se X1 durch a0, a1, a2, . . . am und die Adresse X4 durch a0, a1, b2 . . . bm dargestellt wird. In diesem Fall wird eine in den Bereichen 221 und 222 enthaltene Adresse durch die Adresse des a0, a1, x, x . . . x (x: willkürlich) dargestellt. Somit wird die Adresse a0, a1, x, x . . . x in die Erfassungsschaltungen 9-1 programmiert. Ähnlich kann der Bereich 221 durch die Adresse p0, p1, p2, x, . . . x, q0, q1, x . . . x bezeichnet werden, wobei die Adreßbits des p0, p1, p2, x . . . x eine X-Adresse innerhalb des Bereiches X2 bis X3 bezeichnet und die Adreßbits des q0, q1, x . . . x eine Y-Adresse innerhalb des Bereiches Y1 bis Y2 bezeichnen. Daher kann ein Adreßbereich leicht in den Erken­ nungsschaltungen 9-1 bis 9k durch die Benutzung eines program­ mierbaren Dekoders gespeichert werden. Der Betrieb einer Vor­ rangschaltung 20 wird weiter unten beschrieben.

i) Zuerst sei ein Fall betrachtet, in dem das Übereinstim­ mungserkennungssignal erzeugt ist und das Übereinstim­ mungserkennungssignal nicht erzeugt ist. In diesem Fall ist das Bevorzugungssignal auf "L". Da die Inverterschal­ tung G3 das Übereinstimmungserkennungssignal von "L" in­ vertiert, empfängt ein Eingang der beiden NOR-Schaltungen G5 und G6 das Signal auf "H". Dadurch haben beide NOR-Schaltungen G5 und G6 Ausgangssignale auf "L". Die NOR-Schaltung G6 legt das Signal EN an, das bezeichnet, daß die Adresse eines gewis­ sen speziellen Adreßbereiches bezeichnet ist. Die Invertschal­ tung GE4 sieht das Signal auf "H" vor. In diesem Fall wird ein fester Wert mit einem logischen Wert, der gemäß des Adreß­ übereinstimmungserkennungssignals vorbestimmt ist, anstelle des Zelldatenwertes ausgegeben.

ii) Es sei jetzt ein Fall betrachtet, in dem nur das Überein­ stimmungserkennungssignal erzeugt wird. Die Inverterschal­ tung G3 weist ein Ausgangssignal auf "L" auf. Daher nimmt die NOR-Schaltung G5 an beiden Eingängen das Signal "L" auf und gibt das Signal "H" aus. Dadurch sieht die NOR-Schaltung G6 das Signal auf "L" vor, und die Inverterschaltung G4 sieht das Ausgangssignal auf "L" vor. In diesem Fall werden die Daten eines vorbestimmten Logikwertes gemäß dem Adreßbereich, der durch das Übereinstimmungserkennungssignal MDE2 bezeichnet ist anstelle der Speicherzelldaten ausgegeben.

iii) Dann soll ein Fall betrachtet werden, in dem beide Über­ einstimmungserkennungssignale und erzeugt werden. In diesem Fall weist die Inverterschaltung G3 ein Ausgangssignal auf "H" auf, und die NOR-Schaltung G5 gibt "L" aus, unabhängig von dem logischen Pegel des Übereinstimmungserkennungssignales . Da die NOR-Schaltung G an ihrem Eingang das Signal auf "H" durch die Inverterschaltung G3 empfängt, geht das Signal auf "L". Das Ausgangssignal der Inverterschaltung G4 geht auf "H". Daher wird die Ersetzung der Speicherzellendaten gemäß des durch das Übereinstimmungserkennungssignal bezeichne­ ten Adreßbereiches ausgeführt. Bei der in Fig. 3 gezeigten Konstruktion wird die Vorrangreihenfolge den Übereinstimmungs­ erkennungssignalen und gegeben, und das Signal oder mit Vorrang wird ausgegeben, so daß das Ersetzen der Speicherzellendaten gemäß des Signales oder mit Vorrang ausgeführt wird. In diesem Fall weist das Übereinstimmungser­ kennungssignal einen Vorrang höher als das Übereinstim­ mungserkennungssignal auf.

Wie in Fig. 5 gezeigt ist, enthält der Schaltkreis 21 einen Schaltungsblock 21a, der auf das Signal zum Ausführen/Ver­ hindern der Übertragung der von dem Leseverstärker empfangenen Speicherzellendaten, einen Schaltungsabschnitt 21b, der auf das Vorrangsignal zu übertragendes Signales "L" (Wert mit dem Logikniveau "0") an den Ausgangspuffer 70 reagiert, und einen Schaltungsabschnitt 21c, der auf das Vorrangsignal reagiert zum Anlegen des Signales des Potentiales "H" (Wert auf dem Lo­ gikniveau "1") an den Ausgangspuffer 70.

Der erste Schaltungsabschnitt 21a enthält einen p-Kanal-MOS-Tran­ sistor Q16 und einen n-Kanal-MOS-Transistor Q17, die kom­ plementär miteinander verbunden sind und an ihren Gates die von dem Leseverstärker 6 gelesenen Speicherzellendaten empfangen. Der Abschnitt 21a enthält auch einen p-Kanal-MOS-Transistor Q15, der zwischen dem Transistor Q16 und einer Spannungsversor­ gung Vcc angeordnet ist und das Signal an seinem Gate durch eine Inverterschaltung G11 empfängt, und einen n-Kanal-MOS-Tran­ sistor Q18, der zwischen dem Transistor Q17 und einem Massepotential Vss angeordnet ist und das Signal an seinem Gate aufnimmt.

Der zweite Schaltungsabschnitt 21b enthält einen Verarmungs-MOS-Tran­ sistor Q11, dessen einer Leitungsanschluß mit einem Knoten N20 verbunden ist und dessen Gate mit dem Massepoten­ tial Vss verbunden ist, einen Anreicherungs-MOS-Transistor vom n-Kanal-Typ Q12, dessen einer Leitungsanschluß mit dem Knoten N20 verbunden ist und dessen Gate mit dem Massepotential Vss verbunden ist, einen p-Kanal-MOS-Transistor Q19, der zwischen dem Transistor Q11 und der Spannungsversorgung Vcc angeordnet ist und das Vorrangsignal an seinem Gate empfängt, und einen n-Kanal-MOS-Transistor Q20, der zwischen dem Transistor Q12 und dem Massepotential Vss angeordnet ist und das Vorrang­ signal an seinem Gate durch eine Inverterschaltung G12 em­ pfängt.

Der dritte Schaltungsabschnitt 21c enthält einen n-Kanal-MOS-Tran­ sistor Q13 vom Anreicherungstyp, dessen einer Leitungsan­ schluß mit dem Knoten Nr20 verbunden ist und dessen Gate mit dem Massepotential Vss verbunden ist, einen MOS-Transistor Q14 vom Verarmungstyp, dessen einer Leitungsanschluß mit dem Knoten N20 verbunden ist und dessen Gate mit dem Massepotential Vss ver­ bunden ist, einen p-Kanal-MOS-Transistor Q21, der zwischen dem Transistor Q13 und der Spannungsversorgung Vcc geschaltet ist und das Vorrangsignal an seinem Gate empfängt, und einen n-Kanal-MOS-Transistor Q22 vom Anreicherungstyp, der zwischen dem Transistor Q14 und dem Massepotential Vss vorgesehen ist und das Vorrangsignal an seinem Gate durch eine Inverterschal­ tung G13 empfängt. Das Signalpotential des Knotens N20 wird durch eine Inverterschaltung G14 zu dem Ausgangspuffer 70 über­ tragen.

Das Programmieren der Transistoren Q11, Q12, Q13 und Q14 vom Anreicherungs-/Verarmungstyp wird beim Herstellungsverfahren des Speichers ähnlich wie bei den zuvor beschriebenen Adreß­ übereinstimmungserkennungsschaltungen ausgeführt. Gemäß dem Programmzustand der Transistoren Q11 bis Q14 werden feste Da­ ten in Abhängigkeit der Vorrangsignale und ausgegeben. Fig. 6 zeigt eine Liste des Verhältnisses zwischen den Programmzuständen der Transistoren Q11 und Q12, die in dem zweiten Schaltungsabschnitt 21b enthalten sind, und den Aus­ gangssignalen von dem Schaltkreis 21 in den entsprechenden Zu­ ständen.

i) Wenn der Transistsor Q11 so programmiert ist, daß er vom Verarmungstyp ist, und der Transistor Q12 so programmiert ist, daß er vom Anreicherungstyp ist, ist der Transistor Q11 norma­ lerweise im EIN-Zustand und der Transistor Q12 normalerweise im AUS-Zustand. Wenn daher das Vorrangsignal erzeugt wird, wird der Knoten N20 auf "H" durch die Transistoren Q19 und Q11 aufgeladen, und das Ausgangssignal des Schaltkreises 21 geht auf "L" (logisches "0").

ii) Wenn der Transistor Q11 so programmiert ist, daß er vom Anreicherungstyp ist, und der Transistor Q12 so programmiert ist, daß er vom Verarmungstyp ist, befindet sich der Transi­ stor Q11 normalerweise im AUS-Zustand, und der Transistor Q12 ist normalerweise im EIN-Zustand. Wenn daher das Vorrangsignal erzeugt wird, wird der Knoten N20 auf das Massepotential Vss durch die Transistoren Q12 und Q20 entladen, und das Aus­ gangssignal des Schaltkreises 21 geht auf "H" (logisches "1"). Die Programmierung der Transistoren Q11 bis Q13 gemäß dem An­ reicherungs-/Verarmungstyp wird gemäß der Daten in den Adreß­ bereichen bestimmt, die durch die Vorrangsignale und dargestellt werden. Im folgenden wird der Betrieb kurz beschrieben.

Wenn ein Adreßübereinstimmungserkennungssignal erzeugt wird, geht das Signal in den aktiven Zustand des "L". Die Transi­ storen Q15 und Q18 werden auf den AUS-Zustand gesetzt zum Ver­ hindern der Übertragung der von dem Leseverstärker 6 zugeführ­ ten Speicherzellendaten an den Ausgangspuffer 70. Wenn das Vor­ rangsignal erzeugt wird, wird bei der in Fig. 5 gezeigten Konstruktion der Knoten N20 auf "H" aufgeladen. Daher wird der Wert "0" bei "L" durch den Inverter G14 an den Ausgangspuffer 70 angelegt. Wenn das Vorrangsignal erzeugt wird, setzen die Transistoren Q14 und Q22 den Knoten N20 auf "L", und der Schaltkreis 21 gibt ein Signal auf "H" aus.

Wenn kein Koinzidenzerkennungssignal erzeugt wird, sind alle Signale , und in dem inaktiven Zustand des "H". Bei dieser Bedingung sind beide Transistoren Q15 und Q18 im EIN-Zustand zum Aktivieren des ersten Schaltungsabschnittes 21a, und der zweite Schaltungsabschnitt 21b und der dritte Schal­ tungsabschnitt 21c sind im inaktiven Zustand. Daher werden die von dem Leseverstärker 6 übertragenen Speicherzellendaten durch die Inverterschaltung G14 ausgegeben.

Bei der in Fig. 3 gezeigten Schaltungskonstruktion werden feste Daten gemäß der Signale mit Vorrang ausgegeben. Alter­ nativ kann selbst in einem Fall, in dem gültige Speicherzellen­ daten in dem ungültigen (unbenutzt oder undefiniert) Bereich existieren, wie in Fig. 17 gezeigt ist, die Ersetzung der festen Daten und der Speicherzellendaten effektiv gemäß der Übereinstimmungserkennungssignale mit einer Reihenfolge des Vorranges ausgeführt werden. Wenn z. B. der in Fig. 2 gezeigte Bereich 221 gültige Speicherzellendaten speichert, wird die Schaltung 21b von der in Fig. 5 gezeigten Schaltungsanordnung entfernt. Das Signal wird nur zum Steuern des Signales benutzt. Das heißt, wie durch ein gestricheltes gezeichnetes logisches Gatter in Fig. 3 gezeigt wird, erzeugt das Signal auf "L" das Signal auf "H", das an die Schaltung 21a anstelle des Signales angelegt wird. Wenn das Signal auf "H" inaktiv ist, läßt das durch die gestrichelte Linie ge­ zeichnete logische Gatter das Signal wie empfangen zum Erzeugen des Signales durch.

Fig. 7 zeigt ein Beispiel einer speziellen Konstruktion einer Vorrangschaltung 20, die in einem Halbleiterspeicher bevorzugt vom Nur-Lesetyp gemäß einer anderen Ausführungsform benutzt wird. Wie in Fig. 7 gezeigt ist, enthält die Vorrangschaltung 20 eine Inverterschaltung G31, die das Übereinstimmungserken­ nungssignal von der Adreßübereinstimmungserkennungsschal­ tung 9-1 empfängt, und eine NAND-Schaltung G34, die ein Aus­ gangssignal der Inverterschaltung G31 an ihrem Eingang em­ pfängt. Der andere Eingang der NAND-Schaltung G34 empfängt den festen Wert, der durch einen Anreicherungstransistor Q31 und einen Verarmungstransistor Q32 bestimmt ist, die das Massepo­ tential an ihren entsprechenden Gates aufnehmen. Die Transisto­ ren Q31 und Q32 sind in Reihe zwischen der Spannungsversorgung Vcc und dem Massepotential Vss geschaltet.

Die Vorrangschaltung 20 enthält weiter eine NOR-Schaltung G32, deren einer Eingang zum Empfangen des Übereinstimmungserken­ nungssignales von der Adreßübereinstimmungserkennungsschal­ tung 9-2 vorgesehen ist und der andere Eingang zum Empfangen des Ausgangssignales der Inverterschaltung G31 vorgesehen ist, und eine NAND-Schaltung G35 zum Empfangen an ihrem einen Ein­ gang ein Ausgangssignal der NOR-Schaltung G32. Der andere Ein­ gang der NAND-Schaltung G35 empfängt den festen Wert, der von einem Verarmungstransistor Q33 und einem Anreicherungstransi­ stor Q34 bestimmt ist. Die Transistoren Q33 und Q34 sind mit ihren Gates mit dem Massepotential Vss verbunden. Sie sind in Reihe zwischen der Spannungsversorgung Vcc und dem Massepoten­ tial Vss geschaltet.

Die Vorrangschaltung 20 enthält weiter eine NAND-Schaltung G36, die ein Ausgangssignal der NAND-Schaltung G34 und ein Ausgangs­ signal der NAND-Schaltung G35 empfängt, eine Inverterschaltung G37, die ein Ausgangssignal der NAND-Schaltung G36 empfängt, und eine Inverterschaltung G33, die ein Ausgangssignal der NOR-Schaltung G32 empfängt.

Das Übereinstimmungserkennungssignal wird direkt als Vor­ rangsignal ausgegeben. Die Inverterschaltung G37 gibt das Steuersignal aus, und die Inverterschaltung G33 gibt das Vorrangsignal aus. Die NAND-Schaltung G34 empfängt an ihrem anderen Eingang das Signal mit dem Potentialpegel von "L", das durch die Transistoren Q31 und Q32 durch den Knoten N1 festge­ halten wird. Die NAND-Schaltung G35 empfängt an ihrem anderen Eingang die Daten, die durch die Transistoren Q33 und Q34 durch den Knoten N2 auf "H" festgehalten werden. Wenn daher die Tran­ sistoren Q32 und Q33 vom Verarmungstyp sind und die Transisto­ ren Q31 und Q34 vom Anreicherungstyp sind, wie in der Liste in Fig. 8 gezeigt ist, ist die NAND-Schaltung G34 im inaktiven Zustand und sieht fest das Ausgangssignal auf "H" vor. Dagegen ist die NAND-Schaltung G35 in dem aktiven Zustand und ist als Inverterschaltung tätig.

Bei der in Fig. 7 gezeigten Vorrangschaltung gibt die Inver­ terschaltung G31 das Signal auf "H" aus, wenn das Übereinstim­ mungserkennungssignal auf "L" geht, so daß das Ausgangs­ signal der NOR-Schaltung G32 "L" wird, unabhängig von dem lo­ gischen Pegel des Übereinstimmungserkennungssignales . Folg­ lich ist das Ausgangssignal der NAND-Schaltung G35 auf "H", so daß das Ausgangssignal der NAND-Schaltung G36 "L" wird und das Signal "H" wird.

Wenn nur das Übereinstimmungserkennungssignal erzeugt wird, werden beide Eingangssignale der NOR-Schaltung G32 "L", so daß das Ausgangssignal der NOR-Schaltung G32 auf "H" geht, und das Ausgangssignal der NAND-Schaltung G35 wird "L". Folglich wird das Ausgangssignal der NAND-Schaltung G36 "H", und das Signal von der Inverterschaltung G37 wird "L".

Das Signal wird zum Bestimmen benutzt, ob die Speicherzel­ lendaten zu dem Ausgangspuffer übertragen werden sollen. Der Vorrang des Übereinstimmungserkennungssignales ist besser als der des Übereinstimmungserkennungssignales . Wenn dann das Vorrangsignal auf "L" liegt, wird das Signal "H".

Die Ausgangssignale , und der in Fig. 7 gezeigten Vorrangschaltung 20 werden zu dem in Fig. 5 gezeigten Schalt­ kreis 21 übertragen.

Wenn bei dem in Fig. 5 gezeigten Schaltkreis 21 die Transi­ storen Q11 und Q12 so programmiert sind, daß sie vom Anreiche­ rungstyp sind, ist der zweite Schaltungsabschnitt 21b im unak­ tiven Zustand unabhängig von dem Signal . Wenn daher das Steuersignal mit "H" und mit "L" erzeugt werden, werden die Speicherzellendaten von dem Leseverstärker 6 zu dem Aus­ gangspuffer 70 übertragen.

Daher kann folgende Konstruktion eingesetzt werden. Für den Fall, daß der gültige Bereich 166 in dem unbenutzten Bereich 164 besteht, wie in Fig. 17 gezeigt ist, wird, wenn eine Adresse des gültigen Bereiches 166 bezeichnet ist, das Über­ einstimmungserkennungssignal erzeugt. Wenn in dem gleichen Fall eine Adresse des unbenutzten Bereiches 164 bezeichnet wird, wird das Übereinstimmungserkennungssignal zum Vor­ sehen eines Wertes auf einem vorbestimmten logischen Pegel er­ zeugt. Bei dieser Konstruktion werden die gültigen Daten einer Speicherzelle im gültigen Bereich 166 über den Schaltkreis 21 zu dem Ausgangspuffer 70 übertragen.

Die oben beschriebene Ausführungsform wendet zwei Adreßüber­ einstimmungserkennungsschaltungen an, und die Ausgangsdaten werden gemäß der Vorrangreihenfolge in den zwei Adreßbereichen bestimmt. Diese Konstruktion kann auf drei oder mehr als drei Adreßbereiche ausgedehnt werden.

Fig. 9 zeigt ein Beispiel einer Konstruktion der in dem Masken-ROM benutzten Vorrangschaltung gemäß einer weiteren Aus­ führungsform der Erfindung. Wie in Fig. 9 gezeigt ist, gibt die Vorrangschaltung 20 den Vorrang an eines der drei Überein­ stimmungserkennungssignale , und , um dasselbe aus­ zugeben. Die Vorrangschaltung 20 enthält eine Inverterschaltung G51 zum Empfangen des Übereinstimmungserkennungssignales , eine NOR-Schaltung G52 zum Empfangen eines Ausgangssignales der Inverterschaltung G51 und eines Koinzidenzerkennungssignales , eine NOR-Schaltung G55 zum Empfangen eines Ausgangssigna­ les der NOR-Schaltung G52 und des Übereinstimmungserkennungs­ signales , eine NOR-Schaltung G53 zum Empfangen der Aus­ gangssignale der Inverterschaltung G51, der NOR-Schaltung G52 und der NOR-Schaltung G55. Die NOR-Schaltung G53 gibt das Steuersignal aus. Das Ausgangssignal der NOR-Schaltung G52 wird durch eine Inverterschaltung G54 in das Vorrangsignal umgewandelt. Das Ausgangssignal der NOR-Schaltung G55 wird durch die Inverterschaltung G56 in das Vorrangsignal um­ gewandelt.

Diese Schaltungsanordnung ist nur eine Ausdehnung der in Fig. 3 gezeigten Vorrangschaltung, und der Vorrang wird dem Über­ einstimmungserkennungssignal , dem Übereinstimmungserken­ nungssignal und dem Übereinstimmungserkennungssignal in dieser Reihenfolge zugeordnet. Wenn daher das Übereinstimmungs­ erkennungssignal ausgegeben wird, werden das Vorrangsignal und Steuersignal unabhängig von dem wahren/falschen Zu­ stand der verbleibenden Übereinstimmungserkennungssignale und erzeugt.

Wenn das Übereinstimmungserkennungssignal nicht erzeugt wird, aber das Übereinstimmungserkennungssignal erzeugt wird, werden das Steuersignal und Vorrangsignal erzeugt.

Wenn nur das Übereinstimmungserkennungssignal erzeugt wird, werden das Steuersignal und das Vorrangsignal erzeugt.

Mit der Schaltungsanordnung zum Bestimmen des Vorranges, wie sie in Fig. 9 gezeigt ist, kann ein Fall leicht behandelt wer­ den, in dem in einem Speicherbereich 300 ein Bereich 301 einen Speicherbereich 302 enthält, der wiederum einen Speicherbereich 303 enthält, wie in Fig. 10 gezeigt ist. Wenn ein solches Ver­ hältnis aufgestellt wird, daß der Speicherbereich 303 dem Über­ einstimmungserkennungssignal entspricht, der Speicherbe­ reich 302 dem Übereinstimmungserkennungssignal entspricht, und der Speicherbereich 301 dem Übereinstimmungserkennungssi­ gnal entspricht, können die Ausgangsdaten dieser drei Bereiche 301, 302 und 303 leicht auf vorgesehene feste Werte gesetzt werden. In diesem Fall ist die in Fig. 7 gezeigte Vor­ rangschaltung ausgedehnt, die entsprechend den drei Bereichen 301, 302 und 303 vorzusehenden Daten können entweder aus den vorbestimmten festen Daten oder aus den von der Speicherzelle ausgelesenen Daten erzeugt werden.

Wenn der Bereich 302 gültige Speicherzellendaten mit den Daten "1" und "0" speichert, die gemischt vorkommen, während die Be­ reiche 301 und 303 Daten nur aus "1" bzw. nur aus "0" spei­ chern, verhindert das Signal auf dem aktiven "L", daß das Signal die ausgelesenen Speicherzellendaten zum Ausgang überträgt.

Fig. 11 zeigt eine Anordnung, bei der die in Fig. 7 gezeigte Vorrangschaltung so ausgedehnt ist, daß sie mit drei Bereichen fertig wird. In Fig. 11 haben die Abschnitte, die den in Fig. 7 gezeigten Schaltungselementen entsprechen, die gleichen Bezugszeichen die dort zugeordnet sind. Die in Fig. 11 gezeig­ te Vorrangschaltung 20 enthält zusätzlich zu der in Fig. 7 ge­ zeigten Vorrangschaltung 20 eine NOR-Gatterschaltung G65 zum Empfangen des Ausgangssignales des NOR-Gatters G32 und des Übereinstimmungserkennungssignales , eine NAND-Schaltung G67, die an ihrem einen Eingang den durch Transistoren Q54 und Q55 festgelegten Wert empfängt und an ihrem anderen Eingang ein Ausgangssignal der NOR-Schaltung G65 empfängt, und eine Inver­ terschaltung G68 zum Invertieren des Ausgangssignales der NOR-Schaltung G65. Die Inverterschaltung G68 erzeugt ein Vorrang­ signal . Ein Ausgangssignal der NAND-Schaltung wird an eine NAND-Schaltung G66 mit drei Eingängen angelegt. Die NAND-Schal­ tung G66 mit drei Eingängen empfängt ebenfalls die Ausgangssi­ gnale der NAND-Schaltungen G34 und G35.

Die Transistoren Q54 und Q55 sind so programmiert, daß sie vom Verarmungstyp bzw. Anreicherungstyp sind, so daß der feste Wert von "H" zu dem einen Eingang der NAND-Schaltung G67 übertragen wird, und somit funktioniert die NAND-Schaltung G67 als der In­ verter.

Bei der in Fig. 11 gezeigten Konstruktion der Vorrangschaltung 20 wird, wenn das Übereinstimmungserkennungssignal ausgege­ ben wird, das Vorrangsignal erzeugt und das Signal wird "L" unabhängig von den Zuständen der verbleibenden Übereinstim­ mungserkennungssignale und .

Wenn das Übereinstimmungserkennungssignal nicht erzeugt wird, aber das Übereinstimmungserkennungssignal erzeugt wird, sieht die NOR-Schaltung G32 das Signal auf "H" vor und die NAND-Schaltung G35 sieht das Ausgangssignal auf "L" vor, so daß das Ausgangssignal der NAND-Schaltung G66 "H" wird und das Steuersignal wird durch die Inverterschaltung G37 auf "L" gesetzt. Bei dieser Bedingung erzeugt die Inverterschaltung G33 das Signal auf "L".

Das Vorrangsignal ist in dem inaktiven Zustand des "H", da die NOR-Schaltung G32 das Signal von "H" zu dem einen Eingang der NOR-Schaltung G65 überträgt.

Wenn nur das Übereinstimmungserkennungssignal erzeugt wird, wird das Ausgangssignal der NOR-Schaltung G65 "H" und das Aus­ gangssignal der NAND-Schaltung G67 wird "L", so daß das Aus­ gangssignal der NAND-Schaltung G66 "H" wird. Daher wird das Steuersignal auf "L" erzeugt. Das Vorrangsignal wird in den aktiven Zustand des "L" durch die Inverterschaltung G63 gesetzt.

Wenn bei dieser Anordnung das Übereinstimmungserkennungssignal erzeugt wird, geht das Steuersignal in den inaktiven Zu­ stand des "H", so daß die Speicherzellendaten auf die Bezeich­ nung des Adreßbereiches in, der durch das Adreßübereinstim­ mungserkennungssignal bezeichnet wird, ausgegeben werden.

Die in den Fig. 9 und 11 gezeigten Schaltungsanordnungen können weiter so ausgedehnt werden, daß sie mehr Bereichen ent­ sprechen. Die Schaltungsanordnung ist nicht auf den Fall be­ schränkt, daß der Speicherbereich 301 den Speicherbereich 302 enthält, der wiederum den Speicherbereich 303 enthält, wie in Fig. 10 gezeigt ist, sie kann auch auf einen Fall angewendet werden, indem Speicherbereiche 302 und 303 parallel oder nicht überlappend im Bereich 301 bestehen. In diesem Fall haben die Adreßbereiche, die parallel vorgesehen sind, den gleichen Vor­ rang. Die in den Fig. 9 und 11 gezeigten Schaltungsanord­ nungen können jedoch angewendet werden, so wie sie sind, da die Übereinstimmungserkennungssignale nicht gleichzeitig für die parallelen Adreßbereiche erzeugt werden.

Weiterhin werden in allen oben beschriebenen Ausführungsformen die zu dem Ausgangspuffer zu übertragenden Datenbits gemäß dem Steuersignal , dem Vorrangsignal und dergleichen gesetzt. In diesem Fall kann die in Fig. 12 gezeigte Anordnung verwen­ det werden, bei der das Ersetzen der Daten und/oder Lesen der Speicherzellendaten für jedes Ausgangsdatenbit durchgeführt wird.

Fig. 12 zeigt schematisch die gesamte Konstruktion des Masken-ROMs nach einer weiteren Ausführungsform der Erfindung. Wie in Fig. 12 gezeigt ist, weisen die Ausgangsdaten 16 Bit auf. Das Speicherfeld 5 ist in 16 Speicherfeldblöcke #1 bis #16 unterteilt, die den Ausgangsdaten D0 bis D15 von 16 Bit entsprechen. Die Speicherblöcke #1 bis #16 geben jeweils Ein-Bit-Daten parallel aus. Der Schaltkreis 21 weist Schaltkreise SW1 bis SW16 auf, die entsprechend den Speicherblöcken #1 bis #16 vorgesehen sind.

Zum Steuern der Schalttätigkeit der einzelnen entsprechenden Schaltkreise SW1 bis SW16 enthält ein Vorrangblock 500 entspre­ chende Schaltsignalerzeugungsschaltungen für die entsprechenden Bit. Die Adreßübereinstimmungserkennungsschaltungen können für die entsprechenden Bit vorgesehen sein oder die Übereinstim­ mungserkennungsschaltung kann gemeinsam für eine Mehrzahl von Speicherblöcken vorgesehen sein.

Der Ausgangspuffer 70 enthält Pufferschaltungen OB1 bis OB16, die entsprechend für Bits D0 bis D15 vorgesehen sind.

Bei dieser Anordnung kann das Setzen der festen Daten und das ausgewählte Durchlassen der von dem Speicherfeld 5 zugeführten Speicherzellendaten unabhängig für jeden Speicherblock durchge­ führt werden, weiterhin ist der Freiheitsgrad für das Datener­ setzen erhöht. Daher kann ein effektives Ersetzen der Daten und eine Reparatur eines defekten Bits durchgeführt werden.

Wenn weiterhin die Bereiche, von denen jeder eine Aufeinander­ folge der gleichen Daten enthält, in dem vollen Speicheradreß­ bereich verteilt sind, können diese Bereiche mit den aufeinan­ derfolgenden gleichen Datenspeicherbereichen in dem Speicher­ raum ersetzt werden. Wenn, wie in Fig. 13A(a) gezeigt ist, ein Speicherbereich 700 Speicherbereiche 701 und 702 enthält, von denen jeder eine Abfolge der Daten "1" oder "0" enthält, werden die Adreßsignale für die Bereiche 701 und 702 neu geordnet, so daß diese in Bereichen 711 und 712 in dem Speicherbereich 700 angeordnet sind, wie in Fig. 13A(b) gezeigt ist. Der Bereich 703 ist in zwei Bereiche 713a und 713b unterteilt. Bei dem Adreßmischen die X-Adresse durch Hinzufügen einer Verschie­ bungsadresse gewandelt. Zum Beispiel wird eine Verschiebungs­ adresse X3-X1 zu einer Adresse in dem Bereich 701 addiert, wäh­ rend eine Verschiebungsadresse X5-X2 zu einer Adresse in dem Bereich 702 zu der X-Adresse addiert wird.

Eine Adresse in dem Bereich 703 wird geeignet so gewandelt, daß sie in dem Bereich 713a oder 713b enthalten ist. Dieses Adreß­ wandeln kann ausgedehnt werden, wie in Fig. 3B gezeigt ist. Wie in Fig. 13B(a) gezeigt ist, enthält ein Adressenraum (Speicheradressenraum) 750 einen Bereich D zum Speichern gülti­ ger Speicherzellendaten, getrennte Bereiche A1 und A2 zum Spei­ chern von Daten mit nur "1" und getrennte Bereiche B1 und B2 zum Speichern von Daten mit nur "0". Bei dieser Anordnung wird eine Adresse gemischt (scrambled) in bezug auf die X- und Y-Adressen, was zu der Anordnung nach Fig. 13B(b) führt, bei der die Bereiche A1 und A2 in einen Bereich A kombiniert sind und die Bereiche B1 und B2 in einen Bereich B kombiniert sind, der von dem Bereich A umgeben ist. Der Bereich D ist in zwei Be­ reiche D1 und D2 unterteilt, die von dem Bereich A getrennt sind. Das externe Adreßsignal bezeichnet eine Adresse in dem Adressenraum von Fig. 13B(b).

Bei einem derartigen Adreßvertauschen (Adreßscrambling) wird ein in Fig. 13 gezeigter Adreßscrambler benutzt. Der Adreß­ scrambler weist eine Speichertabelle auf. Wenn eine Adresse A0 bis An angelegt wird, gibt der Adreßscrambler eine entsprechen­ de gewandelte oder vertauschte Adresse B0 bis Bn aus. Der Adreßscrambler speichert die vertauschte Adresse in Eins-zu- Eins-Beziehung zu den externen Adressen. Die Bereiche 701 und 703 sowie 710 und 711 können tatsächlich die physikalischen Speicherplätze in jedem Speicherfeld darstellen oder Adreßbe­ reiche in dem Speicheradreßraum.

Somit werden Adreßbereiche, die Folgen von Daten auf von "1" oder "0" enthalten, gebildet, indem die Adreßsignale in dem Masken-ROM gemäß einer Adreßvertauschungsschaltung neu ange­ ordnet werden, und die Schaltungsanordnung zum Durchführen des Datenersetzens gemäß der Ausführungsformen wird an diese geän­ derten Adreßbereiche angelegt, wodurch das Datenersetzen effek­ tiver durchgeführt werden kann.

Beim Vorbereiten einer Umwandlungs- oder Vertauschungstabelle (scrambling-Tabelle) wird das Datenverarbeiten durch einen Com­ puter im voraus durchgeführt, damit eine geeignete Datenvertei­ lung in dem Adreßraum vorgesehen wird, und das Datenverarbeiten für die Adreßwandlung wird ausgeführt, damit eine effektive Datenanordnung vorgesehen wird. Auf der Grundlage dieser Daten­ verarbeitung werden die Adressen neu angeordnet und die neu an­ geordneten Adressen werden in dem Adreßscrambler programmiert. Eine Vertauschungsschaltung für diesen Zweck an einer Stufe vor dem Adreßpuffer oder einer Ausgangsstufe vorgesehen. Die Ver­ tauschungsschaltung weist eine programmierbare Konstruktion unter Benutzung von Transistoren des Anreicherungstyps oder des Verarmungstyps auf, die zuvor beschrieben sind. Die Adreßüber­ einstimmungserkennungsschaltung empfängt die Adreßsignale, die bereits vertauscht sind.

Gemäß der oben beschriebenen Ausführungsformen sind Adreßüber­ einstimmungserkennungsschaltungen vorgesehen, ein Vorrang wird einem von den Übereinstimmungserkennungssignalen von diesem Adreßübereinstimmungserkennungsschaltungen gegeben, das Setzen der Ausgangsdaten wird gemäß dieses Vorranges ausgeführt. Daher kann unabhängig von dem Zustand der Bereiche mit aufeinander­ folgenden gleichen Daten das Ersetzen der Daten effektiv und leicht ausgeführt werden, und das Reparieren des Bereiches mit defekten Bits kann deutlich verbessert werden, wodurch eine Halbleiterspeichereinrichtung bevorzugt vom Nur-Lesetyp erzielt wird, die eine Produktausbeute hat.

Claims (21)

1. Halbleiterspeichereinrichtung insbesondere vom Nur-Lesetyp mit einem Speicherzellenfeld (5) mit einer Mehrzahl von Spei­ cherzellen insbesondere vom Nur-Lesetyp, wobei jede Speicher­ zelle eine ihr zugeordnete Adresse aufweist, mit:
einem Datenausgangsanschluß (11);
einer Mehrzahl von Adreßübereinstimmungserkennungseinrichtungen (9-1 bis 9-k), denen jeweils ein spezieller Adreßbereich zuge­ wiesen ist, zum Erkennen, ob ein empfangenes Adreßsignal (a0, . . . an, ) eine Adresse in einem der ihnen zugewiesenen Adreßbereiche bezeichnet;
einer Vorrangordnungseinrichtung (20; 500), die auf Ausgangssi­ gnale (, , ) der Mehrzahl von Adreßübereinstimmungser­ kennungseinrichtungen (9-1 bis 9-k) reagiert, zum Vorsehen einer Vorrangordnung für die Ausgangssignale (, , ) der Adreßübereinstimmungserkennungseinrichtungen (9-1 bis 9-k) und
einer Einstelleinrichtung (21, 21a, 21b, 21c; SW1 bis SW6), die auf die Vorrangordnungseinrichtungen (20; 500) reagiert, zum selektiven Festsetzen des Datenausgangsanschlusses (11) auf einen vorbestimmten Logikpegelwert gemäß der Vorrangordnung.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorrangsordnungseinrichtungen (20; 500) eine Anzeigeeinrichtung (G6; G37, G66), die auf die Ausgangssignale (, , ) der Mehrzahl von Adreßüberein­ stimmungserkennungseinrichtungen (9-1 bis 9-k) reagiert, zum Erzeugen eines Anzeigesignales (), das das Erkennen der Adreßübereinstimmung in einer der Mehrzahl von Adreßüberein­ stimmungserkennungseinrichtungen (9-1 bis 9-k) anzeigt, und eine Vorrangeinrichtung (G3, G4, G5; G32, G33; G65, G68) zum Zuordnen des Vorranges zu einem der Ausgangssignale der Adreß­ übereinstimmungserkennungseinrichtungen (9-1 bis 9-k) aufweist.

3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet,
daß die Einstelleinrichtung (21) eine Festlegeeinrichtung (21b, 21c), die auf ein Ausgangssignal (, ) der Vorrangsordnungseinrichtung (20; 500) zum Fest­ legen des Ausgangsanschlusses (11) auf einem vorbestimmten Po­ tentialpegel, der einem Adreßbereich entspricht, der durch ein Adreßübereinstimmungserkennungssignal (, , ) mit Vorrang bezeichnet ist,
und eine Verhinderungseinrichtung (21a), die auf das Anzeigesi­ gnal () zum Verhindern der Übertragung der aus einer ausge­ wählten Speicherzelle in dem Speicherfeld (5) gelesenen Daten zu dem Datenausgangsanschluß (11) reagiert, aufweist.

4. Einrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die Vorrangsordnungseinrichtung eine Einrichtung (G6, G37, G66) zum Erzeugen eines Anzeigesignales () aufweist, das anzeigt, daß keine Adreßübereinstimmung in einer der Adreßübereinstimmungserkennungseinrichtungen (9-1 bis 9-k) erkannt ist, und
daß die Einstelleinrichtung (21) eine Einrichtung (21a) auf­ weist, die auf das Anzeigesignal () zum Übertragen von Daten einer ausgewählten Speicherzelle in dem Speicherfeld (5) zu dem Datenausgangsanschluß (11) reagiert.

5. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Einstelleinrichtung (21) eine Einrichtung (21a, 21b, 21c) aufweist, die auf ein Ausgangssi­ gnal der Vorrangsordnungseinrichtung (20) reagiert zum Übertra­ gen von Daten aus einer ausgewählten Speicherzelle in dem Spei­ cherfeld (5) an den Datenausgangsanschluß (11), wenn eine spe­ zielle Vorrangordnung durch die Vorrangsordnungseinrichtung (20) hergestellt ist.

6. Einrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Datenausgangsanschluß (11) eine Mehrzahl von Stiftanschlüssen aufweist und daß das Speicherfeld (5) in Blöcke (#1 bis #16) unterteilt ist, die entsprechend der Mehrzahl von Stiftanschlüssen vorgesehen sind, und daß die Einstelleinrichtung (SW1 bis SW16) entsprechend der Mehrzahl von Speicherblöcken (#1 bis #16) so vorgesehen ist, daß sie unabhängig als Reaktion auf die Vorrangsordnungseinrichtung (500) tätig ist (Fig. 12).

7. Einrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Vorrangsordnungseinrichtung (500) entsprechend für jeden entsprechenden Speicherblock (#1 bis #16) vorgesehen ist.

8. Einrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Adreßübereinstimmungserken­ nungseinrichtung (9-1 bis 9-k) Feldeffekttransistoren (Q01 bis Qn2) aufweist, die in einen Anreicherungstyp und einen Verar­ mungstyp zum Speichern einer Adresse programmierbar sind, die einen zugehörigen speziellen Adreßbereich anzeigt (Fig. 3).

9. Einrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Einstelleinrichtung (21) Feld­ effekttransistoren (Q11 bis Q14, Q19 bis Q22) aufweist, die in einen Anreicherungstyp und einen Verarmungstyp zum Speichern von Daten programmierbar sind, die den vorbestimmten Logikpegel anzeigen (Fig. 5).

10. Einrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der spezifische Adreßbereich eine Abfolge von Daten des gleichen logischen Pegels ("0" oder "1") enthält.

11. Halbleiterspeichereinrichtung, mit:
einem Speicherzellenfeld (5) mit einer Mehrzahl von Speicher­ zellen bevorzugt vom Nur-Lesetyp;
einer Auswahleinrichtung (2, 3, 4, 6), die auf ein Adreßsignal (a0, . . . an, ) zum Auswählen einer Speicherzelle in dem Speicherzellenfeld (5) und Auslesen der Daten der so ausgewähl­ ten Speicherzelle reagiert;
einer Mehrzahl von Adreßübereinstimmungserkennungseinrichtungen (9-1 bis 9-k), von denen jede eine Bereichsadresse speichert, die einen spezifischen Adreßbereich anzeigt, zum Erkennen der Übereinstimmung oder Nichtübereinstimmung der Bereichsadresse und des Adreßsignales (a0, a0 . . . an, an);
einer Vorrangsordnungseinrichtung (20), die auf die Ausgangssi­ gnale (, , ) der Mehrzahl von Adreßübereinstimmungser­ kennungseinrichtungen (9-1 bis 9-k) reagiert, zum Erfassen des Ausgangssignales mit dem größten Vorrang in den Ausgangssigna­ len der Mehrzahl von Adreßübereinstimmungserkennungseinrich­ tungen (9-1 bis 9-k) gemäß einer vorbestimmten Vorrangsreihen­ folge, wenn eine Adreßübereinstimmung in einer der Adreßüber­ einstimmungserkennungseinrichtungen (9-1 bis 9-k) erkannt worden ist;
einer Einstelleinrichtung (21), die auf das Ausgangssignal mit dem größten Vorrang von der Vorrangsordnungseinrichtung (20) reagiert zum Außerachtlassen von Ausgangsdaten, die von der Auswahleinrichtung (2, 3, 4, 6) angelegt sind, und zum Anlegen von Daten eines vorbestimmten Logikpegels ("0" oder "1"), die dem Ausgangssignal mit dem größten Vorrang entsprechen.

12. Halbleiterspeichereinrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Vorrangsordnungseinrichtung (20) eine Erzeugungseinrichtung (G6; G53; G66) aufweist, die auf ein Anzeigesignal reagiert, das das Erkennen einer Adreß­ übereinstimmung von der Adreßübereinstimmungserkennungseinrich­ tung (9-1 bis 9-k) anzeigt zum Erzeugen eines Verhinderungssi­ gnales (), das das Verhindern des Datentransfers anzeigt, und daß die Einstelleinrichtungen (21) eine Verhinderungsein­ richtung (21a) aufweist, die auf das Verhinderungssignal () zum Verhindern des Übertragens von Daten reagiert, die von der Auswahleinrichtung (2, 3, 4, 6) empfangen sind.

13. Halbleiterspeichereinrichtung nach Anspruch 11 oder 12, dadurch gekennzeichnet,
daß das Speicherfeld (5) eine Mehrzahl von Speicherblöcken (#1 bis #16) aufweist, auf die parallel zugegriffen wird, und
daß die Auswahleinrichtung (2, 3, 4, 6) Ein-Bitspeicher in jedem Speicherblock (#1 bis #16) auswählt, und
daß die Einstelleinrichtung (21) eine Schaltungseinrichtung (SW1 bis SW16) aufweist, die für jeden Speicherblock (#1 bis #16) vorgesehen ist und auf das Ausgangssignal der Vorrangsordnungseinrichtung (500) zum Ausführen der Festlegungstätigkeit unabhängig voneinander reagiert (Fig. 12).

14. Halbleiterspeichereinrichtung mit:
einem Speicherzellenfeld (5) mit einer Mehrzahl von Speicher­ zellen insbesondere vom Nur-Lesetyp;
einer Auswahleinrichtung (2, 3, 4, 6), die auf ein Adreßsignal (a0, . . . an, ) zum Auswählen einer entsprechenden Speicher­ zelle in dem Speicherzellenfeld (5) und zum Auslesen der Daten der so ausgewählten Speicherzelle reagiert;
einer Mehrzahl von Adreßübereinstimmungserkennungseinrichtungen (9-1 bis 9-k) mit einer vorbestimmten Vorrangsreihenfolge zwischen ihren Ausgangssignalen (, , ), von denen jede Daten speichert, die einen spezifischen Adreßbereich anzeigen, zum Bestimmen, ob das Adreßsignal (a0, . . . an, ) eine Adresse in dem spezifischen Adreßbereich bezeichnet; und
einer Ausgangssteuereinrichtung (20, 21), die auf die Ausgangs­ signale (, , ) der Mehrzahl von Adreßübereinstimmungs­ erkennungseinrichtungen (9-1 bis 9-k) reagiert zum ausgewählten Übertragen von Daten der so ausgewählten Speicherzelle und Daten eines festen logischen Pegels.

15. Halbleiterspeichereinrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Ausgangssteuereinrichtung (20, 21) eine Einstelleinrichtung (20, 21b, 21c), die auf eine Adreßübereinstimmungserkennungseinrichtung (9-1 bis 9-k) reagiert, die bestimmt, daß das Adreßsignal (a0, . . . an, ) eine Adresse in einem ersten spezifischen Adreßbereich (301, 302) bezeichnet, zum Verhindern der Übertragung von Daten der so ausgewählten Speicherzelle und zum Zuführen von Daten eines vorbestimmten Logikpegels, der der ersten spezifischen Adreßfläche entspricht, und
eine zweite Einstelleinrichtung (20, 21a), die auf eine Adreß­ übereinstimmungserkennungseinrichtung (9-1 bis 9-k) reagiert, die erfaßt, daß das Adreßsignal (a0, . . . an, ) eine Adresse in einem zweiten spezifischen Adreßbereich (303) be­ zeichnet, das von dem ersten spezifischen Adreßbereich (301, 302) umgeben ist, zum Ermöglichen der Übertragung von Daten, die von der Auswahleinrichtung (2, 3, 4, 6) empfangen sind.

16. Halbleiterspeichereinrichtung nach Anspruch 15, dadurch gekennzeichnet,
daß der erste spezifische Adreßbereich (301, 302) eine Mehrzahl von Adreßflächen (301, 302) aufweist, daß die erste Einstelleinrichtung (20, 21b, 21c) eine Einrich­ tung (20) aufweist, die auf die Ausgangssignale der Adreßüber­ einstimmungserkennungseinrichtungen (9-1 bis 9-k) reagiert zum Bestimmen, daß das Adreßsignal den ersten spezifischen Adreß­ bereich (301, 302) bezeichnet zum Erkennen eines Ausgangssi­ gnales mit dem größten Vorrang unter dem so empfangenen Aus­ gangssignalen (, , ) gemäß einer vorbestimmten Reihen­ folge des Vorranges, und
daß eine Einrichtung (21b, 21c) vorgesehen ist, die auf das so erkannte Ausgangssignal mit dem größten Vorrang reagiert zum Erzeugen und Anlegen eines vorbestimmten Logikpegelwertes), der dem Ausgangssignal mit dem größten Vorrang entspricht.

17. Halbleiterspeichereinrichtung, mit:
einem Feld (5) mit einer Mehrzahl von Speicherzellen;
einer Auswahleinrichtung (2, 3, 4), das ein Adreßsignal (a0, . . . an, ) empfängt und eine Speicherzelle in dem Feld (5) auswählt;
einer ersten Adreßübereinstimmungserkennungseinrichtung (9-2), das das Adreßsignal empfängt und ein Signal () erzeugt, das eine Übereinstimmung anzeigt, wenn das Adreßsignal mit einer Adresse für n Speicherzellen in dem Feld übereinstimmt, und ein Signal erzeugt, das die Nichtübereinstimmung anzeigt, wenn das Adreßsignal nicht mit der Adresse für die n Speicherzellen übereinstimmt;
einer zweiten Adreßübereinstimmungserkennungseinrichtung (9-1), das das Adreßsignal empfängt und ein Signal () erzeugt, das eine Übereinstimmung anzeigt, wenn das Adreßsignal mit einer Adresse für m Speicherzellen übereinstimmt, die in den n-Spei­ cherzellen enthalten sind, und ein Signal erzeugt, das eine Nichtübereinstimmung anzeigt, wenn das Adreßsignal nicht mit der Adresse für die m-Speicherzellen übereinstimmt;
einer Steuereinrichtung (20, 21) die auf die erste und zweite Erkennungseinrichtung (9-2, 9-1) reagiert zum Anlegen von Daten der durch die Auswahleinrichtung (2, 3, 4) ausgewählten Spei­ cherzelle, wenn sie die Signale von der ersten und zweiten Adreßübereinstimmungserkennungseinrichtung (9-2, 9-1) empfängt, die eine Übereinstimmung anzeigen, zum Zuführen von Daten eines vorbestimmten Logikpegels, wenn sie das Signal von der ersten Adreßübereinstimmungserkennungseinrichtung (9-2) empfängt, das eine Übereinstimmung anzeigt, und das Signal von der zweiten Adreßübereinstimmungserkennungseinrichtung (9-1) empfängt, das eine Nichtübereinstimmung anzeigt, und zum Zuführen der Daten der durch die Auswahleinrichtung (2, 3, 4) ausgewählten Spei­ cherzelle, wenn sie Signale von der ersten und zweiten Adreß­ übereinstimmungserkennungseinrichtung (9-2, 9-1) empfängt, die Nichtübereinstimmung anzeigen.

18. Verfahren zum Betreiben einer Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellen insbesondere vom Nur-Lese­ typ, mit den Schritten:Auswählen einer Speicherzelle in der Mehrzahl von Speicherzel­ len als Reaktion auf ein Adreßsignal (a0, . . . an, );
Bestimmen, ob das Adreßsignal eine Adresse in einem oder mehre­ ren spezifischen Adreßbereichen bezeichnet;
Durchführen einer Vorrangordnung auf der Grundlage des einen oder mehreren spezifischen Adreßbereichen, die von dem Adreßsi­ gnal bezeichnet sind, wenn es bestimmt ist, daß das Adreßsignal eine Adresse in dem einen oder mehreren spezifischen Adreßbe­ reichen bezeichnet;
Außerbetrachtlassen von Daten einer ausgewählten Speicherzelle und Erzeugen und Anlegen eines vorbestimmten Logikpegelwertes insbesondere an den einen spezifischen Adreßbereich, wenn das empfangene Adreßsignal eine Adresse bezeichnet, die in einem einzelnen spezifischen Adreßbereich enthalten ist, oder an einen spezifischen Adreßbereich mit größtem Vorrang, wenn das empfangene Adreßsignal eine Adresse bezeichnet, die in mehr als einem spezifischen Adreßbereich enthalten ist.

19. Verfahren nach Anspruch 18, gekennzeichnet durch die Schritte:
Umwandeln einer Adresse so, daß in einem Speicheradressenraum (701), der durch eine Mehrzahl von Speicherzellen vom Nur-Lese­ typ gebildet wird, ein getrennter erster und zweiter Adreßbe­ reich (701, 702), von denen jeder eine Abfolge von Daten des gleichen logischen Pegels enthält, in einen aufeinanderfolgen­ den Adreßbereich (710, 711) kombiniert werden, und
Erzeugen des empfangenen Adreßsignales nach der Umwandlung.

20. Verfahren zum Betreiben einer Halbleiterspeichereinrich­ tung mit einer Mehrzahl von Speicherzellen insbesondere vom Nur-Lesetyp, mit den Schritten:
Auswählen einer Speicherzelle in der Mehrzahl von Speicherzel­ len und Auslesen der Daten der so ausgewählten Speicherzelle als Reaktion auf ein Adreßsignal;
Übertragen der Daten von der ausgewählten Speicherzelle, wenn das Adreßsignal einen ersten Adreßbereich bezeichnet; und
Erzeugen und Anlegen eines vorbestimmten Logikpegelwertes, während die Daten der so ausgewählten Speicherzelle vernachläs­ sigt werden, wenn das Adreßsignal einen zweiten spezifischen Adreßbereich bezeichnet, wobei der erste spezifische Adreßbe­ reich innerhalb des zweiten Adreßbereiches liegt.

21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß der zweite spezifische Adreßbereich eine Mehrzahl von spezifischen Adreßflächen enthält, und daß der Schritt des Erzeugens und Anlegens die Schritte des Durchführens eines Vorrangordnens unter der Mehrzahl von spezi­ fischen Adreßflächen und Erzeugen und Anlegen eines vorbestimm­ ten Logikpegelwertes aufweist, der einer spezifischen Adreßflä­ che mit dem größten Vorrang entspricht.