DE4224530A1 - Prozessor zum erzeugen einer walsh-transformierten - Google Patents

Description

Die vorliegende Erfindung betrifft einen Prozessor zum Durchführen einer schnellen Walsh-Transformation ("FWT"), beispielsweise eine Schaltungsstruktur auf einem Silizium-Chip.

Eine Walsh-Transformation ist eine mathematische Operation, die eine Menge aus M = 2^N Zahlen in vorbestimmten Mengen von Kombinatio­ nen durch Addieren oder Subtrahieren derselben in eine andere Menge von M Zahlen umwandelt. Jede Menge von Kombinationen umfaßt im wesentlichen eine Aufsummierung aller M ursprünglichen Zahlen, wobei jedoch ihre Vorzeichen jeweils gemäß einem entsprechenden vorbe­ stimmten Muster gewählt werden. Es können M unterschiedliche Men­ gen von Kombinationen, die M vorbestimmten Vorzeichenmustern ent­ sprechen, berechnet werden, welche die wünschenswerte Eigenschaft be­ sitzen, orthogonal zu sein, d. h., daß ein Vergleich irgendeines Vor­ zeichenmusters mit irgendeinem anderen gleiche Vorzeichen in genau der Hälfte der Stellen und ungleiche Vorzeichen in der anderen Hälfte zeigt.

Die gegenseitige Orthogonalität der Vorzeichenmuster ermöglicht es, die Berechnung von M Kombinationen aus M Werten in eine Berechnung von N·(M/2) Summen und N·(M/2) Differenzen zu zerlegen, was eine signifikante Verminderung der Anzahl der Additionen und Subtraktionen von M² auf M·N darstellt. Eine effiziente Struktur zum Ausführen dieser Kombinationen wird unten stehend genauer beschrieben.

Die vorliegende Erfindung ist insbesondere in zellulären Codeteilungs- Funktelefonkommunikationssystemen mit Mehrfachzugriff ("CDMA") nützlich, wie etwa dem verbesserten, auf in der Reihenfolge der Sig­ nalstärke aufeinanderfolgenden Signalsubtraktionen mehrerer CDMA-Signale gründenden CDMA-Demodulationsschema, das in der anhängi­ gen, am 17. Dezember 1990 eingereichten US.-Patentanmeldung des Aktenzeichens 07/6 28 359 der Anmelderin sowie auch in einer entspre­ chenden offengelegten PCT-Anmeldung (Druckschrift WO 92/11 716) beschrieben ist. Eine Ausführungsform der vorliegenden Erfindung, welche einhundertachtundzwanzig serielle sechzehn-Bit-Werte verarbei­ tet, ist insbesondere in einem derartigen System nützlich.

Die Kapazitätsgrenzen und andere Aspekte von CDMA-Kommunika­ tionssystemen werden von Gilhousen et al. in dem Aufsatz "On the Capacity of a Cellular CDMA System" in IEEE Transactions on Vehicu­ lar Technology, Band 40, S. 303-312 (Mai 1991) erörtert. Wie in der oben angegebenen anhängigen US.-Patentanmeldung der Anmelderin weiter ausgeführt, ermöglicht es CDMA, daß sich Kommunikations­ signale von einer Mehrzahl von Nutzern sich sowohl in der Zeit als auch in der Frequenz überlappen. Im Prinzip wird jeder zu übertragende Informationsdatenstrom einem durch einen Pseudozufallszahlengenerator erzeugten Datenstrom erheblich höherer Bit-Rate aufgeprägt. Der Infor­ mationsdatenstrom und der Datenstrom mit einer hohen Bit-Rate werden durch Multiplikation der beiden Bit-Ströme miteinander erzeugt, was "Codieren" oder "Aufspreizen des Spektrums des Informationsdaten­ stroms" genannt wird. Jedem Informationsdatenstrom oder "Kanal" wird ein nur einmal vergebener und insofern "einzigartiger" (der der Fach­ welt geläufigere Ausdruck lautet "unique") Aufspreizungs-Code zuge­ teilt, der aus vielerlei Gründen vorteilhafterweise ein Blockfehlerkorrek­ turcode ist.

Eine Anzahl codierter Informationssignale wird auf Funkfrequenzträger­ wellen übertragen und gemeinsam durch Empfänger als zusammenge­ setzte Signale empfangen. Jedes der codierten Signale überlappt sich mit allen anderen codierten Signalen als auch mit zum Rauschen gehörenden Signalen sowohl in der Frequenz als auch in der Zeit. Durch Korrelieren eines empfangenen zusammengesetzten Signals mit einem der nur einmal vergebenen "einzigartigen" Codes kann die entsprechende Information unter Nutzung des vorliegenden FWT-Prozessors abgetrennt und deco­ diert werden.

In einer Ausführungsform sieht die vorliegende Erfindung einen Prozes­ sor zum Erzeugen einer Walsh-Transformation durch im wesentlichen gleichzeitiges Berechnen von M Kombinationen aus M Eingangswerten vor, wobei M = 2^N gilt und die Eingangswerte binäre Werte in Zweier­ komplementdarstellung sind. Der Prozessor weist N elektrisch in Reihe geschaltete Stufen auf, wobei jede Stufe ein Kreuznetzwerk (dem ein­ schlägigen Fachmann auch als "criss-cross-network" bekannt) von in einem vorbestimmten Muster mit einem Satz von M/2 Schmetterlings­ flügel-Schaltungen oder "Butterfly"-Schaltungen elektrisch verbundenen Leitern aufweist, wobei jede Butterfly-Schaltung eine Einrichtung zum Berechnen einer Summe und einer Differenz aus zwei entsprechenden, durch ihr Kreuznetzwerk vorgelegten Werten aufweist, und die Summe und die Differenz entsprechenden Leitern des Kreuznetzwerks der näch­ sten Stufe vorlegt. Die Eingangswerte werden dem Kreuznetzwerk der ersten Stufe seriell und mit dem niedrigstwertigen Bit zuerst vorgelegt, wobei die Walsh-Transformation der Eingangswerte durch die Butterfly-Schal­ tungen der N-ten Stufe seriell und im wesentlichen synchron dazu erzeugt wird.

Bezüglich eines Aspektes des Erfindung umfaßt die Recheneinrichtung einen seriellen Addierer und einen seriellen Subtrahierer, und der seriel­ le Addierer enthält eine Einrichtung zum Speichern des durch den Ad­ dierer festgestellten Übertragsbits, und der serielle Subtrahierer enthält eine Einrichtung zum Speichern eines durch den Subtrahierer festgestell­ ten Übertragsbits.

Bezüglich eines anderen Aspektes der Erfindung weist die Rechenein­ richtung einen kombinierten seriellen Addierer/Subtrahierer auf, der eine Einrichtung zum Speichern eines Addierer-Übertragsbits und eine Ein­ richtung zum Speichern eines Subtrahierer-Übertragsbits enthält.

Die Merkmale und Vorzüge der vorliegenden Erfindung werden durch Kenntnisnahme der folgenden ausführlichen Beschreibung in Verbindung mit der Zeichnung erkennbar:

Fig. 1A veranschaulicht eine schnelle Walsh-Transformation mit M Punkten;

Fig. 1B veranschaulicht eine schnelle Walsh-Transformation mit acht Punkten;

Fig. 2 ist ein Blockschaltbild eines seriellen Addierers, der beim Ausführen einer schnellen Walsh-Transformation benutzt wer­ den kann;

Fig. 2A ist ein Blockschaltbild für einen seriellen Subtrahierer, der beim Ausführen einer schnellen Walsh-Transformation verwendet werden kann;

Fig. 3 ist ein Blockschaltbild für einen kombinierten seriellen Ad­ dierer/Subtrahierer;

Fig. 3A ist ein Schaltbild eines Zwei-Wege-Schalters, der in dem kom­ binierten seriellen Addierer/Subtrahierer verwendet werden kann;

Fig. 4 veranschaulicht ein Kreuznetzwerk für eine schnelle Walsh-Trans­ formation mit sechzehn Punkten.

Wenngleich die folgende Beschreibung in den Zusammenhang mit zellu­ lären Kommunikationssystemen gestellt wird, welche tragbare oder mobile Funktelefone und/oder persönliche Kommunikationsnetzwerke involvieren, ist es für den Fachmann unmittelbar einsehbar, daß die vorliegende Erfindung auch im Zusammenhang mit anderen Anwendun­ gen eingesetzt werden kann.

Auf der FWT und der inversen FWT beruhende Vorrichtungen in zel­ lulären Kommunikationssystemen sowie einschlägige Erwägungen dazu sind in der vorstehend zitierten anhängigen US.-Patentanmeldung der Anmelderin enthalten. Der vorliegende FWT-Prozessor kann vorteilhaf­ terweise als der in jener Anmeldung beschriebene Blockdecoder einge­ setzt werden. Wie untenstehend genauer beschrieben, verarbeitet eine erfindungsgemäße Vorrichtung in effizienter Weise M binäre, seriell mit dem niedrigstwertigsten Bit ("LSB") zuerst vorgelegte Eingangswerte auf M entsprechenden Leitern oder Eingängen.

Wie in der vorstehend zitierten anhängigen Patentanmeldung der Anmel­ derin beschrieben, verwenden überlegene Verfahren zum Spreizen des Spektrums eines Informationssignals eine Codierung mit Fehlerkorrektur. Wenn ein einzelnes Informations-Bit bei einem Spreizverhältnis R in eine Pseudozufallssequenz von R Bits expandiert wird, wird die Band­ breite gespreizt, ohne daß ein Gewinn durch Codierung mit Fehlerkor­ rektur auftritt; diese Technik kann "einfaches Spreizen" genannt werden. Andererseits liefert das Spreizen eines Blocks von P Informations-Bits mit P < 1 auf eine Pseudozufallssequenz von P·R Bits innerhalb des gleichen Spreizfaktors einen Gewinn durch Codieren mit Fehlerkorrek­ tur.

Diese letztgenannte Technik wird "intelligentes Spreizen" genannt, wel­ ches entweder orthogonales oder bi-orthogonales Blockcodieren des zu übertragenden Informationssignals verwendet. Beim orthogonalen Block­ codieren werden P zu übertragende Bits in eines von M = 2^P verfüg­ baren orthogonalen 2^P-Bit-Codeworten konvertiert. Mengen von orthogo­ nalen Codeworten können, wie in der vorstehend zitierten US.-Patent­ anmeldung der Anmelderin beschrieben, konstruiert werden.

Das Decodieren verwendet die Korrelation eines empfangenen Signals mit allen Mitgliedern aus der Menge orthogonaler Codeworte, und der Index des die größte Korrelation ergebenden Codewortes bringt die gewünschte Information hervor. Wenn beispielsweise die Korrelation eines Signals mit sechzehn 16-Bit-Codeworten, die von 0 bis 15 inde­ xiert sind, mit dem zehnten Codewort die größte Korrelation liefert, ist die gewünschte Signalinformation das 4-Bit-Binärwort 1010 (d. h. zehn in Binärdarstellung). Ein derartiger Code wird auch als ein orthogonaler (16,4)-Blockcode bezeichnet und weist ein Spreizverhältnis R von 16/4 = 4 auf.

Falls die komplementären Codeworte ebenfalls verwendet werden (d. h. die Codeworte, in denen alle Bits invertiert sind), kann ein weiteres Informations-Bit pro Codewort transportiert werden. Daher werden fünf Bits durch Übertragen eines Codewortes aus sechzehn Codeworten und ihrer sechzehn Komplemente bei insgesamt zweiunddreißig Codeworten übertragen. Dieser Typ der Codierung ist als bi-orthogonale Codierung bekannt. Für höhere Spreizverhältnisse kann ein (128,8) bi-orthogonaler Blockcode verwendet werden, der ein Spreizverhältnis von 16:1 auf­ weist. Tatsächlich können bi-orthogonale (256,9), (512,10), . . ., (32768,16), . . . Blockcodes verwendet werden.

Darüber hinaus kann ein Verschlüsselungs-Code durch Modulo-Zwei-Addition zu dem Blockcode hinzugefügt werden, um sicherzustellen, daß die Codierung für jedes Signal unterschiedlich ist. Der Verschlüsselungs-Code kann sich sogar zufallsartig von Block zu Block ändern. Die Mo­ dulo-Zwei-Addition eines Verschlüsselungs-Codes entspricht der Anwen­ dung einer Achsendrehung in einem Galois-Feld. Der Verschlüsselungs-Code kann beim Empfänger durch Modulo-Zwei-Addition des korrekten Verschlüsselungs-Codes entschlüsselt werden, um die Achsen wieder mit den Codeworten zur Deckung zu bringen.

Bezeichnenderweise kann ein zusammengesetztes Eingangssignal durch die FWT mit allen orthogonalen Blockcodeworten in einer Menge gleichzeitig effektiv korreliert werden. Im Falle eines (128,7)-Codes werden beispielsweise einhundertachtundzwanzig Abtastpunkte eines zusammengesetzten Eingangssignals in ein Walsh-Spektrum mit 128 Punkten transformiert, in welchem jeder Spektralpunkt den Wert der Korrelation des zusammengesetzten Signals mit einem entsprechenden Codewort darstellt. Die Werte des Walsh-Spektrums stellen den Grad der Korrelation zwischen dem empfangenen zusammengesetzten Signal mit 128 Punkten und jedem der einhundertachtundzwanzig orthogonalen Codeworte dar. Der Maximalwert im Walsh-Spektrum identifiziert das richtige Codewort, dessen Index sieben Informations-Bits transportiert (orthogonale Codierung). Falls das Vorzeichen ebenfalls identifiziert werden kann, werden insgesamt acht Bits transportiert (bi-orthogonale Codierung). Die Werte der anderen Spektralkomponenten gehen auf Rauschen und die in dem zusammengesetzten Signal anzutreffenden andersartig verschlüsselten Signale zurück.

In realen CDMA-Kommunikationssystemen kann Orthogonalität nur dann aufrechterhalten werden, wenn der relative (Zeit-)Abgleich zwi­ schen Vorzeichenmustern streng aufrechterhalten wird; in beweglichen Kommunikationssystemen, wie etwa zellulären Systemen, kann der Zeit­ abgleich schwierig zu erzielen sein, wie in der vorstehend zitierten US.-Patentanmeldung der Anmelderin beschrieben ist. Wenn die Orthogona­ lität des Codes nicht garantiert werden kann, können rauschbasierte Signale erzeugt werden; im Vergleich mit den Energien der ursprünglich codierten Signale ist die Energie der Rauschsignale aber für gewöhnlich klein.

Nichtsdestoweniger ist es infolge der gegenseitigen Orthogonalität der Vorzeichenmuster möglich, die Berechnung von M Kombinationen von M Werten in eine Berechnung von N·(M/2) Summen und N·(M/2) Dif­ ferenzen zu zerlegen, was eine signifikante Verminderung von M² auf M·N Additionen und Subtraktionen darstellt. Eine derartige Zerlegung wird für eine allgemeine FWT mit M Punkten durch ein in Fig. 1A dargestelltes Netzwerk 10 veranschaulicht. Die FWT weist eine Struktur auf, die an die schnelle Fourier-Transformation erinnert, und beide Algorithmen sind wohlbekannt.

Wie in Fig. 1A dargestellt, werden M Eingangswerte S₀ bis S_M-1 mit M 16 in einer ein erstes Kreuznetzwerk 11-1 und einen ersten Satz 12-1 von Butterfly-Schaltungen aufweisenden ersten Stufe in Paaren kom­ biniert. Jede Butterfly-Schaltung berechnet die Summe und die Differenz eines entsprechenden Paares von Eingangswerten; wie untenstehend be­ schrieben, können Paare von seriellen Addierern und seriellen Subtrahie­ rern oder kombinierte serielle Addierer/Subtrahierer verwendet werden, um diese Berechnungen auszuführen. Die Anzahl der Butterfly-Schaltun­ gen oder Paare von Addieren und Subtrahieren, die in der ersten und jeder nachfolgenden Stufe verwendet werden, beträgt M/2; beispiels­ weise werden vierundsechzig Paare oder kombinierte serielle Addierer/-Sub­ trahierer in jeder Stufe verwendet, wenn M=128 gilt.

Die M Zwischenwerte ¹I₀ bis ¹IM_M-1, die von der ersten Stufe erzeugt werden, werden in einer ein zweites Kreuznetzwerk 11-2 und einen zweiten Satz 12-2 von Butterfly-Schaltungen, die beide vorzugsweise mit den jeweils entsprechenden der ersten Stufe identisch sind, aufweisenden zweiten Stufe kombiniert. Die M Zwischenwerte ²I₀ bis ²I_M-1, welche durch die zweite Stufe hergestellt werden, werden in einer ein drittes Kreuznetzwerk und einen Satz Butterfly-Schaltungen, welche vorzugs­ weise mit denen in der ersten und der zweiten Stufe identisch sind, auf­ weisenden dritten Stufe kombiniert usw., bis zur letzten, N-ten Stufe, welche ein N-tes Kreuznetzwerk 11-N und einen N-ten Satz 12-N von Butterfly-Schaltungen aufweist. Die Ausgänge der letzten Stufe der Butterfly-Schaltungen sind die Walsh-Spektralkomponenten W₀ bis W_M-1. Für einhundertachtundzwanzig Eingangswerte würde ein FWT-Prozes­ sor, wie veranschaulicht, sieben Stufen aufweisen.

Die Eingangs-, Zwischen- und Ausgangswerte können durch eine belie­ bige Nummerungskonvention identifiziert werden; die Verbindungen zwi­ schen den aufeinanderfolgenden Stufen von Butterfly-Operationen sind jedoch kritisch bezüglich der korrekten Berechnung der FWT. Unter einer geeigneten Konvention, wie sie in Fig. 1A veranschaulicht ist, erden Eingänge, die um die Hälfte der Gesamtanzahl M der Eingangs­ werte differierende Indexwerte aufweisen, kombiniert. Als ein spezifi­ sches Beispiel zeigt Fig. 1B ein FWT-Netzwerk für M=8, in welchem Eingänge, die sich im Indexwert um vier unterscheiden (d. h. S₀ und S₄, S₁ und S₅; S₂ und S₆ sowie S₃ und S₇), in der ersten Stufe aus einem Kreuznetzwerk 11-1′ und einem ersten Satz 12-1′ von Butterfly-Schal­ tungen kombiniert werden.

Die Ergebnisse der durch den ersten Satz 12-1 von Butterfly-Schaltungen implementierten Summen- und Differenzen-Berechnungen, welche als ¹I₀ bis ¹I_M-1 (als erste "Zwischenergebnisse") bezeichnet werden können werden in der folgenden Reihenfolge für die Eingabe in die zweite Stufe von Butterfly-Schaltungen eingerichtet:

¹I₀ = S₀ + S_M/2
¹I₁ = S₀ - S_M/2
¹I₂ = S₁ + S_1+M/2
¹I₃ = S₁ - S_1+M/2
¹I₄ = S₂ + S_2+M/2
usw.

Unter Verwendung dieser Konvention wird die Selektion von Paaren von ersten Zwischenwerten durch das zweite Kreuznetzwerk zur Kombina­ tion durch die zweite Stufe in zweite Zwischenwerte nach genau dersel­ ben Regel ausgeführt, d. h. durch einen Indexwertunterschied von M/2 getrennte Zwischenpaare werden in die Summen-Differenzen-Schaltun­ gen oder Butterfly-Schaltungen der zweiten Stufe eingespeist. Bei dem in Fig. 1B dargestellten Netzwerk werden daher ¹I₀ und ¹I₄ durch den zwei­ ten Satz 12-2′ von Butterfly-Schaltungen in ²I₀ und ²I₁, kombiniert; ¹I₁, und ¹I₅ werden in ²I₂ und ²I₃ kombiniert; ¹I₂ und ¹I₆ werden in ²I₄ und ²I₅ kom­ biniert; und ¹I₃ sowie ¹I₇ werden in ²I₆ und ²I₇ kombiniert. Dieselbe Regel wird für die dritte und jede nachfolgende Stufe verwendet; bei dem in Fig. 1B veranschaulichten Beispiel-Netzwerk umfaßt die dritte Stufe ein drittes Kreuznetzwerk 11-3′ und einen dritten Satz 12-3′ von Butterfly-Schal­ tungen und erzeugt die Ausgänge W₀ bis W₇.

In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung sind Paare von seriellen Additions-Schaltungen und seriellen Subtraktions-Schal­ tungen in den Butterfly-Schaltungen zum Berechnen der notwendi­ gen Summen und Differenzen vorgesehen, und diese Schaltungen arbei­ ten auf seriell, mit dem LSB zuerst, vorgelegten Binärwerten in Zweier­ komplementdarstellung. Fig. 2 zeigt einen geeigneten seriellen Addierer 120 mit einer Anzahl herkömmlicher NAND-Gatter 122-128, Inverter 130-136 und Schalter, der gleichzeitig zwei an beiden seriellen Ein­ gängen A, B vorgelegte Bits und ein an einem Übertrags-Eingang C vorgelegtes Übertragsbit entgegennimmt. Wie in Fig. 2 angezeigt, wirkt der Eingang B als ein Steuersignal für einen Schalter SW-1 und der Eingang C wirkt als ein Steuersignal für einen Schalter SW-2. Wenn eines der Steuersignale aktiv (d. h. logisch HIGH oder "1") ist, wird der entsprechende Schalter, der bevorzugterweise als ein Feldeffekt-Transi­ stor ("FET") implementiert werden kann, in die in der Fig. angezeigte "1"-Stellung gebracht. Der Addierer 120 gibt vorteilhafterweise die Ein-Bit-Summe der Eingänge A, B und C auf dem Ausgang D und ein neues Übertragsbit auf den Übertrags-Ausgang E im wesentlichen ohne Verzö­ gerung aus.

Das auf dem Übertrags-Ausgang E dargebotene neue Übertragsbit wird durch einen Schalter SW-3, der ein zwischen jedem Wort (das, wie oben beschrieben, 16 Bit lang sein kann) zur Initialisierung des Übertragsbits betätigter FET sein kann, geleitet und zeitweise in einem Speicherele­ ment gespeichert, das vorteilhaft ein dynamisches Logik-Netzwerk M mit einem Paar von Invertern 134, 136 und einem Trio von Schaltern SW-4, SW-5 und SW-6, die ebenso FETs sein können und die durch ein geeignetes, an einem CLOCK-Eingang vorgelegtes und mit den an den Eingängen A, B vorgelegten Bits synchronisierten digitalen Taktsignal gesteuert werden, aufweist. Das Übertrags-Speicherelement kann ebenso durch andere Vorrichtungen implementiert werden, wie etwa eine ge­ eignete Verriegelungs-Schaltung, ein Flip-Flop oder eine andere Spei­ cherzelle. Für Signale, die schnell genug sind, d. h. kürzer als wenige Zehntel von Nanosekunden, wird das Speichernetzwerk M vorzugsweise als dynamische Logik realisiert, die die aus einer einer Siliziumstruktur inhärent innewohnenden Kapazität herrührenden Ausbreitungsverzöge­ rung benutzt. Der Betrieb des seriellen Addierers 120 läuft wie folgt ab.

Um den Inhalt des Übertrags-Speichernetzwerks M zu initialisieren, werden die Schalter SW-3 bis SW-5 unmittelbar vor dem Vorliegen gültiger niedrigstwertiger Bits auf den Eingängen A, B durch die Steuer­ signale CARRY S/R und CLOCK in Stellungen gebracht, die zu den in Fig. 2 dargestellten Stellungen entgegengesetzt sind. Bei einem System, in welchem Eingangs-Bits mit einer Rate von dreizehn Megahertz (13 MHz) vorgelegt werden, können die Schalter SW-3 bis SW-5 (der Schal­ ter SW-6 braucht zu diesem Zeitpunkt nicht betätigt zu werden) inner­ halb von fünfundzwanzig Nanosekunden (d. h. einem Drittel einer Bit-Per­ iode) vor den gültigen LSBs betätigt werden. Sobald gültige LSBs an den Eingängen A, B vorgelegt sind, begeben sich die Schalter SW-3 bis SW-5 zurück in die in Fig. 2 gezeigten Stellungen. Somit wird der Initialisierungswert-Eingang F in das Übertrags-Speichernetzwerk M geladen und dem Übertrags-Eingang C zu der gleichen Zeit vorgelegt, zu der die gültigen LSBs den Eingängen A, B vorgelegt werden.

Nach dem Abwarten einer geeigneten Periode zur Bildung der gültigen Summen- und Übertragsbits an den Ausgängen D, E, beispielsweise ungefähr fünfzig Nanosekunden oder zwei Drittel einer Bit-Periode, werden die Schalter SW-4 bis SW-6 durch das CLOCK-Signal in zu den in Fig. 2 gezeigten Stellungen entgegengesetzte Stellungen betätigt, um das neue Übertragsbit in das Übertrags-Speichernetzwerk M zu laden. Danach werden diese Schalter in die dargestellten Stellungen zurückver­ bracht, sobald die auf das niedrigstwertigste Bit folgenden Bits an den Eingängen A, B vorgelegt werden, um das neue Übertragsbit an dem Übertrags-Eingang C vorzulegen. Diese Reihenfolge von Operationen wird bis zur Bildung von gültigen Summen- und Übertrags-Ausgängen aus den an den Eingängen A, B vorgelegten höchstwertigen Bits fort­ gesetzt. Ungefähr im letzten Drittel der Bit-Periode betätigen die CARRY S/R- und CLOCK-Signale die Schalter SW-3 bis SW-5, um den Übertragswert wie oben beschrieben zu initialisieren, wodurch das durch die Summe der höchstwertigen Bits gebildete Übertragsbit verworfen wird. Danach ist der Addierer zur Vorlage der nächsten Eingabeworte bereit.

Die Schalter SW-3 bis SW-6 können zu geringfügig unterschiedlichen Zeiten betätigt werden können, insoweit dies notwendig ist, um einen einwandfreien Betrieb der Schaltung sicherzustellen, können aber den­ noch durch einen gemeinsamen Zeitsteuer-Signalgenerator angesteuert werden. Derartige relative Verzögerungen können leicht durch Vorsehen von verlustbehafteten Polysilizium-Pfaden zum Verbinden der Steuersig­ nale oder durch unterschiedliche Betätigungs-Schwellenwerte für die Schalter implementiert werden.

Der Inhalt des Übertrags-Speichers wird normalerweise zum Beginn einer seriellen Additionssequenz auf "0" initialisiert, aber bei einem anderen Aspekt der Erfindung kann das Übertragsbit auf "1" initialisiert werden, um die Implementation eines seriellen Subtrahierers wie unten­ stehend beschrieben zu vereinfachen.

Ein serieller Subtrahierer zum Berechnen von A-B kann leicht unter Verwendung eines seriellen Addierers der in Fig. 2 gezeigten Art und einer geeigneten Einrichtung zum Negieren der am Eingang B vorgeleg­ ten Werte gebildet werden. Somit würde der serielle Addierer den Aus­ druck A+(-B) berechnen. Das Negieren eines Wertes in Zweierkom­ plementdarstellung beinhaltet jedoch das Umkehren des Bit-Musters, beispielsweise durch Hindurchführen durch einen Inverter, und die Addition des Wertes Eins, was einen weiteren seriellen Addierer erfor­ dert. In einigen Anwendungen kann der mit dem Vorsehen von Einrich­ tungen zum Negieren eines Wertes verbundene Komplexitätszuwachs sehr nachteilig sein.

Gemäß einem anderen Aspekt der Erfindung ist ein in Fig. 2A darge­ stellter Subtrahierer 138 vorgesehen, in welchem, anstatt daß der Ein­ gangswert B zu negiert wird, der Eingangswert B einfach durch einen Inverter 140 umgekehrt (mit dem Ergebnis A + B, was um Eins kleiner als der gewünschte Wert A-B ist) und einem seriellen Addierer 120 vorgelegt wird, in welchem das Übertragsbit mittels der CARRY S/R- und Initialiserungseingänge F auf den Wert EINS anstelle von NULL (Kompensation für das Defizit) initialisiert wird.

Darüber hinaus ermöglicht die Ähnlichkeit der Architektur der Addierer-Schal­ tung und der Subtrahierer-Schaltung ihre vorteilhafte Kombination, wenn beide mit den gleichen Eingängen arbeiten müssen. Eine derartige vorteilhafte Kombination ist ein kombiniertes serielles Addierer/Subtra­ hierer-Netzwerk 160, welches in Fig. 3 dargestellt ist und welches die signifikanten Vorzüge verminderter Schaltungsfläche und Komplexität genießt.

Wie bei dem in Fig. 2 dargestellten seriellen Addierer umfaßt der kom­ binierte serielle Addierer/Subtrahierer 160 eine Anzahl herkömmlicher NAND-Gatter 162-176, Inverter 178-190 sowie Schalter und akzeptiert gleichzeitig zwei an beiden seriellen Eingänge A′, B′ vorgelegte Bits sowie Übertragsbits für die Addierer- und Subtrahierer-Teile des Netz­ werks 160, die entsprechend an den Übertrags-Eingängen CA′ und CS′ vorgelegt werden. Wie in Fig. 3 angezeigt, wirken der A′-Eingang und sein durch den Inverter 178 hergestelltes Komplement A′ als Steuersig­ nale für einen Schalter SW-17, der entweder den B′-Wert oder sein durch den Inverter 180 gebildetes Komplement B′ mit einem Leiter G′ verbindet. Wenn A′ aktiv (d. h. logisch "HIGH" oder "1") ist, wird der Schalter SW-1′ in die gezeigte "1"-Stellung gebracht, welche B′ mit dem Leiter G′ verbindet; wenn A′ auf HIGH-Pegel liegt, wird der Schalter SW-1 in die "0"-Stellung gebracht, welche B′ mit dem Leiter G′ verbindet. Daher wird die Ein-Bit-Summe von A′ und B′ am Leiter G′ vorgelegt; die Summe und ihr durch den Inverter 182 gebildetes Komplement wird, wie untenstehend näher erläutert, an einen Addierer-Aus­ gangsanschluß DA′ gemäß dem Zustand eines Zwei-Stellungs-, Zwei-Wege-Schalters SW-2′ bzw. an einen Subtrahierer-Ausgangsan­ schluß DS′ gemäß dem Zustand eines Zwei-Stellungs-, Zwei-Wege-Schalters SW-3′ geliefert.

Die Schalter SW-1′, SW-2′ und SW-3′ werden durch Dual-Steuersignale gesteuert und verbinden in beiderlei Richtungen; beispielsweise verbindet der Schalter SW-1′ in einer Richtung, beispielsweise zu der "1"-Stel­ lung, wenn A′ = 1 und A′ = 0 gilt, und in der anderen Richtung, beispielsweise in der "0"-Stellung, wenn A′ = 0 und A′ = 1 gilt. Der­ artige Schalter können vorteilhafterweise auf Silizium durch Anordnun­ gen von vier Transistoren, wie in Fig. 3A gezeigt, hergestellt werden. Die Transistoren 1-4, die Feldeffekt-Transistoren sein können, sind in zwei parallel verbundenen Paaren entgegengesetzten Typs verbunden (d. h. P-Typ FETs 1, 3 sowie N-Typ FETs 2, 4), welche parallelgeschal­ tet und an ihren Gate-Anschlüssen jeweils entsprechend durch die Signa­ le A′ bzw. A′ gesteuert werden. Beim Betrieb wird durch A′ = 0 P-FET 1 eingeschaltet und N-FET 4 ausgeschaltet, und durch A′ = 1 wird N-FET 2 eingeschaltet sowie P-FET 3 abgeschaltet. Somit liefern die FETs 1, 2 einen Pfad niedriger Impedanz zwischen den Anschlüssen X und Z und einen Pfad hoher Impedanz zwischen den Anschlüssen Y und Z. Unter der Bedingung A′ = 1 sowie A′ = 0 schalten die FETs 3, 4 durch und die FETs 1, 2 werden hochohmig, wodurch ein Pfad niedri­ ger Impedanz zwischen den Anschlüssen Y und Z und ein Pfad hoher Impedanz zwischen den Anschlüssen X und Z ermöglicht wird.

Die vorstehende Anordnung sichert einen positiven Betrieb der Schalter: Ob der Schalter seinen Zustand ändert, beispielsweise ob der Transistor durchschaltet, würde von den Spannungspegeln des Steuersignals und des geschalteten Signals abhängen, wenn lediglich ein Typ von Transi­ storen verwendet würde. Es ist selbstverständlich einsehbar, daß andere Bauteile verwendet werden könnten, um ein Gesamtschaltverhalten zu erzielen, das im wesentlichen ähnlich zu dem der dargestellten Anord­ nung ist. Darüber hinaus kann die in Fig. 3A dargestellte Anordnung für alle Schalter in dem Prozessor ohne weiteres verwendet werden, falls gewünscht.

Die Zustände der Schalter SW-2′, SW-3′ werden durch ein die NAND-Gatter 162-176, die Inverter 184-190 sowie vier Schalter SW-4′ bis SW-7′, welche durch ein geeignetes, an einem BIT-CLOCK-Eingang in der oben in Verbindung mit dem seriellen Addierer 121 beschrieben Art und Weise vorgelegtes digitales Taktsignal gesteuert werden, bestimmt. Die Inverter 184, 186 wirken wie das Netzwerk M in dem vorstehend be­ schriebenen seriellen Addierer 120 als eine Verriegelung für den Addie­ rer-Übertragswert, und die Inverter 188, 190 wirken in einer ähnlichen Art und Weise als eine Verriegelung für den Subtrahierer-Übertragswert.

In ähnlicher Weise wirken die Schalter SW-4′ bis SW-7′ in einer zu der vorstehend in Verbindung mit den Schaltern SW-4 bis SW-6 in dem seriellen Addierer 120 beschriebenen im wesentlichen ähnlichen Art und Weise, obgleich es in dem Netzwerk 160 kein Gegenstück zu dem Schalter SW-3 gibt. Um den Inhalt der Übertrags-Verriegelungen zu initialisieren, wird an dem WORD CLOCK-Eingang ein logischer LOW-Pegel vorgelegt, und die Schalter SW-4′ bis SW-7′ werden unmittelbar vor der Vorlage des niedrigstwertigsten Bits an den Eingängen A′, B′ durch das Steuersignal BIT CLOCK in Stellungen entgegengesetzt zu jenen, die in Fig. 3 dargestellt sind, gelegt. Sobald gültige LSBs an den Eingängen A′, B′ vorgelegt werden, nimmt der WORD CLOCK-Ein­ gang einen HIGH-Pegel an (und verbleibt im hochpegeligen Zustand während der Vorlage der Eingangsworte), und die Schalter SW-4′ bis SW-7′ bewegen sich in die in Fig. 3 dargestellten Zustände zurück.

Daher übersteuert der WORD CLOCK-Eingang die durch die Gatter 162-168 sowie 170-176 erstellten Übertragswerte, wobei der Übertrags­ wert des Addierers und der Übertragswert des Subtrahierers jeweils ent­ sprechend Null bzw. auf Eins initialisiert wird, und wobei jene Werte den Übertrags-Eingängen CA′, CS′ zur gleichen Zeit vorgelegt werden, zu der die gültigen LSBs den Eingängen A′, B′ vorgelegt werden.

Nach dem Abwarten einer geeigneten Zeitperiode für die Bildung der gültigen Summen-, Differenz- und Übertragsbits an den Ausgängen DA′, DS′, EA′ sowie ES′ werden die Schalter SW-4′ bis SW-7′ durch das BIT CLOCK-Signal in Stellungen, die entgegengesetzt zu den in Fig. 3 dargestellten sind, gebracht, um die neuen Übertragsbits in die Über­ trags-Speichernetzwerke zu laden. Jene Schalter werden dann in die dargestellten Stellungen zurückverbracht, sobald die Bits mit der zweit­ niedrigsten Wertigkeit an den Eingängen A′, B′ vorgelegt werden, um die neuen Übertragsbits an den Übertrags-Eingängen CA′, CS′ vorzule­ gen. Diese Reihenfolge von Operationen wird bis zur Bildung gültigen Summen- und Übertrags-Ausgängen aus den an den Eingängen A′, B′ vorgelegten höchstwertigsten Bits fortgesetzt. In ungefähr dem letzten Drittel dieser Bit-Periode betätigen die WORD CLOCK- und BIT CLOCK-Signale die Schalter SW-4′ bis SW-7′, um die Übertragswerte wie obenstehend zu initialisieren, wodurch die durch die Summe und die Differenz der höchstwertigsten Bits gebildeten Übertragsbits verworfen werden. Der kombinierte Addierer/Subtrahierer ist dann für die Vorlage der nächsten Eingabeworte bereit. Es ist ebenfalls verständlich, daß die Schalter SW-4′ bis SW-7′, wie oben stehend beschrieben, bei geringfügig unterschiedlichen Zeiten betätigt werden können.

Beim Gebrauch der in Fig. 3 veranschaulichten Struktur wird, mit einer minimalen Schaltungsfläche und im wesentlichen ohne Verzögerung, die Ein-Bit-Summe von A′, B′ und CA′ an dem Ausgangsanschluß DA′ und die Ein-Bit-Summe von A′, B′ sowie CS′ an dem Ausgangsanschluß DS′ gebildet. Die Notwendigkeit eines Speichers zwischen den Stufen des FWT-Prozessors wird durch das Fehlen von Verzögerungen ver­ mieden.

Neben den Paaren von Addier-/Subtrahier-Schaltungen oder dem kom­ binierten Addierer/Subtrahierer in den Sätzen von Butterfly-Schaltungen können Schaltungsimplementationen des FWT Kreuzverdrahtungs-Netz­ werke zwischen jedem Satz von Butterfly-Schaltungen nutzen, um die korrekte Wertepaar-Auswahl zu erreichen. Abhängig von der gewählten Nummerungskonvention für die Eingabewerte wird der FWT-Prozessor entsprechende Kreuznetzwerke erfordern; jedoch werden alle Netzwerke von gleichwertiger Komplexität sein. Ein die in den Fig. 1A und 1B veranschaulichte Konvention verwendender FWT-Prozessor kann die Kreuznetzwerke 11-1, 11-2 usw. verwenden, die in jeder Stufe identisch sind, wodurch die Herstellung des FWT-Prozessors in einer integrierten Schaltung durch einen herkömmlichen graphischen Step-and-Repeat-Prozeß erleichtert wird.

Um einen geringen Energieumsatz zu erzielen, und auch aus anderen Gründen, wird der FWT-Prozessor vorzugsweise in der als CMOS (Complementary Metal-Oxide-Silicon) bekannten Technologie hergestellt; insbesondere kann eine Version der CMOS-Technologie, die mindestens zwei metallische oder leitfähig verbindende Schichten ermöglicht, zu bevorzugen sein. Der FWT-Prozessor kann jedoch auch durch andere, für die Implementation von digitaler Logik geeignete Halbleiterprozesse aufgebaut werden. Da derartige Technologien allgemein bekannt sind, werden sie hier nicht im Detail beschrieben.

In der CMOS-Technologie können die beiden metallischen oder leitfäh­ igen Schichten bevorzugterweise mit einer dazwischengeschobenen Schicht aus isolierendem Material, wie etwa Siliziumdioxid oder Po­ lyamid, überlappt werden, um die Kreuznetzwerke, die die Sätze von Butterfly-Schaltungen verbinden, zu bilden. Fig. 4 zeigt ein Beispiel eines ersten Kreuznetzwerks 11-1′′ für ein FWT-Netzwerk 10′′ für 16 Punkte. Die Eingangswerte S₀ bis S₁₅, die an der linken Seite von Fig. 4 vorgelegt werden, werden durch die Konfiguration der Leiter zur Vor­ lage vor den ersten Satz von Butterfly-Schaltungen 12-1′′ wie vorstehend beschrieben umgeordnet oder ausgewählt. Das dargestellte Kreuznetz­ werk könnte effizient vervielfacht und für die andere drei Kreuznetzwer­ ke in dem FWT-Prozessor 10′′ verwendet werden.

In dem dargestellten Beispiel können die Leiter für die Eingangswerte S₀ bis S₇ in einer Schicht angeordnet und die Leiter für die Eingangswerte S₈ bis S₁₅, in der zweiten Schicht angeordnet werden. Die Geometrie der Leiter muß nicht notwendigerweise, wie veranschaulicht, linear sein, vorgesetzt, daß die gewünschte Umordnung der Eingangswerte aufrecht­ erhalten wird, und daß die Haupterwägung beim Anordnen der Leiter in den Schichten das Vermeiden von Brücken ist. Wie vorstehend beschrie­ ben, kann eine nützliche Anzahl von Punkten für ein CDMA-System einhundertachtundzwanzig betragen; derart viele können jedoch nicht in einem Diagramm klar dargestellt werden.

Die Addition zweier Worte mit je L Bits kann ein Wort mit (L+1) Bits erzeugen; daher sind Schritte zum Verhindern von Überlauf ratsam. Beispielsweise könnte einiger Freiraum bei der ursprünglichen Wortlän­ ge des Eingangs erlaubt werden, d. h. die Wortlänge des Eingangs kön­ nte größer sein als der maximale Eingangswert. Ein alternativer Schritt, der gegangen werden könnte, besteht darin, gelegentlich ein LSB bei den Rechnungen fallen zu lassen.

Bevorzugte Addierer/Subtrahierer sowie Addierer/Subtrahierer-Schaltun­ gen, wie diejenigen, welche in den Fig. 2, 2A und 3 gezeigt sind, er­ zeugen ihre Ausgangs-Bits im wesentlichen sofort; ein Merkmal, das gemäß der Erfindung auf folgende Weise ausgenutzt wird. Wie in Fig. 1A gezeigt, werden beispielsweise die Ausgänge des ersten Satzes 12-1 von Butterfly-Schaltungen in dem zweiten Satz 12-2 von Butterfly-Schal­ tungen kombiniert, welcher, wie vorstehend beschrieben, ein iden­ tischer Satz serieller Schaltungen sein kann, welcher erfordert, daß die Eingänge mit dem LSB zuerst vorgelegt werden. Da die für die Butter­ fly-Schaltungen der zweiten Stufe benötigten LSBs ohne Verzögerung aus der ersten Stufe austreten, ist kein Zwischenregister oder anderer Speicher zwischen den Stufen erforderlich.

Darüber hinaus treten die transformierten Ausgänge W₀-W_M-1 aus den Butterfly-Schaltungen der letzten Stufe seriell in Gleichschritt mit den seriell vorgelegten Eingangswerten, d. h. synchron und im wesentlichen ohne Verzögerung aus, außer derjenigen, die durch die logischen Aus­ breitungsverzögerungen der Schaltungselemente herrührt. Daher wird eine vollständige FWT in der Zeit ausgeführt, die benötigt wird, die Eingangswerte seriell in den FWT-Prozessor zu laden und die Ausgangs­ werte von dem FWT-Prozessor zu empfangen. Im Fall einer 16-Bit-Wort­ länge und einer seriellen Taktrate von 16 MHz wird eine vollstä­ ndige Transformation im wesentlichen in einer Mikrosekunde ausgeführt.

In einer Ausführungsform der vorliegenden Erfindung, die in den in der vorstehend zitierten US-Patentanmeldung der Anmelderin beschriebenen CDMA-Kommunikationssystemen nützlich ist, würden einhundertacht­ undzwanzig zu transformierende Eingangswerte S₀ bis S₁₂₇ in das Kreuz­ netzwerk der ersten Stufe als serielle 16-Bit-Worte mit dem LSB zuerst eintreten. Die 16-Bit-Worte würden in einem 8-Bit- (oder höchstens 9-Bit-)Format in Zweierkomplementdarstellung vorgelegt werden, wobei die niedrigstsignifikanten Stellen besetzt sind und die höchstsignifikanten Stellen das Vorzeichen-Bit angeben (d. h. der Dezimalwert -3 wird durch

1111111111111101

anstatt durch

0000000011111101

dargestellt). Wie vorstehend beschrieben, vermeidet diese Formatierung Überlauf oder Unterlauf durch die sieben Stufen des FWT-Prozessors hindurch (da 128 = 2⁷ gilt).

Das erste Kreuznetzwerk ordnet die Eingangswerte um und verbindet sie mit dem ersten Satz von Butterfly-Schaltungen für die Summen- und Differenz-Berechnungen der ersten Stufe. Wie vorstehend beschrieben, kann der Satz von Butterfly-Schaltungen, wie in den Fig. 2 und 2A dargestellt, sowohl vierundsechzig serielle Addierer und vierundsechzig serielle Subtrahierer als auch, wie in Fig. 3 dargestellt, vierundsechzig kombinierte serielle Addierer/Subtrahierer aufweisen. Die resultierenden einhundertachtundzwanzig Summen und Differenzen gehen aus dem ersten Satz von Butterfly-Schaltungen als die ersten seriellen 16-Bit- Zwischenworte ¹I₀ bis ¹I₁₂₇ hervor und sind mit dem Kreuznetzwerk der zweiten Stufe verbunden, das in seiner Form identisch mit demjenigen des ersten Kreuznetzwerks ist.

Die umgeordneten Ausgänge aus dem zweiten Kreuznetzwerk werden den Eingängen des zweiten Satzes von Butterfly-Schaltungen für die Summen- und Differenz-Berechnungen der zweiten Stufe zugeleitet, welche bezüglich ihrer Form identisch mit dem ersten Satz sind. Die resultierenden einhundertachtundzwanzig Summen und Differenzen gehen als zweite serielle 16-Bit-Zwischenworte ²I₀ bis ²I₁₂₇ hervor und werden mit dem Kreuznetzwerk der dritten Stufe verbunden, das bezüg­ lich seiner Form identisch mit dem ersten und dem zweiten Kreuznetz­ werk ist, usw., bis zu einer Gesamtanzahl von sieben Stufen zur Ver­ vollständigung der Transformation, welche als Spektralkomponenten W₀ bis W₁₂₇ ausgegeben wird.

Claims (10)

1. Prozessor zum Erzeugen einer Walsh-Transformierten durch im wesentlichen gleichzeitiges Berechnen von M Kombinationen von M Eingangswerten, wobei M = 2^N, N ist eine positive Ganzzahl, gilt, und wobei die Eingangswerte Binärwerte in Zweierkomplementdar­ stellung sind, aufweisend:

• a) N elektrisch in Reihe geschaltete Stufen (11, 12), wobei jede Stufe ein Kreuznetzwerk (11) aus M in einem vorbestimmten Muster zu einem Satz (12) von M/2-Butterfly-Schaltungen elek­ trisch miteinander verbunden Leitern (1) aufweist, wobei jede Butterfly-Schaltung (12) eine Einrichtung zum Berechnen einer Summe und einer Differenz von zwei durch das Kreuznetzwerk (11) jeder Butterfly-Schaltung (12) entsprechend vorgelegten Werten aufweist und die Summe und die Differenz entspre­ chenden Leitern (I) des Kreuznetzwerks (11) der nächsten Stufe (11, 12) vorlegt,
• b) wobei die einem Kreuznetzwerk (11) einer ersten Stufe (11-1, 12-1) vorgelegten Eingangswerte (S) seriell und mit den nie­ drigstwertigsten Bit zuerst vorgelegt werden, und wobei die Walsh-Transformierte (W) der Eingangswerte durch Butterfly-Schal­ tungen (12-N) einer N-ten Stufe seriell und im wesentli­ chen gleichzeitig damit hergestellt werden.

2. Prozessor nach Anspruch 1, dadurch gekennzeichnet, daß jedes Kreuznetzwerk (11) M Leiter aufweist, die überlappend in einem Muster in mindestens zwei auf einem Halbleitersubstrat angeord­ neten leitfähigen Schichten angeordnet sind, wobei die leitfähigen Schichten durch eine isolierende Schicht getrennt sind.

3. Prozessor nach Anspruch 2, dadurch gekennzeichnet, daß die Muster von mindestens zwei der Kreuznetzwerke (11) im wesentli­ chen identisch sind.

4. Prozessor nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Recheneinrichtung einen seriellen Addierer (120) und einen seriellen Subtrahierer (138) aufweist, und daß der serielle Addierer (128) eine Einrichtung zum Speichern eines durch den Addierer (128) bestimmten Übertragsbits aufweist, und daß der serielle Sub­ trahierer (138) eine Einrichtung zum Speichern eines durch den Subtrahierer bestimmten Übertragsbits aufweist.

5. Prozessor nach Anspruch 4, dadurch gekennzeichnet, daß jede Übertragsbit-Speichereinrichtung ein dynamisches Logik-Netzwerk mit

• a) einem ersten Schalter zum selektiven Verbinden des festge­ legten Übertragsbits mit einem ersten Inverter,
• b) einem seriell und selektiv durch einen zweiten Schalter mit dem ersten Inverter verbundenen zweiten Inverter, und
• c) einem dritten Schalter zum selektiven Verbinden des zweiten Inverters mit einem Übertrags-Eingang eines seriellen Addie­ rers oder seriellen Subtrahierers entsprechend der Übertragsbit-Speicher­ einrichtung aufweist,
• d) wobei die Schalter im wesentlichen gleichzeitig mit der Vor­ lage der Bits an dem entsprechenden seriellen Addierer oder seriellen Subtrahierer betätigt werden.

6. Prozessor nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß jeder der seriellen Addierer (120) und seriellen Subtrahierer (138) eine Einrichtung zum Initialisieren der entsprechenden Übertragsbits auf vorbestimmte Werte aufweist.

7. Prozessor nach Anspruch 6, dadurch gekennzeichnet, daß der serielle Subtrahierer (138) einen zweiten seriellen Addierer (120) und eine Einrichtung (140) zum Invertieren eines vorbestimmten Wertes von den beiden durch das Kreuznetzwerk (11) des Subtrahie­ rers (138) vorgelegten Werten aufweist.

8. Prozessor nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Recheneinrichtung einen kombinierten seriellen Addierer/-Sub­ trahierer (160) mit einer Einrichtung zum Speichern eines Ad­ dierer-Übertragsbits und einer Einrichtung zum Speichern eines Subtrahierer-Übertragsbits aufweist.

9. Prozessor nach Anspruch 8, dadurch gekennzeichnet, daß jede Übertragsbit-Speichereinrichtung ein dynamisches Logiknetzwerk mit

• a) einem ersten Schalter zum selektiven Verbinden des entspre­ chenden Übertragsbits mit einem ersten Inverter,
• b) einem seriell mit dem ersten Inverter verbundenen zweiten Inverter sowie
• c) einem zweiten Schalter zum selektiven Verbinden des zweiten Inverters mit einen entsprechenden Übertrags-Eingang auf­ weist, wobei
• d) die Schalter im wesentlichen gleichzeitig mit der Vorlage der Bits an die dem kombinierten seriellen Addierer/Subtrahierer entsprechenden Übertragsbits-Speichereinrichtungen betätigt werden.

10. Prozessor nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß der kombinierte serielle Addierer/Subtrahierer (160) eine Einrich­ tung zum Initialisieren des Addierer-Übertragsbits auf einen ersten vorbestimmten Wert und eine Einrichtung zum Initialisieren des Subtrahierer-Übertragsbits zu einem zweiten vorbestimmten Wert aufweist.