DE4238063C2

DE4238063C2 - Integrierte Speicherzellenschaltung mit Set-/Reset-Funktion

Info

Publication number: DE4238063C2
Application number: DE4238063A
Authority: DE
Inventors: Tetsuya Matsumura; Satoshi Kumaki; Shinichi Nakagawa
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-11-18
Filing date: 1992-11-11
Publication date: 1996-10-24
Anticipated expiration: 2012-11-12
Also published as: JPH05144273A; US5400295A; US5479369A; DE4238063A1

Description

Die vorliegende Erfindung bezieht sich auf eine integrierte Speicherzellenschaltung nach dem Oberbegriff des Anspruchs 1.

Eine solche Speicherzellenschaltung ist aus der DE 36 18 572 A1 bekannt.

Eine Datenverriegelungsfunktion wird hauptsächlich durch eine Flip-Flop-Schaltung bewirkt und in einem statischen Speicher oder einer integrierten Halbleiterschaltungsvorrichtung zum zeitweisen Halten von Daten benutzt. Eine integrierte Halbleiterschaltungs vorrichtung oder ein Mikrocomputer umfaßt verschiedene Logikschal tungen mit einer derartigen Datenverriegelungsfunktion, zusammen mit einer Setz-(set) oder Rücksetz-(reset)Funktion kann das leich tere Verarbeiten eines Signals erlauben, durch Steuern eines Aus gabesignals.

Der Ausdruck "Reset" (Rücksetzen) beschreibt im nachfolgenden eine Operation zum Zwingen eines Verriegelungsausgangssignals auf "L"- Pegel im allgemeinen, während der Ausdruck "Set" (Setzen) eine Operation zum Zwingen eines Verriegelungsausgangssignals auf "H"- Pegel beschreibt. Im nachfolgenden beschreibt der Ausdruck "H-Pe gel" ein Versorgungsspannungspotential, und der Ausdruck "L-Pegel" ein Massepotential (Erdpotential).

Die Fig. 7 zeigt ein Schaltbild mit einer integrierten Halblei terschaltungsvorrichtung ohne Set- und Reset-Funktionen. Wie in Fig. 7 gezeigt, umfaßt die integrierter Halbleiterschaltungsvor richtung einen Takteingangsanschluß 4 zum Empfangen eines Taktsi gnals CLK, einen Dateneingangsanschluß 5 zum Empfangen von Einga bedaten DI und einen Datenausgabeanschluß 6 zum Ausgeben von ver riegelten Daten. Die integrierte Halbleiterschaltungsvorrichtung umfaßt ferner einen N-Kanal Transistor 10 sowie Inverter 1, 2 und 3. Der N-Kanal Transistor 10 ist mit seiner Gateelektrode mit dem Takteingangsanschluß 4 verbunden, mit seiner Source-Elektrode mit dem Dateneingangsanschluß 5 verbunden, und mit seiner Drain-Elek trode mit dem Eingang des Inverters 1 verbunden. Der Inverter 1 ist mit seinem Eingabeanschluß mit dem Ausgangsanschluß des Inver ters 2 verbunden und mit seinem Ausgabeanschluß mit den Eingabe anschlüssen der Inverter 2 und 3 verbunden. Genauer gesagt bilden die Inverter 1 und 2 eine Verriegelungsschaltung 9. Der Inverter 2 ist mit seinem Ausgabeanschluß mit dem Datenausgabeanschluß 6 ver bunden.

Die Fig. 8 zeigt ein Zeitablaufdiagramm zum Verdeutlichen der Benutzung der in Fig. 7 gezeigten integrierten Halbleiterschal tungsvorrichtung. In Fig. 8 zeigen a, b, c, und d eine Reihenfol ge des Eingebens von Daten. Unter Bezug auf Fig. 8 wird eine Ope ration der in Fig. 7 gezeigten integrierten Halbleiterschaltungs vorrichtung beschrieben. Das Datensignal DI wird an den Datenein gabeanschluß 5 angelegt, und das Taktsignal CLK wird an den Takt eingangsanschluß 4 angelegt. Wenn das Taktsignal CLK sich auf "H"- Pegel befindet, wird der N-Kanal Transistor 10 eingeschaltet und überträgt das Eingabedatensignal DI zum Inverter 1. Durch das der artige Übertragen von Daten wird der N-Kanal Transistor 10 Über tragungsgatter genannt. Das Eingabedatensignal DI, das an den In verter 1 angelegt wird, wird darin invertiert und dann an die In verter 2 und 3 angelegt. Die Inverter 1 und 2 halten das angelegte Datensignal, bis das nächste Taktsignal sich auf "H"-Pegel bewegt. Wenn daher das Taktsignal CLK einmal ansteigt, sind die Daten nicht verloren, selbst wenn das Taktsignal CLK danach abfällt. Der Inverter 3 invertiert das gehaltene Datum und gibt dann das inver tierte Datum an den Datenausgabeanschluß 6.

Die Fig. 9 ist ein Schaltbild mit einer integrierten Halbleiter schaltungsvorrichtung mit einer herkömmlichen Reset-Funktion. Die integrierte Halbleiterschaltungsvorrichtung nach Fig. 9 ent spricht im wesentlichen der in Fig. 7 gezeigten integrierten Halbleiterschaltungsvorrichtung, wobei der wesentliche Unterschied darin liegt, daß ein Reset-Anschluß 7 zum Eingeben eines Reset- Signals zusätzlich vorgesehen ist, und daß ein NAND-Gatter 11 anstelle des Inverters 1 vorgesehen ist. Das NAND-Gatter 11 weist zwei Eingabeanschlüsse und einen Ausgabeanschluß auf. Ein Eingabeanschluß ist mit dem Source des N-Kanal Transistors 10 und dem Ausgang des Inverters 2 verbunden, der andere Eingabeanschluß ist mit dem Reset-Anschluß 7 verbunden, und der Ausgangsanschluß ist mit den Eingabeanschlüssen der Inverter 2 und 3 verbunden.

Die Fig. 10 zeigt ein Zeitablaufdiagramm zum Verdeutlichen der Benutzung der in Fig. 9 gezeigten integrierten Halbleiterschal tungsvorrichtung. Nachfolgend wird eine Beschreibung des Betriebs der in Fig. 9 gezeigten integrierten Halbleiterschaltungsvorrich tung unter Bezug auf Fig. 10 vorgenommen. Wenn das Reset-Signal sich auf "H"-Pegel befindet, wird der Ausgang des NAND-Gat ters 11 durch das Datensignal DI bestimmt, das vom N-Kanal Transi stor 10 angelegt wird. Wenn das Reset-Signal sich auf "H"-Pegel befindet, arbeitet die integrierte Halbleiterschaltungsvorrichtung auf dieselbe Weise wie die in Fig. 7 gezeigte integrierte Halb leiterschaltungsvorrichtung ohne Verriegelungsfunktion.

Wenn sich das Reset-Signal auf "L"-Pegel befindet, erreicht der Ausgang des NAND-Gatters 11 den "H"-Pegel, unabhängig von dem vom N-Kanal Transistor 10 angelegten Datensignal. Der Inverter 3 emp fängt dieses "H"-Pegel-Signal und legt das "L"-Pegel-Ausgangssi gnal an den Ausgangsanschluß 6 an. Der "H"-Pegel-Ausgang des NAND- Gatters 11 wird an den Inverter 2 angelegt, darin invertiert und weiter an einen Eingangsanschluß des NAND-Gatters 11 angelegt. Daher wird das Ausgangssignal des NAND-Gatters 11 auf "H"-Pegel verriegelt, und ein ausgegebenes Datensignal DO wird auf "L"-Pegel zurückgesetzt. Wenn danach ein "H"-Pegel-Signal an den Reset-An schluß 7 angelegt wird, wird der Reset-Zustand gelöst, und das NAND-Gatter 11 und der Inverter 2 verriegeln das Eingabedatensi gnal DI (das c-te aus Fig. 1), als Reaktion auf einen Anstieg des nächsten Taktsignals. Das verriegelte Datensignal wird an den Aus gabeanschluß 6 über den Inverter 3 angelegt.

Die Fig. 11 ist ein Schaltbild mit einer integrierten Halbleiter schaltungsvorrichtung mit einer herkömmlichen Set-Funktion. Die in Fig. 11 gezeigte integrierte Halbleiterschaltungsvorrichtung ist im wesentlichen identisch mit der in Fig. 9 gezeigten integrier ten Halbleiterschaltungsvorrichtung, wobei der wesentliche Unter schied darin liegt, daß ein Set-Anschluß 8 zum Empfangen eines Set-Signals anstelle des Reset-Anschlusses 7 vorgesehen ist, und daß ein Zwei-Eingangs-NOR-Gatter 12 anstelle des Zwei-Eingangs- NAND-Gatters vorgesehen ist.

Die Fig. 12 ist ein Zeitablaufdiagramm zum Verdeutlichen der Be nutzung der in Fig. 11 gezeigten integrierten Halbleiterschal tungsvorrichtung. Nachfolgend wird unter Bezug auf Fig. 12 eine Operation der in Fig. 11 gezeigten integrierten Halbleiterschal tungsvorrichtung beschrieben.

Wenn ein Signal mit "L"-Pegel an den Set-Anschluß 8 angelegt wird, wird der Ausgang des NOR-Gatters 12 durch das an den Eingabean schluß 5 angelegte Eingabedatensignal DI bestimmt. Dies entspricht der Operation der in Fig. 9 gezeigten integrierten Halbleiter schaltungsvorrichtung.

Wenn ein "H-Pegel-Signal an den Set-Anschluß 8 angelegt wird, gibt das NOR-Gatters 12 ein "L"-Pegel-Signal aus, unabhängig vom Datensignal am Eingabeanschluß 5. Das Ausgangssignal wird an die Inverter 2 und 3 angelegt, und das an den Inverter 3 angelegte Datensignal (auf "L" Pegel) wird darin invertiert und dann an den Ausgabeanschluß 6 angelegt. Das an den Inverter 2 angelegte Daten signal wird dort invertiert und dann an einen Eingabeanschluß des NOR-Gatters 12 angelegt. Daher wird der Ausgang des NOR-Gatters 12 auf dem "L" Pegel verriegelt, und der Ausgabeanschluß 6 wird auf den "H" Pegel gesetzt.

Die integrierte Halbleiterschaltungsvorrichtung mit einer herkömm lichen Set- oder Reset-Funktion, die wie oben beschrieben aufge baut ist, benötigt eine Gatterschaltung mit mindestens zwei Ein gabeanschlüssen zum zusätzlichen Vorsehen der Set- oder Reset- Funktion. Die herkömmliche Vorrichtung ist daher mit dem Nachteil behaftet, daß eine Anzahl von Transistoren nötig ist, zum Bilden der Gatterschaltung, und sich daher nachteilig auf die Größe der Vorrichtung auswirkt.

Aus der DE 36 18 572 A1 ist eine Speicherzellenschaltung nach dem Oberbegriff des Anspruchs 1 bekannt, bei der ein invertiertes Datensignal in einer Datenschaltung aus 2 Invertern gehalten wird, und bei der entweder eine Setz- oder eine Rücksetzfunktion implementiert ist, wobei das entsprechende Signal an den Eingang eines Inverters angelegt wird.

Aus der DE 34 35 752 A1 ist eine Schaltung zur Zwischenspeicherung digitaler Signale bekannt, bei der zwei in Reihe geschaltete Inverter, die mit einem Transistor parallel geschaltet sind, und ein weiterer Transistor ein Datensignal empfangen, wenn beide Transistoren angeschaltet werden.

Aufgabe der Erfindung ist es, eine Schaltung zum Durchführen einer Set- oder Reset-Operation in einer integrierten Speicherzellenschaltung mit Datenverriegelungsfunktion zu vereinfachen.

Die Aufgabe wird durch eine integrierte Speicherzellenschaltung nach Patentanspruch 1 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen beschrieben.

Die benötigte Anzahl von Transistoren für eine zum Durchführen einer Set/Reset-Operation verwendete Schaltung und die Größe der Vorrichtung in einer derartigen integrierten Halbleiterschaltungsvorrichtung werden vermindert.

Im Betrieb werden die erste und die zweite Schaltvorrichtung auf eine komplementäre Weise ein- und ausgeschaltet, als Reaktion auf von dem Gatter empfangene Daten. Genauer gesagt bilden die erste und die zweite Schaltvorrichtung einen Inverter. Der so gebildete Inverter und ein weiterer Inverter bilden eine Datenverriegelungsschaltung. Da die erste Schaltvorrichtung ein Set/Reset-Signal, das an ihre zweite Elektrode angelegt wurde, an den Inverter über die erste Elektrode anlegt, kann der Ausgang des Inverters auf "L"- oder "H"- Pegel stehen. Daher kann die Setz- oder Rücksetzfunktion durch einen einfachen Aufbau realisiert werden. Da einer der zwei Inverter, die die Verriegelungsschaltung bilden, aus den zwei Schaltvorrichtungen gebildet wird, kann die Anzahl von Transistoren, die für die Schaltung zum Durchführen der Setz-Rücksetzoperation benötigt werden, vermindert werden, wodurch die Abmessungen der integrierten Speicherzellenschaltung vermindert werden.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen

Fig. 1 ein Schaltbild mit einer integrierten Halbleiterschaltungsvorrichtung mit einer Reset-Funktion entsprechend einer ersten Ausführungsform;

Fig. 2 ein Schaltbild mit einer integrierten Halbleiterschaltungsvorrichtung mit einer Set-Funktion entsprechend einer zweiten Ausführungsform;

Fig. 3 ein Schaltbild mit einer dritten Ausführungsform;

Fig. 4 ein Schaltbild mit einer vierten Ausführungsform;

Fig. 5 ein Schaltbild mit einer fünften Ausführungsform;

Fig. 6 ein Schaltbild mit einer sechsten Ausführungsform;

Fig. 7 ein Schaltbild mit einer herkömmlichen integrierten Halbleiterschaltungsvorrichtung ohne Verriegelungsfunktion;

Fig. 8 ein Zeitablaufdiagramm zum Verdeutlichen des Be triebs der in Fig. 7 gezeigten integrierten Halb leiterschaltungsvorrichtung;

Fig. 9 ein Schaltbild mit einer herkömmlichen integrierten Halbleiterschaltungsvorrichtung mit Reset-Funktion;

Fig. 10 ein Zeitablaufdiagramm zum Illustrieren der in Fig. 9 gezeigten integrierten Halbleiterschaltungs vorrichtung;

Fig. 11 ein Schaltbild mit einer herkömmlichen integrierten Halbleiterschaltungsvorrichtung mit Set-Funktion; und

Fig. 12 ein Zeitablaufdiagramm zum Illustrieren der in Fig. 11 gezeigten integrierten Halbleiterschaltungs vorrichtung.

Die Fig. 1 ist ein Schaltbild mit einer ersten Ausführungsform.

Die in Fig. 1 gezeigte integrierte Halbleiterschaltungsvorrich tung (Speicherzellenschaltung) entspricht im wesentlichen der in Fig. 9 gezeigten inte grierten Halbleiterschaltungsvorrichtung, mit dem wesentlichen Unterschied, daß ein NMOS-Transistor 15 und ein PMOS-Transistor 16 anstelle des NAND-Gatters vorgesehen sind. Die anderen Schaltungs elemente sind mit denen in Fig. 9 identisch und mit denselben Bezugszeichen versehen, daher wird deren Beschreibung nicht wie derholt.

Die Gateelektrode des N-Kanal-Transistors 15 und die Gateelektrode des PMOS-Transistors 16 sind gemeinsam mit der Drain-Elektrode des NMOS-Transistors 10 und dem Ausgabeanschluß des Inverters 2 verbunden. Die Drain-Elektrode des Transistors 15 und die Drain-Elektrode des PMOS-Transistors 16 sind gemeinsam mit den Eingängen der Inverter 2 und 3 verbunden. Die Source-Elektrode des Transistors 15 ist mit einem Reset- Anschluß 7 verbunden. Der PMOS-Transistor 16 ist mit einer Source- Elektrode mit einem Spannungsversorgungspotential verbunden.

Eine Beschreibung einer Operation der integrierten Halbleiter schaltungsvorrichtung aus Fig. 1 wird nachfolgend durchgeführt. Die integrierte Halbleiterschaltungsvorrichtung arbeitet entspre chend einem Zeitablauf, wie es dem Signalpulsdiagramm aus der oben beschriebenen Fig. 10 entspricht.

Wenn ein Reset-Signal sich auf "L" Pegel befindet, wird die Source-Elektrode des NMOS-Transistors 15 auf "L" Pegel gezogen, mit anderen Worten auf Masse-Pegel (GND). Daher bilden in diesem Fall der NMOS-Transistor 15 und der PMOS-Transistor 16 einen In verter. Folglich führt, wie bei der in Fig. 7 gezeigten inte grierten Halbleiterschaltungsvorrichtung, die Vorrichtung eine Verriegelungsoperation als Reaktion auf ein Taktsignal durch.

Nachfolgend wird eine Operation für den Fall beschrieben, daß sich das Reset-Signal auf "H" Pegel befindet. Wenn sich der Aus gabepegel des Ausgabeanschlusses 6 auf "H" Pegel befindet, steht der Ausgabeknoten 19 auf "L" Pegel, der NMOS-Transistor 15 befin det sich in einem Ein-Zustand und der PMOS-Transistor 16 befindet sich in einem Aus-Zustand. Wenn ein "H" Pegel-Signal an den Reset- Anschluß 7 in diesem Zustand angelegt wird, wird das angelegte "H" Pegel-Signal über den Source-Drain-Bereich des NMOS-Transistors 15 im Ein-Zustand zum Ausgabeknoten 19 übertragen, wodurch der Aus gabeknoten 19 auf den "H" Pegel gebracht wird. Der Inverter 2 gibt als Reaktion ein "L" Pegel-Signal aus. Daher leitet der PMOS-Tran sistor 16, mit dem ausgeschalteten NMOS-Transistor 15, und das "H" Pegel-Signal wird zum Ausgabeknoten 19 verriegelt. Wenn das "H" Pegel-Signal zum Ausgabeknoten 19 übertragen wurde, wird das Si gnal zum "L" Pegel-Signal durch den Inverter 3 invertiert und dann über den Ausgabeanschluß 6 ausgegeben.

Wenn andererseits das "L" Pegel-Signal am Ausgabeanschluß 6 ausge geben wird, befindet sich der Knoten 19 auf "H" Pegel. Genauer gesagt, der PMOS-Transistor 16 ist eingeschaltet und der NMOS- Transistor 15 ist ausgeschaltet. Für diesen Zeitpunkt wird das Anlegen des "H" Pegel-Signals an den Reset-Anschluß 7 keine Wir kung auf die verriegelten Daten haben, mit anderen Worten, auf den "H" Pegel am Ausgabeknoten 19 und den "L" Pegel am Ausgabeanschluß 6, da der NMOS-Transistor 15 ausgeschaltet ist. Wenn daher das "L" Pegel-Signal am Ausgabeanschluß 6 ausgegeben wird, wird ein Zu stand erzeugt, der dem Zustand entspricht, bei dem eine Reset-Ope ration stattfindet.

Wie oben beschrieben versetzt das Anlegen des "H" Pegel-Signals als Reset-Signal an die Source-Elektrode des NMOS-Transistors 15 das Potential des Ausgabe-Anschlusses 6 auf den "L" Pegel (zurück gesetzt). Das Taktsignal CLK muß sich im "L" Pegel-Zustand befin den, um den Reset-Anschluß 7 zu negieren, und nach dem Negieren wird als Reaktion auf einen nachfolgenden Anstieg des Taktsignals CLK ein Reset-Zyklus ausgelöst, womit das Empfangen von Daten wieder startet.

Die Fig. 2 ist ein Schaltbild mit einer zweiten Ausführungsform. Die integrierte Halbleiterschaltungsvorrichtung unterscheidet sich von der integrierten Halbleiterschaltungsvorrichtung nach Fig. 1 dadurch, daß ein Set-Anschluß 8 anstelle des Reset-Anschlusses vorgesehen ist, daß der Set-Anschluß 8 mit der Source-Elektrode des PMOS-Transistors 16 verbunden ist, und daß die Source-Elektro de des NMOS-Transistors 15 geerdet ist.

Wenn während des Betriebs sich ein Set-Signal/SET auf "H" Pegel befindet, entspricht dieser Zustand dem Anlegen einer Versorgungs spannung einer Source-Elektrode des PMOS-Transistors 16, und der NMOS-Transistor 15 und PMOS-Transistor 16 bildet einen Inverter. Daher wird, wie es bei der in Fig. 7 gezeigten integrierten Halb leiterschaltungsvorrichtung geschieht, eine Verriegelungsoperation als Reaktion auf das Taktsignal CLK durchgeführt.

Nachfolgend wird eine Operation für den Fall beschrieben, daß ein "L" Pegel-Signal an den Set-Anschluß 8 angelegt wird. Wenn der Ausgabeanschluß 6 sich auf "L" Pegel befindet, steht der Ausgabe knoten 19 auf "H" Pegel, der PMOS-Transistor 16 befindet sich im Ein-Zustand und der NMOS-Transistor 15 im Aus-Zustand. Wenn ein "L" Pegel-Signal an den Set-Anschluß 8 in diesem Zustand angelegt wird, wird das angelegte "L" Pegel-Signal zum Knoten 19 über den Source/Drain-Bereich des PMOS-Transistor 16 im Ein-Zustand über tragen. Daher wird der Knoten 19 auf "L" Zustand gezwungen. Der Inverter 2 gibt das "H" Pegel-Signal als Reaktion aus, während der NMOS-Transistor 15 eingeschaltet ist und PMOS-Transistor 16 ausge schaltet ist. Daher wird der Ausgabeknoten 19 auf "L" Pegel ver riegelt, während der Ausgabeanschluß 6 auf "H" Pegel gesetzt ist.

Wenn das "H" Pegel-Signal an den Ausgabeanschluß 6 ausgegeben wird, befindet sich der Knoten 19 auf "L" Pegel, der PMOS-Transi stor 16 befindet sich in einem Aus-Zustand und der NMOS-Transistor 15 in einem Ein-Zustand. Das Anlegen des "L" Pegel-Signals an den Set-Anschluß 8 wird keine Wirkung auf die im Ausgabeknoten 19 ver riegelten Daten haben, da der PMOS-Transistor 16 sich im Aus-Zu stand befindet. Der Ausgabeknoten 19 ist daher immer noch auf "L", und der Ausgabeanschluß 6 befindet sich auf "H" Pegel. Folglich ist der Zustand, bei welchem das "H" Pegel-Signal an den Ausgabe anschluß 6 ausgegeben wird gleich dem Durchführen einer Set-Opera tion.

Wie oben beschrieben, ob sich der Verriegelungsausgang auf "H" Pegel oder auf "L" Pegel befindet, es kann eine Set-Operation durchgeführt werden, indem das "L" Pegel-Signal an den Set-An schluß angelegt wird, wodurch der Pegel des Ausgabeanschlusses 6 auf "H" Pegel gezogen wird. Die Fig. 3 ist ein Schaltbild mit einer dritten Ausführungsform. Die in Fig. 3 gezeigte integrierte Halbleiterschaltungsvorrichtung entspricht im wesentlichen der in Fig. 1 gezeigten integrierten Halbleiterschaltungsvorrichtung, wobei der wesentliche Unterschied darin besteht, daß ein PMOS- Transistor 14 zwischen dem Ausgabeanschluß des Inverters 3 und dem Eingabeknoten 10 als Übertragungsgatter anstelle des Inverters 2 vorgesehen ist. Der PMOS-Transistor 14 reagiert auf ein Taktsignal CLK, das an seine Gateelektrode angelegt wird, und bewirkt, daß der Ausgang des Inverters 3 auf einen Eingabeknoten 20 zurückge führt wird. Wenn der "L" Pegel an den Reset-Anschluß 7 angelegt wird, bilden der PMOS-Transistor 16 und der NMOS-Transistor 15 einen Inverter. Folglich bilden der PMOS-Transistor 16, der NMOS- Transistor 15, der Inverter 3 und der PMOS-Transistor 14 eine Ver riegelungsschaltung.

Wenn der "H" Pegel an den Reset-Anschluß angelegt wird, wird der Ausgabeknoten 19 auf "H" Pegel verriegelt, und der Pegel des Aus gabeanschlusses 6 wird auf "L" Pegel zurückgesetzt, falls das Ein gabedatensignal DI sich auf "H" Pegel oder auf "L" Pegel befindet, wie es bei der in Fig. 10 gezeigten Ausführungsform der Fall ist.

Da bei der in Fig. 3 gezeigten Ausführungsform ein PMOS-Transi stor als Übertragungsgatter anstelle des Inverters 3 benutzt wird, kann verglichen mit der in Fig. 1 gezeigten Ausführungsform die Anzahl von Transistoren weiter vermindert werden.

Bei der dritten Ausführungsform wurde eine integrierte Halbleiter schaltungsvorrichtung mit einer Reset-Funktion beschrieben, an stelle der Reset-Funktion kann eine Set-Funktion vorgesehen sein.

Die Fig. 4 ist ein Schaltbild mit einer vierten Ausführungsform. Die integrierte Halbleiterschaltungsvorrichtung entspricht im we sentlichen der in Fig. 3 gezeigten integrierten Halbleiterschal tungsvorrichtung, mit dem wesentlichen Unterschied, daß die Sour ce-Elektrode des PMOS-Transistors 16 mit den Set-Anschluß 8 ver bunden ist, und daß die Source-Elektrode des NMOS-Transistors 15 geerdet ist. Die integrierte Halbleiterschaltungsvorrichtung kann den Ausgabeanschluß 6 auf "H" Pegel setzen, als Reaktion auf ein Set-Signal/set, das an den Set-Anschluß 8 angelegt wird.

Die Fig. 5 ist ein Schaltbild mit einer fünften Ausführungsform. Diese integrierte Halbleiterschaltungsvorrichtung umfaßt eine Speicherzelle 9′, einen zum Schreiben vorgesehenen Port 21 sowie einen zum Lesen vorgesehenen Port 22. Die Speicherzelle 9′ umfaßt einen Speicherknoten 20′, einen Leseknoten 19′, einen Inverter 21, einen NMOS-Transistor 15 sowie einen PMOS-Transistor 16. Die in Fig. 5 gezeigte Schaltung entspricht der in Fig. 1 gezeigten Verriegelungsschaltung. Der Schreibport 21 umfaßt eine Schreibbit leitung WB, eine Schreibwortleitung WW sowie einen NMOS-Transistor 10. Ein an die Schreibbitleitung WB angelegtes Signal entspricht dem in Fig. 1 gezeigten Dateneingangssignal DI, und ein an die Schreibwortleitung WW angelegtes Signal entspricht dem in Fig. 10 gezeigten Taktsignal CLK. Der Leseport umfaßt eine Lesebitleitung RB, eine Lesewortleitung RW sowie NMOS-Transistoren 17 und 18.

Eine Beschreibung einer Operation, bei der die in Fig. 5 gezeigte integrierte Halbleiterschaltungsvorrichtung eine Reset-Operation durchführt, wird nachfolgend vorgenommen. Wenn ein "H" Pegel-Si gnal an den Reset-Anschluß 7 angelegt wird, wird der Leseknoten 19′ auf "H" Pegel verriegelt, wie im Zusammenhang mit Fig. 1 be schrieben. Der NMOS-Transistor 17 wird als Reaktion eingeschaltet, und die Lesebitleitung RB wird mit dem Erdpotential über die NMOS- Transistoren 17 und 18 verbunden. Daher wird das Potential der Lesebegleitung RB auf "L" zurückgesetzt.

Wie im vorhergehenden kann die Anzahl von Transistoren, die für eine Speichervorrichtung mit einer Reset-Funktion notwendig sind, deren Ports zum Schreiben und Lesen vorgesehen sind, vermindert werden.

Obwohl bei dieser Ausführungsform eine Speichervorrichtung mit Reset-Funktion beschrieben worden ist, kann eine Set-Funktion für diese Vorrichtung anstelle der Reset-Funktion vorgesehen sein, wie in Fig. 6 dargestellt ist.

Außerdem wurden bei der ersten bis fünften Ausführungsform NMOS- Transistoren oder PMOS-Transistoren als Übertragungsgatter be nutzt, genauso können Komplementärtyp-Transistoren (CMOS-Transi storen) anstelle dieser Transistoren benutzt werden.

Ferner kann für den Source-Anschluß des mit dem Set- oder Reset- Anschluß verbundenen Transistors ein beliebiger Transistor für die Verriegelungsschaltung verwendet werden, wenn er einen Inverter bilden kann.

Claims

1. Integrierte Speicherzellenschaltung mit Datenverriegelungs funktion mit
einem Gatter (10), das an seinem Eingang extern angelegte Daten (DI) empfängt und als Reaktion auf ein Taktsignal (CLK) an sei nem Ausgang durchschaltet,
einem ersten Inverter (15, 16; 21) und
einem zweiten Inverter (2; 15, 16),
wobei der Eingang des ersten Inverters (15, 16; 21) mit dem Aus gang des Gatters (10) und dem Ausgang des zweiten Inverters (2; 15, 16) verbunden und der Ausgang des ersten Inverters (15, 16; 21) mit dem Eingang des zweiten Inverters (2; 15, 16) verbunden ist,
dadurch gekennzeichnet, daß einer der Inverter als ein schalt barer Inverter (15, 16) ausgebildet ist, der aus einer ersten und einer zweiten Schaltvorrichtung mit jeweils einer gemeinsam mit dem Eingang des schaltbaren Inverters (15, 16) verbundenen Steuerelektrode, jeweils einer gemeinsam mit dem Ausgang des schaltbaren Inverters (15, 16) verbundenen ersten Elektrode und jeweils einer zweiten Elektrode, von denen eine ein vorbestimm tes Potential (H, L) und die andere ein Set-/Reset-Signal empfängt, ausgebildet ist, wobei die beiden Schaltvorrichtung durch Anlegen des zu dem vorbestimmten Potential komplementären Potentials als Set-/Reset-Signal ein komplementäres Potentialni veau in Reaktion auf das Potentialniveau an ihren Steuerelektro den an den Ausgang ausgeben und die beiden Schaltvorrichtungen durch Anlegen des vorbestimmten Potentials als Set-/Reset-Signal das vorbestimmte Potential an den Ausgang ausgeben.

2. Integrierte Speicherzellenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Inverter (15, 16; 21) der schaltbare Inverter (15, 16) ist.

3. Integrierte Speicherzellenschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß mit der Verbindung zwischen dem Aus gang des ersten Inverters (15, 16; 21) und dem Eingang des zwei ten Inverters (2; 15, 16) ein Eingang eines dritten Inverters (3) verbunden ist, an dessen Ausgang (6) die extern angelegten Daten (DI) beim Inverterbetrieb des schaltbaren Inverters (15, 16) unverändert als Ausgabedaten (DO) ausgegeben werden.

4. Integrierte Speicherzellenschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zwischen den Ausgang des zweiten In verters (2; 15, 16) und den Eingang des ersten Inverters (15, 16; 21) eine dritte Schaltvorrichtung (14) geschaltet ist, die als Reaktion auf das Taktsignal (CLK) durchschaltet.

5. Integrierte Speicherzellenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Inverter (2; 15, 16) der schaltbare Inverter (15, 16) ist.

6. Integrierte Speicherzellenschaltung nach Anspruch 1 oder 5, dadurch gekennzeichnet, daß die extern angelegten Daten (DI) beim Inverterbetrieb des schaltbaren Inverters (15, 16) von dem Ausgang (19′) des zweiten Inverters unverändert ausgegeben wer den.

7. Integrierte Speicherzellenschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet,
daß die erste Schaltvorrichtung einen ersten MOS-Transistor (15) eines ersten Leitungstyps aufweist, und
daß die zweite Schaltvorrichtung einen zweiten MOS-Transistor (16) eines zweiten Leitungstyps aufweist.

8. Integrierte Speicherzellenschaltung nach Anspruch 7, dadurch gekennzeichnet,
der erste MOS-Transistor (15) mit seiner zweiten Elektrode mit einem Set-/Reset-Anschluß (7) verbunden ist und seine erste Elektrode mit der ersten Elektrode des zweiten MOS-Transisors (16) verbunden ist,
daß seine Gateelektrode als Steuerelektrode die durchgeschalte ten Daten von dem Gatter (10) empfängt, und
daß der zweite MOS-Transistor (16) mit seiner zweiten Elektrode mit einer Versorgungsspannung oder mit Massepotential (GND) ver bunden ist.

9. Integrierte Speicherzellenschaltung nach einem der Ansprüche 4, 7 oder 8, dadurch gekennzeichnet, daß die dritte Schaltvorrichtung (14) ein MOS-Transistor ist, der mit seiner einen Elektrode an dem Ausgang des zweiten Inver ters (2; 15, 16), mit seiner anderen Elektrode mit den Steuer elektroden der ersten und der zweiten Schaltvorrichtung und mit seiner Gateelektrode zum Empfangen des Taktsignals verbunden ist.

10. Integrierte Speicherzellenschaltung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß eine Schreibbitleitung (WB) zum Eingeben von Schreibdaten mit dem Gatter (10), das zwischen die Schreibbitleitung (WB) und dem Eingang des ersten Inverters (15, 16; 21) geschaltet ist und auf ein Schreibsteuersignal (WW) als Taktsignal mit dem Ein schalten/Ausschalten reagiert, verbunden ist.

11. Integrierte Speicherzellenschaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet,
daß eine Lesebitleitung (RB) mit einer Übertragungsvorrichtung (22) zum Ausgeben von gelesenen Daten, die einen vierten und fünften MOS-Transistor (17, 18) desselben Leitungstyps aufweist, verbunden ist, wobei die Gateelektrode des vierten MOS-Transi stors (17) mit dem Ausgang (19′) des zweiten Inverters (2; 15, 16) verbunden ist, dessen erste Elektrode mit Masse (GND) und dessen zweite Elektrode mit der ersten Elektrode des fünften MOS-Transistors (18) verbunden ist, und
wobei die zweite Elektrode des fünften MOS-Transistors (18) mit der Lesebitleitung (RB) verbunden ist und dessen Gateelektrode ein Lesesteuersignal (RW) empfängt.